KR101844067B1 - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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Abstract

본 발명은, 전유 면적이 작고, 고집적화, 대기억 용량화가 가능한 반도체 장치를 제공한다. 제1 제어 게이트, 제2 제어 게이트 및 기억 게이트를 갖는 트랜지스터를 사용한다. 기억 게이트를 도전체화시켜, 상기 기억 게이트에 특정한 전위를 공급한 후, 상기 기억 게이트를 절연체화시켜서 전위를 유지시킨다. 정보의 기입은, 제1 및 제2 제어 게이트의 전위를 기억 게이트를 도전체화시키는 전위로 하고, 기억 게이트에 기억시키는 정보의 전위를 공급하여, 제1 및 제2 제어 게이트의 전위를 기억 게이트를 절연체화시키는 전위로 함으로써 행한다. 정보의 판독은, 제2 제어 게이트의 전위를 기억 게이트를 절연체화시키는 전위로 하고, 트랜지스터의 소스 또는 드레인의 한쪽과 접속된 판독 신호선에 전위를 공급하고, 그 후, 제1 제어 게이트에 판독용의 전위를 공급하여, 소스 또는 드레인의 다른 쪽과 접속된 비트선의 전위를 검출함으로써 행한다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD FOR DRIVING THE SAME}
개시하는 발명은, 반도체 소자를 이용한 반도체 장치 및 그 제작 방법, 및 반도체 장치의 구동 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 반도체 회로, 기억 장치, 촬상 장치, 표시 장치, 전기 광학 장치 및 전자 기기 등은 모두 반도체 장치다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 없어지면 기억 내용이 상실되는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성의 것으로 크게 구별된다.
휘발성 기억 장치의 대표적인 예로는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은, 기억 소자를 구성하는 트랜지스터를 선택해서 캐패시터(용량 소자)에 전하를 축적함으로써 정보(데이터)를 기억한다.
상술한 원리로부터, DRAM에서는, 정보를 판독하면 캐패시터의 전하는 상실되기 때문에, 정보의 판독시마다 다시 기입 동작이 필요해진다. 또한, 기억 소자를 구성하는 트랜지스터에는 누설 전류가 존재하여, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출 또는 유입되기 때문에, 데이터의 유지 기간이 짧다. 이로 인해, 소정의 주기로 다시 기입 동작(리프레시 동작)이 필요하여, 소비 전력을 충분히 저감하는 것이 어렵다. 또한, 전력의 공급이 없어지면 기억 내용이 상실되기 때문에, 장기간의 기억 유지에는, 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하게 된다.
휘발성 기억 장치의 다른 예로는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 사용해서 기억 내용을 유지하기 때문에, 리프레시 동작이 불필요하며, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억 용량당의 단가가 높아진다는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 상실된다는 점에서는 DRAM과 다르지 않다.
불휘발성 기억 장치의 대표예로는, 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역과의 사이에 플로팅 게이트를 갖고, 당해 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 지극히 길며(반 영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입시에 발생하는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 유한 횟수의 기입에 의해 기억 소자가 기능하지 않게 된다는 문제가 발생한다. 이러한 문제의 영향을 완화하기 위해서, 예를 들어, 각 기억 소자의 기입 횟수를 균일화하는 방법이 채용되지만, 이를 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용해도, 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는, 정보의 재기입 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해서 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하며, 또한, 높은 전압을 만들어 내기 위한 회로도 필요하다. 또한, 전하의 주입 또는 제거의 동작에는 비교적 오랜 시간을 필요로 하여, 기입, 소거의 고속화가 용이하지 않다는 문제도 있다.
특허 문헌 1 : 일본 특허 공개 소57-105889호 공보
상술한 문제들을 감안하여, 개시하는 발명의 일 형태로는, 전력이 공급되지 않는 상태에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
고집적화, 대기억 용량화가 가능한 반도체 장치를 제공하는 것을 목적의 하나로 한다.
동작이 안정되고, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
고속 동작이 가능한 반도체 장치를 제공하는 것을 목적의 하나로 한다.
소비 전력이 저감된 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 명세서에서 개시하는 발명의 일 형태는, 상기 과제 중 적어도 하나를 해결한다.
개시하는 발명의 일 형태에서는, 트랜지스터에 산화물 반도체를 사용한 기억 게이트를 설치한다. 기억 게이트를 N형화(도전체화)시켜, 상기 기억 게이트에 특정한 전위를 공급한 후, 상기 기억 게이트를 절연체화시켜서 전위(전하)를 유지시킨다.
본 발명의 일 형태는, 제1 게이트와 제2 게이트와 산화물 반도체를 갖는 제3 게이트와 채널 형성 영역을 포함하는 반도체층을 갖는 트랜지스터와, 데이터선을 가지며, 제1 게이트는, 채널 형성 영역과 겹치는 위치에, 제3 게이트를 사이에 끼워 설치되고, 제3 게이트는, 채널 형성 영역과 겹치는 영역과, 제1 게이트의 단부를 넘어 연장되어 상기 데이터선에 접속하는 오프셋 영역을 가지고, 제2 게이트는, 오프셋 영역과 겹치는 위치에 설치되어 있는 것을 특징으로 하는 반도체 장치다.
제2 게이트는, 제1 게이트의 단부와, 오프셋 영역과, 데이터선의 단부와 겹치는 위치에 설치한다.
본 발명의 일 형태는, 제1 제어 게이트와, 제2 제어 게이트와, 기억 게이트와, 채널 형성 영역을 포함하는 반도체층을 갖는 트랜지스터를 갖고, 워드선과, 데이터선과, 제어선과, 판독 신호선과, 비트선을 갖고, 제1 제어 게이트는 워드선과 접속되고, 제2 제어 게이트는 제어선과 접속되고, 기억 게이트는 데이터선과 접속되고, 트랜지스터의 소스 또는 드레인의 한쪽은 판독 신호선과 접속되고, 소스 또는 드레인의 다른 쪽은 비트선과 접속되고, 제1 제어 게이트는, 채널 형성 영역과 겹치는 위치에 기억 게이트를 사이에 두고 설치되고, 기억 게이트는, 채널 형성 영역과 겹치는 영역과, 제1 제어 게이트의 단부를 넘어 연장되어 데이터선에 접속하는 오프셋 영역을 갖고, 제2 제어 게이트는, 오프셋 영역과 겹치는 위치에 설치되어 있는 것을 특징으로 하는 반도체 장치다.
제2 제어 게이트는, 제1 제어 게이트의 단부와, 오프셋 영역과, 데이터선의 단부와 겹치는 위치에 설치한다.
본 발명의 일 형태는, 제1 게이트와, 제2 게이트와, 산화물 반도체를 갖는 제3 게이트를 갖는 트랜지스터를 포함하는 메모리 셀과, 제1 배선과, 제2 배선과, 제4 배선과, 제5 배선을 갖고, 제1 게이트는 제1 배선과 전기적으로 접속되고, 제2 게이트는 제5 배선과 전기적으로 접속되고, 제3 게이트는 제2 배선과 전기적으로 접속되고, 트랜지스터의 소스 또는 드레인의 한쪽은 제5 배선과 전기적으로 접속되고, 트랜지스터의 소스 또는 드레인의 다른 쪽은, 제4 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치다.
제3 게이트는, 제1 게이트와 겹치는 영역과, 제2 배선에 접속하는 영역과, 제1 게이트의 단부를 넘어 제2 배선에 접속하는 영역까지 연장되는 오프셋 영역을 갖고, 제2 게이트는, 제1 게이트의 단부와, 제3 게이트가 제2 배선과 접속하는 영역과, 제3 게이트의 오프셋 영역과 겹치는 위치에 설치한다.
기억 게이트 또는 제3 게이트에 사용하는 산화물 반도체는, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용하는 것이 바람직하다. i형화된 산화물 반도체(전계를 가해서 i형화된 산화물 반도체를 포함)의 캐리어 밀도는, 충분히 작은 값(1×1012/cm3 미만 혹은 1.45×1010/cm3 미만)을 취하기 때문에, 절연체로서 기능한다.
기억 게이트 또는 제3 게이트에 사용하는 산화물 반도체는, 전계를 가함으로써 i형화 가능한 산화물 반도체이면, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 아니더라도 사용할 수 있다.
기억 게이트 또는 제3 게이트에 사용하는 산화물 반도체에 전계를 가하고, 산화물 반도체를 도전체로서 기능시켰을 때, 기억시키는 정보의 전위를 부여하고, 그 후, 산화물 반도체를 i형화(절연체화)함으로써 전위를 유지시켜, 정보를 기억시킬 수 있다.
기억 게이트 또는 제3 게이트는, 트랜지스터가 갖는 반도체층의 채널 형성 영역과 겹치는 위치에 설치한다.
트랜지스터의 채널이 형성되는 반도체에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다.
트랜지스터의 채널이 형성되는 반도체에 산화물 반도체를 사용하면, 오프 전류가 지극히 적은 트랜지스터를 실현할 수 있다. 그 때문에, 소비 전력이 작은 반도체 장치를 실현할 수 있다.
또한, 상기 반도체 장치에 있어서, 제1 제어 게이트 및 제2 제어 게이트의 전위를, 기억 게이트를 도전체화(n형화)시키는 전위로 하고, 기억 게이트에, 메모리 셀에 기억하는 전위를 공급하여, 제1 제어 게이트 및 제2 제어 게이트의 전위를 기억 게이트를 절연체화(i형화)시키는 전위로 함으로써 정보의 기입을 행한다.
또한, 상기 반도체 장치에 있어서, 제1 배선의 전위를 제3 게이트를 도전체화시키는 전위로 하고, 제2 배선에 제3 게이트에 기억시키는 전위를 공급하여, 제1 배선의 전위를 제3 게이트를 절연체화시키는 전위로 함으로써 정보의 기입을 행한다.
또한, 상기 반도체 장치에 있어서, 트랜지스터의 드레인에 제1 전위로 하기 위한 전하를 공급(프리차지)하고, 트랜지스터의 소스에 제2 전위를 공급하고, 제1 제어 게이트에 정보를 판독하기 위한 전위를 공급하여, 드레인의 전위 변화를 검출함으로써 정보의 판독을 행한다.
또한, 상기 반도체 장치에 있어서, 제4 배선에, 제4 배선을 제1 전위로 하기 위한 전하를 공급(프리차지)하고, 제3 배선에 제2 전위를 공급하고, 제1 배선에 정보를 판독하기 위한 전위를 공급하여, 제4 배선의 전위 변화를 검출함으로써 정보의 판독을 행한다.
또한, 본 명세서 등에 있어서, 불휘발성의 반도체 장치란, 전력이 공급되지 않는 상태에서도, 일정 기간 이상(적어도 1×104초 이상, 바람직하게는 1×106초 이상) 정보를 유지 가능한 반도체 장치를 말한다.
본 발명의 일 형태에 의하면, 반도체 장치의 전유 면적을 삭감할 수 있기 때문에, 고집적화, 대 기억 용량화가 가능한 반도체 장치를 제공할 수 있다.
또한, 정보의 기입에 높은 전압을 필요로 하지 않기 때문에, 게이트 절연층의 열화와 같은 문제가 발생하기 어려워, 재기입 가능 횟수나 신뢰성이 비약적으로 향상한다.
또한, 정보를 소거하기 위한 동작도 불필요하기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
또한, 산화물 반도체를 절연체화시켜서 정보를 기억시키기 때문에, 지극히 장기간에 걸쳐 기억한 정보를 유지하는 것이 가능해진다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 지극히 낮출 수 있게 되기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능해진다.
도 1의 (a)와 (b)는 반도체 장치의 회로도다.
도 2는 산화물 반도체를 사용한 용량 소자의 과도 전류 특성을 설명하는 도다.
도 3은 반도체 장치의 동작을 설명하는 타이밍 차트다.
도 4는 반도체 장치의 회로도다.
도 5는 반도체 장치의 평면도 및 단면도다.
도 6은 반도체 장치의 제작 공정을 설명하는 단면도다.
도 7은 반도체 장치의 단면도다.
도 8은 반도체 장치의 회로도다.
도 9는 반도체 장치의 동작을 설명하는 타이밍 차트다.
도 10은 반도체 장치의 평면도 및 단면도다.
도 11은 반도체 장치를 사용한 전자 기기를 설명하기 위한 도다.
본 발명의 실시 형태의 일례에 대해 도면을 사용해서 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.
도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은, 간단히 이해할 수 있게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 따라서, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
또한, 본 명세서 등에서의 "제1", "제2", "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해 붙이는 것이며, 수적으로 한정하는 것이 아니다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있으며, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 일체가 된 복수의 "전극"이나 "배선"을 가리키는 경우도 있다.
또한, "소스"나 "드레인"의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등으로 바뀌는 경우가 있다. 따라서, 본 명세서에서는, "소스"나 "드레인"의 용어는, 바뀌어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통해 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은, 접속 대상 간에서의 전기 신호의 교환을 가능하게 하는 것이면 특별히 제한을 받지 않는다.
예를 들어, "어떠한 전기적 작용을 갖는 것"에는, 전극이나 배선을 비롯해 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 전압이란 2점 간에서의 전위차를 말하고, 전위란 임의의 한점에서의 정전기장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 임의의 한점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를, 간단히 전위 혹은 전압이라 칭하고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 말해도 좋고, 전압을 전위로 바꿔 말해도 되는 것으로 한다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT:Thin Film Transistor)를 포함한다.
(제1 실시 형태)
본 실시 형태에서는, 개시하는 발명의 일 형태에 관한 반도체 장치의 회로 구성 및 그 동작의 일례에 대해, 도 1 내지 도 4를 참조하여 설명한다. 본 실시 형태에서는, 트랜지스터에 n형 트랜지스터(n채널형 트랜지스터)를 사용하는 경우에 대해 설명한다.
도 1의 (a)는, 트랜지스터(210)를 포함하는 불휘발성의 메모리 셀(200)의 회로 구성을 도시하고 있다. 트랜지스터(210)는, 제1 제어 게이트(211)와 기억 게이트(212)와 제2 제어 게이트(213)를 갖고 있다. 도 1의 (a)에서, 트랜지스터(210)의 제1 제어 게이트(211)는, 제1 배선(201)[워드선(WL)이라고도 칭함]과 전기적으로 접속되어 있다. 트랜지스터(210)의 기억 게이트(212)는, 제2 배선(202)[데이터선(DL)이라고도 칭함)과 전기적으로 접속되어 있다. 제2 제어 게이트(213)는, 제3 배선(203)[제어선(CL)이라고도 칭함]과 전기적으로 접속되어 있다.
제1 제어 게이트(211)는, 트랜지스터(210)의 채널 형성 영역과, 기억 게이트(212)의 일부와 겹치도록 배치되어 있다. 제2 제어 게이트(213)는, 기억 게이트(212) 중, 트랜지스터(210)의 채널 형성 영역과 제2 배선(202)의 사이의 영역에 겹치도록 배치되어 있다.
트랜지스터(210)의 소스 또는 드레인의 한쪽은, 제4 배선(204)[비트선(BL)이라고도 칭함]과 전기적으로 접속되어 있다. 트랜지스터(210)의 소스 또는 드레인의 다른 쪽은, 제5 배선(205)[판독 신호선(RL)이라고도 칭함]과 전기적으로 접속되어 있다.
트랜지스터(210)의 채널이 형성되는 반도체에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다. 이러한 반도체 재료를 사용한 트랜지스터(210)는, 충분한 고속 동작이 가능하기 때문에, 기억한 정보의 판독 등을 고속으로 행하는 것이 가능하다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(210)의 채널이 형성되는 반도체에 산화물 반도체를 사용할 수도 있다. 산화물 반도체는, 에너지 갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건으로 가공해서 얻어진 트랜지스터에 있어서는, 오프 상태에서의 단위 채널 폭(1μm)당의 소스와 드레인간의 누설 전류값(오프 전류값)을, 사용시의 온도 조건 하(예를 들어, 25℃)에서 100zA/μm(1×10-19A/μm) 이하, 혹은 10zA/μm(1×10-20A/μm) 이하, 나아가 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 이 때문에, 소비 전력이 작은 반도체 장치를 실현할 수 있다.
트랜지스터(210)가 갖는 기억 게이트(212)는 산화물 반도체로 형성한다. 산화물 반도체에는, 전계가 가해지면 n형화하는 산화물 반도체와, 전계가 가해지면 p형화하는 산화물 반도체가 있는 것이 알려져 있는데, 본 명세서에서는 전계가 가해지면 n형이 되는 경우를 예로 들어 설명한다. 또한, 기억 게이트(212)에 사용하는 산화물 반도체는 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용하는 것이 바람직하다.
기억 게이트(212)에 사용하는 산화물 반도체는, 전계를 가함으로써 i형화가 가능한 산화물 반도체이면, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 아니라도 사용할 수 있다. 단, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체는, 전계를 가하지 않아도 i형이기 때문에, 회로 설계가 쉽고 소비 전력을 억제한 반도체 장치를 제작할 수 있다.
여기서, 도 2를 사용하여, 유전체로서 절연체와 산화물 반도체의 적층체를 사용한 용량 소자(300)의 과도 전류 특성의 측정 결과를 설명한다. 도 2a는, 측정한 용량 소자(300)의 적층 구성을 설명하는 모식도다.
용량 소자(300)는, 전극(301)과 전극(304)의 사이에 산화물 반도체(302)와 절연체(303)를 갖고 있다. 전극(301)은 산화물 반도체(302)와 접하고 있고, 전극(304)은 절연체(303)와 접하고 있다. 산화물 반도체(302)에는, 두께 30nm의 In-Ga-Zn계의 산화물 반도체를 사용했다. 절연체(303)에는, 두께 100nm의 산화 규소를 사용했다. 또한, 전극(301)과 전극(304)이 겹치는 면적을 1mm2로 했다.
과도 전류의 측정은, 아질렌트 테크놀로지 주식회사 제품인 프레시젼 반도체 파라미터 애널라이저 4156C를 사용했다. 측정은, 우선, 전극(301)의 전위를 0V로 하고, 전극(304)의 전위를 2V로 하여, 전극(301)과 전극(304)의 사이에 흐르는 전류값을 60초간 측정했다. 다음으로, 전극(301)의 전위를 0V로 하고, 전극(304)의 전위를 -2V로 하여, 전극(301)과 전극(304)의 사이에 흐르는 전류값을 60초간 측정했다.
도 2b에, 과도 전류의 측정 결과를 나타낸다. 도 2b에서, 횡축은 전압 인가 시간(측정 시간)을 나타내고, 종축은 전극(301)과 전극(304)의 사이에 흐르는 전류의 절대값을 나타내고 있다. 도 2b 중의 곡선(311)은, 전극(304)에 2V를 가했을 때의 전극(301)과 전극(304)의 사이에 흐르는 전류값의 변화를 나타내고 있고, 곡선(312)은, 전극(304)에 -2V를 가했을 때의 전극(301)과 전극(304)의 사이에 흐르는 전류값의 변화를 나타내고 있다.
곡선(311) 및 곡선(312)으로부터, 전극(304)에 2V를 가한 경우에는, 전극(301)과 전극(304)의 사이에 거의 전류가 흐르지 않지만, 그 후, 전극(304)에 -2V를 가하면, 전압을 가한 후 30초간 정도는, 전극(304)에 2V를 가한 경우에 비해 명백하게 많은 전류가 흐르고 있음을 알 수 있다. 또한, 도면에서는 알 수 없지만, 30초 경과 후에도 곡선(312)으로 나타내어지는 전류값은, 곡선(311)으로 나타내어지는 전류값보다 큰 것을 확인할 수 있다.
또한, 산화물 반도체는 에너지 갭이 3.0~3.5eV 이상으로 크고, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여, 충분히 작은 값(예를 들어, 1×1012/cm3 미만 혹은 1.45×1010/cm3 미만)을 취한다. 즉, i형화 또는 실질적으로 i형화된 산화물 반도체는, 실리콘 등을 사용한 반도체에 비해 훨씬 절연체에 가까운 상태가 된다.
또한, 실리콘이나 게르마늄 등을 사용한 반도체는, 반도체에 양의 전계가 가해지면 상기 반도체가 n형화되고, 음의 전계가 가해지면 p형화되기 때문에, 전계가 가해지면 항상 도전체가 된다. 한편, In-Ga-Zn계 등의 산화물 반도체에서는, 산화물 반도체에 양의 전계가 가해지면 상기 산화물 반도체는 n형화되지만, 음의 전계가 가해져도 i형 그대로가 된다.
도 2b에 나타내는 과도 전류의 측정 결과로부터 이하의 고찰을 얻을 수 있다.
전극(304)에 2V를 가하면, 절연체(303)를 통해 산화물 반도체(302)에 양의 전계가 가해져 산화물 반도체(302)가 n형화한다. 산화물 반도체(302)는 n형화하면, 전극(301)으로부터 산화물 반도체(302) 중에 전하가 공급되어 도전체로서 기능하기 때문에, 용량 소자(300)의 유전체층은 절연체(303)만이 된다. 절연체(303)는 절연체이기 때문에, 전극(301)과 전극(304)의 사이에 전류는 거의 흐르지 않는다.
다음으로, 전극(304)에 -2V를 가하면 산화물 반도체(302)가 i형이 된다. 상술한 바와 같이, 산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, i형화 또는 실질적으로 i형화된 산화물 반도체는, 실리콘 등을 사용한 반도체에 비해 훨씬 절연체에 가까운 상태가 된다. 그 때문에, n형화(도전체화)되었을 때에 산화물 반도체(302) 중에 공급된 전하는, i형화(절연체화)된 산화물 반도체(302)로부터 용이하게 이동할 수 없다. 도 2b의 곡선(312)은, 산화물 반도체(302)가 절연체화됨으로써, 우선 전극(301)과 산화물 반도체(302)의 접합 계면 근방의, 산화물 반도체(302) 중의 전하의 이동이 일어나고, 그 후에는 전극(301)으로부터 이격된 위치에 있는 산화물 반도체(302) 중의 전하가 전계 드리프트 효과에 의해 천천히 이동하고 있는 것을 나타내고 있다.
산화물 반도체는 가해진 전계에 따라, 도전체와 절연체 중 어느 하나의 상태가 되고, 산화물 반도체가 도전체화된 상태에서 부여된 전하는, 산화물 반도체가 절연체화(i형화)되어도 유지하는 것이 가능해진다. 또한, 전극(301)과 산화물 반도체(302)가 겹치는 면적을 작게 함으로써, 산화물 반도체(302)가 절연체화했을 때의, 산화물 반도체(302)로부터 전극(301)으로의 전하의 이동을 일어나기 어렵게 할 수 있다. 즉, 전극(304)과 산화물 반도체(302)가 겹치는 면적보다, 전극(301)과 산화물 반도체(302)가 겹치는 면적을 작게 함으로써, 절연체화한 산화물 반도체(302)에 의한 전하의 유지를 보다 확실한 것으로 할 수 있다.
산화물 반도체의 상기 특성을 이용함으로써, 종래보다 낮은 전압으로 정보의 기입 및 판독이 가능하여, 기입 및 판독 동작이 빠른 기억 소자를 실현할 수 있다.
계속해서, 본 실시 형태에서 개시하는 반도체 장치에 2치의 정보(예를 들어, 0 또는 1의 정보)를 기억하기 위한 기입 동작(기입 모드) 및 판독 동작(판독 모드)의 일례에 대해, 도 3에 도시하는 타이밍 차트를 사용해서 구체적으로 설명한다. 도 3에 도시하는 타이밍 차트는, 도 1의 (a)에 도시하는 각 부위의 전위 또는 상태의 시간 변화를 나타내고 있다. 본 실시 형태에서는, 2치의 정보로서, 메모리 셀(200)에 하이 레벨 전위(VDLH) 또는 로우 레벨 전위(VDLL)를 기억시키고, 또한, 기억시킨 정보를 판독하는 동작에 대해 설명한다.
도 3에서는, 제1 배선(201)[워드선(WL)]에, 하이 레벨 전위(VWLH) 또는 로우 레벨 전위(VWLL)가 부여되는 것으로 한다. 또한, 제2 배선(202)[데이터선(DL)]에, 하이 레벨 전위(VDLH) 또는 로우 레벨 전위(VDLL)가 부여되는 것으로 한다. 또한, 제3 배선(203)[제어선(CL)]에 하이 레벨 전위(VCLH) 또는 로우 레벨 전위(VCLL)가 부여되는 것으로 한다. 또한, 제4 배선(204)[비트선(BL)]에, 하이 레벨 전위(VBLH) 또는 로우 레벨 전위(VBLL)가 부여되는 것으로 한다. 제5 배선(205)[판독 신호선(RL)]에 하이 레벨 전위(VRLH) 또는 로우 레벨 전위(VRLL)가 부여되는 것으로 한다.
또한, 도 3에서는, 산화물 반도체로 형성되어 있는 기억 게이트(212)(도 3에서, ML이라 표기함)가 도전체화(n형화)하는 전압(이하, Vthos라고도 함)을 1V라고 가정하고, VWLH를 3V라고 하고, VWLL을 0V라고 한다. 또한, 산화물 반도체가 n형화하는 전위를 1V라고 하면, 기억 게이트(212)가 도전체화(n형화)하는 전위(VWLH)는 1V 이상으로 하면 좋다. 또한, 기억 게이트(212)가 절연체화하는 전위(VWLL)는 1V 미만으로 하면 좋다. 또한, VDLH를 0V로 하고, VDLL을 -2V로 하고, VRLH를 2V로 하고, VRLL을 0V로 하고, VBLH를 2V로 하고, VBLL을 0V로 한다.
또한, 기억 게이트(212)에 VDLH가 기입되어, 기억 게이트(212)가 절연체화한 후의 기억 게이트(212)의 전위를 VMLH라고 하고, 기억 게이트(212)에 VDLL이 기입되어, 기억 게이트(212)가 절연체화한 후의 기억 게이트(212)의 전위를 VMLL이라고 한다. 또한, 본 실시 형태에서는, VMLH는 -1V가 되고, VMLL은 -3V가 된다. 또한, 트랜지스터(210)(도 3에서, TR이라 표기함)의 임계값 전압을 1V로 한다.
절연체화한 기억 게이트(212)는, 전기적으로 부유한(플로팅) 상태가 된다. 이 때문에, 절연체화한 기억 게이트(212)의 전위는, 제1 배선(201)[워드선(WL)], 제5 배선(205)[판독 신호선(RL)], 제4 배선(204)[비트선(BL)]의 전위가 변동되면, 그것에 연동하여 변화된다.
절연체화한 기억 게이트(212)의 전위의 변동량은, 제1 배선(201)[워드선(WL)]이 전기적으로 접속하고 있는 제1 제어 게이트(211)와, 기억 게이트(212)의 사이에 발생하는 용량 성분(이하, "CCM"이라고 함) 및 기억 게이트(212)와, 트랜지스터(210)의 채널 형성 영역의 사이에 발생하는 용량 성분(이하, "CMS"라고 함)의 비에 의해 결정된다.
CCM의 용량값을 CMS의 용량값보다 크게 하면, 절연체화한 기억 게이트(212)의 전위는, 제어 게이트(211), 즉 제1 배선(201)[워드선(WL)]의 전위 변동에 거의 연동해서 변화하지만, 제5 배선(205)[판독 신호선(RL)]이나 제4 배선(204)[비트선(BL)]의 전위 변동의 영향을 거의 받지 않게 된다.
즉, CCM의 용량값을 CMS의 용량값보다 크게 함으로써, 판독 동작에서의 제4 배선(204)[비트선(BL)]이나 제5 배선(205)[판독 신호선(RL)]의 전위 변동의 영향을 억제하여, 기억 게이트(212)에 기억된 정보를 정확하게 판독할 수 있다.
CCM의 용량값은, CMS의 용량값의 1.5배 이상으로 하는 것이 바람직하고, 5배 이상 혹은 10배 이상으로 하면 더욱 바람직하다. 본 실시 형태에서는, CCM의 용량값이 CMS의 용량값보다 충분히 커서, 제4 배선(204)[비트선(BL)]이나 제5 배선(205)[판독 신호선(RL)]의 전위 변동의 영향은 무시할 수 있는 것으로 한다.
먼저, 메모리 셀(200)에 대한 정보의 기입(재기입) 동작에 대해 설명한다. 여기서는, 트랜지스터(210)에 n형(n채널형)의 트랜지스터를 사용하여, 기억 게이트(212)에 하이 레벨 전위(VMLH)를 유지시키는 동작에 대해 설명한다. 우선, 제1 동작으로서, 기입 대상으로서 선택된 메모리 셀(200)에 접속하는 제1 배선(201)[워드선(WL)]에 하이 레벨 전위(VWLH)를 부여하고, 제3 배선(203)[제어선(CL)]에 하이 레벨 전위(VCLH)를 부여하고, 제2 배선(202)[데이터선(DL)]에 하이 레벨 전위(VDLH)를 부여한다.
제1 배선(201)[워드선(WL)]에 하이 레벨 전위(VWLH)가 부여되면, 제1 제어 게이트(211)의 전위가 하이 레벨 전위(VWLH)가 된다. 또한, 제3 배선(203)[제어선(CL)]에 하이 레벨 전위(VCLH)가 부여되면, 제2 제어 게이트(213)의 전위가 하이 레벨 전위(VCLH)가 된다. 그러면, 제2 배선(202)[데이터선(DL)]을 기준으로 했을 때의, 제2 배선(202)[데이터선(DL)]과 제1 제어 게이트(211)의 전위차가 3V가 되고, 제2 배선(202)[데이터선(DL)]과 제2 제어 게이트(213)의 전위차가 2V가 된다. 즉, 모두 Vthos(1V) 이상이 되기 때문에, 기억 게이트(212)의 전체가 도전체화하여 기억 게이트(212)에 제2 배선(202)[데이터선(DL)]의 전위가 공급되고, 기억 게이트(212)의 전위가 하이 레벨 전위(VDLH)로 된다.
또한, 기입 동작에 있어서, 제4 배선(204)[비트선(BL)]과 제5 배선(205)[판독 신호선(RL)]의 전위에 특별한 제약은 없지만, 여기서는 모두 0V로 하고 있다.
다음으로, 제2 동작으로서, 제1 배선(201)[워드선(WL)]에 로우 레벨 전위(VWLL)를 부여하고, 제3 배선(203)[제어선(CL)]에 로우 레벨 전위(VCLL)를 부여한다. 이때, 제2 배선(202)[데이터선(DL)]의 전위는, 하이 레벨 전위(VDLH)인 상태 그대로 둔다. 제1 배선(201)[워드선(WL)] 및 제3 배선(203)[제어선(CL)]에 로우 레벨 전위가 부여되면, 제1 제어 게이트(211) 및 제2 제어 게이트(213)의 전위가 로우 레벨 전위가 된다. 그러면, 제2 배선(202)[데이터선(DL)]을 기준으로 했을 때의, 제2 배선(202)[데이터선(DL)]과 제1 제어 게이트(211)의 전위차 및 제2 배선(202)[데이터선(DL)]과 제2 제어 게이트(213)의 전위차가 모두 Vthos(1V) 미만이 되어, 기억 게이트(212)가 절연체화한다.
이때, 기억 게이트(212)가 n형화하는 전압은 1V이기 때문에, 제2 배선(202)[데이터선(DL)]과 제1 배선(201)의 전위[제어 게이트(211)의 전위]차가 1V 미만이 될 때까지는, 기억 게이트(212)의 전위는 하이 레벨 전위(VDLH)이지만, 상기 전위차가 1V 미만이 되면, 기억 게이트(212)가 절연체화한다. 그러면, 제1 배선(201)[워드선(WL)]의 전위 변동의 영향에 의해, 절연체화한 기억 게이트(212)의 전위는 VDLH-1V-VWLL가 된다. 즉, 본 실시 형태에서는 -1V[하이 레벨 전위(VMLH)]가 된다.
기억 게이트(212)가 절연체화하면, 기억 게이트(212) 중의 전하는 이동할 수 없기 때문에, 제2 배선(202)의 전위가 변동해도, 기억 게이트(212)의 전위는 하이 레벨 전위(VMLH)인 상태 그대로가 된다. 이와 같이 하여, 기억 게이트(212)에 정보를 기억시킬 수 있다.
기억 게이트(212)에 로우 레벨 전위(VMLL)를 유지시키는 동작은, 도 3a 중의 VDLH와 VDLL을 서로 치환하여 상기 원리를 감안함으로써 이해할 수 있다.
또한, 기억 게이트(212)에 기억하는 하이 레벨 전위(VMLH) 및 로우 레벨 전위(VMLL)는 모두 트랜지스터(210)를 오프 상태로 하는 전위로 한다. 기억 게이트(212)에 기억하는 전위를 트랜지스터(210)를 오프 상태로 하는 전위로 함으로써, 메모리 셀(200)을 복수 접속하는 구성으로 하였을 때, 서로 다른 메모리 셀의 판독 동작 시의 오동작을 방지하여, 정확한 판독 동작을 실현하고 반도체 장치의 신뢰성을 높일 수 있다.
계속해서, 메모리 셀(200)에 기억되어 있는 정보의 판독 동작에 대해 설명한다. 도 3b는, 판독 모드의 동작을 설명하는 타이밍 차트다. 여기서는, 기억 게이트(212)에 하이 레벨 전위(VMLH)가 유지되어 있는 경우의 동작에 대해 설명한다.
우선, 제1 동작으로서, 제4 배선(204)[비트선(BL)]에 전하를 부여하여(프리차지) 하이 레벨 전위(VBLH)로 한다. 또한, 하이 레벨 전위(VBLH)와 로우 레벨 전위(VRLL)는 서로 다른 전위로 한다. 이때, 제1 배선(201)[워드선(WL)] 및 제3 배선(203)[제어선(CL)]은, 각각 로우 레벨 전위인 상태 그대로 둔다. 또한, 제2 배선(202)[데이터선(DL)]의 전위에 특별한 제약은 없지만, 여기서는 하이 레벨 전위(VDLH)로 하고 있다.
다음으로, 제2 동작으로서, 제3 배선(203)[제어선(CL)]의 전위를 로우 레벨 전위(VCLL)인 상태 그대로 두고, 제1 배선(201)[워드선(WL)]의 전위를 하이 레벨 전위(VWLH)로 한다. 여기서, 기억 게이트(212)에 기억되어 있는 하이 레벨 전위(VMLH)는 -1V이며, 로우 레벨 전위(VRLL)는 0V이기 때문에, 게이트-소스간 전압은, VWLH+VMLH-VRLL=3+(-1)-0=2V가 되어, 트랜지스터(210)의 임계값 전압(본 실시 형태에서는 1V) 이상의 전압이 되기 때문에, 트랜지스터(210)가 온 상태로 된다. 트랜지스터(210)가 온 상태로 되면, 트랜지스터(210)를 통해 제4 배선(204)[비트선(BL)]에 제5 배선(205)[판독 신호선(RL)]의 전위가 공급되기 때문에, 제4 배선(204)[비트선(BL)]의 전위가 변화한다.
기억 게이트(212)에 로우 레벨 전위(VMLL)가 기억되어 있는 경우는, 제1 배선(201)[워드선(WL)]의 전위를 하이 레벨 전위(VWLH)로 하여도, 게이트-소스간 전압은, VWLH+VMLL-VRLL=3+(-3)-0=0V로, 트랜지스터(210)의 임계값 전압을 초과할 수 없다. 이 경우는, 트랜지스터(210)는 오프 상태 그대로이기 때문에, 제4 배선(204)의 전위는 변화하지 않는다. 이와 같이 하여, 제5 배선(205)[판독 신호선(RL)]의 전위를 로우 레벨 전위(VRLL)로 했을 때의 제4 배선(204)[비트선(BL)]의 전위 변동을 검출함으로써, 기억 게이트(212)에 기억되어 있는 정보를 판독할 수 있다.
판독 동작에 있어서, 제3 배선(203)[제어선(CL)]의 전위를 로우 레벨 전위(VCLL)로 해 둠으로써, 기억 게이트(212) 중 제2 제어 게이트(213)와 겹치는 영역은 절연체화된 상태로 된다. 이 때문에, 제3 배선(203)[제어선(CL)]의 전위를 로우 레벨 전위(VWLL)로 해 둠으로써, 제1 배선(201)[워드선(WL)]의 전위가 하이 레벨 전위(VWLH)로 되어, 기억 게이트(212) 중 제1 제어 게이트와 겹치는 영역이 도전체화된 경우에도, 기억 게이트(212)가 제2 배선(202)[데이터선(DL)]의 전위에 영향을 받지 않는다. 즉, 제3 배선(203)[제어선(CL)]의 전위를 로우 레벨 전위(VWLL)로 해 둠으로써, 제2 배선(202)[데이터선(DL)]이나 제1 배선(201)[워드선(WL)]의 전위가 변동해도, 기억 게이트(212)는 기억된 정보를 유지하는 것이 가능해진다.
이와 같이, 기억 게이트(212)에 유지되어 있는 정보(전하)는, 기입 모드에 의해 새로운 정보로 재기입 될 때까지 유지된다. 절연체화된 산화물 반도체는, 저항률이 높고 전하의 이동이 거의 일어나지 않기 때문에, 기억 게이트(212)의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능해진다.
그런데, 이른바 플래시 메모리에서는, 제어 게이트의 전위의 영향이, 인접하는 셀의 플로팅 게이트에 미치는 것을 방지하기 위해서, 셀과 셀의 간격을 어느 정도 유지할 필요가 발생한다. 이는, 반도체 장치의 고집적화를 저해하는 요인 중 하나다. 그리고, 당해 요인은, 고 전계를 걸어 터널 전류를 발생시킨다는 플래시 메모리의 원리에 기인하는 것이다.
또한, 플래시 메모리의 상기 원리에 의해 절연막의 열화가 진행하여, 재기입 횟수의 한계(10000회 정도)라는 다른 문제도 발생한다.
개시하는 발명에 관한 반도체 장치는, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와 같은, 전하를 주입하기 위한 고 전계가 불필요하다. 이로 인해, 인접 셀에 대한, 제어 게이트에 의한 고 전계의 영향을 고려할 필요가 없기 때문에 고집적화가 용이해진다.
또한, 터널 전류에 의한 전하의 주입을 행하지 않기 때문에, 터널 전류에 의한 메모리 셀의 열화가 일어나지 않는다. 즉, 플래시 메모리에 비해 높은 내구성 및 신뢰성을 갖게 된다.
또한, 고 전계가 불필요하여, 대형의 주변 회로(승압 회로 등)가 불필요하다는 점도 플래시 메모리에 대한 유리한 점이다.
또한, 상기 설명은, 전자를 다수 캐리어로 하는 n형 트랜지스터를 사용하는 경우에 대한 것이지만, n형 트랜지스터 대신에, 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수도 있다. 트랜지스터를 p형 트랜지스터로 해서 구성하는 경우는, 상기 동작 원리를 바탕으로 각 배선에 공급하는 전위를 결정하면 좋다.
도 1의 (b)에, 도 1의 (a)에 도시한 반도체 장치를 사용한, m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 일례를 도시한다. 도 1의 (b)는, 메모리 셀(1200)이 병렬로 접속된, 이른바 NOR형의 반도체 장치의 회로도다.
도 1의 (b)에 도시하는 반도체 장치는, m개의 워드선(WL)과, n개의 데이터선(DL)과, n개의 제어선(CL)과, n개의 판독 신호선(RL)과, n개의 비트선(BL)과, 복수의 메모리 셀(1200)이 세로 m개(행)× 가로 n개(열)(m, n은 자연수)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 제1 구동 회로(1221)와, 제2 구동 회로(1222)와, 제3 구동 회로(1223)와, 제4 구동 회로(1224)와, 제5 구동 회로(1225)와 같은 주변 회로에 의해 구성되어 있다. 여기서, 메모리 셀(1200)로는, 도 1의 (a)에 도시한 구성이 적용된다.
각 메모리 셀(1200)은 트랜지스터(1210)를 갖고 있다. 트랜지스터(1210)는, 제1 제어 게이트(1211)와, 제2 제어 게이트(1213)와, 기억 게이트(1212)를 갖고 있다. 제1 제어 게이트(1211)는 워드선(WL)과 전기적으로 접속되고, 제2 제어 게이트(1213)는 제어선(CL)과 전기적으로 접속되고, 기억 게이트(1212)는 데이터선(DL)과 전기적으로 접속되어 있다. 트랜지스터(1210)의 소스 또는 드레인의 한쪽은 판독 신호선(RL)과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은 비트선(BL)과 전기적으로 접속되어 있다.
또한, i행 j열의 메모리 셀(1200)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은, 데이터선(DL_j), 제어선(CL_j), 판독 신호선(RL_j), 비트선(BL_j), 워드선(WL_i)에 각각 전기적으로 접속되어 있다.
워드선(WL)은 제1 구동 회로(1221)와 전기적으로 접속되어 있고, 데이터선(DL)은 제2 구동 회로(1222)와 전기적으로 접속되어 있고, 제어선(CL)은 제3 구동 회로(1223)와 전기적으로 접속되어 있고, 판독 신호선(RL)은 제4 구동 회로(1224)와 전기적으로 접속되어 있고, 비트선(BL)은 제5 구동 회로(1225)와 전기적으로 접속되어 있다. 또한, 여기서는, 제1 구동 회로(1221), 제2 구동 회로(1222), 제3 구동 회로(1223), 제4 구동 회로(1224), 제5 구동 회로(1225)를 각각 독립적으로 설치하고 있지만, 어느 하나 또는 복수의 기능을 갖는 디코더를 사용해도 된다.
메모리 셀(1200)에 대한 정보의 기입은, 상술한 기입 동작에 의해 행할 수 있지만, 워드선(WL)에 VWLH가 가해지면, 상기 워드선(WL)에 접속하고 있는 모든 트랜지스터(1210)가 갖는 기억 게이트가 도전체화된다. 이 때문에, 기입 동작 시에, 기입 대상인 메모리 셀(1200)에 접속하는 제어선(CL)의 전위를 하이 레벨 전위(VCLH)로 하고, 기입 대상이 아닌 메모리 셀(1200)에 접속되어 있는 제어선(CL)의 전위를 로우 레벨 전위(VCLL)로 함으로써, 기입 대상이 아닌 메모리 셀(1200)의 정보가 잘못해서 재기입되는 것을 방지한다.
또한, 기입 대상 이외의 메모리 셀(1200)에 접속하는 워드선(WL)의 전위를 로우 레벨 전위(VWLL)로 해 둠으로써, 기입 대상 이외의 메모리 셀(1200)에 접속하는 제어선(CL)의 전위가 하이 레벨 전위(VCLH)가 되어도, 기입 대상 이외의 메모리 셀(1200)의 정보가 재기입되는 것을 방지할 수 있다.
또한, 선택된 워드선(WL)에 접속하고 있는 메모리 셀이면, 1개의 메모리 셀에만 정보를 기입하는 것 이외에도, 복수 또는 전체 수의 메모리 셀에 동시에 정보를 기입하는 것도 가능하다.
메모리 셀(1200)로부터의 정보의 판독은, 상술한 판독 동작에 의해 행할 수 있다. 판독 동작시는, 모든 제어선(CL)의 전위를 로우 레벨 전위(VCLL)로 함으로써, 정보를 판독하기 위해 선택된 워드선(WL)에 접속하고 있는 판독 대상 이외의 메모리 셀의 정보가, 잘못해서 재기입되는 것을 방지한다. 또한, 판독 대상인 메모리 셀의 정보와 다른 메모리 셀의 정보의 혼동을 방지하기 위해서, 정보를 판독하기 위해 선택된 워드선(WL) 이외의 워드선(WL)의 전위는 로우 레벨 전위(VWLL)로 해 둔다.
또한, 선택된 워드선(WL)에 접속하고 있는 메모리 셀이면, 1개의 메모리 셀의 정보의 판독뿐만 아니라, 복수 또는 전체 수의 메모리 셀의 정보를 동시에 판독하는 것도 가능하다.
또한, 상기 설명은, n형 트랜지스터(n채널형 트랜지스터)를 사용하는 경우에 대한 것이지만, n형 트랜지스터 대신에 p형 트랜지스터를 사용할 수도 있다. 트랜지스터를 p형 트랜지스터로 해서 구성하는 경우는, 상기 동작 원리를 바탕으로 각 배선에 공급하는 전위를 결정하면 좋다.
본 실시 형태에서 개시하는 반도체 장치는, 동작 원리상, DRAM에서 필수로 여겨지는 캐패시터를 사용하지 않는 구성이기 때문에, 단위 메모리 셀당의 면적이 삭감 가능해져 고집적화가 가능해진다. 예를 들어, 최소 가공 치수를 F로 하여, 메모리 셀이 차지하는 면적을 15F2~25F2로 하는 것이 가능해진다. 또한, 반도체 장치의 수율 향상이나 비용 절감을 도모할 수 있다.
또한, 본 실시 형태에서 개시하는 반도체 장치는, 산화물 반도체를 절연체화시켜서 정보를 기억시키기 때문에, 유지된 전하의 이동이 거의 일어나지 않는다. 이 때문에, 종래의 DRAM에서 필요했던 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게(예를 들어, 1개월~1년에 1회 정도)하는 것이 가능해져, 반도체 장치의 소비 전력을 충분히 저감할 수 있다.
또한, 본 실시 형태에서 개시하는 반도체 장치는, 메모리 셀에 대한 재차 정보의 기입에 의해 직접적으로 정보를 재기입하는 것이 가능하다. 이 때문에 플래시 메모리 등에서 필요한 소거 동작이 불필요하여, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기입이나 소거시에 필요한 높은 전압을 필요로 하지 않기 때문에, 반도체 장치의 소비 전력을 더욱 저감할 수 있다.
도 4에, 메모리 셀에 기억되어 있는 데이터를 판독하기 위한, 판독 회로의 개략을 도시한다. 당해 판독 회로는, 트랜지스터와 감지 증폭기 회로를 갖는다.
판독시에는, 단자(A)는 판독을 행하는 메모리 셀이 접속된 비트선(BL)에 접속된다. 또한, 트랜지스터의 게이트 전극에는 바이어스 전위(Vbias)가 인가되어, 단자(A)의 전위가 제어된다.
감지 증폭기 회로는, 단자(A)의 전위가 참조 전위(Vref)(예를 들어, 0V)보다 높으면 하이 데이터를 출력하고, 단자(A)의 전위가 참조 전위(Vref)보다 낮으면 로우 데이터를 출력한다. 우선, 트랜지스터를 온 상태로 하고, 단자(A)에 접속된 비트선(BL)에 VBLH의 전위를 프리차지한다. 다음으로, 판독을 행하는 메모리 셀을 판독 모드로 하고, 단자(A)에 접속된 비트선(BL)의 전위를 참조 전위(Vref)와 비교하면, 메모리 셀에 기억된 정보에 따라 출력 데이터가 하이 데이터 혹은 로우 데이터를 출력한다.
이와 같이, 판독 회로를 사용함으로써, 메모리 셀에 기억되어 있는 데이터를 판독할 수 있다. 또한, 본 실시 형태의 판독 회로는 일례다. 다른 공지의 회로를 사용해도 된다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합해서 사용할 수 있다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태에 나타낸 반도체 장치의 구성 및 그 제작 방법의 일례에 대해, 도 5~도 7을 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 5는, 기억 소자로서 적용할 수 있는 트랜지스터의 일례를 도시하고 있다. 도 5a는, 트랜지스터(150)의 평면을 도시하고 있고, 도 5b는, 도 5a에서의 X1-X2로 나타낸 부위의 단면을 도시하고 있다. 도 5c는, 도 5b에서의 부위(190)의 확대도다.
트랜지스터(150)는, 기판(100) 위에 제1 제어 게이트(101)가 설치되어 있다. 또한, 제1 제어 게이트(101) 위에 제1 게이트 절연층(102)이 설치되고, 제1 게이트 절연층(102) 위에 전극(103)이 설치되고, 제1 게이트 절연층(102)과 전극(103)에 접하여 기억 게이트(104)가 설치되어 있다. 또한, 기억 게이트(104) 위에 제2 게이트 절연층(105)이 설치되고, 제2 게이트 절연층(105) 위에 제2 제어 게이트(110)와 반도체층(106)이 설치되어 있다. 또한, 반도체층(106) 위에 소스 전극(107a) 및 드레인 전극(107b)이 설치되어 있다. 또한, 반도체층(106), 소스 전극(107a) 및 드레인 전극(107b) 위에 절연층(108)이 설치되고, 절연층(108) 위에 보호 절연층(109)이 설치되어 있다. 트랜지스터(150)는, 보텀 게이트 구조의 트랜지스터 중 하나이며, 역 스태거형 트랜지스터 중 하나이기도 하다.
또한, 도시하지 않지만, 제1 제어 게이트(101)는 워드선(WL)에 전기적으로 접속되고, 소스 전극(107a)은 판독 신호선(RL)에 전기적으로 접속되고, 드레인 전극(107b)은 비트선(BL)에 전기적으로 접속되고, 전극(103)은 데이터선(DL)에 전기적으로 접속되고, 제2 제어 게이트(110)는 제어선(CL)에 전기적으로 접속되어 있다. 또한, 제1 제어 게이트(101)는 제1 제어 게이트(211)에 상당하고, 제2 제어 게이트(110)는 제2 제어 게이트(213)에 상당한다.
전극(103)은, 기억 게이트(104)의 일부에 접하여 설치되어, 기억 게이트(104)에 기억시키는 정보를 공급한다. 기억 게이트(104)는, 제1 게이트 절연층(102)과 제2 게이트 절연층(105)의 사이에 끼워져 설치되어 있다. 또한, 기억 게이트(104)는, 적어도 반도체층(106)의 채널 형성 영역[반도체층(106) 중의, 소스 전극(107a) 및 드레인 전극(107b)의 사이에 위치하는 영역]과 겹치는 부분에서, 제1 게이트 절연층(102)과 제2 게이트 절연층(105)에 접하여 설치되어 있다.
제1 제어 게이트(101)는, 기억 게이트(104)와 반도체층(106)의 채널 형성 영역과 겹치는 위치에 설치되어 있다. 기억 게이트(104)는, 제1 제어 게이트(101)와 반도체층(106)의 사이에 끼워져 설치되어 있다. 전극(103)은, 제1 제어 게이트(101) 및 반도체층(106)의 채널 형성 영역으로부터 이격된 위치에 설치되어 있다.
도 5c는, 제1 제어 게이트(101)의 단부에서부터 전극(103)의 단부까지의 영역을 확대한 도다. 기억 게이트(104)는, 제1 제어 게이트(101)의 단부를 넘어서 연장되어 전극(103)에 접하는 영역[이하, 오프셋 영역(112)이라고 함]을 갖고 있다. 제2 제어 게이트(110)는, 제1 제어 게이트(101)의 단부와, 기억 게이트(104)가 갖는 오프셋 영역(112)과, 전극(103)의 단부에 겹치도록 배치된다.
이와 같은 구성으로 함으로써, 기억 게이트(104)에 정보를 기입할 때에, 제1 제어 게이트(101) 및 제2 제어 게이트(110)에 하이 레벨 전위를 공급하여, 적어도 기억 게이트(104)의 반도체층(106)의 채널 형성 영역과 겹치는 부위와, 전극(103)과 접하는 부위까지의 기억 게이트(104)를 도전체화함으로써, 기억 게이트(104)에 대한 정보의 기입을 확실하게 행할 수 있다.
또한, 제1 제어 게이트(101)에 하이 레벨 전위를 공급해서 정보를 판독할 때에, 제2 제어 게이트(110)의 전위를, 기억 게이트(104)가 갖는 오프셋 영역(112)이 절연체화하는 전위로 해 둠으로써, 전극(103)의 전위가 기억 게이트(104)에 공급되는 것을 막을 수 있다.
<반도체 장치의 제작 방법>
다음으로, 상기 트랜지스터(150)의 제작 방법의 일례에 대해 도 6을 참조하여 설명한다. 또한, 특별한 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는, 레지스트 마스크의 형성 공정과, 도전층 또는 절연층의 에칭 공정과, 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
우선, 기판(100) 위에 도전층을 형성하고, 제1 포토리소그래피 공정에 의해 도전층(이와 동일한 층으로 형성되는 배선을 포함)을 부분적으로 에칭 제거하여, 제1 제어 게이트(101)를 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
기판(100)으로 사용할 수 있는 기판에 큰 제한은 없지만, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 외에, 결정화 유리 등을 사용할 수 있다.
또한, 기판(100)으로서 가요성 기판(플렉시블 기판)을 사용해도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터를 직접 제작해도 좋고, 다른 제작 기판 위에 트랜지스터를 제작하고, 그 후 가요성 기판에 박리, 전치(轉置)해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위하여, 제작 기판과 트랜지스터의 사이에 박리층을 설치하면 좋다.
또한, 기판(100)과 제1 제어 게이트(101)의 사이에 하지층을 설치해도 좋다. 하지층은, 질화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘 또는 산화 질화 실리콘에서 선택된 하나 또는 복수의 절연층에 의한 적층 구조에 의해 형성할 수 있고, 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능이 있다.
또한, 하지층에 염소, 불소 등의 할로겐 원소를 포함시킴으로써, 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. 하지층에 포함시키는 할로겐 원소의 농도는, SIMS(2차 이온 질량 분석계)를 사용한 분석에 의해 얻어지는 농도 피크에 있어서, 1×1015/cm3 이상 1×1020/cm3 이하로 하면 좋다.
또한, 하지층으로서 산화갈륨을 사용해도 좋다. 또한, 하지층을 산화갈륨과 상기 절연층의 적층 구조로 해도 좋다. 산화갈륨은 대전하기 어려운 재료이기 때문에, 절연층의 차지 업에 따른 임계값 전압의 변동을 억제할 수 있다.
또한, 제어 게이트(101)의 재료는, 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc), 마그네슘(Mg) 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 사용하여, 단층 또는 적층해서 형성할 수 있다.
계속해서, 제1 제어 게이트(101) 위에 제1 게이트 절연층(102)을 형성한다[도 6a 참조]. 제1 게이트 절연층(102)에는, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화탄탈, 산화갈륨, 산화란탄, 산화세슘, 산화 마그네슘, 산화이트륨, 산화하프늄, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 도입된 하프늄 실리케이트[HfSixOyNz(x>0, y>0, z>0)], 질소가 도입된 하프늄 알루미네이트[HfAlxOyNz(x>0, y>0, z>0)]등을 사용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등으로 형성할 수 있다. 또한, 제1 게이트 절연층(102)은 단층에 한하지 않고 서로 다른 층의 적층으로도 좋다. 예를 들어, 게이트 절연층(A)으로서 플라즈마 CVD법에 의해 질화 실리콘층[SiNy(y>0)]을 형성하고, 게이트 절연층(A) 위에 게이트 절연층(B)으로서 산화 실리콘층[SiOx(x>0)]을 적층하여, 제1 게이트 절연층(102)으로 해도 좋다.
제1 게이트 절연층(102)의 형성은, 스퍼터링법이나 플라즈마 CVD법 등 외에, μ파(예를 들어, 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD법 등의 성막 방법을 적용할 수 있다.
또한, 제1 게이트 절연층(102)에는, 그 후 형성하는 산화물 반도체와 동종의 성분을 포함하는 절연 재료를 사용하면 특히 바람직하다. 이러한 재료는 산화물 반도체와의 상성이 좋고, 이것을 제1 게이트 절연층(102)에 사용함으로써, 산화물 반도체와의 계면의 상태를 양호하게 유지할 수 있기 때문이다. 여기서, "산화물 반도체와 동종의 성분"이란, 산화물 반도체의 구성 원소에서 선택되는 하나 또는 복수의 원소를 의미한다. 예를 들어, 산화물 반도체가 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분을 포함하는 절연 재료로는 산화갈륨 등이 있다.
또한, 제1 게이트 절연층(102)을 적층 구조로 하는 경우에는, 산화물 반도체와 동종의 성분을 포함하는 절연 재료로 이루어지는 막과, 상기 막의 성분 재료와는 다른 재료를 포함하는 막과의 적층 구조로 해도 좋다.
다음으로, 제1 게이트 절연층(102) 위에 도전층을 형성하고, 제2 포토리소그래피 공정에 의해 도전층을 부분적으로 에칭 제거하여, 전극(103)(이것과 동일한 층으로 형성되는 배선을 포함)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
전극(103)에 사용하는 도전층으로는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소를 포함하는 금속 또는 상술한 원소를 성분으로 하는 금속 질화물(질화 티타늄, 질화 몰리브덴, 질화 텅스텐) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속 또는 그것들의 금속 질화물(질화 티타늄, 질화 몰리브덴, 질화 텅스텐)을 적층시킨 구성으로 해도 좋다.
계속해서, 전극(103) 및 제1 게이트 절연층(102) 위에 막 두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 산화물 반도체층을 형성한다.
또한, 산화물 반도체층에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체층의 성막 전처리로서, 스퍼터링 장치의 예비 가열실에서 전극(103) 및 제1 게이트 절연층(102)이 형성된 기판(100)을 예비 가열하여, 기판(100)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 저온 펌프가 바람직하다. 또한, 상기 예비 가열의 처리는 생략할 수도 있다. 또한, 상기 예비 가열은, 절연층(108)의 성막 전에, 소스 전극(107a) 및 드레인 전극(107b)까지 형성한 기판(100)에도 마찬가지로 행해도 된다.
산화물 반도체층에 사용하는 산화물 반도체로는, 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn계 산화물 반도체, In-Sn-Zn계 산화물 반도체, In-Al-Zn계 산화물 반도체, Sn-Ga-Zn계 산화물 반도체, Al-Ga-Zn계 산화물 반도체, Sn-Al-Zn계 산화물 반도체, In-Hf-Zn계 산화물 반도체, In-La-Zn계 산화물 반도체, In-Ce-Zn계 산화물 반도체, In-Pr-Zn계 산화물 반도체, In-Nd-Zn계 산화물 반도체, In-Pm-Zn계 산화물 반도체, In-Sm-Zn계 산화물 반도체, In-Eu-Zn계 산화물 반도체, In-Gd-Zn계 산화물 반도체, In-Tb-Zn계 산화물 반도체, In-Dy-Zn계 산화물 반도체, In-Ho-Zn계 산화물 반도체, In-Er-Zn계 산화물 반도체, In-Tm-Zn계 산화물 반도체, In-Yb-Zn계 산화물 반도체, In-Lu-Zn계 산화물 반도체나, 2원계 금속 산화물인 In-Zn계 산화물 반도체, Sn-Zn계 산화물 반도체, Al-Zn계 산화물 반도체, Zn-Mg계 산화물 반도체, Sn-Mg계 산화물 반도체, In-Mg계 산화물 반도체나, In-Ga계 산화물 반도체, In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함시켜도 좋다. 또한, 산화물 반도체는 비정질이어도 좋고, 일부 또는 전부가 결정화되어 있어도 좋다.
산화물 반도체에, 결정성을 갖는 산화물 반도체를 사용하는 경우는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하의 표면 위에 형성하면 좋다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체는, 바람직하게는 In을 함유하는 산화물 반도체, 더욱 바람직하게는 In 및 Zn을 함유하는 산화물 반도체다. 또한, Ga, Sn, Hf, Al, 란타노이드를 함유시켜도 좋다.
여기서, 예를 들어 In-Ga-Zn계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소를 포함하여도 된다.
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Sn, Zn, Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
본 실시 형태에서는, 산화물 반도체층을 In-Ga-Zn계 금속 산화물 타깃을 사용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체층은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
산화물 반도체층을 스퍼터링법으로 제작하기 위한 타깃으로는, 예를 들어, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 금속 산화물 타킷을 사용하여, In-Ga-Zn계 산화물 반도체를 성막한다. 또한, 상기 타깃의 재료 및 조성에 한정되지 않고, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 금속 산화물 타깃을 사용해도 좋다. 또한, In-Ga-Zn계 산화물 반도체는, IGZO라고 칭할 수 있다.
또한, In-Sn-Zn계 산화물 반도체는 ITZO라고 칭할 수 있다. 산화물 반도체층으로서 ITZO의 박막을 사용하는 경우는, ITZO를 스퍼터법으로 성막하기 위한 타깃의 조성비를, 원자수비로 In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 또는 20:45:35 등으로 하면 좋다.
또한, 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
산화물 반도체층을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기를 갖는 화합물 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다. 예를 들어, 스퍼터 가스로서 아르곤을 사용하는 경우는, 순도 9N, 이슬점 -121℃, 함유 H2O량 0.1ppb 이하, 함유 H2량 0.5ppb 이하가 바람직하고, 산소를 사용하는 경우는, 순도 8N, 이슬점 -112℃, 함유 H2O량 1ppb 이하, 함유 H2량 1ppb 이하가 바람직하다.
산화물 반도체층의 성막은, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 해서 행한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체층에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 사용해서 산화물 반도체층을 성막한다.
성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어 크라이온 펌프, 이온 펌프, 티타늄 승화 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 분자 펌프에 콜드 트랩을 부가한 것이어도 좋다. 크라이오 펌프를 사용해서 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등이 배기되기 때문에, 당해 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체층 중의 Na이나 Li 등의 알칼리 금속의 농도는, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하면 좋다.
성막 조건의 일례로는, 기판과 타깃 간과의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 스퍼터 가스로서 산소(산소 유량 비율 100%)를 사용하는 조건이 적용된다. 또한, 펄스 직류 전원을 사용하면, 성막시에 발생하는 가루 형상 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 막 두께 분포도 균일해지기 때문에 바람직하다.
계속해서 제1 가열 처리를 행한다. 상기 제1 가열 처리에 의해 산화물 반도체층 중의 과잉 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하여, 산화물 반도체층을 고순도화할 수 있다.
제1 가열 처리는, 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하 또는 초 건조 에어[CRDS(공동 광자 감쇠 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기] 분위기 하에서, 250℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 왜곡점 미만의 온도에서 행한다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체층에 대해 질소 분위기 하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 사용해서 가열 처리를 행하는 장치다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제1 가열 처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜서 넣어, 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스 속에서 꺼내는 GRTA를 행해도 된다.
가열 처리를, 질소 또는 희가스 등의 불활성 가스, 산소, 초 건조 에어의 가스 분위기 하에서 행하는 경우에는, 이들 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
계속해서, 산화물 반도체층을 제3 포토리소그래피 공정에 의해 부분적으로 에칭 제거하여 기억 게이트(104)를 형성한다[도 6b 참조]. 또한, 기억 게이트(104)를 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 제1 게이트 절연층(102)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체층의 가공시에 동시에 행할 수 있다.
또한, 여기서의 산화물 반도체층의 에칭은, 건식 에칭이나 습식 에칭 모두 좋으며, 양쪽 모두를 사용해도 좋다. 예를 들어, 산화물 반도체층의 습식 에칭에 사용하는 에칭액으로는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간또 가가꾸사 제품)을 사용해도 좋다.
레지스트 마스크를 제거한 후, 이온 주입법에 의해 기억 게이트(104)에 산소를 도입해도 좋다. 또한, 산소의 도입은, 플라즈마 도프법에 의해 행해도 된다. 구체적으로는, 고주파(RF)를 사용해서 산소를 플라즈마화하여, 산소 라디칼, 산소 이온을 기판 위의 산화물 반도체층에 도입한다. 이때, 기억 게이트(104)가 형성되는 기판에 바이어스를 인가하면 바람직하다. 기판에 인가하는 바이어스를 크게 함으로써, 보다 깊숙하게 산소를 도입할 수 있다. 산소의 도입은, 이온 주입법에 의해 행해도 된다.
플라즈마 도프법에 의해 기억 게이트(104)에 도프되는 산소(산소 라디칼, 산소 원자, 및／또는 산소 이온)는, 산소를 포함하는 가스를 사용해서 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 보다 구체적으로는, 예를 들어, 반도체 장치에 대해 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대해 애싱을 행하기 위한 장치 등을 사용해서 산소를 발생시켜, 기억 게이트(104)를 처리할 수 있다.
기억 게이트(104)에 산소를 도입함으로써, 산소가 과잉으로 도입된 기억 게이트(104)(산화물 반도체)가 형성된다. 산화물 반도체층에 산소를 도입함으로써, M-H 결합에서 수소 원자를 빼앗아 M-OH기를 형성한다.
즉, 산소의 도입에 의해, 산화물 반도체에 잔존하는 금속과 수소의 사이의 결합, 혹은 상기 금속 위의 수산기의 산소-수소 결합을 절단하는 동시에 물을 생성한다. 특히 홀전자(unpaired electron)를 갖는 산소는, 산화물 반도체 중에 잔존하는 수소와 용이하게 반응하여 물을 생성하기 쉽다. 따라서, 후에 행해지는 가열 처리에 의해, 불순물인 수소 또는 수산기를 물로서 탈리시키기 쉽게 할 수 있다.
기억 게이트(104)에 산소를 도입한 후, 제2 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어 250℃ 이상 550℃ 이하)를 행한다. 예를 들어, 질소 분위기 하에서 450℃, 1시간의 제2 가열 처리를 행한다. 또한, 상기 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다.
이상의 공정을 거침으로써, 산소의 도입 및 가열 처리에 의해, 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있어, 제1 가열 처리에서 전부 제거할 수 없었던 수소, 물, 수산기 또는 수소화물("수소 화합물"이라고도 함) 등의 수소 원자를 포함하는 불순물을 기억 게이트(104) 내에서 배제할 수 있다. 또한, 불순물의 배제 공정에 의해 동시에 감소해버리는 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 보충하여, 산화물 반도체층을 i형(진성)화할 수 있다. 또한, 기억 게이트(104)와, 기억 게이트(104)가 접하는 절연층과의 계면에 발생한 결함을 저감할 수 있다. 이와 같이 하여, 기억 게이트(104)를 구성하는 산화물 반도체를 고순도화하여, 전기적으로 i형화된 산화물 반도체로 할 수 있다.
계속해서, 기억 게이트(104) 및 전극(103)을 덮어 제2 게이트 절연층(105)을 형성한다[도 6c 참조]. 제2 게이트 절연층(105)은, 상술한 제1 게이트 절연층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
계속해서, 제2 게이트 절연층(105) 위에 반도체층을 형성하고, 제4 포토리소그래피 공정에 의해 반도체층을 부분적으로 에칭 제거하여, 트랜지스터(150)의 채널이 형성되는 섬 형상의 반도체층(106)을 형성한다. 반도체층(106)에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로는, 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다. 이러한 반도체 재료를 사용한 트랜지스터(150)는, 충분한 고속 동작이 가능하기 때문에, 기억한 정보의 판독 등을 고속으로 행하는 것이 가능하다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 반도체층(106)으로서 산화물 반도체를 사용할 수도 있다. 산화물 반도체는, 기억 게이트(104)와 마찬가지의 재료 및 방법을 사용해서 형성할 수 있다. 산화물 반도체는, 수소 등의 불순물이 충분히 제거됨으로써 또는 충분한 산소가 공급됨으로써 고순도화되어, i형화되어 있는 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층 중의 수소 농도는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1μm)당의 값]는, 100zA/μm[1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA/μm 이하가 된다. 또한, 85℃에서는, 100zA/μm(1×10-19A/μm) 이하, 바람직하게는 10zA/μm(1×10-20A/μm) 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 낮은 오프 전류 특성의 트랜지스터(150)를 얻을 수 있다.
계속해서, 제2 게이트 절연층(105) 상 및 반도체층(106) 위에 제2 제어 게이트(110), 소스 전극 및 드레인 전극(이와 동일한 층으로 형성되는 배선을 포함)이 되는 도전층을 형성한다. 제2 제어 게이트(110), 소스 전극 및 드레인 전극에 사용하는 도전층은, 전극(103)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 제2 제어 게이트(110), 소스 전극 및 드레인 전극에 사용하는 도전층으로서, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 혼합 산화물(In2O3-SnO2, ITO라고 약기함), 산화인듐 산화아연 혼합 산화물(In2O3-ZnO) 또는 이것들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
제5 포토리소그래피 공정에 의해 도전층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 제2 제어 게이트(110), 소스 전극(107a), 드레인 전극(107b)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 레지스트 마스크는 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
계속해서, 반도체층(106), 제2 제어 게이트(110), 소스 전극(107a) 및 드레인 전극(107b) 위에 절연층(108)을 형성한다[도 6d 참조]. 절연층(108)은, 제1 게이트 절연층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 수소나 물 등이 혼입되기 어렵다는 점에서는, 스퍼터링법에 의한 형성이 적합하다. 절연층(108)에 수소가 포함되면, 그 수소의 산화물 반도체층에 대한 침입, 또는 수소에 의한 산화물 반도체층 중의 산소 탈리가 발생하여, 산화물 반도체층이 저저항화(n형화)될 우려가 있다. 따라서, 절연층(108)은, 수소 및 수소를 포함하는 불순물이 포함되지 않는 수단을 사용해서 성막하는 것이 중요하다.
절연층(108)으로는, 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화갈륨 등의 무기 절연 재료를 사용할 수 있다. 산화갈륨은 대전되기 어려운 재료이기 때문에, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다. 또한, 반도체층(106)에 산화물 반도체를 사용하는 경우, 절연층(108)으로서, 또는, 절연층(108)과 적층하여 산화물 반도체와 동종의 성분을 포함하는 금속 산화물층을 형성해도 좋다.
본 실시 형태에서는, 절연층(108)으로서 막 두께 200nm인 산화 실리콘을 스퍼터링법을 사용해서 성막한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시 형태에서는 100℃로 한다. 산화 실리콘층의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다. 또한, 타깃에는, 산화 실리콘 또는 실리콘을 사용할 수 있다. 예를 들어, 실리콘을 타깃에 사용하여, 산소를 포함하는 분위기 하에서 스퍼터를 행하면 산화 실리콘을 형성할 수 있다.
절연층(108)의 성막시에 있어서의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용해서 배기한 성막실에서 성막한 절연층(108)은, 절연층(108) 중에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(108)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로는, 터보 분자 펌프에 콜드트랩을 가한 것이어도 좋다.
절연층(108)을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기를 갖는 화합물, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
계속해서, 감압 분위기 하, 불활성 가스 분위기 하, 산소 가스 분위기 하 또는 초 건조 에어 분위기 하에서 제3 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어 250℃ 이상 550℃ 이하)를 행해도 좋다. 예를 들어, 질소 분위기 하에서 450℃, 1시간의 제3 가열 처리를 행해도 된다. 제3 가열 처리를 행하면, 산화물 반도체층의 일부(채널 형성 영역)가 절연층(108)과 접한 상태에서 승온된다. 또한, 상기 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다.
반도체층(106)에 산화물 반도체를 사용한 경우, 반도체층(106)과 산소를 포함하는 절연층(108)을 접한 상태에서 열처리를 행하면, 산소를 포함하는 절연층(108)으로부터 산소를 반도체층(106)에 공급할 수 있다. 또한, 산소를 포함하는 절연층(108)은, 산소 과잉 영역을 갖는 절연층인 것이 바람직하다.
이상의 공정에서 트랜지스터(150)가 형성된다. 또한, 절연층(108) 위에 보호 절연층(109)을 더 형성해도 좋다. 보호 절연층(109)에는, 수분이나 수소 이온이나 OH- 등의 불순물을 거의 포함하지 않고, 또한 알칼리 금속이나, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하면 좋다. 구체적으로는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄 등을 사용하면 좋다. 본 실시 형태에서는, 보호 절연층(109)에 산화 알루미늄을 사용한다[도 6d 참조].
보호 절연층(109)에 사용하는 산화 알루미늄은, 절연층(108)까지 형성된 기판(100)을 100℃~400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 산소를 포함하는 스퍼터 가스를 도입하여 알루미늄의 타깃을 사용해서 성막한다. 이 경우에도, 절연층(108)과 마찬가지로 처리실 내의 잔류 수분을 제거하면서 보호 절연층(109)을 성막하는 것이 바람직하다.
또한, 보호 절연층(109)은, 보호 절연층(109)의 하방에 설치하는 제1 게이트 절연층(102) 또는 하지층(도시하지 않음)과 접하는 구성으로 하는 것이 바람직하고, 기판의 단부 근방으로부터의 수분이나 수소 이온이나 OH- 등의 불순물이 침입하는 것을 막는다. 또한, 산화물 반도체층 내에서의 산소 탈리를 방지할 수 있다.
트랜지스터(150)의 형성 후, 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 더 행해도 된다. 이 가열 처리는 일정한 가열 온도를 유지하여 가열해도 좋고, 실온에서 가열 온도로의 승온과 가열 온도에서 실온까지의 강온을 1 사이클로 하는 처리를 복수회 반복해서 행해도 된다.
또한, 제1 가열 처리를 행하지 않고, 제2 가열 처리를 제1 가열 처리의 조건에서 행해도 된다.
또한, 트랜지스터(150)에 있어서, 제어 게이트(101), 전극(103), 소스 전극(107a) 및 드레인 전극(107b)의 단부는 테이퍼 형상인 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어 30°이상 60°이하로 한다. 또한, 테이퍼 각이란, 층을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때, 당해 층의 측면과 저면이 이루는 경사각을 나타낸다. 제어 게이트(101), 전극(103), 소스 전극(107a) 및 드레인 전극(107b)의 단부를 테이퍼 형상으로 함으로써, 이후의 공정에서 형성되는 층의 피복성을 향상하여 단 잘림을 방지할 수 있다.
도 7a에, 트랜지스터(150)에 백 게이트(111)를 형성한 구성예로서 트랜지스터(160)를 도시한다. 백 게이트(111)는, 제1 제어 게이트(101)와, 백 게이트(111)로 반도체층(106)의 채널 형성 영역을 사이에 끼우도록 배치된다. 백 게이트(111)는, 제1 제어 게이트(101), 소스 전극(107a), 드레인 전극(107b) 등과 마찬가지의 재료 및 방법에 의해 형성할 수 있다.
도 7a에서, 백 게이트(111)는, 반도체층(106)의 채널 형성 영역 위에, 절연층(108) 및 보호 절연층(109)을 사이에 두고 형성되어 있다. 도 7a는, 백 게이트(111)를 보호 절연층(109) 위에 형성하는 예를 도시하고 있지만, 백 게이트(111)는, 절연층(108)과 보호 절연층(109)의 사이에 형성해도 좋다.
백 게이트(111)는, 소스 전극(107a) 또는 드레인 전극(107b) 중 어느 하나에 접속해도 좋고, 어디에도 접속하지 않고 전기적으로 부유한 상태(플로팅)로 해도 좋다. 백 게이트(111)를 설치하면, 반도체 장치에 복수의 트랜지스터를 형성했을 때의 특성 편차가 저감되어 반도체 장치의 동작이 안정되는 효과를 얻을 수 있다.
본 실시 형태의 반도체층에 사용하는 산화물 반도체는, 도너가 되는 성질을 갖는 수소를 산화물 반도체로부터 최대한 제거하여, 불순물이 최대한 포함되지 않도록 고순도화하고, 그 후, 산화물 반도체에 산소를 공급하여 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성)의 산화물 반도체, 또는 i형에 한없이 가까운 산화물 반도체로 한 것이다. 따라서, 상술한 트랜지스터에 사용되는 산화물 반도체층은, 전기적으로 i형화한 산화물 반도체층이다.
또한, 고순도화되어 전기적으로 i형화한 산화물 반도체 중에는 캐리어가 매우 적어, 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
또한, 산화물 반도체는, 산화물 반도체의 화학양론비에 대해 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
산화물 반도체 중에 캐리어가 매우 적기 때문에, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 오프 전류를 적게 할 수 있다. 오프 전류는 적으면 적을수록 바람직하다.
구체적으로는, 상술한 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 단위 채널 폭(1μm)당의 오프 전류값을 실온 하에서 10aA/μm(1×10-17A/μm) 이하로 하는 것, 나아가 1aA/μm(1×10-18A/μm) 이하, 나아가 1zA/μm(1×10-21A/μm) 이하, 나아가 1yA/μm(1×10-24A/μm) 이하로 하는 것이 가능하다.
또한, 상술한 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 온 전류의 온도 의존성이 거의 보이지 않고, 오프 전류의 변화도 매우 작다.
또한, 상술한 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 외부 자극(예를 들어, 바이어스-열 스트레스 시험)에 의한 트랜지스터의 임계값 전압의 변화량을 저감할 수 있어 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 상술한 산화물 반도체를 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에서는, 보텀 게이트 구조의 트랜지스터를 일례로 하여 그 제작 방법을 설명했지만, 본 실시 형태의 구성은 이에 한정되는 것이 아니다. 도 7b에 도시하는 트랜지스터(170)는, 톱 게이트 구조의 트랜지스터의 일례이며, 트랜지스터(150)와 제1 제어 게이트(101)나 반도체층(106)의 적층 위치 등이 상이하지만, 트랜지스터(150)와 마찬가지의 재료, 방법을 사용해서 형성할 수 있다.
또한, 트랜지스터(170)는, 기판(100)과 반도체층(106) 사이에 하지층(120)을 형성하고 있다. 트랜지스터(170)에 백 게이트(111)를 설치하는 경우는, 예를 들어, 기판(100)과 하지층(120) 사이의, 반도체층(106)과 겹치는 위치에 설치할 수 있다.
또한, 톱 게이트 구조의 경우에는, 반도체층(106)을 최하층에 설치할 수 있기 때문에, 기판(100)에 실리콘 웨이퍼 등의 단결정 기판을 사용하여, 단결정 기판의 일부를 반도체층(106)으로서 사용하는 것이 용이해진다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(제3 실시 형태)
본 실시 형태에서는, 제1 실시 형태와는 다른 회로 구성 및 그 동작에 대해, 도 8 및 도 9를 참조하여 설명한다. 본 실시 형태에서는, 트랜지스터에 n형 트랜지스터(n 채널형 트랜지스터)를 사용하는 경우에 대해 설명한다. 또한, 제1 실시 형태와 동일 부분 또는 마찬가지의 기능을 갖는 부분 및 공정은, 제1 실시 형태와 마찬가지로 하면 되고, 그 반복 설명이나 동일한 개소의 상세한 설명은 원칙적으로 생략한다.
도 8a는, 트랜지스터(230)를 포함하는 불휘발성의 메모리 셀(220)의 회로 구성을 도시하고 있다. 제1 실시 형태에서 설명한 트랜지스터(210)는, 제2 제어 게이트(213)가 제어선(CL)에 접속되어 있었지만, 본 실시 형태에서는 제3 배선(203)[제어선(CL)]을 설치하지 않고, 제2 제어 게이트(213)를 제5 배선(205)[판독 신호선(RL)]에 접속하고 있다.
본 실시 형태에서 개시하는 메모리 셀(220)은, 제1 실시 형태에서 설명한 메모리 셀(200)과 비교하고, 단위 메모리 셀당의 배선수를 삭감한 구성으로 되어 있다. 이 때문에, 단위 메모리 셀당의 면적 삭감 및 메모리 셀의 고집적화가 더욱 가능해진다.
계속해서, 본 실시 형태에서 개시하는 반도체 장치의 기입 동작 및 판독 동작에 대해 도 9에 도시하는 타이밍 차트를 사용해서 구체적으로 설명한다. 도 9에 도시하는 타이밍 차트는, 도 8에 도시하는 각 부위의 전위 또는 상태의 시간 변화를 나타내고 있다. 또한, 각 배선에 공급되는 전위나 트랜지스터(230)의 임계값 전압 등의 전제 조건은, 제1 실시 형태와 동일하게 한다.
먼저, 메모리 셀(220)에 대한 정보의 기입(재기입) 동작에 대해 설명한다. 여기서는, 트랜지스터(230)에 n형(n 채널형)의 트랜지스터를 사용하여, 기억 게이트(212)에 하이 레벨 전위(VMLH)를 유지시키는 동작에 대해 설명한다. 우선, 제1 동작으로서, 기입 대상으로서 선택된 메모리 셀(220)에 접속하는 제1 배선(201)[워드선(WL)]에 하이 레벨 전위(VWLH)를 부여하고, 제5 배선(205)[판독 신호선(RL)]에 하이 레벨 전위(VRLH)를 부여하고, 제2 배선(202)[데이터선(DL)]에 하이 레벨 전위(VDLH)를 부여한다.
제1 배선(201)[워드선(WL)]에 하이 레벨 전위(VWLH)가 부여되면, 제1 제어 게이트(211)의 전위가 하이 레벨 전위(VWLH)로 된다. 또한, 제5 배선(205)[판독 신호선(RL)]에 하이 레벨 전위(VRLH)가 부여되면, 제2 제어 게이트(213)의 전위가 하이 레벨 전위(VRLH)로 된다. 그러면, 제2 배선(202)[데이터선(DL)]을 기준으로 했을 때의, 제2 배선(202)[데이터선(DL)]과 제1 제어 게이트(211)의 전위차가 3V가 되고, 제2 배선(202)[데이터선(DL)]과 제2 제어 게이트(213)의 전위차가 2V가 된다. 즉, 모두 Vthos(1V) 이상이 되기 때문에, 기억 게이트(212)의 전체가 도전체화되고, 기억 게이트(212)에 제2 배선(202)[데이터선(DL)]의 전위가 공급되어, 기억 게이트(212)의 전위가 하이 레벨 전위(VDLH)가 된다.
또한, 기입 동작에 있어서는, 제4 배선(204)[비트선(BL)]의 전위에 특별한 제약은 없지만, 여기서는 0V로 하고 있다.
다음으로, 제2 동작으로서, 제1 배선(201)[워드선(WL)]에 로우 레벨 전위(VWLL)를 부여하고, 제5 배선(205)[판독 신호선(RL)]에 로우 레벨 전위(VRLL)를 부여한다. 이때, 제2 배선(202)[데이터선(DL)]의 전위는, 하이 레벨 전위(VDLH)인 상태 그대로 둔다. 제1 배선(201)[워드선(WL)] 및 제5 배선(205)[판독 신호선(RL)]에 로우 레벨 전위가 부여되면, 제1 제어 게이트(211) 및 제2 제어 게이트(213)의 전위가 로우 레벨 전위로 된다. 그러면, 제2 배선(202)[데이터선(DL)]을 기준으로 했을 때의, 제2 배선(202)[데이터선(DL)]과 제1 제어 게이트(211)의 전위차 및 제2 배선(202)[데이터선(DL)]과 제2 제어 게이트(213)의 전위차가 모두 Vthos(1V) 미만이 되어, 기억 게이트(212)가 절연체화한다.
이때, 기억 게이트(212)가 n형화하는 전압은 1V이기 때문에, 제2 배선(202)[데이터선(DL)]과 제1 배선(201)의 전위[제어 게이트(211)의 전위]차가 1V 미만이 되는 상태에서는, 기억 게이트(212)의 전위는 하이 레벨 전위(VDLH)이지만, 상기 전위차가 1V 미만이 되면, 기억 게이트(212)가 절연체화한다. 그러면, 제1 배선(201)[워드선(WL)]의 전위 변동의 영향에 의해, 절연체화한 기억 게이트(212)의 전위는 VDLH-1V-VWLL이 된다. 즉, 본 실시 형태에서는 -1V[하이 레벨 전위(VMLH)]가 된다.
기억 게이트(212)가 절연체화하면, 기억 게이트(212) 중의 전하는 이동할 수 없기 때문에, 제2 배선(202)의 전위가 변동해도, 기억 게이트(212)의 전위는 하이 레벨 전위(VMLH)인 상태 그대로가 된다. 이와 같이 하여, 기억 게이트(212)에 정보를 기억시킬 수 있다.
기억 게이트(212)에 로우 레벨 전위(VMLL)를 유지시키는 동작은, 도 9a 중의 VDLH와 VDLL을 서로 치환하여 상기 원리를 감안함으로써 이해할 수 있다.
또한, 기억 게이트(212)에 기억하는 하이 레벨 전위(VMLH) 및 로우 레벨 전위(VMLL)는 모두 트랜지스터(230)를 오프 상태로 하는 전위로 한다. 기억 게이트(212)에 기억하는 전위를 트랜지스터(230)를 오프 상태로 하는 전위로 함으로써, 메모리 셀(220)을 복수 접속하는 구성으로 했을 때에, 서로 다른 메모리 셀의 판독 동작 시의 오동작을 방지해서 정확한 판독 동작을 실현하여, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 제5 배선(205)[판독 신호선(RL)]의 전위에 의해, 기억 게이트(212)의 제2 제어 게이트와 겹치는 영역을 도전체화 또는 절연체화시키기 위하여, 하이 레벨 전위(VRLH)는 기억 게이트(212)를 도전체화시키는 전위보다 높은 전위로 하고, 로우 레벨 전위(VRLL)는 기억 게이트(212)를 절연체화시키는 전위보다 낮은 전위로 한다.
계속해서, 메모리 셀(220)에 기억되어 있는 정보의 판독 동작에 대해 설명한다. 도 9b는, 판독 모드의 동작을 설명하는 타이밍 차트다. 여기서는, 기억 게이트(212)에 하이 레벨 전위(VMLH)가 유지되고 있을 경우의 동작에 대해 설명한다.
우선, 제1 동작으로서, 제4 배선(204)[비트선(BL)]에 전하를 부여하여(프리 차지) 하이 레벨 전위(VBLH)로 한다. 또한, 하이 레벨 전위(VBLH)와 로우 레벨 전위(VRLL)는 서로 다른 전위로 한다. 이때, 제1 배선(201)[워드선(WL)] 및 제5 배선(205)[판독 신호선(RL)]은, 각각 로우 레벨 전위인 상태 그대로 둔다. 또한, 제2 배선(202)[데이터선(DL)]의 전위에 특별한 제약은 없지만, 여기서는 하이 레벨 전위(VDLH)로 하고 있다.
다음으로, 제2 동작으로서, 제5 배선(205)[판독 신호선(RL)]의 전위를 로우 레벨 전위(VRLL)인 상태 그대로 두고, 제1 배선(201)[워드선(WL)]의 전위를 하이 레벨 전위(VWLH)로 한다. 여기서, 기억 게이트(212)에 기억되어 있는 하이 레벨 전위(VMLH)는 -1V이며, 로우 레벨 전위(VRLL)는 0V이기 때문에, 게이트-소스간 전압은 VWLH+VMLH-VRLL=3+(-1)-0=2V가 되어, 트랜지스터(230)의 임계값 전압(본 실시 형태에서는 1V) 이상의 전압이 되기 때문에, 트랜지스터(230)가 온 상태가 된다. 트랜지스터(230)가 온 상태가 되면, 트랜지스터(230)를 통해 제4 배선(204)[비트선(BL)]에 제5 배선(205)[판독 신호선(RL)]의 전위가 공급되기 때문에, 제4 배선(204)[비트선(BL)]의 전위가 변화한다.
기억 게이트(212)에 로우 레벨 전위(VMLL)가 기억되어 있는 경우는, 제1 배선(201)[워드선(WL)]의 전위를 하이 레벨 전위(VWLH)로 해도, 게이트-소스간 전압은 VWLH+VMLL-VRLL=3+(-3)-0=0V이며, 트랜지스터(230)의 임계값 전압을 초과할 수 없다. 이 경우는, 트랜지스터(230)는 오프 상태 그대로이기 때문에, 제4 배선(204)의 전위는 변화하지 않는다. 이와 같이 하여, 제5 배선(205)[판독 신호선(RL)]의 전위를 로우 레벨 전위(VRLL)로 했을 때의 제4 배선(204)[비트선(BL)]의 전위 변동을 검출함으로써, 기억 게이트(212)에 기억되어 있는 정보를 판독할 수 있다.
판독 동작에 있어서, 제5 배선(205)[판독 신호선(RL)]의 전위를 로우 레벨 전위(VRLL)로 해 둠으로써, 기억 게이트(212) 중 제2 제어 게이트(213)와 겹치는 영역은 절연체화된 상태 그대로가 된다. 이로 인해, 제1 배선(201)[워드선(WL)]의 전위가 하이 레벨 전위(VWLH)가 되어, 기억 게이트(212) 중 제1 제어 게이트(211)와 겹치는 영역이 도전체화된 경우에도, 기억 게이트(212)가 제2 배선(202)[데이터선(DL)]의 전위에 영향을 받지 않는다. 즉, 제5 배선(205)[판독 신호선(RL)]의 전위를 로우 레벨 전위(VRLL)로 해 둠으로써, 제2 배선(202)[데이터선(DL)]이나 제1 배선(201)[워드선(WL)]의 전위가 변동해도, 기억 게이트(212)는 기억된 정보를 유지하는 것이 가능해진다.
이와 같이, 기억 게이트(212)에 유지되어 있는 정보(전하)는, 기입 모드에 의해 새로운 정보로 재기입될 때까지 유지된다. 절연체화된 산화물 반도체는, 저항률이 높아 전하의 이동이 거의 일어나지 않기 때문에, 기억 게이트(212)의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능해진다.
도 8b에, 도 8a에 도시한 반도체 장치를 사용한, m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 일례를 도시한다. 도 8b는, 메모리 셀(1220)이 병렬로 접속된, 이른바 NOR형의 반도체 장치의 회로도다.
도 8b에 도시하는 반도체 장치는, m개의 워드선(WL)과, n개의 데이터선(DL)과, n개의 판독 신호선(RL)과, n개의 비트선(BL)과, 복수의 메모리 셀(1220)이 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 제1 구동 회로(1221)와, 제2 구동 회로(1222)와, 제4 구동 회로(1224)와, 제5 구동 회로(1225)와 같은 주변 회로에 의해 구성되어 있다. 여기서, 메모리 셀(1220)로는 도 1의 (a)에 도시한 구성이 적용된다.
각 메모리 셀(1220)은 트랜지스터(1230)를 갖고 있다. 트랜지스터(1230)는, 제1 제어 게이트(1211)와 제2 제어 게이트(1213)와 기억 게이트(1212)를 갖고 있다. 제1 제어 게이트(1211)는 워드선(WL)과 전기적으로 접속되고, 제2 제어 게이트(1213)는 판독 신호선(RL)과 전기적으로 접속되고, 기억 게이트(1212)는 데이터선(DL)과 전기적으로 접속되어 있다. 트랜지스터(1210)의 소스 또는 드레인 중 한쪽은 판독 신호선(RL)과 전기적으로 접속되고, 소스 또는 드레인 중 다른 쪽은 비트선(BL)과 전기적으로 접속되어 있다.
또한, i행 j열의 메모리 셀(1220)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은, 데이터선(DL_j), 판독 신호선(RL_j), 비트선(BL_j), 워드선(WL_i)에 각각 전기적으로 접속되어 있다.
워드선(WL)은 제1 구동 회로(1221)와 전기적으로 접속되어 있고, 데이터선(DL)은 제2 구동 회로(1222)와 전기적으로 접속되어 있고, 판독 신호선(RL)은 제4 구동 회로(1224)와 전기적으로 접속되어 있고, 비트선(BL)은 제5 구동 회로(1225)와 전기적으로 접속되어 있다.
본 실시 형태에서 개시하는 메모리 셀(1220)은, 제1 실시 형태에서 설명한 메모리 셀(1200)과 비교하고, 제어선(CL)을 삭감한 구성으로 되어 있다. 이로 인해, 제2 구동 회로(1223)를 설치할 필요가 없어, 반도체 장치의 더 한층의 고집적화나 수율 향상, 비용 절감을 도모할 수 있다. 또한, 여기서는, 제1 구동 회로(1221), 제2 구동 회로(1222), 제4 구동 회로(1224), 제5 구동 회로(1225)를 각각 독립적으로 설치하고 있는데, 어느 하나 또는 복수의 기능을 갖는 디코더를 사용해도 된다.
메모리 셀(1220)에 대한 정보의 기입은, 상술한 기입 동작에 의해 행할 수 있는데, 워드선(WL)에 VWLH가 가해지면, 상기 워드선(WL)에 접속하고 있는 모든 트랜지스터(1230)가 갖는 기억 게이트가 도전체화된다. 이 때문에, 기입 동작시에, 기입 대상인 메모리 셀(1220)에 접속하는 판독 신호선(RL)의 전위를 하이 레벨 전위(VRLH)로 하고, 기입 대상이 아닌 메모리 셀(1220)에 접속되어 있는 판독 신호선(RL)의 전위를 로우 레벨 전위(VRLL)로 함으로써, 기입 대상이 아닌 메모리 셀(1220)의 정보가 잘못해서 재기입되는 것을 방지한다.
또한, 기입 대상 이외의 메모리 셀(1220)에 접속하는 워드선(WL)의 전위를 로우 레벨 전위(VWLL)로 해 둠으로써, 기입 대상 이외의 메모리 셀(1220)에 접속하는 판독 신호선(RL)의 전위가 하이 레벨 전위(VRLH)가 되어도, 기입 대상 이외의 메모리 셀(1220)의 정보가 재기입되는 것을 방지할 수 있다.
또한, 선택된 워드선(WL)에 접속하고 있는 메모리 셀이면, 1개의 메모리 셀에만 정보를 기입하는 것 이외에, 복수 또는 전체 수의 메모리 셀에 동시에 정보를 기입하는 것도 가능하다.
메모리 셀(1220)로부터의 정보의 판독은, 상술한 판독 동작에 의해 행할 수 있다. 판독 동작시는, 모든 판독 신호선(RL)의 전위를 로우 레벨 전위(VRLL)로 함으로써, 정보를 판독하기 위해 선택된 워드선(WL)에 접속하고 있는 판독 대상 이외의 메모리 셀의 정보가 잘못해서 재기입되는 것을 방지한다. 또한, 판독 대상인 메모리 셀의 정보와 다른 메모리 셀의 정보의 혼동을 방지하기 위해서, 정보를 판독하기 위해 선택된 워드선(WL) 이외의 워드선(WL)의 전위는 로우 레벨 전위(VWLL)로 해 둔다.
또한, 선택된 워드선(WL)에 접속하고 있는 메모리 셀이면, 1개의 메모리 셀의 정보의 판독뿐만 아니라, 복수 또는 전체 수의 메모리 셀의 정보를 동시에 판독하는 것도 가능하다.
또한, 상기 설명은, 전자를 다수 캐리어로 하는 n형 트랜지스터(n 채널형 트랜지스터)를 사용하는 경우에 관한 것인데, n형 트랜지스터 대신에 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수도 있다. 트랜지스터를 p형 트랜지스터로서 구성하는 경우는, 상기 동작 원리를 바탕으로 각 배선에 공급하는 전위를 결정하면 된다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합해서 사용할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 제3 실시 형태에 나타낸 반도체 장치의 구성의 일례에 대해 도 10을 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 10은, 기억 소자로서 적용할 수 있는 트랜지스터의 일례를 도시하고 있다. 도 10a는, 트랜지스터(180)의 평면을 도시하고 있고, 도 10b는, 도 10a에서의 Y1-Y2로 나타낸 부위의 단면을 도시하고 있다. 도 10c는, 도 10b에서의 부위(191)의 확대도다.
트랜지스터(180)는, 기판(100) 위에 제1 제어 게이트(101)가 설치되어 있다. 또한, 제1 제어 게이트(101) 위에 제1 게이트 절연층(102)이 설치되고, 제1 게이트 절연층(102) 위에 전극(103)이 설치되고, 제1 게이트 절연층(102)과 전극(103)에 접해서 기억 게이트(104)가 설치되어 있다. 또한, 기억 게이트(104) 위에 제2 게이트 절연층(105)이 설치되고, 제2 게이트 절연층(105) 위에 반도체층(106)이 설치되어 있다. 또한, 반도체층(106) 위에 소스 전극(107a) 및 드레인 전극(107b)이 설치되어 있다.
또한, 반도체층(106), 소스 전극(107a) 및 드레인 전극(107b) 위에 절연층(108)이 설치되고, 절연층(108) 위에 보호 절연층(109)이 설치되어 있다. 트랜지스터(180)는, 보텀 게이트 구조의 트랜지스터 중의 하나이며, 역 스태거형 트랜지스터 중의 하나이기도 하다.
또한, 도시하지 않지만, 제1 제어 게이트(101)는 워드선(WL)에 전기적으로 접속되고, 소스 전극(107a)은 판독 신호선(RL)에 전기적으로 접속되고, 드레인 전극(107b)은 비트선(BL)에 전기적으로 접속되고, 전극(103)은 데이터선(DL)에 전기적으로 접속되어 있다. 또한, 제1 제어 게이트(101)는 제1 제어 게이트(211)에 상당한다.
전극(103)은, 기억 게이트(104)의 일부에 접해서 설치되어, 기억 게이트(104)에 기억시키는 정보를 공급한다. 기억 게이트(104)는, 제1 게이트 절연층(102)과 제2 게이트 절연층(105) 사이에 끼워져 설치되어 있다. 또한, 기억 게이트(104)는, 적어도 반도체층(106)의 채널 형성 영역[반도체층(106) 중의, 소스 전극(107a) 및 드레인 전극(107b)의 사이에 위치하는 영역]과 겹치는 부분에서, 제1 게이트 절연층(102)과 제2 게이트 절연층(105)에 접해서 설치되어 있다.
제1 제어 게이트(101)는, 기억 게이트(104)와 반도체층(106)의 채널 형성 영역과 겹치는 위치에 설치되어 있다. 기억 게이트(104)는, 제1 제어 게이트(101)와 반도체층(106)의 사이에 끼워져 설치되어 있다. 전극(103)은, 제1 제어 게이트(101) 및 반도체층(106)의 채널 형성 영역으로부터 이격된 위치에 설치되어 있다.
도 10c는, 제1 제어 게이트(101)의 단부에서 전극(103)의 단부까지의 영역을 확대한 도다. 기억 게이트(104)는, 제1 제어 게이트(101)의 단부를 넘어서 연장되어 전극(103)에 접하는 영역[오프셋 영역(112)]을 갖고 있다. 또한, 소스 전극(107a)은, 제1 제어 게이트(101)의 단부를 넘어서 연장되어 기억 게이트(104)가 갖는 오프셋 영역(112)과 전극(103)의 단부를 덮도록 배치된다.
소스 전극(107a) 중, 제1 제어 게이트(101)의 단부와, 기억 게이트(104)가 갖는 오프셋 영역(112)과, 전극(103)의 단부를 덮는 영역은, 제2 제어 게이트(213)로서 기능한다.
이와 같은 구성과 함으로써, 기억 게이트(104)에 정보를 기입할 때에, 제1 제어 게이트(101) 및 소스 전극(107a)에 하이 레벨 전위를 공급하여, 적어도 기억 게이트(104)의 반도체층(106)의 채널 형성 영역과 겹치는 부위와, 전극(103)과 접하는 부위까지의 기억 게이트(104)를 도전체화함으로써, 기억 게이트(104)에 대한 정보의 기입을 확실하게 행할 수 있다.
본 실시 형태에서 나타낸 트랜지스터(180)는, 제2 실시 형태에서 나타낸 트랜지스터(150)가 갖는 제2 제어 게이트(110)를 삭감한 구성으로 되어 있다. 트랜지스터(180)는, 제2 실시 형태에서 설명한 제작 방법과 마찬가지의 방법으로 제작할 수 있다. 또한, 트랜지스터(180)에 백 게이트를 형성해도 좋고, 톱 게이트 구조의 트랜지스터에 적용할 수도 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(제5 실시 형태)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해 도 11을 사용해서 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 상술한 반도체 장치를 적용하는 경우에 대해 설명한다.
도 11a는, 노트북형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 내에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 11b는, 휴대 정보 단말기(PDA)이며, 본체(711)에는, 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 11c는, 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은, 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은, 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723)의 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 11d는, 휴대 전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 11d와 같이 전개되어 있는 상태에서 중첩된 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은, 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은, 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외장 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는, 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741)의 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
또한, 표시 패널(742)은 터치 패널을 구비하고 있고, 도 11d에는 영상 표시되어 있는 복수의 조작 키(745)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(749)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
도 11e는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 11f는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 하우징(771)이 구비하는 스위치나 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 상술한 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 정보의 기입 및 판독이 고속이면서 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는, 상술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 실현된다.
100 : 기판 101 : 제어 게이트
102 : 게이트 절연층 103 : 전극
104 : 기억 게이트 105 : 게이트 절연층
106 : 반도체층 108 : 절연층
109 : 보호 절연층 110 : 제어 게이트
111 : 백 게이트 112 : 오프셋 영역
120 : 하지층 150 : 트랜지스터
160 : 트랜지스터 170 : 트랜지스터
180 : 트랜지스터 190 : 부위
191 : 부위 200 : 메모리 셀
201 : 제1 배선 202 : 제2 배선
203 : 제3 배선 204 : 제4 배선
205 : 제5 배선 210 : 트랜지스터
211 : 제1 제어 게이트 212 : 기억 게이트
213 : 제2 제어 게이트 220 : 메모리 셀
230 : 트랜지스터 300 : 용량 소자
301 : 전극 302 : 산화물 반도체
303 : 절연체 304 : 전극
311 : 곡선 312 : 곡선
701 : 하우징 702 : 하우징
703 : 표시부 704 : 키보드
711 : 본체 712 : 스타일러스
713 : 표시부 714 : 조작 버튼
715 : 외부 인터페이스 716 : 산화물 반도체층
720 : 전자 서적 721 : 하우징
723 : 하우징 725 : 표시부
727 : 표시부 731 : 전원
733 : 조작 키 735 : 스피커
737 : 축부 740 : 하우징
741 : 하우징 742 : 표시 패널
743 : 스피커 744 : 마이크로폰
745 : 조작 키 746 : 포인팅 디바이스
747 : 카메라용 렌즈 748 : 외부 접속 단자
749 : 태양 전지 셀 750 : 외장 메모리 슬롯
761 : 본체 763 : 접안부
764 : 조작 스위치 765 : 표시부
766 : 배터리 767 : 표시부
770 : 텔레비전 장치 771 : 하우징
773 : 표시부 775 : 스탠드
780 : 리모콘 조작기 1200 : 메모리 셀
1210 : 트랜지스터 1211 : 제1 제어 게이트
1212 : 기억 게이트 1213 : 제2 제어 게이트
1220 : 메모리 셀 1221 : 제1 구동 회로
1222 : 제2 구동 회로 1223 : 제3 구동 회로
1224 : 제4 구동 회로 1225 : 제5 구동 회로
1230 : 트랜지스터 107a : 소스 전극
107b : 드레인 전극

Claims (12)

  1. 제1 게이트, 제2 게이트, 제3 게이트 및 반도체층을 포함하는 트랜지스터; 및
    상기 제3 게이트에 전기적으로 접속된 데이터선을 포함하고,
    상기 제3 게이트는 산화물 반도체를 포함하고,
    상기 반도체층은 채널 형성 영역을 포함하고,
    상기 제1 게이트는 상기 채널 형성 영역과 겹치고,
    상기 제3 게이트는 상기 제1 게이트와 상기 채널 형성 영역 사이에 배치되고,
    상기 제3 게이트는 상기 채널 형성 영역과 겹치는 제1 영역 및 상기 제1 게이트의 단부(edge)를 넘어 연장되는 제2 영역을 포함하고,
    상기 제2 게이트는 상기 제2 영역과 겹치는, 반도체 장치.
  2. 제1항에 있어서, 상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  3. 제1항에 있어서, 상기 제2 게이트는 상기 제1 게이트의 단부, 상기 제2 영역, 및 상기 데이터선의 단부와 겹치는, 반도체 장치.
  4. 제1 제어 게이트, 제2 제어 게이트, 기억 게이트 및 반도체층을 포함하는 트랜지스터;
    워드선;
    데이터선;
    제어선;
    판독 신호선; 및
    비트선을 포함하고,
    상기 반도체층은 채널 형성 영역을 포함하고,
    상기 제1 제어 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 제2 제어 게이트는 상기 제어선에 전기적으로 접속되고,
    상기 기억 게이트는 상기 데이터선에 전기적으로 접속되고,
    상기 트랜지스터의 소스와 드레인 중 한쪽은 상기 판독 신호선에 전기적으로 접속되고,
    상기 소스와 드레인 중 다른 쪽은 상기 비트선에 전기적으로 접속되고,
    상기 제1 제어 게이트는 상기 채널 형성 영역과 겹치고,
    상기 기억 게이트는 상기 제1 제어 게이트와 상기 채널 형성 영역 사이에 배치되고,
    상기 기억 게이트는 상기 채널 형성 영역과 겹치는 제1 영역 및 상기 제1 제어 게이트의 단부를 넘어 연장되는 제2 영역을 포함하고,
    상기 제2 제어 게이트는 상기 제2 영역과 겹치는, 반도체 장치.
  5. 제4항에 있어서, 상기 기억 게이트는 산화물 반도체를 포함하는, 반도체 장치.
  6. 제4항에 있어서, 상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  7. 제4항에 있어서, 상기 제2 제어 게이트는 상기 제1 제어 게이트의 단부, 상기 제2 영역, 및 상기 데이터선의 단부와 겹치는, 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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