KR101806227B1 - 광전자 반도체 칩 - Google Patents

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Abstract

본 발명에서는 광전자 반도체 칩이 제시되며, 상기 광전자 반도체 칩은 n-전도성 영역(12)과 p-전도성 영역(13)을 구비한 반도체 몸체(1) 및 단일 n-형 콘택 소자(2)를 포함하고, n-전도성 영역(12)은 상기 단일 n-형 콘택 소자(2)를 거쳐 p-전도성 영역(13)으로 전기 접속될 수 있다.

Description

광전자 반도체 칩 {OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩, 광전자 반도체 소자 그리고 광전자 반도체 소자를 제조하기 위한 방법에 관한 것이다.
본 발명의 해결 과제는, 매우 콤팩트하고 경제적으로 제조할 수 있는 반도체 칩을 제시하는 것이다.
본 특허 출원서는 독일 특허 출원서 제 10 2010 013 494.5호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 n-전도성 영역 및 p-전도성 영역을 구비한 반도체 몸체를 포함한다. n-전도성 영역 및 p-전도성 영역은 적어도 국부적으로, 에피택셜 방식으로 성장된 상기 반도체 몸체의 반도체 층 시퀀스들에 의해 형성될 수 있다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 단일 n-형 콘택 소자(single n-type contact element)를 포함하고, 상기 단일 n-형 콘택 소자를 통해서 상기 n-전도성 영역은 상기 p-전도성 영역으로 전기 접속될 수 있다. 다른 말로 표현하자면, 상기 n-전도성 영역은 상기 p-전도성 영역을 통하여 즉 p-측으로부터 전기 접속된다. 이 경우 "단일 n-형 콘택 소자"는, 상기 n-형 콘택 소자가 다수의 단일 n-형 콘택 소자에 의해, 예를 들면 반도체 몸체의 반도체 재료를 서로 분리하는 n-형 콘택 소자들에 의해 형성되지 않았다는 것을 의미한다. 오히려 단일 n-형 콘택 소자로서는, 반도체 몸체 내부에서 서로 연결되고 연속하는 방식으로 연장되며 그리고 측면에서 적어도 국부적으로 반도체 몸체의 반도체 재료에 직접 인접하는 콘택 소자가 사용된다.
구조가 매우 단순하고, 노화에 대한 내성(aging-resistant)을 갖는 경제적인 광전자 반도체 소자를 제시하기 위하여, 본 발명에 기재된 광전자 반도체 칩은 다른 무엇보다도 반도체 칩의 반도체 몸체의 n-전도성 영역을 단일 n-형 콘택 소자를 통해서 전기 접속될 수 있도록 하는 아이디어를 이용하며, 이때 상기 단일 n-형 콘택 소자는 상기 반도체 몸체의 p-전도성 영역을 통과하여 진행한다. 바람직하게는 n-측 영역의 외부면들 상에 또는 다수의 개별 콘택 소자들 상에 콘택팅을 제공하는 것이 생략될 수 있는데, 그 이유는 n-전도성 영역이 단일 n-형 콘택 소자를 통해서 p-측으로부터 접속되기 때문이다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 n-전도성 영역 및 p-전도성 영역을 구비한 반도체 몸체를 포함하다. 또한, 상기 광전자 반도체 칩은 단일 n-형 콘택 소자도 포함하며, 상기 단일 n-형 콘택 소자를 통해서 상기 n-전도성 영역은 상기 p-전도성 영역으로 전기 접속될 수 있다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, n-형 콘택 소자는 p-전도성 영역 내에서 리세스를 포함한다. 이와 관련해서 "리세스"는, 상기와 같은 리세스 영역에서 국부적으로 p-전도성 영역의 반도체 재료가 제거되었다는 것을 의미한다. 이 때문에 상기 리세스는 측면 방향으로, 즉 반도체 몸체의 주(主) 연장 평면에 대해 평행인 방향으로, 적어도 국부적으로 p-전도성 영역에 의해 제한되어 있다. 리세스가 적어도 하나의 측면, 바닥면 그리고 상기 바닥면에 마주 놓인 개구에 의해 형성되었다는 것도 생각할 수 있다. 이러한 경우 상기 바닥면과 개구는 상기 적어도 하나의 측면에 의해 서로 연결되었다. 상기 적어도 하나의 측면은 전적으로 p-전도성 영역의 반도체 재료에 의해 형성될 수 있다. 또한, 상기 리세스의 바닥면은 전적으로 n-전도성 영역의 반도체 재료에 의해 형성될 수 있다. 다른 말로 표현하자면, 수직 연장부, 즉 반도체 몸체의 주 연장 평면에 대해 수직인 방향으로 리세스의 연장부는 적어도 국부적으로 p-전도성 영역의 수직 연장부, 즉 p-전도성 영역의 두께이다. 이러한 경우 리세스는 p-전도성 영역 내에 있는 홀이며, 상기 홀은 상기 p-전도성 영역을 완전히 관통한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, n-형 콘택 소자, 특히 리세스는 p-전도성 영역을 적어도 국부적으로 측면으로 제한한다. 예를 들어 이러한 경우 리세스는 적어도 국부적으로 p-전도성 영역의 가장자리를 형성한다. 또한, 리세스가 각 방면에서 가로 방향으로 p-전도성 영역을 제한하는 것도 생각할 수 있다. 이러한 경우 리세스는 반도체 칩에 대한 평면도로 볼 때 "주변을 둘러싸는 방식으로" 설계되어 서로 결합되어 있는 구역을 형성한다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, n-형 콘택 소자는 n-형 접속 패드를 구비하고, 상기 접속면은 n-전도성 영역의 반도체 재료에 의해 형성되어 있으며, 이 경우 상기 n-형 접속 패드는 반도체 몸체의 성장 방향에 대해 수직으로 뻗어 있다. 단일 n-형 콘택 소자가 p-전도성 영역 내에서 리세스를 포함하면, 상기 n-형 접속 패드는 완전히 상기 리세스의 바닥면에 의해 형성되는 것도 생각할 수 있다. 리세스가 예를 들어 주변을 둘러싸는 방식으로 설계되어 있는 경우, n-형 접속 패드 또한 주변을 둘러싸는 방식으로, 예를 들면 평면도로 볼 때 p-전도성 영역의 둘레를 원형, 직사각형 및/또는 타원형으로 둘러싸는 방식으로 진행되는 것을 생각할 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 몸체는 활성 구역을 구비하고, 이 경우 n-형 콘택 소자의 n-형 접속 패드는 상기 활성 구역의 횡단면의 적어도 1 % 내지 최대 10 %, 바람직하게는 적어도 2 % 내지 최대 5 %에 이른다. 활성 구역으로서는, 반도체 칩의 작동 중에 전자기 방사선의 자외선 내지 적외선 스펙트럼 영역 내 파장 범위에서 전자기 방사선을 방출하는 층이 사용될 수 있다. 활성 구역은 n-전도성 영역과 p-전도성 영역 사이에 배치되어 있다. 이 경우 활성 구역의 횡단면은 반도체 몸체의 성장 방향에 대해 수직으로 진행되는 면이다. 활성 구역의 횡단면에 대한 비율에서 상기와 같은 n-형 콘택 소자의 면적 범위는 매우 바람직한 콘택 저항을 나타내는 것으로 밝혀졌다. 예를 들어 상기와 같은 상태에 있는 n-형 접속 패드에 의해서는 전기 접속시 접속면 영역에서 나타나는 매우 높은 열 발생이 방지될 수 있다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 활성 구역의 최대 측면 연장부와 n-전도성 영역의 n-형 횡방향 전도성 비율은 적어도 2 ㎛/(Ω/sq) 내지 최대 8 ㎛/(Ω/sq), 바람직하게는 적어도 3 ㎛/(Ω/sq) 내지 최대 5 ㎛/(Ω/sq)에 이른다. 평면도로 볼 때 활성 구역이 예를 들어 원형이면, 최대 측면 연장부는 상기 활성 구역의 직경일 수 있다. 활성 구역이 예를 들어 직사각형인 경우에는, 최대 측면 연장부는 상기 활성 구역의 2개의 에지점의 대각선 간격일 수 있다. 이 경우 활성 구역의 구조적인 치수들은, n-전도성 영역의 n-형 횡방향 전도성이 광전자 반도체 칩의 작동 중에 n-전도성 영역에서 대체로 균일한 전류 분포를 발생하기에 충분하도록 선택되었으며, 그 결과 활성 구역 자체는 자신의 횡단면을 따라 가능한 균일한 전자기 방사선을 방출한다. 이때 "대체로"라는 표현은, n-전도성 영역을 따라 수행되는 전류 분포가 적어도 80 % 정도, 바람직하게는 적어도 90 % 정도 일정하다는 것을 의미한다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 반도체 몸체는 방사선 디커플링 면을 구비하고, 상기 방사선 디커플링 면은 p-전도성 영역으로부터 떨어져서 마주보는 n-전도성 영역의 측에 배치되어 있다. 예를 들어, 상기 방사선 디커플링 면은 전적으로 p-전도성 영역으로부터 떨어져서 마주보는 n-전도성 영역의 측에 의해 형성되었다. 또한, n-전도성 영역의 자유 위치들 상에는 하나 또는 다수의 층이 제공될 수도 있다. 예를 들어, 이러한 경우 n-전도성 영역의 자유 위치들 상에는 패시베이션 층이 제공되어 있다. 이러한 경우 p-전도성 영역으로부터 떨어져서 마주보는 상기 패시베이션 층은 방사선 디커플링 면을 형성할 수 있다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, n-형 콘택 소자는 n-형 콘택 금속화층을 구비하고, 상기 콘택 금속화층은 적어도 국부적으로 n-형 접속 패드에 인접한다. n-형 콘택 금속화층에 의해서는, n-전도성 영역이 n-형 콘택 소자의 n-형 접속 패드를 통해 전기 접속될 수 있다. n-형 콘택 소자가 예를 들어 리세스를 포함하면, n-형 콘택 금속화층이 n-형 접속 패드의 전체 측면 연장부에 걸쳐서 상기 n-형 접속 패드에 직접 접속되는 것을 생각할 수 있으며, 이 경우 n-형 콘택 금속화층과 p-전도성 영역 사이에는 패시베이션 층, 예를 들어 전기 절연 층이 배치되어 있다. 예를 들어, 이러한 경우 리세스는 금속에 의해 적어도 부분적으로 채워진다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, p-전도성 영역은 방사선 디커플링 면에 마주 놓인 p-형 접속 패드를 구비하고, 이때 상기 p-형 접속 패드는는 p-형 콘택 금속화층에 도전 접속되어 있다. 예를 들어 p-형 콘택 금속화층은 p-형 접속 패드는에 직접 접속된다. 또한, p-형 콘택 금속화층과 p-형 접속 패드는 사이에 적어도 국부적으로 하나 또는 다수의 전기 전도성 층, 예컨대 미러 층이 배치되는 것도 생각할 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, n-형 콘택 금속화층 및 p-형 콘택 금속화층은 반도체 몸체의 가로 방향으로 유도되며 수직 방향으로는 서로 오버랩되지 않는다. 다른 말로 표현하자면, n-형 콘택 금속화층 및 p-형 콘택 금속화층은 가로 방향으로 서로 변위된 상태로 배치되어 있다. 예를 들어 이러한 배치는, 상기 n-형 콘택 금속화층 및 p-형 콘택 금속화층이 상기와 같이 패턴화된 콘택층에 m이해 제조되고, n-형 콘택 금속화층 및 p-형 콘택 금속화층이 수직 방향으로 겹치지 않음으로써 특히 유리하게 달성될 수 있다. 따라서, n-전도성 영역뿐만 아니라 p-전도성 영역도 상기 n-형 콘택 금속화층과 p-형 콘택 금속화층을 통해 외부로 "측면으로" 접속되었다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, p-전도성 영역과 n-형 콘택 금속화층 사이에서 리세스 영역 내에는 절연 층이 배치되어 있다. 바람직하게 상기 절연 층은 p-형 콘택 금속화층뿐만 아니라 n-전도성 영역에도 직접 접속되고 n-전도성 영역 및 p-형 콘택 금속화층을 서로로부터 전기적으로 절연시킨다. 본 발명에 따른 적어도 한 가지 실시 예에 따르면, p-전도성 영역은 명목상(nominally) 도핑되지 않은 반도체 영역에 의해 국부적으로 측면으로 제한되었으며, 이때 상기 명목상 도핑되지 않은 반도체 영역 및 p-전도성 영역은 연속하는 서로 연결된 반도체 층에 의해 형성되어 있다. 이와 관련하여 "명목상 도핑되지 않은"이라는 표현은, 반도체 영역에 직접 인접하는 p-전도성 영역 및/또는 n-전도성 영역과 비교할 때 상기 반도체 영역이 무시해도 될 정도의 유효한 도펀트를 갖는다는 것을 의미한다. 예를 들어, 명목상 도핑되지 않은 반도체 영역으로서는, 그의 반도체 재료가 n-전도성 영역 및/또는 p-전도성 영역에 비해 높은 전기 저항을 갖는 반도체 영역이 사용된다. 바람직하게 명목상 도핑되지 않은 반도체 영역은 p-전도성 영역의 반도체 재료로부터 형성되어 있다. 이 목적을 위해, 예를 들어 p-전도성 영역은 명목상 도핑되지 않은 다음 반도체 영역의 영역에서 이온 주입 또는 플라즈마 처리에 의해 명목상 도핑되지 않은 반도체 영역으로 변경되었다. 바람직하게는 명목상 도핑되지 않은 영역이 절연 층으로 사용될 수 있음으로써, 결과적으로 n-전도성 영역과 p-형 콘택 금속화층 사이에 절연 층을 추가 삽입하는 과정이 생략될 수 있다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, n-형 콘택 소자는 적어도 국부적으로 p-전도성 영역의 초과 도핑된 n-전도성 반도체 재료에 의해 형성되었다. 예컨대, 초과 도핑된 반도체 재료의 위치들에서 p-전도성 영역의 도펀트는 이온 주입 또는 플라즈마 처리 공정에 의해 변경되었는데, 상기와 같은 공정에 의해서는 p-전도성 영역의 반도체 재료가 상기 위치들에서 n-전도성이 된다. 바람직하게는 이러한 경우 n-형 콘택 소자는 적어도 부분적으로 초과 도핑된 반도체 재료에 의해 형성될 수 있으며, 그 결과 예를 들어 n-형 콘택 소자 영역에서는 콘택 금속화층들이 적어도 부분적으로 생략될 수 있다. 이러한 경우 초과 도핑된 n-전도성 반도체 재료는 부분적으로 n-형 콘택 금속화층을 대체할 수 있다.
더 나아가 본 발명에서는 광전자 반도체 소자가 제시된다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 소자는 특허 청구범위에서 선행하는 청구항들 중 어느 한 항에 따른 2개 이상의 광전자 반도체 칩을 포함한다. 다시 말해, 본 발명에 기재된 광전자 반도체 칩에 대해 기술된 특징들은 본 발명에 기재된 광전자 반도체 칩에 대해서도 기술한다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 직렬 회로로 서로 전기 접속되어 있다. 이에 따라, 광전자 반도체 소자는 규정된 명도에서 작동시 명백히 더 적은 전류 흐름을 갖는 것이 달성된다. 따라서 광전자 반도체 소자에는 전류가 적음에 따라 전압 구동 방식으로 전류가 공급될 수 있다. 이러한 전류 공급으로 인해 예를 들어 비싼 구동 단계들 및 고 전류원은 손쉽게 제작될 수 있는 상응하는 고 전압원으로 대체될 수 있다.
본 발명에 따른 광전자 반도체 소자의 적어도 한 가지 실시 예에 따르면, 하나의 반도체 칩의 n-전도성 영역은 연속하는 중간 금속화층에 통해 이웃하는 반도체 칩의 p-전도성 영역에 전기 접속되었다.
본 발명에 따른 광전자 반도체 소자의 적어도 한 가지 실시 예에 따르면, 중간 금속화층은 적어도 국부적으로 하나의 반도체 칩의 n-형 콘택 금속화층에 의해 그리고 이웃하는 다른 하나의 반도체 칩의 p-형 콘택 금속화층에 의해 형성되었다. 다른 말로 표현하자면, 개별 반도체 몸체로부터 서로 측면 방향으로 유도된 개별 콘택 금속화층들은 중간 금속화층에 함께 "연결"됨으로써, 결과적으로 상기 하나의 반도체 칩의 n-전도성 영역은 중간 금속화층에 의해 이웃하는 다른 하나의 반도체 칩의 p-전도성 영역과 동일한 전기 전위 상에 놓인다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 소자는 특허 청구범위에서 선행하는 청구항들 중 어느 한 항에 따른 2개 이상의 광전자 반도체 칩을 포함하고, 이때 상기 광전자 반도체 칩들은 직렬 회로로 서로 전기적으로 접속되어 있다. 한 반도체 칩의 n-전도성 영역은 연속하는 중간 금속화층을 통해서 이웃하는 반도체 칩의 p-전도성 영역에 전기 접속되었다. 중간 금속화층은 적어도 국부적으로 한 반도체 칩의 n-형 콘택 금속화층에 의해 그리고 이웃하는 반도체 칩의 p-형 콘택 금속화층에 의해 형성되었다. 광전자 반도체 소자가 외부에서 반도체 소자에 인가되는 하기의 바람직한 전압 높이를 갖는 규정된 전류 공급 레벨에서 작동될 수 있을 정도의 다수의 반도체 칩의 직렬 회로가 특히 바람직하다:
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본 발명에 따른 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩들 및 금속화층들로 이루어진 결합체는 보조 캐리어 상에 배치되었다. 이러한 배치는, 상기 결합체가 보조 캐리어에 직접 접속되었음을 의미할 수 있다. 마찬가지로 상기 결합체와 보조 캐리어 사이에 하나 또는 다수의 층이 배치된 것도 생각할 수 있다. 보조 캐리어는 성장 기판과는 상이하다. 예를 들어 보조 캐리어로서는 기계적으로 견고한 층 또는 플레이트가 사용되며, 예컨대 상기 층 또는 플레이트는 금속으로 형성되었다. 또한, 보조 캐리어는 반도체 웨이퍼일 수 있다. 더 나아가 본 발명에서는 광전자 소자를 제조하기 위한 방법이 제시된다. 예를 들어 상기 방법에 의해서는, 전술한 실시 예들 중 하나 또는 다수의 실시 예와 관련하여 기술된 바와 같이 반도체 소자가 제조될 수 있다. 다시 말해, 본 발명에 기재된 광전자 반도체 소자에 대해 기술된 특징들은 본 발명에 기재된 방법에 대해서도 기술되며, 그 역도 마찬가지다.
제 1 단계에서는 성장 캐리어가 제공된다. 상기 성장 캐리어는 예를 들어 디스크 또는 플레이트 타입으로 형성될 수 있다. 예를 들어 성장 캐리어로서는 반도체 재료 또는 절연 재료로 형성된 단결정 웨이퍼(monocrystalline wafer)가 사용된다.
다음 단계에서는 반도체 층 시퀀스가 상기 성장 캐리어 상에 에피택셜 방식으로 증착되며, 이 경우 상기 반도체 층 시퀀스는 n-전도성 영역 및 p-전도성 영역을 구비한다.
추가의 단계에서는 상기 반도체 층 시퀀스 내에서 2개 이상의 n-형 콘택 소자가 형성되고, 이 경우 상기 n-형 콘택 소자들은 p-전도성 영역을 통과하여 n-전도성 영역 내부로까지 연장된다. 예를 들어 상기 2개의 n-형 콘택 소자는 리세스를 포함한다. 이러한 경우에는 리세스들을 건식 또는 습식 화학 에칭 프로세스에 의해 상기 반도체 층 시퀀스 내에 삽입되는 것도 생각할 수 있다. 이와 관련해서 "내부로까지 연장된다"라는 표현은 n-형 콘택 소자들이 적어도 하나의 수직 연장부를 갖는다는 것을 의미하며, 상기 수직 연장부는 적어도 p-전도성 영역의 수직 연장부에 적어도 국부적으로 상응한다. 다른 말로 표현하자면, 이러한 경우 n-형 콘택 소자들은 n-전도성 영역의 반도체 재료에 국부적으로 직접 인접한다. 물론 상기 콘택 소자들은 n-전도성 영역의 수직 연장부보다 더 큰 수직 연장부를 가질 수 있다.
다음 단계에서는 보조 캐리어가 성장 캐리어에 마주 놓인 반도체 층 시퀀스의 표면에 제공된다. 이 경우 상기 보조 캐리어는 반도체 층 시퀀스와 반드시 직접 접속할 필요는 없다. 예를 들어 보조 캐리어와 반도체 층 시퀀스 사이에는, 예컨대 금속화층과 같은 하나 또는 다수의 층이 배치될 수 있다. 그 외에 금속화층은 광전자 반도체 소자의 추후 전기 접속에 사용될 수 있다. 보조 캐리어로서는 재차 디스크 또는 플레이트 타입으로 형성된 반도체 웨이퍼가 사용될 수 있다.
다음 단계에서는 n-전도성 영역을 통해 측면 방향으로 이웃하는 n-형 콘택 소자들 사이에 적어도 하나의 트렌치를 삽입함으로써 단일 반도체 몸체들이 형성된다. 상기 트렌치 영역에서는 반도체 층 시퀀스의 부분들이 적어도 국부적으로 완전히 제거되었다. 예를 들어 상기 적어도 하나의 트렌치는, 적어도 건식 및/또는 습식 화학 에칭 프로세스 또는 다른 재료 부식 프로세스에 의해 반도체 층 시퀀스 내부로 삽입된다. 다시 말해, 상기 적어도 하나의 트렌치는 반도체 층 시퀀스에 의해 측면으로 적어도 국부적으로 제한되어 있다. 이와 관련해서는 상기 적어도 하나의 트렌치가 이 트렌치의 개구에 마주 놓인 바닥면 그리고 바닥면에 의해 서로 연결된 2개의 측면을 갖는 것을 생각할 수 있다. 이러한 경우 측면들은 전적으로 반도체 층 시퀀스에 의해 형성될 수 있으며, 이 경우 트렌치의 바닥면은 예를 들어 보조 캐리어의 표면에 의해 형성되었다. 따라서, 트렌치는 반도체 층 시퀀스 내에 있는 리세스이다.
본 발명에 따른 적어도 한 가지 실시 예에 따르면, 상기 방법에 의해서는 본 발명에 기재된 광전자 반도체 소자가 제조된다.
이하에서는 본 발명에 기재된 광전자 반도체 칩, 본 발명에 기재된 광전자 소자 그리고 본 발명에 기재된 광전자 소자를 제조하기 위한 방법이 실시 예들 및 해당 도면들을 참고로 더욱 상세하게 설명된다.
도 1a 및 도 1b는 본 발명에 기재된 광전자 반도체 칩의 한 가지 실시 예를 도시한 측면도 및 평면도이고,
도 2, 도 3, 도 4 및 도 5는 본 발명에 기재된 광전자 반도체 소자의 개별 실시 예들을 도시한 개략적인 단면도들이며,
도 6a 내지 도 6e는 개략적인 단면도들을 참고하여 본 발명에 기재된 광전자 반도체 소자의 실시 예를 제조하기 위한 개별 제작 단계들을 도시한 도면들이다.
실시 예들 및 도면들에서 동일한 또는 동일한 작용을 하는 소자들에는 각각 동일한 도면 부호들이 제공되었다. 도면에 도시된 소자들은 척도에 맞게 도시된 것으로 간주될 수 없으며, 오히려 이해를 돕기 위하여 개별 소자들은 과도하게 크게 도시될 수 있다.
도 1a에는 반도체 몸체(1)를 구비하는 본 발명에 기재된 광전자 반도체 칩(100)이 개략적인 단면도로 도시되어 있다. 반도체 몸체(1)는 n-전도성 영역(12) 및 p-전도성 영역(13)을 구비하고 그리고 활성 구역(11)을 구비하며, 상기 활성 구역은 반도체 칩(100)의 작동 중에 전자기 방사선을 방출한다. 활성 구역(11)은 n-전도성 영역(12) 및 p-전도성 영역(13) 사이에 배치되어 있다. 활성 구역(11)에 마주 놓인 n-전도성 영역(12)의 표면(12A) 상에는 곧 바로 패시베이션 층(6)이 제공되어 있고, 이 경우 상기 표면(12A)의 패터닝은 적어도 국부적으로 패시베이션 층(6)에 적용되었다. 다른 말로 표현하자면, 반도체 칩(100)의 방사선 디커를링 면(10)은 반도체 몸체(1)로부터 떨어져서 마주하는 패시베이션 층(6)의 표면에 의해 형성되었다.
또한, 광전자 반도체 칩(100)은 단일 n-형 콘택 소자(2)를 구비한다. 상기 단일 n-형 콘택 소자(2)를 통해서, n-전도성 영역(12)은 p-전도성 영역(13)으로 전기 접속되었다. n-형 콘택 소자(2)는 p-전도성 영역 내에 리세스(21)를 포함하고, 이 경우 상기 리세스(21)는 p-전도성 영역(13)을 국부적으로 측면으로 제한한다. 또한, 상기 n-형 콘택 소자(2)는 n-형 접속 패드는(211)도 구비한다. n-형 접속 패드는(211)는 n-전도성 영역(12)의 반도체 재료에 의해서만 형성된다. 본 발명에서는 리세스(21)가 측면(21A) 및 바닥면(21B)을 갖는다. 상기 측면(21A)은 전적으로 p-전도성 영역(13)의 반도체 재료에 의해 형성되어 있으며, 이 경우 상기 리세스(21)의 최대 수직 연장부는 적어도 p-전도성 영역(13)의 수직 연장부, 즉 두께에 이른다. 또한, 상기 바닥면(21B)은 전적으로 n-전도성 영역의 반도체 재료에 의해 형성되어 있다. 다른 말로 표현하자면, 이러한 경우 n-형 접속 패드는(211)는 전적으로 바닥면(21B)에 의해 형성되어 있다. 그 밖에 n-형 접속 패드는(211)는 반도체 몸체(1)의 성장 방향(W)에 수직으로 진행되며, 이 경우 n-형 콘택 소자(2)의 n-형 접속 패드는(211)는 활성 구역(11)의 횡단면(111)의 적어도 1 % 내지 10 %, 특히 바람직하게는 적어도 2 % 내지 최대 5 %에 이른다. n-형 콘택 금속화층(31)은 국부적으로 리세스(21) 내에 배치되어 있으며, 국부적으로 상기 리세스(21)의 접속면(211)에 직접 접속한다. 또한, 활성 구역(11)의 최대 측면 연장부(Lmax)와 n-전도성 영역(12)의 n-형 횡방향 전도성의 비율은 예를 들면 4 ㎛/(Ω/sq)이다.
n-형 콘택 금속화층(31)은 리세스(21)로부터 출발하여 측면 방향으로 반도체 몸체(1)로부터 유도되어 나온다. 다른 말로 표현하자면, n-전도성 영역(12)은 n-형 콘택 금속화층(31)에 의해 외부로부터 "측면으로" 전기 접속된다. n-형 콘택 금속화층(31) 상에는 국부적으로 절연 층(7)이 배치되어 있고, 그리고 상기 절연 층(7) 상에는 패시베이션 층(6)이 직접 배치되어 있으며, 이 경우 상기 패시베이션 층(6)과 상기 절연 층(7)을 갖지 않은 콘택 금속화층(31)의 위치들은 전기 콘택 영역(5)을 형성한다. 이와 같이 형성된 콘택 영역(5)으로서는 n-콘택 영역(51)이 사용된다.
p-형 콘택 금속화층(32)은 방사선 디커플링 면(10)에 마주 놓인 p-전도성 영역(12)의 p-형 접속 패드(131)를 통해서 반도체 몸체(1)의 p-전도성 영역(13)에 접속한다. 도 1a에 도시된 바와 같이, p-형 콘택 금속화층(32)도 또한 p-형 접속 패드(131)로부터 출발하여 측면 방향으로 반도체 몸체(1)로부터 유도되며, 이 경우 n-형 콘택 금속화층(31) 및 p-형 콘택 금속화층(32)은 수직 방향으로는 서로 오버랩되지 않는다. 다른 말로 표현하자면, 상기 2개의 콘택 금속화층(31 및 32)는 상이한 방향으로 반도체 몸체(1)로부터 유도되어 나온다. 절연 층(7)뿐만 아니라 패시베이션 층(6)도 갖지 않는 위치들은 p-콘택 영역(52) 형태의 추가의 콘택 영역(5)을 형성한다. 이 때문에 광전자 반도체 칩(100)은 2개의 콘택 영역(51 및 52)에 의해 "측면으로" 외부에서 전기 접속될 수 있다.
또한, 광전자 반도체 칩(100)은 보조 캐리어(9)도 포함하며, 이 경우 보조 캐리어로는 성장 캐리어가 사용되지 않는다. 보조 캐리어(9)로서는 디스크 또는 플레이트 타입으로 형성된 반도체 웨이퍼 또는 예를 들어 금속으로 형성된 기계적으로 안정적인 층 또는 플레이트가 사용될 수 있다. 보조 캐리어(9)와 반도체 몸체(1) 사이에서, 보조 캐리어(9) 상에는 제일 먼저 연결 층이 배치되어 있다. 예를 들어 상기 연결층(8)으로서는 예컨대 땜납과 같은 전기 전도성 재료가 사용된다. 보조 캐리어(9)로부터 떨어져서 마주보는 연결층(8)의 표면 상에는 캐리어 절연층(4)이 배치되어 있다. 캐리어 절연층(4) 및 연결층(8)은 콘택 금속화층(31, 32) 및 반도체 몸체(1)를 보조 캐리어(9)에 기계적으로 견고하게 연결한다. 또한, 캐리어 절연층(4)은 n-형 콘택 금속화층(31) 및 p-형 콘택 금속화층(32)을 서로로부터 완전히 절연시킬뿐만 아니라 연결층(8) 및/또는 보조 캐리어(9)로부터도 절연시킨다. 그 밖에 캐리어 절연층(4)은 국부적으로 n-형 콘택 소자(2)의 리세스(21) 내에도 배치되어 있다. 다른 말로 표현하자면, 캐리어 절연층(4)은 전적으로 방사선 디커플링 면(10)에 마주 놓인 반도체 몸체(1)의 표면 상에 그리고 콘택 금속화층들(31 및 32) 상에 직접 배치되어 있다.
도 1b는 도 1a에 따른 실시 예를 개략적인 평면도로 보여주고 있다. 상기 평면도에서는, 광전자 반도체 칩(100)이 직사각형의 기본 형태를 가진다는 것을 알 수 있는데, 이 경우에 리세스(21)는 직사각형의 스트립형 영역을 형성하고, 상기 영역은 한 측면을 따라서 측면 방향 p-전도성 영역을 제한한다. 반도체 칩(100)이 도 1b와는 다른 기본 형태를 갖는 것도 생각할 수 있는데, 예를 들면 상기 반도체 칩(100)은 평면도로 볼 때 원형, 계란형(oval) 또는 타원체(ellipsoid) 형태로 형성될 수 있다. 또한, 리세스(21)가 도 1b와는 다른 형태를 갖는 것도 생각할 수 있다.
도 2에는, 본 발명에 기재된 광전자 반도체 소자(1000)의 한 가지 실시 예가 개략적인 측면도로 도시되어 있다. 상기 광전자 반도체 소자(1000)는 본 발명에 기재된 실시 예들 중 적어도 한 가지 실시 예에 따른 2개의 광전자 반도체 칩(100)을 포함한다. 더 나은 상호 비율을 위하여, 좌측에 도시된 광전자 반도체 칩(100)은 이하에서 광전자 반도체 칩(100A)이고, 우측에 도시된 광전자 반도체 칩(100)은 이하에서 광전자 반도체 칩(100B)으로 간주된다. 상기 2개의 반도체 칩(100A 및 100B)은 직렬 회로로 서로 전기 접속하고 트렌치(103)에 의해 서로 분리되어 있다. 반도체 칩(100A)의 n-전도성 영역(12)은 연속하는 중간 금속화층(33)에 의해 반도체 칩(100B)의 p-전도성 영역(13)에 전기 접속되어 있다. 본 발명에서는 상기 중간 금속화층이 전적으로 반도체 칩(100A)의 n-형 콘택 금속화층(31)에 의해 형성되고 그리고 반도체 칩(100B)의 p-형 콘택 금속화층(32)에 의해 형성된다. 다른 말로 표현하자면, 상기 2개의 콘택 금속화층(31 및 32)은 공통의 중간 금속화층(33)에 서로 "연결되어 있다". n-형 콘택 금속화층(31), p-형 콘택 금속화층(32) 및 중간 금속화층(33)은 수직 방향으로 오버랩되지 않는다. 트렌치(1003)는 2개의 측면(1003C) 및 하나의 바닥면(1003A)에 의해 형성되었다. 또한, 트렌치(1003)는 바닥면(1003A)에 마주 놓인 개구(1003D)를 갖는다. 트렌치(1003)의 바닥면(1003A)은 반도체 칩들(100A 및 100B) 사이에서 진행되는 중간 금속화층(33)에 의해 형성되었다. 트렌치(1003)의 바닥면(1003A) 상에는 국부적으로 절연층(7)이 직접 배치되었다. 또한, n-콘택 위치 및 p-콘택 위치(51 및 52)를 제외하고, 반도체 몸체(1), 트렌치(1003) 그리고 절연층(7)의 노출되어 있는 위치들 상에는 패시베이션층(6)이 직접 배치되어 있다.
도 3은 본 발명에 기재된 광전자 반도체 소자(1000)의 한 가지 추가 실시 예를 보여주고 있다. 도 2에 도시된 실시 예와 다른 점은, 반도체 칩(100A) 및 반도체 칩(100B) 모두의 리세스(21)가 측면 방향으로 p-전도성 영역(13)의 둘레를 둘러싸고 그리고 각 방면에서 측면 방향으로 상기 p-전도성 영역(13)을 제한한다. 리세스(21)에 의해 활성 구역(11)은 n-전도성 영역(12)에 비해 측면 방향으로 각 방면에서 "뒤로 들어가 있다". 금속화층들(31, 32 및 33)과 n-전도성 영역 및 p-전도성 영역(12 및 13) 사이에서, 리세스(21)의 영역에서는 전기적 단락을 방지하기 위하여 국부적으로 절연층(7)이 배치되어 있다. 바람직하게 절연층(7)은 또한 활성 구역(11)의 산화도 방지하며, 이로 인해 예를 들면 활성 구역의 영역 내에 패시베이션층(6)을 배치하는 과정이 생략될 수 있다. 또한, 도 2에 도시된 실시 예에서는 방사선 디커플링 면(10)이 전적으로 n-전도성 영역(12)의 면(12A)에 의해 형성되었으며, 이 경우 본 실시 예에서도 방사선 디커를링 면(10)은 패터닝되었다.
도 4는 본 발명에 기재된 광전자 반도체 소자(1000)의 추가 실시 예를 보여 주고 있다. 도 2에 도시된 실시 예와 달리, 광전자 반도체 소자(1000)는 n-미러 층(30) 및 p-미러층(40)을 구비한다. 예를 들어 상기 2개의 미러층(30 및 40)은 전기 전도성 재료로 형성되어 있다. n-미러층(30)은 국부적으로 각각 n-형 콘택 소자(2)의 리세스(21) 내에 배치되어 있으며 적어도 국부적으로 n-형 접속 패드(211)에 직접 접속한다. p-미러층(40)은 적어도 국부적으로 p-형 접속 패드(131) 상에 직접 배치되어 있다. 활성 구역(11)에 의해 p-형 접속 패드(131) 방향으로 방출되는 전자기 방사선은 바람직하게 n-미러층(30) 및 p-미러층(40)에 의해 방사선 디커플링 면(10)들의 방향으로 백 반사(reflect back)될 수 있다. 바람직하게는 이 때문에 미러층들(30 및 40)이 개별 반도체 칩(100)들의 디커플링 효율을 상승시킨다. 이와 관련해서 "디커플링 효율(decoupling efficiency)"은 일차적으로 반도체 칩(100A 및 100B)들에서 일차적으로 발생하는 광 에너지와 반도체 칩(100A 및 100B)들로부터 디커플링되는 광 에너지의 비를 의미한다.
본 발명에 기재된 광전자 반도체 소자(1000)의 도 5에 도시된 실시 예의 경우, 도 4에 도시된 실시 예와는 달리 p-전도성 영역은 각 방면에서 측면 방향으로 명목상 도핑되지 않은 반도체 영역(60)에 의해 측면으로 제한되어 있다. 상기 명목상 도핑되지 않은 반도체 영역(60) 및 p-전도성 영역(13)은 연속하고 서로 연결되어 있는 반도체 층에 의해 형성되어 있다. 본 발명에서는 명목상 도핑되지 않은 반도체 영역(60)이 전기적으로 절연되어 있다. 바람직하게는 이 때문에 절연층(7), 특히 금속화층들(31, 32 및 33)과 n-전도성 영역(12) 및 p-전도성 영역(13) 사이의 영역에서 절연층이 생략될 수 있다.
이러한 점에 있어서는 n-형 콘택 소자(2)가 적어도 국부적으로, 상응하게 초과 도핑된 p-전도성 영역(13)의 반도체 재료에 의해 형성되는 것도 생각할 수 있다. 다른 말로 표현하자면, 이러한 경우에는 상응하게 초과 도핑된 반도체 재료가 n-전도성 영역에 전기 접속될 수 있음으로써, 바람직하게는 리세스 영역 내에서 n-형 콘택 금속화층(31)이 부분적으로 생략될 수 있다.
도 6a 내지 도 6b는 본 발명에 기재된 반도체 소자(1000)를 제조하기 위한 개별 제조 단계들을 보여주고 있다.
도 6a에는 제 1 단계로서 제일 먼저 성장 캐리어(1001)가 제공된다. 예를 들어 성장 캐리어로서는 디스크 또는 플레이트 형태로 형성된 반도체 웨이퍼가 사용된다. 상기 성장 캐리어(1001) 상에는 반도체 층 시퀀스(1002)가 에피택셜 방식으로 증착되어 있다. 반도체 층 시퀀스(1002)는 n-전도성 영역(12) 및 p-전도성 영역(13)을 구비한다. 또한, 성장 캐리어(1)로부터 떨어져서 마주보는 n-전도성 영역(13)의 표면 상에는 전적으로 절연층(7)이 배치되어 있다.
도 6b는 다음 단계를 보여주고 있으며, 이 단계에서는 반도체 층 시퀀스(1002) 내부로 2개의 콘택 소자(2)가 형성된다. 이 목적을 위해서는 맨 먼저 적어도 추후의 n-형 콘택 소자(2)들의 영역들에서 절연층(7)이 다시 제거된다. 다음 단계에서는 예를 들어 건식 또는 습식 화식 에칭 프로세스에 의해 p-전도성 영역(13) 내부로 리세스들(21)이 삽입되고, 이 경우 리세스들(21)은 p-전도성 영역(13)을 지나 n-전도성 영역(12) 내부로까지 연장된다.
다음 단계에서는 p-전도성 영역(13)으로부터 국부적으로 절연층(7)이 제거되고 그로 인해 노출된 위치들에는 n-형 콘택 금속화층(31) 및 p-형 콘택 금속화층(32) 그리고 중간 금속화층(33)이 제공된다.
다음 단계에서는 금속화층들(31, 32, 33), 절연층(7) 그리고 반도체 몸체(1)의 노출된 표면들 상에 전적으로 캐리어 절연층(4)이 제공된다.
그런 다음 추가 단계에서는, 반도체 층 시퀀스(1002)로부터 떨어져서 마주하는 캐리어 절연층(4)의 표면 상에 연결층(8), 예를 들어 금속성 땜납이 제공된다.
다음 단계에서는 보조 캐리어(9)가 성장 캐리어(1001)에 마주 놓인 연결층(8)의 표면 상에 제공된다. 이어서 성장 캐리어(1001)가 반도체 층 시퀀스(1002)로부터 제거된다(이와 관련해서는 도 6c도 참조될 수 있음).
도 6d에는, 반도체 층 시퀀스(1002) 내부에 개별 반도체 몸체(1)들을 형성하기 위한 다음 단계에서와 같이 트렌치(1003)가 n-전도성 영역(12)을 통하여 측면 방향으로 이웃하는 n-형 콘택 소자들(2) 사이에 삽입되는 것이 도시되어 있다. 트렌치(1003)는 예를 들어 건식 또는 습식 화학 에칭 프로세스에 의해 형성되었다. 본 발명에서는 트렌치(1003)의 바닥면(1003A)이 절연층(7)에 의해 국부적으로 형성되었으며, 이 경우 상기 트렌치(1003)의 측면들(1003C)은 부분적으로 반도체 층 시퀀스(1002)에 의해 형성되었다. 다른 말로 표현하자면, 반도체 층 시퀀스(1002)는 트렌치(1003) 영역에서 국부적으로 완전히 제거되었다.
도 6e의 도시에 따르면, 마찬가지로 영역들(B1 및 B2)에서 부분적으로 반도체 층 시퀀스(1002)가 제거된다. 다른 말로 표현하자면, 반도체 몸체(1)들은 p-형 접속 패드(131)들로부터 출발하여 방사선 디커플링 면들(10)의 방향으로 갈수록 점점 가늘어진다. 예를 들어, 반도체 몸체(1)들, 절연층(7) 및/또는 콘택 금속화층(31, 32 및 33)의 자유 위치들 상에는 하나 또는 다수의 패시베이션층(6)이 배치될 수 있으며, 이 경우 콘택 금속화층(31 및 32)들은 외부 전기 접속을 위해 국부적으로, 절연층(7)과 패시베이션층(6)을 갖지 않는 영역을 구비한다.
이러한 경우 예를 들어 콘택 금속화층들(31 및 32)의 상기 영역들은 n-콘택 영역(51) 및 p-콘택 영역(52)을 형성한다.
본 발명은 실시 예들을 참조하는 상세한 설명으로 인해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 상기 특징 또는 특징 조합 자체가 특허청구범위 또는 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 상기 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주한다.

Claims (15)

  1. 광전자 반도체 칩(100)으로서,
    n-전도성 영역(12)과 p-전도성 영역(13)을 구비한 반도체 몸체(1), 및
    단일 n-형 콘택 소자(2)
    를 포함하고, 상기 n-전도성 영역(12)은 상기 단일 n-형 콘택 소자(2)를 거쳐 상기 p-전도성 영역(13)으로 전기 접속될 수 있으며,
    상기 n-형 콘택 소자(2)는 상기 p-전도성 영역(13) 내에서 리세스(21)를 포함하고,
    상기 n-형 콘택 소자(2)는 상기 p-전도성 영역(13)을 적어도 국부적으로 측면으로 제한하며,
    상기 n-형 콘택 소자(2)는 n-형 콘택 금속화층(31)을 구비하고, 상기 콘택 금속화층(31)은 상기 n-전도성 영역(12)에 직접 인접하고,
    상기 p-전도성 영역(13)은 p-형 콘택 금속화층(32)에 도전 접속되며,
    상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)은 상기 n-전도성 영역(12)과 p-전도성 영역(13)을 측면 방향으로 넘도록 그리고 수직 방향에서 서로 오버랩되지 않도록 상기 반도체 몸체(1)의 측면 방향으로 유도되어 나오고,
    캐리어 절연층(4)은 상기 반도체 몸체(1)에서 떨어진 측의 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)의 면들을 덮으며, 동시에 상기 캐리어 절연층(4)은 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32) 사이의 영역을 부분적으로 채우고,
    보조 캐리어(9)는 상기 반도체 몸체(1)에서 떨어진 측의 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)의 면에 배치되고, 상기 캐리어 절연층(4)은 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)을 서로 그리고 동시에 상기 보조 캐리어(9)로부터 완전하게 절연시키는,
    광전자 반도체 칩.
  2. 제 1 항에 있어서,
    상기 리세스(21)는 상기 p-전도성 영역(13)을 적어도 국부적으로 측면으로 제한하는,
    광전자 반도체 칩.
  3. 제 1 항 또는 2 항에 있어서,
    상기 n-형 콘택 소자(2)는 상기 n-전도성 영역(12)의 반도체 재료로 형성된 n-형 접속 패드(211)를 구비하고, 상기 n-형 접속 패드(211)는 상기 반도체 몸체(1)의 성장 방향(W)에 대해 수직으로 뻗어 있는,
    광전자 반도체 칩.
  4. 제 1 항 또는 2 항에 있어서,
    상기 반도체 몸체(1)는 활성 구역(11)을 구비하고, 상기 n-형 콘택 소자(2)의 n-형 접속 패드(211)는 상기 활성 구역(11)의 횡단면(111)의 적어도 1% 및 최대 10%에 이르는,
    광전자 반도체 칩.
  5. 제 4 항에 있어서,
    상기 활성 구역(11)의 최대 측면 연장부와 상기 n-전도성 영역(12)의 n-형 횡방향 전도성 비율은 적어도 2 ㎛/(Ω/sq) 및 최대 8 ㎛/(Ω/sq)인,
    광전자 반도체 칩.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 몸체(1)는 방사선 디커플링 면(10)을 구비하고, 상기 방사선 디커플링 면은 상기 p-전도성 영역(13)으로부터 떨어진 측의 상기 n-전도성 영역(12)의 면에 배치된,
    광전자 반도체 칩.
  7. 제 3 항에 있어서,
    상기 n-형 콘택 금속화층(31)은 적어도 국부적으로 상기 n-형 접속 패드(211)에 직접 인접하는,
    광전자 반도체 칩.
  8. 제 6 항에 있어서,
    상기 p-전도성 영역(13)은 상기 방사선 디커플링 면(10)에 마주 놓인 p-형 접속 패드(131)를 구비하고, 상기 p-형 접속 패드(131)는 상기 p-형 콘택 금속화층(32)에 도전 접속되는,
    광전자 반도체 칩.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 p-전도성 영역(13)과 상기 n-형 콘택 금속화층(31) 사이에서, 상기 리세스(21) 영역 내에 절연 층(7)이 배치된,
    광전자 반도체 칩.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 p-전도성 영역(13)은 명목상(nominally) 도핑되지 않은 반도체 영역(60)에 의해 국부적으로 측면으로 제한되어 있으며, 상기 명목상 도핑되지 않은 반도체 영역(60)과 상기 p-전도성 영역(13)은 연속하고 서로 결합된 반도체 층에 의해 형성된,
    광전자 반도체 칩.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 n-형 콘택 소자(2)는 적어도 국부적으로 상기 p-전도성 영역(13)의 초과 도핑된 n-전도성 반도체 재료에 의해 형성된,
    광전자 반도체 칩.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 n-형 콘택 소자(2)는 상기 p-전도성 영역(13)을 측면 방향으로 모든 방면에서 제한하고, 그 결과 상기 반도체 칩(100)의 평면에서 볼 때 상기 n-형 콘택 소자(2)는 상기 p-전도성 영역(13) 주변을 둘러싸고 상기 p-전도성 영역(13) 주위로 연속적인 영역을 형성하는,
    광전자 반도체 칩.
  13. 제 1 항 또는 제 2 항에 따른 적어도 2개의 광전자 반도체 칩(100)을 포함하는 광전자 반도체 소자(1000)로서,
    상기 광전자 반도체 칩들(100)은 직렬 회로로 서로 전기 접속되어 있고,
    상기 광전자 반도체 칩들 중 하나의 반도체 칩(100)의 n-전도성 영역(12)은 단일의 연속하는 금속 층으로 형성된 연속하는 중간 금속화층(33)을 통하여 이웃하는 다른 하나의 반도체 칩(100)의 p-전도성 영역(13)에 전기 접속되어 있으며,
    상기 중간 금속화층(33)은 적어도 국부적으로 상기 광전자 반도체 칩들 중 하나의 반도체 칩(100)의 n-형 콘택 금속화층(31)에 의해 그리고 이웃하는 다른 하나의 반도체 칩(100)의 p-형 콘택 금속화층(32)에 의해 형성된,
    광전자 소자.
  14. 광전자 반도체 소자(1000)를 제조하기 위한 방법으로서,
    성장 캐리어(1001)를 준비하는 단계;
    에픽택셜 방식으로 성장된 반도체 층 시퀀스(1002)를 상기 성장 캐리어(1001) 상에 증착하는 단계 ― 상기 반도체 층 시퀀스(1002)는 n-전도성 영역(12) 및 p-전도성 영역(13)을 구비함 ―;
    상기 반도체 층 시퀀스(1002) 내에 적어도 2개의 n-형 콘택 소자(2)를 형성하는 단계 ― 상기 n-형 콘택 소자들(2)은 상기 p-전도성 영역(13)을 관통하여 상기 n-전도성 영역(12) 내부로까지 연장됨 ―;
    2개의 이웃하는 반도체 칩들(1)의 전기적 접속을 위해 n-형 콘택 금속화층(31), p-형 콘택 금속화층(32) 및 중간 금속화층(33)을 상기 성장 캐리어(1001)로부터 떨어진 상기 반도체 층 시퀀스(1002)의 면 상에 형성하는 단계;
    상기 성장 캐리어(1001)에 마주 놓인 n-형 콘택 금속화층(31), p-형 콘택 금속화층(32) 및 중간 금속화층(33)의 면들 상에 캐리어 절연층(4)을 증착하는 단계 ― 그 결과, 상기 캐리어 절연층(4)은 하나의 반도체 칩(1)의 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32) 사이의 영역을 부분적으로 채우고, 상기 캐리어 절연층(4)은 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)을 서로 완전하게 전기적으로 절연시킴 ―;
    보조 캐리어(9)를 상기 성장 캐리어(1001)에 마주 놓인 상기 반도체 층 시퀀스(1002)의 영역에 증착하는 단계 ― 상기 캐리어 절연층(4)은 상기 n-형 콘택 금속화층(31) 및 상기 p-형 콘택 금속화층(32)을 상기 보조 캐리어(9)로부터 완전하게 절연시킴 ―;
    그 다음 상기 반도체 층 시퀀스(1002)로부터 상기 성장 캐리어(1001)를 제거하는 단계;
    상기 n-전도성 영역(12)을 통하여 측면 방향으로 이웃하는 n-형 콘택 소자들(2) 사이에 적어도 하나의 트렌치(1003)를 삽입함으로써 개별 반도체 몸체들(1)을 형성하는 단계 ― 상기 트렌치(1003) 영역에서는 상기 반도체 층 시퀀스(1002)의 부분들이 적어도 국부적으로 완전히 제거됨 ―
    를 포함하는,
    광전자 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    제 13 항에 따른 광전자 반도체 소자(1000)를 제조하는,
    광전자 반도체 소자의 제조 방법.
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