KR101775162B1 - 부하 구동 회로 및 이를 이용한 발광 장치 및 디스플레이 장치 - Google Patents

부하 구동 회로 및 이를 이용한 발광 장치 및 디스플레이 장치 Download PDF

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Abstract

[요약] 주파수의 변동 범위를 조절가능한 부하 구동 회로를 제공하는 것이다.
[해결수단] 메인 트랜스포머(20)는, 그 2차 권선측에 부하(2)가 접속된다. 제1 오차 증폭기(40)는, 부하(2)의 전기적 상태를 나타내는 검출 신호(IS)와 소정의 제1 기준 전압(VREF)의 오차에 따른 피드백 신호(FB)를 생성한다. 전류 생성용 저항(RRT)은, 전류 생성용 트랜지스터(M3)와 고정 전압 단자의 사이에 설치된다. 제2 오차 증폭기(42)는, 그 제1 입력 단자에 전류 생성용 트랜지스터(M3)와 전류 생성용 저항(RRT)의 접속점의 전위가 입력되고, 그 제2 입력 단자에 소정의 제2 기준 전압(VRT)이 입력되고, 그 출력 단자가 전류 생성용 트랜지스터(M3)의 제어 단자에 접속된다. 조절용 저항(RADJ)은, 전류 생성용 트랜지스터(M3)와 전류 생성용 저항(RRT)의 접속점과, 제1 오차 증폭기(40)의 출력 단자의 사이에 설치된다.

Description

부하 구동 회로 및 이를 이용한 발광 장치 및 디스플레이 장치 {LOAD DRIVING CIRCUIT, LIGHT EMITTING APPARATUS USING THE SAME AND DISPLAY DEVICE}
본 발명은, 직류 전류를 교류 전압으로 변환하거나, 혹은 직류 전압을 직류 전압으로 변환하여, 부하를 구동하는 부하 구동 회로에 관한 것이다.
최근, 브라운관 텔레비전을 대신하여, 박형, 대형화가 가능한 액정 텔레비전의 보급이 진행되고 있다. 액정 텔레비전은, 영상이 표시되는 액정 패널의 배면에, 냉음극 형광 램프(Cold Cathode Fluorescent Lamp: 이하 CCFL)나, 외부 전극 형광 램프(External Electrode Fluorescent Lamp:이하 EEFL)를 복수개 배치하여, 백라이트로서 발광시키고 있다.
예를 들면, 형광 램프의 구동 회로는, 상용 교류 전압을 평활화하여 얻어지는 직류의 입력 전압을, 교류의 구동 신호로 변환하는 인버터를 포함한다. 인버터는, 부하의 전기적 상태, 예를 들면 부하에 흐르는 전류가 원하는 휘도에 따른 목표치에 근접하도록, 구동 신호를 조절한다.
특허문헌1 : 일본국 특허공개 2003-153529호 공보 특허문헌2 : 일본국 특허공개 2004-47538호 공보
(1) 부하의 전기적 상태를 조절하는 방법으로는, 펄스폭 변조(PWM) 방식이나 펄스 주파수 변조(PFM) 방식이 알려져 있다. PFM 제어에서는, 부하에 공급되는 신호의 주파수가 어느 범위 내에서 다이나믹하게 변동하는데, 세트 설계의 관점에서는, 주파수 변동 범위를 자유롭게 설정할 수 있는 것이 바람직하다.
본 발명은 이러한 상황에 있어서 이루어진 것이며, 그 어떠한 양태의 예시적인 목적의 하나는, 주파수의 변동 범위를 조절가능한 부하 구동 회로의 제공에 있다.
(2) 또한 부하가 발광 소자인 경우에, 그 휘도를 조절하는 방법으로서, 점등 기간과 소등 기간을 번갈아 반복하고, 그 듀티비를 변화시키는 버스트 조광이 알려져 있다.
본 발명은 이러한 상황에 있어서 이루어진 것이며, 그 어떠한 양태의 예시적인 목적의 하나는, PFM 제어와 버스트 조광을 병용가능한 부하 구동 회로의 제공에 있다.
1. 본 발명의 어떠한 양태는, 입력 전압을 구동 신호로 변환하여, 부하에 공급하는 부하 구동 회로에 관한 것이다. 부하 구동 회로는, 그 2차 권선측에 부하가 접속되는 메인 트랜스포머와, 부하의 전기적 상태를 나타내는 검출 신호와 소정의 제1 기준 전압의 오차에 따른 피드백 신호를 생성하는 제1 오차 증폭기와, 전류 생성용 트랜지스터와, 전류 생성용 트랜지스터와 고정 전압 단자의 사이에 설치된 전류 생성용 저항과, 그 제1 입력 단자에 전류 생성용 트랜지스터와 전류 생성용 저항의 접속점의 전위가 입력되고, 그 제2 입력 단자에 소정의 제2 기준 전압이 입력되고, 그 출력 단자가 전류 생성용 트랜지스터의 제어 단자에 접속된 제2 오차 증폭기와, 전류 생성용 트랜지스터와 전류 생성용 저항의 접속점과, 제1 오차 증폭기의 출력 단자의 사이에 설치된 조절용 저항과, 전류 생성용 트랜지스터에 흐르는 주파수 제어 전류에 따른 충전 전류에 의해 캐패시터를 충전하는 상태와, 캐패시터를 방전하는 상태를 반복하고, 충방전의 천이와 동기한 에지를 가지는 펄스 주파수 변조 신호를 출력하는 오실레이터와, 펄스 주파수 변조 신호에 의거하여 메인 트랜스포머의 1차 권선을 구동하는 메인 트랜스포머 구동부를 구비한다.
제2 기준 전압을 VRT, 전류 생성용 저항의 저항치를 RRT로 표기할 때, 전류 생성용 저항에 흐르는 전류(IRT)는,
IRT＝VRT/RRT로 주어진다. 또한, 피드백 신호의 전압 레벨을 VFB, 조정용 저항의 저항치를 RADJ로 표기할 때, 조정용 저항에 흐르는 전류(IADJ)는,
IADJ＝(VRT－VFB)/RADJ로 주어진다. 전류 생성용 트랜지스터에 흐르는 주파수 제어 전류(ICT)는, 2개의 전류(IRT, IADJ)의 합이다.
ICT＝IRT＋IADJ
오실레이터가 발생하는 주파수 변조 신호의 펄스폭, 환언하면, 펄스 주파수 변조 신호의 주파수는, 주파수 제어 전류(ICT)에 따라 변화한다.
이 양태에 의하면, 검출 신호가 제1 기준 전압과 일치하도록, 전류(IADJ)가 피드백에 의해 조절되기 때문에, 펄스 주파수 변조 신호의 주파수를, 부하의 전기적 상태가 목표치에 근접하도록 제어할 수 있다.
또한, 주파수가 변화되는 범위를, 조정용 저항 및 전류 생성용 저항의 저항치에 따라서 조절할 수 있다.
오실레이터는, 일단의 전위가 고정된 캐패시터와, 전류 생성용 트랜지스터에 흐르는 주파수 제어 전류에 비례한 충전 전류를 캐패시터에 공급하는 충전 회로와, 캐패시터와 고정 전압 단자의 사이에 설치된 방전용 트랜지스터와, 캐패시터의 타단에 발생하는 전압이 소정의 역치 전압에 도달하면, 세트 신호를 어서트하는 피크 검출 콤퍼레이터와, 세트 신호가 어서트되고나서, 어느 정도의 지연 시간의 경과 후에, 리셋 신호를 어서트하는 최대 듀티비 설정 회로와, 세트 신호와 리셋 신호가 어서트될 때마다 레벨이 천이하는 출력 신호를 생성하고, 방전용 트랜지스터의 제어 단자에 출력하는 플립 플롭을 포함해도 된다.
이 양태에 의하면, 지연 시간에 의해 주파수 변조 신호의 로우 레벨 기간을 설정할 수 있고, 이를 데드타임으로서 이용할 수 있다.
최대 듀티비 설정 회로는, 지연 시간을 주파수 제어 전류에 반비례하도록 조절해도 된다. 이 경우, 펄스 주파수 변조 신호의 듀티비를, 그 주파수에 상관없이 일정하게 유지할 수 있다.
최대 듀티비 설정 회로는, 지연 시간에 하한치를 설정해도 된다. 이에 따라, 펄스 주파수 변조 신호의 주파수가 높아진 경우에, 데드 타임이 소실하는 것을 방지할 수 있어, 회로의 신뢰성을 높일 수 있다.
메인 트랜스포머 구동부는, 메인 트랜스포머의 1차 권선과 접속되는 하프 브릿지 회로와, 하프 브릿지 회로의 하이사이드 트랜지스터를 구동하는 하이사이드 드라이버와, 하프 브릿지 회로의 로우사이드 토랜지스터를 구동하는 로우사이드 드라이버와, 그 2차 권선이, 하이사이드 드라이버 및 로우사이드 드라이버와 접속되는 펄스 트랜스포머와, 펄스 트랜스포머의 1차 권선에, 펄스 주파수 변조 신호에 따른 구동 펄스를 인가하는 펄스 트랜스포머 구동부를 포함해도 된다.
이 양태에 의하면, 펄스 주파수 변조 신호의 듀티비를 높게 함으로써, 하이사이드 트랜지스터 및 로우사이드 트랜지스터가 동시에 오프하는 데드 타임을 짧게 할 수 있다. 데드 타임이 짧아짐으로써, 하이사이드 트랜지스터 및 로우 사이드 트랜지스터에 있어서의 손실을 작게 할 수 있다.
펄스 트랜스포머의 2차 권선, 하이사이드 드라이버, 로우사이드 드라이버, 하프 브릿지 회로 및 메인 트랜스포머의 1차 권선은, 1차 영역에 배치되고, 그 외의 구성 요소는, 1차 영역과 절연된 2차 영역에 배치되어도 된다. 이 경우, 검출 신호가 1차 영역과 2차 영역을 넘지 않기 때문에, 포토커플러 등을 이용할 필요가 없어져, 피드백의 안정성을 높일 수 있다.
부하는 형광 램프여도 된다. 부하 구동 회로는, 메인 트랜스포머의 2차 권선에 발생하는 구동 신호에 의해, 부하를 구동해도 된다.
부하는 발광 다이오드여도 된다. 메인 트랜스포머의 2차 권선은, 각각의 1단이 접지되고, 극성이 반대가 되도록 설치된 제1 코일과 제2 코일을 포함해도 된다. 부하 구동 회로는, 1단이 접지된 출력 캐패시터와, 제1 코일의 타탄과 출력 캐패시터의 타단의 사이에 설치된 제1 다이오드와, 제2 코일의 타단과 출력 캐패시터의 타단의 사이에 설치된 제2 다이오드를 더 구비하고, 출력 캐패시터에 의해 평활화된 구동 신호에 의해, 발광 다이오드를 구동해도 된다.
본 발명의 다른 양태는, 발광 장치이다. 이 장치는, 발광 디바이스와, 발광 디바이스를 구동하는 상술의 어느 하나의 부하 구동 회로를 구비한다.
발광 디바이스는, 형광 램프여도 된다. 발광 디바이스는, 발광 다이오드여도 된다.
본 발명의 다른 별도의 양태는, 디스플레이 장치이다. 이 장치는, 액정 패널과, 액정 패널의 배면에 백라이트로서 배치되는 상술의 발광 장치를 구비한다.
2. 본 발명의 다른 양태는, 입력 전압을 구동 신호로 변환하여, 부하에 공급하는 부하 구동 회로에 관한 것이다. 부하 구동 회로는, 그 2차 권선측에 부하가 접속되는 메인 트랜스포머와, 부하의 전기적 상태를 나타내는 검출 신호와 소정의 제1 기준 전압의 오차에 따른 피드백 신호를 생성하는 제1 오차 증폭기와, 피드백 신호에 따른 주파수를 가지는 펄스 주파수 변조 신호를 생성하는 오실레이터와, 소등 기간과 점등 기간을 지시하는 펄스 변조된 버스트 조광 제어 신호를 받아, 버스트 조광 제어 신호가 소등 기간을 나타낼 때, 검출 신호가 입력되는 단자에 전류를 공급함으로써, 오실레이터의 주파수가 높아지도록 피드백 신호의 레벨을 변화시키는 버스트용 전류원과, 피드백 신호를 소정의 역치 전압과 비교하여, 비교 결과에 따른 버스트 신호를 생성하는 콤퍼레이터와, 버스트 신호가 제1 레벨일 때, 펄스 주파수 변조 신호에 의거하여 메인 트랜스포머의 1차 권선을 구동하고, 버스트 신호가 제2 레벨일 때, 메인 트랜스포머의 1차 권선의 구동을 정지하는 메인 트랜스포머 구동부를 구비한다.
PFM 제어만으로는, 부하에 공급하는 전력을 제로로 할 수 없는 상황이 있다. 이 부하 구동 회로에 의하면, 이러한 상황에 있어서도, 메인 트랜스포머 구동부가 버스트 신호에 의거하여 메인 트랜스포머를 간헐적으로 구동하기 때문에, 부하에 공급되는 전력을 간헐적으로 제어할 수 있다.
메인 트랜스포머 구동부는, 소등 기간으로부터 점등 기간으로 천이할 때, 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 증가시켜도 된다.
메인 트랜스포머 구동부는, 점등 기간으로부터 소등 기간으로 천이할 때, 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 저하시켜도 된다.
PFM 제어에 더하여, PWM 제어를 병용함으로써, 부하 전류의 오버슛 및/또는 트랜스포머의 소리울림을 억제할 수 있다.
오실레이터는, 펄스 주파수 변조 신호에 더하여, 그와 동기한 램프 파형을 가지는 주기 신호를 출력하도록 구성되어도 된다. 부하 구동 회로는, 버스트 신호의 레벨 천이를 계기로 하여 시간과 함께 전압 레벨이 변화하는 슬로프 전압을 생성하는 슬로프 전압 생성부와, 슬로프 전압을 주기 신호와 비교하여, 시간과 함께 듀티비가 변화되는 펄스폭 변조 신호를 생성하는 펄스폭 변조 콤퍼레이터를 더 구비해도 된다. 메인 트랜스포머 구동부는, 펄스폭 변조 신호에 의거하여, 구동 펄스의 듀티비를 변화시켜도 된다.
슬로프 전압 생성부는, 일단의 전위가 고정된 캐패시터와, 버스트 신호의 레벨 천이를 계기로 하여, 캐패시터를 충전하는 상태와 방전하는 상태가 번갈아 전환되는 충방전 회로를 포함하고, 캐패시터에 발생하는 전압을 슬로프 전압으로서 출력해도 된다.
본 발명의 다른 양태도, 입력 전압을 구동 신호로 변환하여, 부하에 공급하는 부하 구동 회로에 관한 것이다. 이 부하 구동 회로는, 그 2차 권선측에 부하가 접속되는 메인 트랜스포머와, 부하의 전기적 상태를 나타내는 검출 신호와 소정의 제1 기준 전압의 오차에 따른 피드백 신호를 생성하는 제1 오차 증폭기와, 피드백 신호에 따른 주파수를 가지는 펄스 주파수 변조 신호를 생성하는 오실레이터와, 소등 기간과 점등 기간을 지시하는 펄스 변조된 버스트 조광 제어 신호를 받아, 버스트 조광 제어 신호가 소등 기간을 나타낼 때, 검출 신호가 입력되는 단자에 전류를 공급함으로써, 오실레이터의 주파수가 높아지도록 피드백 신호의 레벨을 변화시키는 버스트용 전류원과, 펄스 주파수 변조 신호에 의거하여 메인 트랜스포머의 1차 권선을 구동하는 메인 트랜스포머 구동부를 구비해도 된다. 메인 트랜스포머 구동부는, 소등 기간으로부터 점등 기간으로 천이할 때, 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 증가시키고, 점등 기간으로부터 소등 기간으로 천이할 때, 구동 펄스의 듀티비를 시간과 함께 저하시킨다.
이 양태에 의하면, 버스트 조광의 점등 기간과 소등 기간의 전환 시에, PFM 제어와 PWM 제어를 병용함으로써, 부하 전류의 오버슛 및/또는 트랜스포머의 소리울림을 억제할 수 있다.
오실레이터는, 펄스 주파수 변조 신호에 더하여, 그와 동기한 램프 파형을 가지는 주기 신호를 출력하도록 구성되어도 된다. 부하 구동 회로는, 버스트 조광 제어 신호의 레벨 천이를 계기로 하여 시간과 함께 전압이 변화되는 슬로프 전압을 생성하는 슬로프 전압 생성부와, 슬로프 전압을 주기 신호와 비교하여, 시간과 함께 듀티비가 변화되는 펄스폭 변조 신호를 생성하는 펄스폭 변조 콤퍼레이터를 더 구비해도 된다. 메인 트랜스포머 구동부는, 펄스폭 변조 신호에 의거하여, 구동 펄스의 듀티비를 변화시켜도 된다.
이 경우, 펄스 주파수 변조 신호와 펄스폭 변조 신호의 주파수를 일치시키고, 또한 이들을 동기시킬 수 있다. 이에 따라 메인 트랜스포머 구동부에 있어서의 신호 처리를 간결화할 수 있다.
슬로프 전압 생성부는, 일단의 전위가 고정된 캐패시터와, 버스트 조광 제어 신호의 레벨 천이를 계기로 하여, 캐패시터를 충전하는 상태와 방전하는 상태가 번갈아 전환되는 충방전 회로를 포함하고, 캐패시터에 발생하는 전압을, 슬로프 전압으로서 출력해도 된다.
부하는 형광 램프여도 된다. 부하 구동 회로는, 메인 트랜스포머의 2차 권선에 발생하는 구동 신호에 의해, 부하를 구동해도 된다.
부하는 발광 다이오드여도 된다. 메인 트랜스포머의 2차 권선은, 각각의 일단이 접지되고, 극성이 반대가 되도록 설치된 제1코일과 제2코일을 포함해도 된다. 부하 구동 회로는, 일단이 접지된 출력 캐패시터와, 제1 코일의 타단과 출력 캐패시터의 타단의 사이에 설치된 제1 다이오드와, 제2 코일의 타단과 출력 캐패시터의 타단의 사이에 설치된 제2 다이오드를 더 구비하고, 출력 캐패시터에 의해 평활화된 구동 신호에 의해, 발광 다이오드를 구동해도 된다.
본 발명의 다른 양태는, 발광 장치이다. 이 장치는, 발광 디바이스와, 발광 디바이스를 구동하는 상술의 어느 하나의 부하 구동 회로를 구비한다.
발광 디바이스는, 형광 램프여도 된다. 발광 디바이스는, 발광 다이오드여도 된다.
본 발명의 또 다른 양태는, 디스플레이 장치이다. 이 장치는, 액정 패널과, 액정 패널의 배면에 백라이트로서 배치되는 상술의 발광 장치를 구비한다.
또한, 이상의 구성 요소가 임의의 조합이나, 본 발명의 구성 요소나 표현을, 방법, 장치, 시스템 등의 사이에서 상호 치환한 것도 또한, 본 발명의 양태로서 유효하다.
본 발명의 어떠한 양태에 의하면, 펄스 주파수 변조에 의해 부하의 전기적 상태를 조절할 수 있어, 주파수의 변화 범위를 조절할 수 있다.
도 1은 본 발명의 제1의 실시의 형태에 관련된 부하 구동 회로를 구비하는 전자 기기의 구성을 나타내는 회로도이다.
도 2는 도 1의 부하 구동 회로의 동작을 나타내는 파형도이다.
도 3은 FB 신호의 전압 레벨과 PFM 신호의 주파수의 관계를 나타내는 도면이다.
도 4는 동작 주파수와 부하 전류(램프 전류)의 관계를 나타내는 도면이다.
도 5는 제2의 실시의 형태에 관련된 부하 구동 회로의 일부를 나타내는 회로도이다.
도 6은 도 5의 부하 구동 회로의 기본 동작을 나타내는 타임 차트이다.
도 7은 도 5의 부하 구동 회로의 동작을 나타내는 타임 차트이다.
도 8은 제어 IC의 구성을 나타내는 블록도이다.
도 9는 도 8의 제어 IC의 주변 회로도이다.
도 10은 제어 IC의 주변 회로도이다.
도 11은 보호 회로의 구성을 나타내는 회로도이다.
도 12는 제어 IC의 다른 주변 회로도이다.
도 13은 제어 IC의 다른 주변 회로도이다.
이하, 본 발명을 적합한 실시의 형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 나타내는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 붙이는 것으로 하고, 적절히 중복된 설명은 생략한다. 또한, 실시의 형태는, 발명을 한정하는 것이 아니고 예시이며, 실시의 형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명이 본질적인 것으로 한정되지 않는다.
본 명세서에 있어서, 「부재 A와 부재 B가 접속」된 상태란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우나, 부재 A와 부재 B가, 전기적인 접속 상태에 영향을 끼치지 않는 다른 부재를 통하여 간접적으로 접속되는 경우도 포함한다.
마찬가지로, 「부재 C가, 부재 A와 부재 B의 사이에 설치된 상태」란, 부재 A와 부재 C, 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 외, 전기적인 접속 상태에 영향을 끼치지 않는 다른 부재를 통하여 간접적으로 접속되는 경우도 포함한다.
(제1의 실시의 형태)
도 1은, 본 발명의 제1의 실시의 형태에 관련된 부하 구동 회로(4)를 구비하는 전자 기기(1)의 구성을 나타내는 회로도이다.
부하(2)는, 예를 들면 EEFL이나 CCFL을 비롯한 형광 램프, 혹은 발광 다이오드(LED) 등의 발광 소자가 예시되는데, 특별히 한정되지 않는다. 본 실시의 형태에서는, 부하(2)가 발광 소자이며, 부하 구동 회로(4) 및 부하(2)는 발광 장치를 구성한다. 이 발광 장치는, 예를 들면 조명 기기나, 액정 패널의 백라이트로서 이용된다.
부하 구동 회로(4)는 입력 전압(PVIN)을 받아, 이를 부하(2)에 적합한 구동 신호(VDRV)로 변환하여, 부하(2)에 공급한다. 부하(2)가 형광 램프인 경우, 구동 신호(VDRV)는 교류 신호이며, 부하(2)가 LED인 경우, 구동 신호(VDRV)는 직류 신호이다.
부하 구동 회로(4)는, 주로 제어 IC(100), 메인 트랜스포머 구동부(10), 메인 트랜스포머(20), 출력 회로(30), 피드백 라인(32)을 구비한다.
메인 트랜스포머(20)의 2차 권선측에는, 직접적 혹은 간접적으로 부하(2)가 접속된다. 메인 트랜스포머(20)와 부하(2)의 사이에는, 필요에 따라, 부하(2)의 종류나 구동 형식에 따른 토폴로지를 가지는 출력 회로(30)가 설치된다.
피드백 라인(32)은, 부하(2)의 전기적 상태를 나타내는 검출 신호를 피드백한다. 검출 신호가 나타내는 전기적 상태는, 부하 구동 회로(4)에 의한 조절 대상이 되어야 하는 상태이며, 예를 들면 부하(2)에 인가되는 전압이어도 되고, 부하(2)에 흐르는 전류여도 된다. 검출 신호는, 출력 회로(30)로부터 빼내도 되고, 부하(2)로부터 직접 검출해도 된다. 본 명세서에 있어서, 전압을 나타내는 검출 신호를 VS, 전류를 나타내는 검출 신호를 IS로 표기한다. 도 1에서는, 전류를 나타내는 검출 신호(IS)가 피드백되어 있다. 즉 부하 구동 회로(4)는 피드백에 의해, 부하(2)에 흐르는 전류를 부하(2)인 발광 소자의 목표 휘도에 따른 레벨로 안정화시킨다.
제어 IC(100)는, 하나의 반도체 기판에 집적화된 기능 IC이다. 제어 IC(100)는, I/O 단자로서, 전류 검출 단자(IS)(IS 단자라고도 한다), 피드백 단자(FB)(FB 단자라고도 한다), 전류 조절 단자(RT)(RT 단자라고도 한다), 출력 단자(N1, N2)를 가진다.
또한 제어 IC(100)는, 제1 오차 증폭기(40), 전류 생성용 트랜지스터(M3), 제2 오차 증폭기(42), 펄스 트랜스포머 구동부(44), 오실레이터(50)를 구비한다.
검출 신호(IS)(이하, IS 신호라고도 한다)는, 저항(RIS)을 통하여 제어 IC(100)의 IS 단자에 입력된다.
제1 오차 증폭기(IS＿EAMP)(40)는, 부하(2)의 전기적 상태를 나타내는 검출 신호(IS)와 소정의 제1 기준 전압(VREF)의 오차에 따른 피드백 신호(FB)(FB 신호라고도 한다)를 생성한다. 제1 오차 증폭기(40)의 출력 단자는, FB 단자와 접속된다. FB 단자와 IS 단자의 사이에는, 피드백 캐패시터(CIS＿FB)가 바깥쪽에 부착된다. 제1 오차 증폭기(40), 저항(RIS) 및 캐패시터(CIS＿FB)는, 소위 적분기를 구성한다.
전류 생성용 트랜지스터(M3)는 N 채널(MOSFET)이며, 그 소스는 RT 단자와 접속된다. 전류 생성용 저항(RRT)은, RT 단자와 외부의 고정 전압 단자(접지 단자)의 사이에 바깥쪽에 부착된다.
제2 오차 증폭기(RT＿EAMP)(42)의 제1 입력 단자(반전 입력 단자－)에는, 트랜지스터(M3)와 저항(RRT)의 접속점, 즉 RT 단자의 전위가 입력된다. 또한 제2 오차 증폭기(42)의 제2 입력 단자(비반전 입력 단자＋)에는, 소정의 제2 기준 전압(VRT)이 입력된다. 제2 오차 증폭기(42)의 출력 단자는, 트랜지스터(M3)의 제어 단자(게이트)에 접속된다.
트랜지스터(M3)와 저항(RRT)의 접속점(RT 단자)과, 제1 오차 증폭기(40)의 출력 단자(RB 단자)의 사이에는, 조절용 저항(RADJ)이 바깥쪽에 부착된다. 트랜지스터(M3)에는, 저항(RRT)에 흐르는 전류(IRT)와, 저항(RADJ)에 흐르는 전류(IADJ)를 합성한 주파수 제어 전류(ICT)가 흐른다.
전류 생성용 저항(RRT)에 흐르는 전류(IRT)는,
IRT＝VRT/RRT …(1)로 주어진다. 조정용 저항에 흐르는 전류(IADJ)는,
IADJ＝(VRT－VFB)/RADJ …(2)로 주어진다. 전류 생성용 트랜지스터(M3)에 흐르는 주파수 제어 전류(ICT)는, 2개의 전류(IRT, IADJ)의 합이다.
ICT＝IRT＋IADJ …(3)
식(3)에, 식(1), (2)을 대입하면, 식(4)를 얻는다.
ICT＝VRT/RRT＋(VRT－VFB)/RADJ …(4)
오실레이터(50)는, 트랜지스터(M3)에 흐르는 주파수 제어 전류(ICT)에 따른 충전 전류(ICT)에 의해, 일단의 전위의 고정된 캐패시터(CCT)를 충전하는 충전 상태와, 캐패시터(CCT)를 방전하는 방전 상태를 반복한다. 오실레이터(50)는, 충방전의 천이와 동기한 에지를 가지는 펄스 주파수 변조 신호(PFM 신호)(S3)를 출력한다. 충전 전류(ICT)는, 식(5)로 주어진다.
ICT＝{VRT/RRT＋(VRT－VFB)/RADJ}
＝{(VRT/RRT＋VRT/RADJ)－VFB/RADJ}… (5)
구체적으로는 오실레이터(50)는, 트랜지스터(M4∼M6), 캐패시터(CCT), 콤퍼레이터(52), 최대 듀티 설정부(54), 플립 플롭(56)을 구비한다. 트랜지스터(M5, M6)는, 예를 들면 미러비가 1인 커런트 미러 회로를 구성하고 있고, 주파수 제어 전류(ICT)를 카피하여 되꺽는다. 캐패시터(CCT)의 일단은 접지되고, 그 전위는 고정되어 있다. 커런트 미러 회로(M5, M6)는, 충전 회로로서 기능하고, 충전 전류(ICT)에 의해 캐패시터(CCT)를 충전한다. 트랜지스터(M4)는, 캐패시터(CCT)를 방전하는 스위치이며, 캐패시터(CCT)와 병렬로 설치된다.
(충전 상태)
트랜지스터(M4)가 오프인 기간, 충전 상태로 되고, 캐패시터(CCT)가 충전 전류(ICT)로 충전된다. 그 결과, 캐패시터 전압(VCT)은 일정한 기울기로 상승한다. 콤퍼레이터(52)는, 캐패시터(CCT)에 발생하는 전압(VCT)을, 소정의 역치 전압(VCOMP)과 비교하여, 캐패시터 전압(VCT)이 역치 전압(VCOMP)에 도달하면, 그 출력 신호(세트 신호)(S1)를 어서트(하이 레벨)한다. 신호(S1)가 어서트되면, 플립 플롭(56)이 세트되고, 그 출력(Q)이 하이 레벨로 된다.
(방전 상태)
출력(Q)이 하이 레벨로 되면, 트랜지스터(M4)가 온하고, 캐패시터(CCT)가 방전된다. 그러면, 캐패시터 전압(VCT)이 접지 전압 부근까지 저하한다. 최대 듀티 설정부(54)는, 콤퍼레이터(52)의 출력 신호(S1)가 어서트되고나서 어느 정도의 지연 시간(τ) 경과후에 그 출력 신호(리셋 신호)(S2)를 어서트한다.
지연 시간(τ)은, 충전 전류(ICT)에 반비례하는 것이 바람직하다. 예를 들면 최대 듀티 설정부(54)는, 오실레이터(50)와 마찬가지로, 캐패시터, 충전 회로, 콤퍼레이터를 포함하여 구성할 수 있다. 이 경우, 용량치, 충전 전류의 값, 역치 전압의 조합에 의해, 지연 시간(τ)을 설정할 수 있다. 또한 최대 듀티 설정부(54)는, 지연 시간(τ)에 하한치를 설정하는 것이 바람직하다. 예를 들면 하한치는 200ns이다.
트랜지스터(M4)가 온하여 캐패시터(CCT)가 방전된 후, 지연 시간(τ) 경과 후에, 플립 플롭(56)은 리셋되고, 출력 신호(Q)는 로우 레벨로 된다. 그 결과, 트랜지스터(M4)는 오프하고, 충전 상태로 되돌아간다.
오실레이터(50)는, 충전 상태와 방전 상태를 번갈아 반복한다. 그 결과, 캐패시터(CCT)에는, 램프상의 주기 신호(VCT)가 발생한다. 오실레이터(50)는, 플립 플롭(56)의 출력 신호(Q)에 따른, 구체적으로는 이를 반전한 PFM 신호(S3)를 출력한다.
메인 트랜스포머 구동부(10)는, PFM 신호(S3)에 의거하여, 메인 트랜스포머(20)의 1차 권선을 구동한다.
메인 트랜스포머 구동부(10)는, 하프 브릿지 회로(12), 하이사이드 드라이버(14), 로우사이드 드라이버(16), 펄스 트랜스포머(18), 펄스 트랜스포머 구동부(44)를 포함한다.
하프 브릿지 회로(12)는, 하이사이드 트랜지스터(M1), 로우 사이드 트랜지스터(M2), 제1 캐패시터(C1), 제2 캐패시터(C2)를 포함한다. 하이사이드 트랜지스터(M1) 및 로우사이드 트랜지스터(M2)는, 입력 전압(PVIN)과 접지 전압의 사이에 순서대로 직렬로 설치된다. 마찬가지로 제1 캐패시터(C1) 및 제2 캐패시터(C2)도, 입력 전압(PVIN)과 접지 전압의 사이에 순서대로 직렬로 설치된다.
메인 트랜스포머(20)의 1차 권선의 일단은, 트랜지스터(M1과 M2)의 접속점과 접속된다. 또한 메인 트랜스포머(20)의 1차 권선의 타단은, 캐패시터(C1과 C2)의 접속점과 접속된다.
하이사이드 드라이버(14)는, 하프 브릿지 회로(12)의 하이사이드 트랜지스터(M1)를 구동한다. 로우사이드 드라이버(16)는, 하프 브릿지 회로(12)의 로우사이드 트랜지스터(M2)를 구동한다.
펄스 트랜스포머(18)의 2차 권선은, 하이사이드 드라이버(14) 및 로우사이드 드라이버(16)와 접속된다. 펄스 트랜스포머(18)는, 제1 펄스 트랜스포머(18a), 제2 펄스 트랜스포머(18b)를 포함한다. 역상(逆相)의 구동 펄스(N1, N2)가 펄스 트랜스포머(18)의 1차 권선에 인가되면, 하이사이드 드라이버(14)와 로우사이드 드라이버(16)에는, 번갈아 구동 펄스가 공급된다. 하이사이드 드라이버(14) 및 로우사이드 드라이버(16)는, 펄스 트랜스포머(18)를 통하여 입력된 구동 펄스(N1, N2)에 의거하여, 하이사이드 트랜지스터(M1)와 로우사이드 트랜지스터(M2)를 번갈아 온 오프시킨다.
펄스 트랜스포머(18)의 1차 권선은, 출력 단자(N1, N2)와 접속된다. 펄스 트랜스포머 구동부(44)는, 펄스 트랜스포머(18)의 1차 권선에, PFM 신호(S3)에 따른 구동 펄스(N1, N2)를 인가한다. 펄스 트랜스포머 구동부(44)는, 구동 로직부(46), 출력 버퍼(BUF1, BUF2)를 구비한다. 구동 로직부(46)는, PFM 신호(S3)를 받아, 그와 동일한 펄스폭을 가지고, 또한 상호 역상의 구동 펄스(N1, N2)를 발생한다. 구체적으로는, PFM 신호(S3)에 포함되는 펄스를, 구동 펄스(N1, N2)에 번갈아 배분한다. 즉 구동 펄스(N1, N2)의 주파수(FOUT)는, PFM 신호(S3)의 주파수(FPFM)의 1/2로 된다. 출력 버퍼(BUF1, BUF2)는, 구동 펄스(N1, N2)를 출력 단자(N1, N2)로부터 출력한다.
이상이 부하 구동 회로(4)의 구성이다. 계속해서 그 동작을 설명한다.
도 2는, 도 1의 부하 구동 회로(4)의 동작을 나타내는 파형도이다. 본 명세서에 있어서의 파형도나 타임 차트의 세로축 및 가로축은, 이해를 용이하게 하기 위해서 적절히 확대, 축소한 것이며, 또한 나타내는 각 파형도, 이해의 용이를 위해서 간략화되어 있다. 구간(I)에 있어서, 충전 전류(ICT)는, 제1의 레벨을 가지고 있다. 주기 신호(VCT)의 기울기는, 충전 전류(ICT)에 비례하기 때문에, PFM 신호(S3)의 펄스폭(TH)은 충전 전류(ICT)에 반비례한다.
TH＝VCOMP/ICT
또한, PFM 신호(S3)의 로우 레벨의 기간(TL)에 대응하는 지연 시간(τ)도, 충전 전류(ICT)에 반비례한다. 따라서, PFM 신호(S3)의 주기(TH＋TL)도 충전 전류(ICT)에 반비례한다. 바꿔 말하면, PFM 신호(S3)의 주파수(FPFM(＝1/(TH＋TL)))는, 충전 전류(ICT)에 비례한다.
FPFM＝K1×ICT …(6)
구간(Ⅱ)에 있어서, 충전 전류(ICT)가 제1 레벨보다 작은 제2 레벨로 되면, 그에 비례하여 PFM 신호(S3)의 주파수(FPFM)는 낮아진다.
PFM 신호(S3)는, 번갈아 구동 펄스(N1, N2)에 분배된다. 구동 펄스(N1)가 하이 레벨인 기간, 하이사이드 트랜지스터(M1)가 온하고, 구동 펄스(N2)가 하이 레벨인 기간, 로우사이드 트랜지스터(M2)가 온한다. 그 결과, 하이사이드 트랜지스터(M1)와 로우사이드 트랜지스터(M2)가 번갈아 온하고, 메인 트랜스포머(20)가 구동된다.
전류(IADJ)는, 검출 신호(IS)의 전압 레벨(VIS)이 제1 기준 전압(VREF)과 일치하도록 피드백에 의해 조절되고, 이에 따라 충전 전류(ICT)의 크기도 조절된다. 충전 전류(ICT)에 비례하는 PFM 신호(S3)의 주파수(FPFM)가 조절되면, 메인 트랜스포머(20)로부터 부하(2)에 공급되는 에너지가 조절되어, 부하(2)의 전기적 상태를 목표치에 근접시킬 수 있다. 즉 부하(2)의 휘도를, PFM 제어에 의해 목표치로 유지할 수 있다.
이러한 PFM 제어를 행하는 부하 구동 회로(4)는, PWM 제어를 행하는 다른 회로에 비하여 이하의 이점을 가진다.
메인 트랜스포머(20)를 구동하기 위한 파워 트랜지스터를, PWM 제어하는 경우에는, 파워 트랜지스터의 온, 오프의 듀티비가 다이나믹하게 변화되기 때문에, 온 시간이 짧아지면, 전력 손실이 커진다고 하는 결점이 있다. 이에 대하여 도 1의 부하 구동 회로(4)는, PFM 신호(S3)가 주기 중, 데드 타임을 제외한 대부분의 기간, 파워 트랜지스터가 온되기 때문에, 손실을 대폭 저감시킬 수 있다.
구동 펄스(N1과 N2)가 모두 로우 레벨인 구간은, 하이사이드 트랜지스터(M1) 및 로우사이드 트랜지스터(M2)가 모두 오프되는 데드 타임이 된다. 이 데드 타임은, 최대 듀티 설정부(54)에 의해 설정된 지연 시간(τ)이다. 따라서 지연 시간(τ)을 짧게할수록, 파워 트랜지스터의 손실을 저감할 수 있다.
PWM 제어를 행하는 부하 구동 회로에서는, 풀 브릿지(H 브릿지) 회로가 이용되는 경우가 많다. 이 요인의 하나로서, 전력 손실에 의한 발열을 분산시키기 위해서 파워 트랜지스터의 개수를 늘릴 필요성을 들 수 있다. 이에 대하여, PFM 제어를 행하는 경우에는, 손실이 작기 때문에 하프 브릿지 회로를 이용하는 것이 가능해지고, 트랜지스터의 개수를 줄일 수 있다고 하는 이점도 있다.
또한 지연 시간(τ)을 너무 짧게하면, 실효적인 데드 타임이 소실하고, 하이사이드 트랜지스터(M1)와 로우사이드 트랜지스터(M2)가 동시에 온하여 관통 전류가 흐를 우려가 있다. 여기서 지연 시간(τ)에 하한치를 설정함으로써, 회로의 신뢰성을 높일 수 있다.
이에 더하여, 도 2의 부하 구동 회로(4)는 이하와 같은 이점을 가진다.
식 (5) 및 (6)으로부터, PFM 신호(S3)의 주파수(FPFM)는, 식(7)로 주어진다.
FPFM＝K1×{(VRT/RRT＋VRT/RADJ)－VFB/RADJ}… (7)
도 3은, FB 신호의 전압 레벨(VFB)과 PFM 신호(S3)의 주파수(FPFM)의 관계를 나타내는 도면이다. 식 (7)로부터, 직선의 기울기는, 조정용 저항(RADJ)에 따라서 변화시키는 것을 알 수 있다. 또한, Y 절편은, 전류 생성용 저항(RRT)에 따라서 변화시킬 수 있다.
즉, 도 1의 부하 구동 회로(4)에 의하면, FB 신호의 전압 범위가 정해지면, 조정용 저항(RADJ) 및 전류 생성용 저항(RRT)에 의해, 주파수의 범위를 자유롭게 정하는 것이 가능해진다.
도 4는, 동작 주파수와 부하 전류(램프 전류)(ILAMP)의 관계를 나타내는 도면이다. 동작 주파수(FOUT)는, 구동 펄스(N1, N2)의 주파수이며, PFM 신호(S3)의 주파수(FPFM)의 1/2이다. 도 4에 도시하는 바와같이, 동작 주파수(FOUT)가 높아짐에 따라, 램프 전류(ILAMP)는 감소한다. 또한, 동작 주파수를 저항(RADJ, RRT)에 의해 조절하는 것이 가능하기 때문에, 부하 구동 회로(4)는 램프 전류(ILAMP)의 범위가 조절가능하다고도 할 수 있다.
도 1의 부하 구동 회로(4)는, 1점 쇄선(3)으로 둘러싸인 회로 소자가, 1차 영역에, 그 외의 회로 소자가, 1차 영역과 절연된 2차 영역에 배치된다. 따라서, 부하(2)의 상태를 나타내는 검출 신호를 제어 IC(100)에 피드백하기 위한 피드백 라인(32)이, 1차 영역과 2차 영역을 넘지 않기 때문에, 포토커플러가 불필요해진다. 이에 따라, 피드백의 안정성이 높아진다는 이점도 가진다.
(제2의 실시의 형태)
발광 디바이스의 휘도를 조절하는 방법으로서, 점등 기간과 소등 기간을 번갈아 반복하고, 그 듀티비를 변화시키는 버스트 조광이 알려져 있다. 제2의 실시의 형태에서는, 상술의 PFM 제어와 조합하여, 버스트 조광을 행하는 기술을 설명한다.
도 5는, 제2의 실시의 형태에 관련된 부하 구동 회로(4a)의 일부를 나타내는 회로도이다. 제어 IC(100a)는, 버스트 조광 제어 신호(이하, PWMIN 신호라고 한다)(PWMIN)가 입력되는 PWMIN 단자를 구비한다. PWMIN 신호는, 도시하지 않은 DPS(Digital Signal Processor)로부터 공급되어, 하이 레벨이 발광 기간에, 로우 레벨이 소등 기간에 할당된다.
버스트용 전류원(60)은, PWMIN 신호가 소등 기간을 나타낼 때, 즉 로우 레벨일 때, IS 단자에 전류(Ic)를 흘러들게 하여(소스), 그 전위(VIS)를 상승시킨다. PWMIN 신호가 점등 기간을 지시할 때, 즉 하이 레벨일 때, 버스트용 전류원(60)의 출력 전류는 제로가 된다.
버스트용 콤퍼레이터(62)는, FB 신호의 전압(VFB)을 소정의 제1 역치 전압(VTH1)과 비교하여, 비교 결과에 따른 버스트 신호(S4)를 출력한다. 버스트 신호(S4)는, VFB＞VTH1일 때 로우 레벨, VFB＜VTH1일 때 하이 레벨이 된다. 버스트 신호(S4)는, 구동 로직부(46)에 입력된다. 예를 들면 역치 전압 VTH1＝0.5V이다.
구동 로직부(46)는, 버스트 신호(S4)가 로우 레벨일 때, 구동 펄스(N1, N2)를 출력하고, 그것이 하이 레벨일 때, 구동 펄스(N1, N2)를 정지한다.
이상이 부하 구동 회로(4a)의 기본 구성이다. 계속하여 그 동작을 설명한다.
도 6은, 도 5의 부하 구동 회로(4a)의 기본 동작을 나타내는 타임 차트이다. PWMIN 신호가 하이 레벨인 기간, FB 신호의 전압 레벨(VFB)은, 어떠한 레벨로 안정화되어 있다. 시각(t1)에 PWMIN 신호가 로우 레벨로 천이하면, IS 단자에 정전류(Ic)가 흘러들어가, FB 신호의 전압 레벨(VFB)은 저하한다. 전압 레벨(VFB)의 저하에 따라, PFM 신호(S3)의 주파수(FPFM)는 저하되고, 부하(2)의 휘도가 저하한다. 시각(t2)에 전압 레벨(VFB)이 역치 전압(VTH1)보다 낮아지면, 버스트 신호(S4)가 하이 레벨이 되고, 구동 로직부(46)는, 구동 펄스(N1, N2)를 정지한다. 그 결과, 부하(2)에 대한 전력 공급이 정지하고, 부하(2)는 소등한다.
시각(t3)에 PWMIN 신호가 하이 레벨로 되돌아가면, 버스트용 전류원(60)으로부터의 정전류(Ic)가 정지하고, 피드백 전압(VFB)이 원래의 레벨을 향해서 상승하기 시작한다. 시각(t4)에 피드백 전압(VFB)이 역치 전압(VTH1)을 넘으면, 구동 펄스(N1, N2)가 다시 출력된다. 그 후, PFM 신호(S3)의 주파수(FPFM)는, 부하(2)의 휘도가 목표치에 도달할때까지 상승한다.
이상이 부하 구동 회로(4a)의 기본 동작이다.
PFM 제어를 행하는 부하 구동 회로에서는, 도 4에 도시하는 바와같이 주파수 제어만으로 램프 전류를 제로로 할 수 없다. 이 때문에, 피드백 전압(VFB)과 역치 전압(VTH1)의 비교 결과에 의거하여 버스트 신호(S4)를 생성하고, 기간(t1∼t2)에서는, PFM 제어에 의해 휘도를 저하시키고, 어느 정도 휘도가 저하한 후에, 버스트 신호(S4)를 이용하여 메인 트랜스포머(20)의 구동을 정지한다. 이에 따라, 소등 기간의 램프 전류를 제로로 할 수 있다.
도 6에 도시하는 바와같이, PFM 제어와 버스트 조광을 동시에 행하면, 램프 전류(ILAMP)가 오버슛하고, 이것이 트랜스포머의 소리울림의 원인이 되는 경우가 있다. 이 현상은 특히 부하가 EEFL인 경우에 현저하다. 이 소리울림을 저감하기 위해서, 도 5의 부하 구동 회로(4a)는, PFM 제어에 더하여, PWM 제어를 행한다.
이하, PWM 제어에 관한 구성을 설명한다. 부하 구동 회로(4a)는, 슬로프 전압 생성부(64), PWM 콤퍼레이터(66)를 더 구비한다.
슬로프 전압 생성부(64)는, 버스트 신호(S4)의 레벨 천이를 계기로 하여, 시간과 함께 완만하게 변화되는 슬로프 전압(VPWMCMP)을 생성한다. 슬로프 전압 생성부(64)는, 캐패시터(CPWMCMP)와, 캐패시터(CPWMCMP)를 충방전하는 충방전 회로(68)를 포함한다. 캐패시터(CPWMCMP)는, PWMCMP 단자의 바깥쪽에 부착된다.
충방전 회로(68)는, 버스트 신호(S4)가 하이 레벨일 때, 캐패시터(CPWMCMP)로부터 전류를 빼낸다(씽크). 반대로, 버스트 신호(S4)가 로우 레벨일 때, 캐패시터(CPWMCMP)에 전류를 공급한다(소스).
예를 들면 충방전 회로(68)는, 소스 전류원(68a), 싱크 전류원(68b)을 포함한다. 소스 전류원(68a)은, 캐패시터(CPWMCMP)에 정전류(Id)를 공급한다. 싱크 전류원(68b)은, 버스트 신호(S4)에 따라서 온 오프가 전환 가능하고, 온 상태에 있어서, 정전류(Id)보다 큰 전류(Ie)를, 캐패시터(CPWMCMP)로부터 빼낸다.
오실레이터(50a)는, 도 1의 오실레이터(50)와 전류 생성용 트랜지스터(M3), 제2 오차 증폭기(42)를 기능적으로 나타내고 있다. 즉 오실레이터(50a)는, RT 단자로부터 제어 IC(100)의 외부에 유출하는 주파수 제어 전류(ICT)에 비례한 주파수를 가지는 PFM 신호(S3)를 생성함과 더불어, 이와 동기한 램프 파형을 가지는 주기 신호(VCT)를 출력한다.
PWM 콤퍼레이터(66)는, 주기 신호(VCT)를 슬로프 전압(VPWMCMP)과 비교하여, 펄스폭 변조된 PWM 신호(S5)를 출력한다. PWM 신호(S5)와 PFM 신호(S3)는 동일한 주파수를 가지고, 또한 동기하고 있다.
구동 로직부(46)는, PWM 신호(S5)와 PFM 신호(S3)를 연산하고, 그 결과 얻어지는 신호를, 구동 펄스(N1, N2)에 번갈아 분배한다.
이상이 부하 구동 회로(4a)의 PWM 제어에 관한 설명이다. 계속해서, 그 동작을 설명한다.
도 7은, 도 5의 부하 구동 회로(4a)의 동작을 나타내는 타임 차트이다. PWMIN 신호가 하이 레벨로 천이하면, FB 신호의 전압 레벨(VFB)이 시간과 함께 상승하기 시작한다. 이와 더불어, PFM 신호(S3) 및 주기 신호(VCT)의 주파수는, 시간과 함께 저하한다.
시각(t1)에 전압(VFB)이 역치 전압(VTH1)에 도달하면, 버스트 신호(S4)가 로우 레벨로 되어 슬로프 전압(VPWMCMP)이 상승하기 시작한다. PWM 신호(S5)의 주파수는, 시간과 함께 저하하고, 또한 그 듀티비도 시간과 함께 증가하여, 이윽고 100%로 된다.
구동 로직부(46)는, PFM 신호(S3) 및 PWM 신호(S5)를 논리 연산에 의해 합성하여, 구동 펄스(N1, N2)를 생성한다. 구동 펄스(N1, N2)의 주파수(FOUT)는 시간과 함께 저하한다. 또한 이들 듀티비는 시간과 함께 증가하고, 이윽고 PFM 신호(S3)가 가지는 최대 듀티비에 도달한다.
버스트 신호(S4)가 로우 레벨로 천이하면, 구동 펄스(N1, N2)에 의한 메인 트랜스포머(20)의 구동이 개시된다. 그리고 구동 펄스(N1, N2)의 주파수의 저하에 따라, 램프 전류(ILAMP)는 증가한다. 이 때, 구동 펄스(N1, N2)의 듀티비가 완만하게 증가하기 때문에, 램프 전류(ILAMP)의 증가는, PWM 제어를 행하지 않은 경우에 비하여 완만하게 된다. 그 결과, 램프 전류(ILAMP)의 오버슛을 억제할 수 있어, 코일의 소리울림을 억제할 수 있다.
버스트 신호(S4)에서 하이 레벨로부터 로우 레벨로 천이하면, 도 7의 파형도와는 반대로, 슬로프 전압(VPWMCMP)이 시간과 함께 저하되고, 이에 따라 PWM 신호(S5)의 듀티비가 시간과 함께 저하된다. 그 결과, 램프 전류(ILAMP)를 시간과 함께 완만하게 감소시켜, 소등시킬 수 있다.
이상이, 버스트 조광 및 PWM 제어에 관한 설명이다.
(변형예)
상술한 바와 같이, PWM 제어를 행하는 경우에는, 구동 펄스(N1, N2)의 듀티비를 0%∼100%의 범위에서 제어할 수 있다. 여기서 구동 펄스(N1, N2)의 듀티비가 제로이면, 부하(2)에는 전력이 공급되지 않으므로, 버스트 신호(S4)를 이용하지 않아도, 램프 전류(ILAMP)를 제로로 할 수 있다.
이로부터, PWM 제어를 병용하는 경우에는, 소등 기간에 있어서의 PWM 신호(S5)를 0%에까지 저하시켜서, 구동 로직부(46)에 입력하는 버스트 신호(S4)를 생략해도 된다. 또한 이 경우에는, 충방전 회로(68)에 대한 제어 신호로서, 버스트 신호(S4)가 아니라, PWMIN 신호를 이용하면 된다.
마지막에, 제1, 제2의 실시의 형태에 관련된 부하 구동 회로의 특징을 구비한 제어 IC(100)에 대해서 설명한다.
도 8은, 제어 IC(100b)의 구성을 나타내는 블록도이다. 우선, 단자(핀)에 대해서 설명한다.
1.1 전원 단자(VCC)
외부로부터의 전원 전압(VCC)이 입력된다.
1.2 스탠바이 단자(STB)
제어 IC(100b)의 스탠바이 상태의 제어 신호가 입력된다. STB 신호가 하이 레벨일 때, 제어 IC(100b)는 동작 상태, 로우 레벨일 때 스탠바이 상태로 된다.
1.3 접지 단자(GND)
외부로부터의 접지 전압이 입력된다.
1.4 저항 접속 단자(RT)
이미 설명한 전류 생성용 저항(RRT)을 접속하기 위한 단자이다.
1.5 피드백 단자(FB)
이미 설명한 제1 오차 증폭기(40)의 출력 단자가 접속되는 단자이다.
1.6 전류 검출 단자(IS)
부하로부터의 검출 신호 중, 부하 전류(램프 전류)를 나타내는 IS 신호가 피드백되는 단자이다.
1.7 전압 검출 단자(VS)
부하로부터의 검출 신호 중, 구동 전압을 나타내는 검출 신호(VS 신호라고도 한다)가 피드백되는 단자이다.
1.8 슬로프 전압용 단자(PWMCMP)
슬로프 전압 생성용의 캐패시터(CPWMCMP)를 접속하기 위한 단자이다.
1.9 타이머용 단자(CP)
타이머(CP 타이머)용의 캐패시터(CCP)를 접속하기 위한 단자이다.
1.10 버스트 조광 제어 단자(PWMIN)
상술한 PWMIN 신호가 입력되는 단자이다.
1.11 셧다운 단자(SDON)
셧다운용 타이머의 캐패시터(CSDON)를 접속하기 위한 단자이다.
1.12 소프트 스타트 단자(SS)
소프트 스타트용 캐패시터(CSS)를 접속하기 위한 단자이다.
1.13 페일 단자(FAIL)
제어 IC가 검출한 페일 상태를 외부에 통지하기 위한 단자이다.
1.14 과전압 검출 단자(COMPSD)
과전압 보호의 대상이 되는 전압을 입력하기 위한 단자이다. 이 단자에 입력된 전압이, 소정의 역치 전압(VTH2)을 넘으면, CP 타이머가 측정하는 시간 경과후에, 회로 보호가 걸린다.
1.15 과전압 검출 단자(COMP)
과전압 보호의 대상이 되는 전압을 입력하기 위한 단자이다. 이 단자에 입력된 전압이, 소정의 역치 전압(VTH3)을 넘으면, 즉시 회로 보호가 걸린다.
1.16 파워 접지 단자(PGND)
출력단의 회로 블록에 공급되는 접지 전압이 입력되는 단자이다.
1.17 출력 단자(N1)
구동 펄스(N1)를 출력하기 위한 단자이다.
1.18 출력 단자(N2)
구동 펄스(N2)를 출력하기 위한 단자이다.
이상이, 입출력 핀에 관한 설명이다. 계속하여 제어 IC(100b)의 내부의 구성을 설명한다.
기준 전압원(70)은, STB 신호가 하이 레벨이 되면, 기준 전압(VREF)을 생성한다. 기준 전압(VREF)이 상승하면, 기준 전압원(70)은 스탠바이·저전압 록아웃(STB―UVLO) 해제 신호(SR)를 어서트한다.
로직 블록(71)은, 구동 로직부(46)와, OR 게이트(46a)를 포함한다. OR 게이트(46a)는, 전류 이상 상태에 있어서 어서트되는 ISL 신호, 전압 이상 상태에 있어서 어서트되는 VSL 신호, 과전압 상태로 어서트되는 COMP 신호 중의 적어도 하나가 어서트되면, 보호 검출 신호(ST)를 어서트한다.
오실레이터 블록(72)은, 이미 설명한 오실레이터(50) 및 PWM 콤퍼레이터(66)를 포함한다.
드라이버 블록(73)은, 이미 설명한 출력 버퍼(BUF1), 출력 버퍼(BUF2)를 포함한다.
조광 블록(74)은, PWMIN 신호를 소정의 역치 전압과 비교하는 콤퍼레이터(CLKCOMP)를 포함한다. 콤퍼레이터(CLKCOMP)의 출력 신호는, 버스트 신호(SB)로서 출력된다. 이 버스트 신호(SB)는, PWMIN 신호와 같은 의미를 가진다.
에러 앰프 블록(76)은, 이미 설명한 제1 오차 증폭기(40), 버스트용 전류원(60), 버스트용 콤퍼레이터(62), 충방전 회로(68)를 포함한다. 그 외, 에러 앰프 블록(76)은 이하의 회로를 포함한다.
제3 오차 증폭기(VS＿EAMP)(78)는, 부하(2)의 전기적 상태를 나타내는 검출 신호(VS)와 소정의 제1 기준 전압(VREF)의 오차에 따른 피드백 신호(FB)(FB 신호라고도 한다)를 생성한다. VS 단자와 FB 단자의 사이에는, 캐패시터(CVS＿FB)가 바깥쪽에 부착된다. 제3 오차 증폭기(78)의 출력 단자와 제1 오차 증폭기(40)의 출력 단자는 공통으로 접속되어 있고, 각각의 출력 전압 중, 낮은 쪽이 우선되어 FB 단자에 나타난다.
이 구성에 의해 제어 IC(100)는, 기동 직후에 있어서는 부하(2)의 전압이 목표치에 근접하도록 피드백 제어를 행하고, 그 후, 부하 전류가 목표치에 근접하도록 피드백 제어를 행한다.
IS 콤퍼레이터(80)는, IS 신호를 소정의 역치 전압(VTH4)과 비교하여, 전류 이상 상태를 검출한다. ISL 신호는, 전류 이상 상태에 있어서 어서트된다.
VS 콤퍼레이터(82)는, VS 신호를 소정의 역치 전압(VTH5)과 비교하여, 전압 이상 상태를 검출한다. VSH 신호는, 전압 이상 상태(예를 들면 램프의 오픈 고장 상태)에 있어서 어서트된다.
버스트용 전류원(60)에는, 보호 검출 신호(ST)가 입력된다. 후술하지만, 보호 검출 신호(ST)는, 보호해야 할 기간에 있어서 하이 레벨을 취하는 신호이다. 인버터(84)는 버스트 신호(SB)를 반전한다. OR 게이트(86)는, 반전된 버스트 신호(SB#)(#은 논리 반전을 나타낸다)와, 보호 검출 신호(ST)의 논리합을 생성한다. IS 단자에는, 다이오드(D11)를 통하여 전류원(90)이 접속된다. 스위치(88)는, OR 게이트(86)의 출력이 하이 레벨일 때 온, 로우 레벨일 때 오프한다. 스위치(88)가 온하면, 전류원(90)이 생성하는 전류가 스위치(88)에 끌려들어가므로, IS 단자의 전압(VIS)은 상승하지 않는다. 스위치(88)가 오프하면, 전류원(90)이 생성하는 전류가 IS 단자에 공급되고, 그 전압(VIS)이 시간과 함께 상승한다. 이에 따라, 상술한 버스트 조광이 행해진다.
소프트 스타트 블록(92)은, 소프트 스타트 전압(VSS)을 발생하는 소프트 스타트 회로(94)와, 타이머 회로(96)를 포함한다. 소프트 스타트 회로(94)는, 해제 신호(SR)의 어서트를 계기로 하여, SS 단자의 바깥쪽에 부착되는 캐패시터를 충전함으로써, 시간과 함께 상승하는 소프트 스타트 전압(VSS)을 생성한다. 콤퍼레이터(95)는, 소프트 스타트 전압(VSS)이 역치 전압(VTH6)까지 상승하면, 소프트 스타트의 완료를 나타내는 SS＿END 신호를 어서트한다.
소프트 스타트 전압(VSS)은, 제1 오차 증폭기(40) 및 제3 오차 증폭기(78)에 공급된다. 제1 오차 증폭기(40)는, 기준 전압(VREF)과 소프트 스타트 전압(VSS)의 낮은 쪽과, IS 신호의 전압(VIS)의 오차를 증폭한다. 제3 오차 증폭기(78)는, 기준 전압(VREF)과 소프트 스타트 전압(VSS)의 낮은 쪽과, VS 신호의 전압(VVS)의 오차를 증폭한다. 이에 따라, 기동시에 부하에 공급되는 전압 및 전류가, 소프트 스타트 전압(VSS)에 추종하여 완만하게 상승한다.
타이머 회로(96)는, 해제 신호(SR)가 어서트되고 나서, 소정 시간 경과후에 어서트되는 신호(S6)를 출력한다.
콤퍼레이터 블록(98)은, 과전압 상태의 검출과, 페일 신호의 출력을 행한다. 콤퍼레이터(102)는, COMMPSD 단자의 전압을 역치 전압(VTH8)과 비교한다. 카운터(104)는, 과전압 상태가 소정 시간 지속하면, COMPSD 신호를 어서트한다. 콤퍼레이터(106)는, COMP 단자의 전압을 역치 전압(VTH9)과 비교하여, 과전압 상태가 검출되면 COMP 신호를 어서트한다.
출력 트랜지스터(108)의 드레인은 FAIL 단자에 접속되고, 그 게이트에는 래치 신호(SL)가 입력된다. 래치 신호(SL)는, 제어 IC(100)가 이상을 검출하면 어서트(하이 레벨)된다. FAIL 단자는, 제어 IC(100)의 정상 상태에 있어서 하이 임피던스로 되고, 이상 상태에 있어서 로우 레벨로 된다.
타이머 블록(110)은, 보호 검출 신호(ST)가 이상 상태(하이 레벨)를 나타낼 때 시간 측정을 행한다. 이상 상태가, 타이머 블록(110)에 설정되는 시간 이상 지속하면, 플립 플롭(112)이 세트된다. OR 게이트(114)는, COMPSD 신호와 플립 플롯(112)의 출력(Q)의 논리합인 래치 신호(SL)를 생성한다. 해제 신호(SR)가 어서트되면 플립 플롭(112)은 리셋된다.
OR 게이트(116)는 보호 검출 신호(ST)를, SS＿END 신호를 이용하여 마스크한다. 그에 따라, 소프트 스타트 완료전에 있어서의 이상 오검출이 방지된다. 또한 OR 게이트(116)에 래치 신호(SL)를 입력함으로써, 일단, 래치 신호(SL)가 어서트된 후에, 반복 타이머 블록(110)이 동작하는 것을 방지할 수 있다.
이상이 제어 IC(100b)의 구성이다. 계속해서, 그 주변 회로에 대해서 설명한다.
도 9는, 도 8의 제어 IC(100b)의 주변 회로도이다. 도 9는, 부하(2)가 형광 램프인 경우를 나타낸다.
출력 회로(30)는, 전압 검출부(200, 202), 전류 검출부(204, 206)를 포함한다. 전압 검출부(200, 202)는 각각, 부하(2)의 일단(P1, P2)에 발생하는 전압을 분압하고, 정류함으로써, VS 신호를 생성한다. 전류 검출부(204, 206)는, 부하(2)에 흐르는 전류를, 검출 저항(Rs1, Rs2)에 의해 전압으로 변환하고, 이를 정류하여 IS 신호를 생성한다. 또한, 검출 저항(Rs1, Rs2)에 발생하는 전압은, 필터(208)를 통하여 COMPSD 단자에 입력된다. 이에 따라, 제어 IC(100b)는, 램프 전류의 이상을 검출할 수 있다.
이 구성에 의하면, 형광 램프를 적절하게 구동할 수 있다. 또한 도 9에서는, 단자(P1, P2)의 사이에, 부하(2)를 설치하는 경우를 나타내는데, 단자(P1, P2) 각각에, 부하(2)를 접속해도 된다.
도 10은, 제어 IC(100c)의 주변 회로도이다. 도 10은, 부하(2)가 LED인 경우를 나타낸다. 도 10의 제어 IC(100c)는, PWMCMP 단자를 대신하거나, 혹은 이에 더하여, PWMCOMP 단자를 구비한다. PWMCOMP 단자는, 도 8의 PWM 콤퍼레이터(66)가 생성하는 펄스폭 변조된 PWM 신호(S5)를 출력하기 위해서 설치된다.
출력 회로(30)는, 직류 변환용의 출력 회로(30a)와, 전류 드라이버(30b)를 포함한다. 출력 회로(30a)는, 정류용 다이오드(D1, D2)와, 출력 캐패시터(Co), 평활 회로(31)를 포함한다.
전류 드라이버(30b)는, 부하(2)의 경로 상에 설치된 PWM 트랜지스터(210) 및 검출 전류(Rs)를 포함한다. 검출 저항(Rs)에는, LED 전류에 비례한 전압 강하가 발생한다. 이 전압 강하가, 검출 신호(IS)로서 피드백된다. 또한, PWM 트랜지스터(210)의 게이트는, 달링턴 접속된 트랜지스터(Q1, Q2)를 통하여, PWMCOMP 단자와 접속된다. 이 구성에 의하면, LED를 적절하게 구동시킬 수 있다.
도 8의 제어 IC(100b)에 있어서, 혹은 다른 IC에 있어서, 단자 내압의 향상이 사용자에게 요구되는 경우가 있다. 이 경우에, 고내압이 요구되는 단자에 접속되는, 트랜지스터, 저항을 비롯한 회로 소자의 내압을 높이면, 회로 면적이 증대한다. 또한, 내압을 높임으로써, 원래의 내압의 소자와 비교해, 특성이 다른 경우가 있기 때문에, 설계의 재검증이 필요해진다.
여기에서, 어느 단자에 고내압이 요구되는 경우, 그 단자에 접속되는 내부 회로는 변경하지 않고 내압을 높일 수 있으면 편리하다. 도 11은, 보호 회로(200)의 구성을 나타내는 회로도이다. 고내압이 요구되는 I/O 단자(P3)는, 예를 들면 RT 단자, PWMCMP 단자, FB 단자, SS 단자, SDON 단자, CP 단자 등이 예시되는데, 특별히 한정되지 않는다.
보호 회로(200)는, 보호 대상의 I/O 단자(P3)와 내부 회로(202)의 사이에 설치된다. 도 11에는, 푸시풀(push-pull)의 출력단을 가지는 내부 회로(200)가 나타나는데, 내부 회로의 구성은 이에 한정되지 않는다.
보호 회로(200)는, I/O 단자(P3)와 내부 회로(202)의 출력 단자(P4)의 사이에 설치된 스위치(SW1)와, 스위치(SW1)와 병렬로 설치된 저항(R1)과, 내부 회로(202)의 출력 단자(P4)와 접지 단자의 사이에, 캐소드가 출력 단자(P4)측이 되는 방향으로 설치된 제너 다이오드(D3)를 구비한다.
스위치(SW1)는, I/O 단자(P3)의 전압이 어느 역치보다 낮을 때에 온, 높을 때에 오프하도록 구성된다. 예를 들면 스위치(SW1)는, 게이트에 고정 전압(전원 전압(VDD))이 인가되고, 백 게이트가 접지된 N채널(MOSFET)이다. 이 스위치(SW1)는, 어느 정도 내압이 높은 소자를 이용할 필요가 있다.
제너 다이오드(D3)의 제너 전압(VZ)은 5.5V 정도, 저항(R1)의 저항치는 100kΩ 정도가 바람직하다.
이상이 보호 회로(200)의 구성이다. I/O 단자(P3)의 전위가 낮은 상태에 있어서는, 스위치(SW1)가 온되므로, I/O 단자(P3)와 출력 단자(P4)의 사이는 낮은 임피던스로 접속되고, 보호 회로(200)의 영향은 무시할 수 있다. I/O 단자(P3)의 전위가 역치보다 높아지면, 스위치(SW1)가 오프하고, 출력 임피던스가 높아진다. 그리고, 제너 다이오드(D3)에 의해 출력 단자(P4)의 전위가 클램프됨과 더불어, I/O 단자(P3)의 전위도, 제너 다이오드(D3) 및 저항(R1)에 의해 클램프된다.
이와 같이, 도 11의 보호 회로(200)를 이용하면, 내부 회로(200)를 구성하는 소자의 내압을 변경하지 않고, 요구 내압을 만족시킬 수 있다. 또한 이에 따라 회로 면적의 증가도 매우 미소한 이점이 있다.
도 12는, 도 10의 변형예를 나타내는 회로도이다. 부하(2)는, 출력 회로(30a)의 한쪽의 출력 단자와, 다른쪽의 출력 단자의 사이에 설치된다. 정류용 다이오드(D2)는, 도 10과 반대 방향에 설치된다. 이 변형예에 의해서도, LED를 적절하게 구동할 수 있다.
도 13은, 도 10의 변형예를 나타내는 회로도이다. 도 13에서는, 2개의 부하(2)가 구동된다. 출력 회로(30a)는, 캐패시터(Co1∼Co3), 다이오드(D1∼D4)를 포함한다. 2개의 부하(2) 각각의 애노드는, 출력 회로(30a)의 2개의 출력 단자의 각각과 접속된다. 2개의 부하(2)의 캐소드는, 전류 드라이버(30b)의 PWM 트랜지스터(210)의 드레인에 공통으로 접속된다.
이 변형예에 의하면, 복수의 LED를 동시에 구동시킬 수 있다.
실시의 형태는 예시이며, 이들 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능한 것, 또한 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에게 이해되는 바이다.
메인 트랜스포머 구동부(10)의 토폴로지는 도 1의 토폴로지에 한정되지 않는다. 예를 들면 펄스 트랜스포머(18)를 이용하지 않고, 브릿지 회로를 직접 구동해도 된다. 혹은, 하프 브릿지 회로(12)를 대신하여, 풀 브릿지 회로를 이용해도 된다.
본 실시의 형태에 있어서, 로직 회로의 하이 레벨, 로우 레벨의 논리치의 설정은 일예이며, 인버터 등에 의해 적절히 반전시킴으로써 자유롭게 변경하는 것이 가능하다.
실시의 형태에 의거하여 본 발명을 설명했는데, 실시의 형태는, 본 발명의 원리, 응용을 나타내는데 불구한 것은 말할 것도 없고, 실시의 형태에는, 청구의 범위에 규정된 본 발명의 사상을 일탈하지 않는 범위에 있어서, 많은 변형예나 배치의 변경이 인정되는 것은 말할 것도 없다.
1 : 전자 기기 2 : 부하
4 : 부하 구동 회로 10 : 메인 트랜스포머 구동부
12 : 하프 브릿지 회로 14 : 하이사이드 드라이버
16 : 로우사이드 드라이버 18 : 펄스 트랜스포머
18a : 제1 펄스 트랜스포머 18b : 제2 펄스 트랜스포머
C1 : 제1 캐패시터 C2 : 제2 캐패시터
M1 : 하이사이드 트랜지스터 M2 : 로우사이드 트랜지스터
20 : 메인 트랜스포머 30 : 출력 회로
32 : 피드백 라인 100 : 제어 IC
40 : 제1 오차 증폭기 42 : 제2 오차 증폭기
44 : 펄스 트랜스포머 구동부 46 : 구동 로직부
50 : 오실레이터 52 : 콤퍼레이터
54 : 최대 듀티 설정부 56 : 플립 플롭
M3 : 전류 생성용 트랜지스터 60 : 버스트용 전류원
62 : 버스트용 콤퍼레이터 64 : 슬로프 전압 생성부
66 : PWM 콤퍼레이터 68 : 충방전 회로
BUF1, BUF2 : 출력 버퍼 S1 : 세트 신호
S2 : 리셋 신호 S3 : PFM 신호
S4 : 버스트 신호 S5 : PWM 신호
70 : 기준 전압원 71 : 로직 블록
72 : 오실레이터 블록 73 : 드라이버 블록
74 : 조광 블록 76 : 에러 앰프 블록
78 : 제3 오차 증폭기 80 : IS 콤퍼레이터
82 : VS 콤퍼레이터 84 : 인버터
86 : OR 게이트 88 : 스위치
90 : 전류원 D1 : 다이오드
92 : 소프트 스타트 블록 94 : 소프트 스타트 회로
96 : 타이머 회로 98 : 콤퍼레이터 블록
102 : 콤퍼레이터 104 : 카운터
106 : 콤퍼레이터 108 : 출력 트랜지스터
110 : 타이머 블록 112 : 플립플롭
114, 116 : OR 게이트

Claims (26)

  1. 입력 전압을 구동 신호로 변환하여, 부하에 공급하는 부하 구동 회로로서,
    그 2차 권선측에 상기 부하가 접속되는 메인 트랜스포머와,
    상기 부하의 전기적 상태를 나타내는 검출 신호와 소정의 제1 기준 전압의 오차에 따른 피드백 신호를 생성하는 제1 오차 증폭기와,
    전류 생성용 트랜지스터와,
    상기 전류 생성용 트랜지스터와 고정 전압 단자의 사이에 설치된 전류 생성용 저항과,
    그 제1 입력 단자에 상기 전류 생성용 트랜지스터와 상기 전류 생성용 저항의 접속점의 전위가 입력되고, 그 제2 입력 단자에 소정의 제2 기준 전압이 입력되고, 그 출력 단자가 상기 전류 생성용 트랜지스터의 제어 단자에 접속된 제2 오차 증폭기와,
    상기 전류 생성용 트랜지스터와 상기 전류 생성용 저항의 접속점과, 상기 제1 오차 증폭기의 출력 단자의 사이에 설치된 조절용 저항과,
    상기 전류 생성용 트랜지스터에 흐르는 주파수 제어 전류에 따른 충전 전류에 의해 캐패시터를 충전하는 상태와, 상기 캐패시터를 방전하는 상태를 반복하고, 충방전의 천이와 동기한 에지를 가지는 펄스 주파수 변조 신호를 출력하는 오실레이터와,
    상기 펄스 주파수 변조 신호에 의거하여 상기 메인 트랜스포머의 1차 권선을 구동하는 메인 트랜스포머 구동부를 구비하는 것을 특징으로 하는 부하 구동 회로.
  2. 청구항 1에 있어서,
    상기 오실레이터는,
    일단의 전위가 고정된 캐패시터와,
    상기 전류 생성용 트랜지스터에 흐르는 주파수 제어 전류에 비례한 충전 전류를 상기 캐패시터에 공급하는 충전 회로와,
    상기 캐패시터와 고정 전압 단자의 사이에 설치된 방전용 트랜지스터와,
    상기 캐패시터의 타단에 발생하는 전압이 소정의 역치 전압에 도달하면, 세트 신호를 어서트하는 피크 검출 콤퍼레이터와,
    상기 세트 신호가 어서트되고 나서, 어느 정도의 지연 시간의 경과후에, 리셋 신호를 어서트하는 최대 듀티비 설정 회로와,
    상기 세트 신호와 상기 리셋 신호가 어서트될때마다 레벨이 천이하는 출력 신호를 생성하고, 상기 방전용 트랜지스터의 제어 단자에 출력하는 플립플롭을 포함하는 것을 특징으로 하는 부하 구동 회로.
  3. 청구항 2에 있어서,
    상기 최대 듀티비 설정 회로는, 지연 시간을 상기 주파수 제어 전류에 반비례하도록 조절하는 것을 특징으로 하는 부하 구동 회로.
  4. 청구항 3에 있어서,
    상기 최대 듀티비 설정 회로는, 상기 지연 시간에 하한치를 설정하는 것을 특징으로 하는 부하 구동 회로.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 메인 트랜스포머 구동부는,
    상기 메인 트랜스포머의 1차 권선과 접속되는 하프 브릿지 회로와,
    상기 하프 브릿지 회로의 하이사이드 트랜지스터를 구동하는 하이사이드 드라이버와,
    상기 하프 브릿지 회로의 로우사이드 트랜지스터를 구동하는 로우사이드 드라이버와,
    그 2차 권선이, 상기 하이사이드 드라이버 및 상기 로우사이드 드라이버와 접속되는 펄스 트랜스포머와,
    상기 펄스 트랜스포머의 1차 권선에, 상기 펄스 주파수 변조 신호에 따른 구동 펄스를 인가하는 펄스 트랜스포머 구동부를 포함하는 것을 특징으로 하는 부하 구동 회로.
  6. 청구항 5에 있어서,
    상기 펄스 트랜스포머의 2차 권선, 상기 하이사이드 드라이버, 상기 로우사이드 드라이버, 상기 하프 브릿지 회로 및 상기 메인 트랜스포머의 1차 권선은, 1차 영역에 배치되고,
    그 외의 구성 요소는, 상기 1차 영역과 절연된 2차 영역에 배치되는 것을 특징으로 하는 부하 구동 회로.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 부하는 형광 램프이며,
    상기 부하 구동 회로는, 상기 메인 트랜스포머의 2차 권선에 발생하는 구동 신호에 의해, 상기 부하를 구동하는 것을 특징으로 하는 부하 구동 회로.
  8. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 부하는 발광 다이오드이며,
    상기 메인 트랜스포머의 2차 권선은, 각각의 일단이 접지되고, 극성이 반대가 되도록 설치된 제1 코일과 제2 코일을 포함하고,
    상기 부하 구동 회로는,
    일단이 접지된 출력 캐패시터와,
    상기 제1 코일의 타단과 상기 출력 캐패시터의 타단의 사이에 설치된 제1 다이오드와,
    상기 제2 코일의 타단과 상기 출력 캐패시터의 타단의 사이에 설치된 제2 다이오드를 더 구비하고, 상기 출력 캐패시터에 의해 평활화된 구동 신호에 의해, 상기 발광 다이오드를 구동하는 것을 특징으로 하는 부하 구동 회로.
  9. 발광 디바이스와,
    상기 발광 디바이스를 구동하는 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 부하 구동 회로를 구비하는 것을 특징으로 하는 발광 장치.
  10. 청구항 9에 있어서,
    상기 발광 디바이스는, 형광 램프인 것을 특징으로 하는 발광 장치.
  11. 청구항 9에 있어서,
    상기 발광 디바이스는, 발광 다이오드인 것을 특징으로 하는 발광 장치.
  12. 액정 패널과,
    상기 액정 패널의 배면에 백 라이트로서 배치되는 청구항 9에 기재된 발광 장치를 구비하는 것을 특징으로 하는 디스플레이 장치.
  13. 입력 전압을 구동 신호로 변환하여, 부하에 공급하는 부하 구동 회로로서,
    그 2차 권선측에 상기 부하가 접속되는 메인 트랜스포머와,
    상기 부하의 전기적 상태를 나타내는 검출 신호와 소정의 제1 기준 전압의 오차에 따른 피드백 신호를 생성하는 제1 오차 증폭기와,
    상기 피드백 신호에 따른 주파수를 가지는 펄스 주파수 변조 신호를 생성하는 오실레이터와,
    소등 기간과 점등 기간을 지시하는 펄스 변조된 버스트 조광 제어 신호를 받아, 상기 버스트 조광 제어 신호가 상기 소등 기간을 나타낼 때, 상기 검출 신호가 입력되는 단자에 정전류를 공급하고, 상기 피드백 신호의 레벨이, 상기 오실레이터의 주파수가 높아지도록 변화시키는 버스트용 전류원과,
    상기 피드백 신호를 소정의 역치 전압과 비교하여, 비교 결과에 따른 버스트 신호를 생성하는 버스트용 콤퍼레이터와,
    상기 버스트 신호를 받아, 상기 버스트 신호가 제1 레벨일 때, 상기 펄스 주파수 변조 신호에 의거하여 상기 메인 트랜스포머의 1차 권선을 구동하고, 상기 버스트 신호가 제2 레벨일 때, 상기 메인 트랜스포머의 1차 권선의 구동을 정지하는 메인 트랜스포머 구동부를 구비하는 것을 특징으로 하는 부하 구동 회로.
  14. 청구항 13에 있어서,
    상기 메인 트랜스포머 구동부는,
    소등 기간으로부터 점등 기간으로 천이할 때, 상기 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 증가시키는 것을 특징으로 하는 부하 구동 회로.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 메인 트랜스포머 구동부는,
    점등 기간으로부터 소등 기간으로 천이할 때, 상기 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 저하시키는 것을 특징으로 하는 부하 구동 회로.
  16. 청구항 14에 있어서,
    상기 오실레이터는, 상기 펄스 주파수 변조 신호에 더하여, 그와 동기한 램프 파형을 가지는 주기 신호를 출력하도록 구성되고,
    상기 부하 구동 회로는,
    상기 버스트 신호를 받아, 상기 버스트 신호의 레벨 천이를 계기로 하여 시간과 함께 전압 레벨이 변화되는 슬로프 전압을 생성하는 슬로프 전압 생성부와,
    상기 슬로프 전압을 상기 주기 신호와 비교하여, 시간과 함께 듀티비가 변화되는 펄스폭 변조 신호를 생성하는 펄스폭 변조 콤퍼레이터를 더 구비하고,
    상기 메인 트랜스포머 구동부는, 상기 펄스폭 변조 신호에 의거하여 상기 구동 펄스의 듀티비를 변화시키는 것을 특징으로 하는 부하 구동 회로.
  17. 청구항 16에 있어서,
    상기 슬로프 전압 생성부는,
    일단의 전위가 고정된 캐패시터와,
    상기 버스트 신호의 레벨 천이를 계기로 하여, 상기 캐패시터를 충전하는 상태와 방전하는 상태가 번갈아 전환되는 충방전 회로를 포함하고,
    상기 캐패시터에 발생하는 전압을 상기 슬로프 전압으로서 출력하는 것을 특징으로 하는 부하 구동 회로.
  18. 청구항 13에 있어서,
    상기 메인 트랜스포머 구동부는,
    소등 기간으로부터 점등 기간으로 천이할 때, 상기 메인 트랜스포머의 1차 권선에 공급하는 구동 펄스의 듀티비를 시간과 함께 증가시키고, 점등 기간으로부터 소등 기간으로 천이할 때, 상기 구동 펄스의 듀티비를 시간과 함께 저하시키는 것을 특징으로 하는 부하 구동 회로.
  19. 청구항 13 또는 청구항 14에 있어서,
    상기 부하는 형광 램프이며,
    상기 부하 구동 회로는, 상기 메인 트랜스포머의 2차 권선에 발생하는 구동 신호에 의해, 상기 부하를 구동하는 것을 특징으로 하는 부하 구동 회로.
  20. 청구항 13 또는 청구항 14에 있어서,
    상기 부하는 발광 다이오드이며,
    상기 메인 트랜스포머의 2차 권선은, 각각의 일단이 접지되고, 극성이 반대가 되도록 설치된 제1 코일과 제2 코일을 포함하고,
    상기 부하 구동 회로는,
    일단이 접지된 출력 캐패시터와,
    상기 제1 코일의 타단과 상기 출력 캐패시터의 타단의 사이에 설치된 제1 다이오드와,
    상기 제2 코일의 타단과 상기 출력 캐패시터의 타단의 사이에 설치된 제2 다이오드를 더 구비하고, 상기 출력 캐패시터에 의해 평활화된 구동 신호에 의해, 상기 발광 다이오드를 구동하는 것을 특징으로 하는 부하 구동 회로.
  21. 발광 디바이스와,
    상기 발광 디바이스를 구동하는 청구항 13 또는 청구항 14에 기재된 부하 구동 회로를 구비하는 것을 특징으로 하는 발광 장치.
  22. 청구항 21에 있어서,
    상기 발광 디바이스는, 형광 램프인 것을 특징으로 하는 발광 장치.
  23. 청구항 21에 있어서,
    상기 발광 디바이스는, 발광 다이오드인 것을 특징으로 하는 발광 장치.
  24. 액정 패널과,
    상기 액정 패널의 배면에 백 라이트로서 배치되는 청구항 21에 기재된 발광 장치를 구비하는 것을 특징으로 하는 디스플레이 장치.
  25. 삭제
  26. 삭제
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