CN113904309B - 能抑制浪涌电流和过冲电压的软启动电路 - Google Patents

能抑制浪涌电流和过冲电压的软启动电路 Download PDF

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Abstract

本发明涉及一种能抑制浪涌电流和过冲电压的软启动电路。其DAC网络根据分频器调控后当前的分频脉冲信号，通过DAC网络输出的基准电压VREF台阶式缓慢上升；根据预设软启动时间内调控后的N个分频脉冲信号，使得End信号产生模块产生的软启动结束状态信号End处于有效状态时，所述DAC网络输出的基准电压VREF与预设基准电压VREF_SS相一致，从而有效抑制浪涌电流和过冲电压；整个电路结构简单，成本低，能方便实现片上集成；当调整基准脉冲信号Vpulse的周期以及分频器内D触发器的数量N时，可实现软启动时间的调整，调整方便，适用范围广，安全可靠。

Description

能抑制浪涌电流和过冲电压的软启动电路
技术领域
本发明涉及一种软启动电路，尤其是一种能抑制浪涌电流和过冲电压的软启动电路。
背景技术
集成电路在使用过程中，大多数的损坏是由于外部发生故障导致的。由于引起集成电路永久性的因素具有不确定性，所以，工程师更要进一步提高芯片内部的自我保护能力。对于LDO(Low dropout regulator)，目前大多数均没有可以限制供电设备浪涌电流和过冲电压的“软启动”功能。
LDO的负载电阻和调节器输出电容的大小，会影响LDO起动响应。如果电容器启动时产生较大的电容或较小的电阻负载，浪涌电流就会很大，有时会接近调节器的电流限值；浪涌电流的存在会影响LDO的性能，浪涌电流过大时甚至会导致芯片烧毁，造成应用系统瘫痪，因此，需要设计软启动电路来规避这一问题。
目前，常见的软启动电路主要分为片外和片上两种。现有的片外软启动电路需要用到电容和电阻，通过电容充电时的电压指数上升特性来控制电压上升过程，其中电容值较大，所占的版图面积也较大，难以实现全片上集成，限制了电子产品的小型化。
对片上软启动电路，一般需要加入微控制器来，以能对启动过程进行纯数字控制，但片上软启动电路可以集成到片内；其弊端在于微控制器需要在电源电路部分上电前就开始正常工作，电路结构过于复杂，成本大幅度提高。除此，还可以通过斜坡产生电路来控制误差放大器的基准电压缓慢上升，但由于斜坡产生电路需要误差放大器，芯片面积、功耗、结构复杂性等都有所提高，不利于芯片成本的降低，且斜坡的斜率误差、峰值抖动等性能指标与软启动时间有着密不可分的关系。
由此可见，为了确保LDO系统以及其他集成电路工作在一个安全的环境，解决浪涌电流和过冲电压问题的同时，还要进一步降低芯片成本和功耗，因此，市场急需一种无需外接电容，芯片面积小、利于全片上集成、软启动时间可调、结构简易的软启动电路。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种能抑制浪涌电流和过冲电压的软启动电路，其能方便实现片上集成，软启动时间可调，有效抑制浪涌电流和过冲电压，成本低，适用范围广，安全可靠。
按照本发明提供的技术方案，所述能抑制浪涌电流和过冲电压的软启动电路，包括分频器、End信号产生模块以及DAC网络；
分频器，接收基准脉冲信号Vpulse，并根据所接收的基准脉冲信号Vpulse在预设软启动时间内调控所输出N个分频脉冲信号的状态，所述分频器调控后的N个分频脉冲信号能实时加载到End信号产生模块以及DAC网络；
End信号产生模块，同时接收基准脉冲信号Vpulse以及分频器的N个分频脉冲信号，以根据基准脉冲信号Vpulse以及N个分频脉冲信号能输出一表征软启动结束状态的软启动结束状态信号End；End信号产生模块输出的软启动结束状态信号End同时加载到分频器以及DAC网络，软启动结束状态信号End处于有效状态时，分频器能锁定当前输出N个分频脉冲信号的状态；
DAC网络，同时接收基准脉冲信号Vpulse、N个分频脉冲信号以及软启动结束状态信号End，分频器在基准脉冲信号Vpulse下分频时，根据当前的分频脉冲信号，DAC网络输出的基准电压VREF台阶式缓慢上升；在预设软启动时间内调控后的N个分频脉冲信号，使得End信号产生模块产生的软启动结束状态信号End处于有效状态时，所述DAC网络输出的基准电压VREF与预设基准电压VREF_SS相一致。
所述分频器以及DAC网络还接收Reset信号，当Reset信号处于有效状态时，则复位分频器调控输出的N个分频脉冲信号，且复位DAC网络所输出的基准电压VREF。
所述分频器包括分频状态控制电路以及N个依次串接的D触发器，其中，任一D触发器，D触发器的D端与所述D触发器的QN端连接，N个D触发器依次串接时，一D触发器的Q端与后方紧邻D触发器的CLK端连接，以实现当前D触发器与后方紧邻D触发器的串接；
分频状态控制电路能同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，分频状态控制电路与N个依次串接的D触发器中第一个D触发器的CLK端、以及N个D触发器相对应的置位端NS适配连接；N个D触发器的Q端均与End信号产生模块连接，且N个D触发器的Q端以及所述D触发器的QN端同时与DAC网络适配连接；
通过N个D触发器的Q端得到N个分频脉冲信号，分频状态控制电路根据基准脉冲信号Vpulse能逐个调控N个D触发器Q端输出分频脉冲信号的状态，当软启动结束状态信号End处于有效状态时，通过分频状态控制电路锁定N个D触发器Q端输出的分频脉冲信号。
所述分频状态控制电路包括或非门U1，所述或非门U1的输入端同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，或非门U1的输出端与第一个D触发器的CLK端以及反相器U2的输入端连接；
当Reset信号为高电平有效时，反相器U2的输出端接或非门U3的一输入端，或非门U3的另一输入端接收Reset信号，或非门U3的输出端与RS触发器的一复位端连接，RS触发器的置位端接收Reset信号，RS触发器的QN端与DAC网络适配连接，同时，与分频器内N个D触发器的置位端NS对应连接。
所述DAC网络采用电阻型DAC网络；
当DAC网络采用电阻型DAC网络时，DAC网络包括电阻网络部以及与所述电阻网络部适配连接的输出控制部，RS触发器的QN端与输出控制部以及电阻网络部连接，Reset信号处于有效状态时，RS触发器QN端能复位经输出控制部输出的基准电压VREF；
所述电阻网络部包括N+2路电阻传输支路，其中，每路电阻传输支路包括一传输门以及与所述传输门输出端连接的支路内电阻，电阻传输支路内传输门的输入端作为所在电阻传输支路的第一端，支路内电阻的一端所在电阻传输支路内传输门的输出端连接，支路内电阻的另一端作为所在电阻传输支路的第二端；
所有电阻传输支路的第一端均直接与预设基准电压VREF_SS连接，第一电阻传输支路的第二端与第二电阻传输支路的第二端直接连接；第二电阻传输支路的第二端与第三电阻传输支路的第二端间、以及其余N-1电阻传输支路的第二端均通过一支路间电阻连接；
第一电阻传输支路内传输门的控制端与RS触发器的QN端连接，第一电阻传输支路内传输门的控制反端与RS触发器的Q端连接，第二电阻传输支路内传输门的控制端与反相器U2的输出端连接，第二电阻传输支路内传输门的控制反端与或非门U1的输出端连接；
第三电阻传输支路内传输门的控制端至第N+2电阻传输支路内传输门的控制端分别与分频器内N个D触发器的Q端一一对应连接，第三电阻传输支路内传输门的控制反端至第N+2电阻传输支路内传输门的控制反端分别与分频器内N个D触发器的QN端一一对应连接；
N+2路电阻传输支路内的传输门均导通时，通过所述N+2路电阻传输支路与输出控制部能输出与预设基准电压VREF_SS相一致的基准电压VREF。
所述电阻网络部通过部间连接电阻与输出控制部连接，部间连接电阻与支路间电阻的阻值具有相同的电阻值，支路间电阻的阻值为支路内电阻阻值的一半；
所述输出控制部包括NMOS管M2，NMOS管M2的源极端接地，NMOS管M2的漏极端通过部间连接电阻与电阻网络部连接，且通过NMOS管M2的漏极端能形成基准电压输出端，通过基准电压输出端能得到基准电压VREF；
NMOS管M2的栅极端与反相器U6的输出端连接，反相器U6的输入端与RS触发器的QN端连接。
所述End信号产生模块包括或非门U7，或非门U7的一输入端接收基准脉冲信号Vpulse，或非门U7的输出端与一或非门U8的输入端连接，通过或非门U8的以及或非门U9分别连接分频器内N个D触发器相应的Q端，或非门U8的输出端以及或非门U9的输出端分别连接与非门U10的输入端，与非门U10的输出端通过反相器U11能输出软启动结束状态信号End，且反相器U11的输出端还与或非门U7的另一输入端连接。
还包括LDO内误差放大器电路，所述LDO内误差放大器电路包括LDO误差放大器(2)，所述LDO误差放大器的反相端接收DAC网络输出的基准电压VREF，LDO误差放大器的同相端与电阻R1的一端以及电阻R2的一端连接，LDO误差放大器的输出端与PMOS管M1的栅极端连接，PMOS管M1的源极端接LDO-VIN，PMOS管M1的漏极端与电阻R1的另一端连接，电阻R2的另一端接地，PMOS管M1的漏极端与电阻R1连接后能形成LDO-VOUT。
还包括DC-DC转换器，所述DC-DC转换器包括转换器第一误差放大器，所述转换器第一误差放大器的反相端接收DAC网络输出的基准电压VREF，转换器第一误差放大器的输出端与转换第一电压比较器的反相端连接，转换第一电压比较器的输出端与D触发器DM1的D端连接，D触发器DM1的Q端与转换器第一驱动器连接；
转换器第一驱动器分别与PMOS管MH1的栅极端、NMOS管ML1的栅极端连接，PMOS管MH1的漏极端与转换器电源VIN1的正极端、输入电容CIN1以及采样第一放大器的反相端连接，PMOS管MH1的源极端与电感L1的一端、NMOS管ML1的漏极端以及采样第一放大器的同相端连接，采样第一放大器的输出端与转换第一电压比较器的同相端连接，转换器电源VIN1的负极端、输入电容CIN1以及NMOS管ML1的源极端均接地；
电感L1的另一端与电阻ESR1的一端、负载电阻RLOAD1的一端以及转换器第一误差放大器的同相端连接，电阻ESR1的另一端与输出电容COUT1的一端连接，输出电容COUT1以及负载电阻RLOAD1的另一端均接地，电感L1的另一端与电阻ESR1、负载电阻RLOAD1以及转换器第一误差放大器的同相端连接后能形成转换器输出端VOUT1。
还包括DC-DC转换器，所述DC-DC转换器包括转换器第二误差放大器，所述转换器第二误差放大器的反相端接收DAC网络输出的基准电压VREF，转换器第二误差放大器的输出端与转换第二电压比较器的反相端连接，转换第二电压比较器的输出端与D触发器DM2的D端连接，D触发器DM2的Q端与转换器第二驱动器连接；
转换器第二驱动器分别与PMOS管MH2的栅极端、NMOS管ML2的栅极端连接，PMOS管MH2的漏极端与转换器电源VIN2的正极端、输入电容CIN2适配连接，PMOS管MH2的源极端与电感L2的一端、NMOS管ML1的漏极端以及采样第二放大器的反相端连接，NMOS管ML2的源极端以及采样第二放大器的同相端均接地，采样第二放大器的输出端与转换第二电压比较器的同相端连接；
电感L2的另一端与电阻ESR2的一端、负载电阻RLOAD2的一端以及转换器第二误差放大器的同相端连接，电阻ESR2的另一端与输出电容COUT2的一端连接，输出电容COUT2以及负载电阻RLOAD2的另一端均接地，电感L2的另一端与电阻ESR2、负载电阻RLOAD2以及转换器第二误差放大器的同相端连接后能形成转换器输出端VOUT2。
本发明的优点：在预设软启动时间内，分频器根据基准脉冲信号Vpulse能调控N个分频脉冲信号的状态；End信号产生模块能根据基准脉冲信号Vpulse以及N个分频脉冲信号能输出一表征软启动结束状态的软启动结束状态信号End；DAC网络根据分频器调控后当前的分频脉冲信号，通过DAC网络输出的基准电压VREF台阶式缓慢上升；根据预设软启动时间内调控后的N个分频脉冲信号，使得End信号产生模块产生的软启动结束状态信号End处于有效状态时，所述DAC网络输出的基准电压VREF与预设基准电压VREF_SS相一致，通过有效状态的软启动结束状态信号End能锁定分频器当前输出的分频脉冲信号，进而保持DAC网络输出的基准电压VREF，从而有效抑制浪涌电流和过冲电压；整个电路结构简单，成本低，能方便实现片上集成；当调整基准脉冲信号Vpulse的周期以及分频器内D触发器的数量N时，可实现软启动时间的调整，调整方便，适用范围广，安全可靠。
附图说明
图1为本发明与LDO内误差放大器电路配合的电路框图。
图2为本发明的电路框图。
图3为本发明DAC网络输出基准电压VREF的时序图。
图4为本发明分频器的电路原理图。
图5为本发明DAC网络的电路原理图。
图6为本发明End信号产生模块的电路原理图。
图7为本发明与DC-DC转换器配合的一种实施原理图。
图8为本发明与DC-DC转换器配合的另一种实施原理图。
附图标记说明：1-软启动电路、2-LDO误差放大器、3-分频器、4-DAC网络、5-End信号产生模块、6-转换器第一驱动器、7-转换第一电压比较器、8-采样第一放大器、9-转换器第一误差放大器、10-转换器第二误差放大器、11-转换第二电压比较器、12-转换器第二驱动器以及13-采样第二放大器。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2所示：为了有效抑制浪涌电流和过冲电压，本发明的软启动电路1包括分频器3、End信号产生模块5以及DAC网络4；
分频器3，接收基准脉冲信号Vpulse，并根据所接收的基准脉冲信号Vpulse在预设软启动时间内调控所输出N个分频脉冲信号的状态，所述分频器3调控后的N个分频脉冲信号能实时加载到End信号产生模块5以及DAC网络4；
End信号产生模块5，同时接收基准脉冲信号Vpulse以及分频器3的N个分频脉冲信号，以根据基准脉冲信号Vpulse以及N个分频脉冲信号能输出一表征软启动结束状态的软启动结束状态信号End；End信号产生模块5输出的软启动结束状态信号End同时加载到分频器3以及DAC网络4，软启动结束状态信号End处于有效状态时，分频器3能锁定当前输出N个分频脉冲信号的状态；
DAC网络4，同时接收基准脉冲信号Vpulse、N个分频脉冲信号以及软启动结束状态信号End，分频器3在基准脉冲信号Vpulse下分频时，根据当前的分频脉冲信号，DAC网络4输出的基准电压VREF台阶式缓慢上升；在预设软启动时间内调控后的N个分频脉冲信号，使得End信号产生模块5产生的软启动结束状态信号End处于有效状态时，所述DAC网络4输出的基准电压VREF与预设基准电压VREF_SS相一致。
具体地，基准脉冲信号Vpulse的周期为T，基准脉冲信号Vpulse的周期T具体情况可以根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。分频器3在接收到基准脉冲信号Vpulse后，在软启动时间内，能调控经所述分频器3输出N个分频脉冲信号的状态，具体地，调控分频器3输出分频脉冲信号的状态，可为将分频器脉冲信号由低电平调控为高电平，或由高电平调控为低电平，具体对分频器3输出分频脉冲信号的调控状态可以根据需要选择，此处不再赘述。
软启动时间与基准脉冲信号Vpulse的周期T以及分频器3输出分频脉冲信号的数量N的大小具体确定，即根据基准脉冲信号Vpulse的周期T以及分频脉冲信号的数量N进行调节，从而实现软启动时间的调节，下述对根据基准脉冲信号Vpulse的周期T以及分频器3输出分频脉冲信号的数量N调节软启动时间的情况进行具体说明。
在基准脉冲信号Vpulse下，分频器3能调控经所述分频器3输出分频脉冲信号的状态，且将所调控后的N个分频脉冲信号实时加载到DAC网络4以及End信号产生模块5，即DAC网络4以及End信号产生模块5当前的工作状态与分频器3调控后的N个分频脉冲信号相关，下面对于DAC网络4以及End信号产生模块5的具体工作进行说明。
对于End信号产生模块5，能同时接收基准脉冲信号Vpulse以及分频器3调控后的N个分频脉冲信号，以能根据基准脉冲信号Vpulse以及N个分频脉冲信号输出一表征软启动结束状态的软启动结束状态信号End，所述软启动结束状态信号End处于有效状态时，即为软启动成功，而软启动状态信号End为无效状态时，则表明软启动出现故障。当软启动结束状态信号End处于有效状态，分频器3能锁定当前输出N个分频脉冲信号的状态，在锁定N个分频脉冲信号的状态时，则能使得DAC网络4以及End信号产生模块5当前的工作状态，为下一次的软启动准备。
对于DAC网络4，其能同时接收基准脉冲信号Vpulse、N个分频脉冲信号以及软启动结束状态信号End；由于分频器3在预设的软启动时间内调控N个分频脉冲信号的状态，因此，在不同时间内，DAC网络4接收到N个分频脉冲信号的状态不同，N个分频脉冲信号的状态不同时，则通过DAC网络4输出的基准电压VREF不同。
本发明实施例中，分频器3在基准脉冲信号Vpulse下分频时，根据当前的分频脉冲信号，通过DAC网络4输出的基准电压VREF台阶式缓慢上升。当根据基准脉冲信号Vpulse下，分频器3对N个分频脉冲信号的状态全部调控，且End信号产生模块5根据调控后的N个分频脉冲信号产生的软启动结束状态信号End处于有效状态时，则所述DAC网络4输出的基准电压VREF与预设基准电压VREF_SS相一致。
综上，本发明通过DAC网络4输出的基准电压VREF能调节时缓慢上升，并最终达到与预设基准电压VREF_SS一致，从而可有效抑制浪涌电流和过冲电压。基准电压VREF与预设基准电压VREF_SS相一致，具体是指基准电压VREF与预设基准电压VREF_SS相应的大小相同，或者基准电压VREF与预设基准电压VREF_SS相应的大小在一个允许的误差范围内，具体可根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。
进一步地，所述分频器3以及DAC网络4还接收Reset信号，当Reset信号处于有效状态时，则复位分频器3调控输出的N个分频脉冲信号，且复位DAC网络4所输出的基准电压VREF。
本发明实施例中，Reset信号以及基准脉冲信号Vpulse均为外部控制信号，只要当Reset信号处于有效状态时，即能复位分频器3所输出的N个分频脉冲信号以及复位DAC网络4所输出的基准电压VREF。复位分频器3所输出的N个分频脉冲信号后，分频器3的N个分频脉冲信号处于初始状态，N个分频脉冲信号的初始状态可根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。
当分频器3的N个分频脉冲信号处于初始状态时，则End信号产生模块5输出的软启动状态信号End恢复为无效状态。复位DAC网络4所输出的基准电压VREF时，一般为DAC网络4所输出的基准电压VREF为0。由上述说明可知，当End信号产生模块5输出的软启动状态信号End恢复为无效状态后，在基准脉冲信号Vpulse下分频，分频器3会重新调控N个分频脉冲信号的状态。
图3中，为DAC网络4输出的基准电压VREF、以及与Reset信号之间的时序关系，由图3可知，只要当Reset信号处于有效状态时，DAC网络4所输出的基准电压VREF为0电平。只有当Reset信号处于无效状态，DAC网络4所输出的基准电压VREF会台阶式缓慢上升，直至与预设基准电压VREF_SS相一致。基准电压VREF任一台阶式上升的时间与基准脉冲信号Vpulse的周期T相一致。图3中，Reset信号在高电平状态处于有效状态，Reset信号在低电平状态处于无效状态，当然，具体实施时，Reset信号的有效状态可根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。
如图4所示，所述分频器3包括分频状态控制电路以及N个依次串接的D触发器，其中，任一D触发器，D触发器的D端与所述D触发器的QN端连接，N个D触发器依次串接时，一D触发器的Q端与后方紧邻D触发器的CLK端连接，以实现当前D触发器与后方紧邻D触发器的串接；
分频状态控制电路能同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，分频状态控制电路与N个依次串接的D触发器中第一个D触发器的CLK端、以及N个D触发器相对应的置位端NS适配连接；N个D触发器的Q端均与End信号产生模块5连接，且N个D触发器的Q端以及所述D触发器的QN端同时与DAC网络4适配连接；
通过N个D触发器的Q端得到N个分频脉冲信号，分频状态控制电路根据基准脉冲信号Vpulse能逐个调控N个D触发器Q端输出分频脉冲信号的状态，当软启动结束状态信号End处于有效状态时，通过分频状态控制电路锁定N个D触发器Q端输出的分频脉冲信号。
本发明实施例中，D触发器可以采用现有常用的触发器形式，通过一D触发器能得到一相应的分频脉冲信号，D触发器为上升沿触发的触发器。图4中的N个依次串接的D触发器，具体为D触发器D1、D触发器D2、D触发器D3……，D触发器DN，其中，D触发器D1为第一个触发器，D触发器DN为第N个D触发器，D触发器D1、D触发器D2……，D触发器DN依次串接时，D触发器D1的Q端与D触发器D2的CLK端连接，D触发器D2的Q端与D触发器D3的CLK端连接，以此类推，D触发器DN的CLK与D触发器DN-1的Q端连接。
D触发器D1的CLK端与分频状态控制电路适配连接，且分频状态控制电路还与N个D触发器相应的置位端NS适配连接。每个D触发器中，D触发器的D端与所述D触发器的QN端连接，通过D触发器的QN端能得到与所述D触发器Q端相反的逻辑信号，如通过D触发器的Q端得到高电平时，则通过所述D触发器的QN端能得到低电平。D触发器的置位端NS在接收到的置位控制信号为低电平时，则能使得D触发器的Q端置位。本发明实施例中，当D触发器的Q端置位时，则D触发器的Q端输出的分频脉冲信号为高电平，而所述D触发器的QN端变为低电平。
N个D触发器中，D触发器的Q端分别与End信号产生模块5连接，N个D触发器的Q端以及所述D触发器的QN端同时与DAC网络4适配连接。分频状态控制电路根据基准脉冲信号Vpulse能逐个调控N个D触发器Q端输出分频脉冲信号的状态，具体是指根据基准脉冲信号Vpulse，能使得D触发器D1的Q端、D触发器D2的Q端、……、D触发器DN的Q端的逻辑状态逐步变化，如逻辑状态从100……0→110……0→……→111……1，具体逐步变化的过程以及方式可根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。当软启动结束状态信号End处于有效状态时，通过分频状态控制电路能锁定N个上升沿触发的D触发器Q端输出的电平状态，此时，所有的D触发器不会基准脉冲信号Vpulse再改变Q端输出的分频脉冲信号。
具体实施时，若软启动状态信号End为高电平有效时且Reset信号低电平无效时，则D触发器的时钟上升沿触发处于无效状态，此时，D触发器保持原先的状态不变。软启动状态信号End为低电平无效且Reset信号低电平无效时，D触发器D1的CLK端输入受基准脉冲信号Vpulse控制，基准脉冲信号Vpulse逐个调控N个D触发器Q端输出分频脉冲信号的状态，分频器3处于正常工作。只要Reset信号(全局控制信号)为高电平有效，RS触发器的QN端输出为低电平，控制所有D触发器的置位端NS有效，从而所有D触发器的Q端输出高电平，且所有D触发器的QN端输出低电平。
进一步地，所述分频状态控制电路包括或非门U1，所述或非门U1的输入端同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，或非门U1的输出端与第一个D触发器的CLK端以及反相器U2的输入端连接；
当Reset信号为高电平有效时，反相器U2的输出端接或非门U3的一输入端，或非门U3的另一输入端接收Reset信号，或非门U3的输出端与RS触发器的一复位端连接，RS触发器的置位端接收Reset信号，RS触发器的QN端与DAC网络4适配连接，同时，与分频器3内N个D触发器的置位端NS对应连接。
本发明实施例中，RS触发器包括或非门U4以及或非门U5，其中，或非门U4的一输入端与或非门U3的输出端连接，或非门U4的另一输入端与或非门U5的输出端连接，或非门U5的一输入端与或非门U4的输出端连接，或非门U5的另一输入端接收Reset信号。或非门U4的输出端与或非门U5的输入端相互连接后能形成节点A，或非门U4的输入端与或非门U5的输出端相互连接后能形成节点B，节点A形成RS触发器的Q端，节点B能形成RS触发器的QN端，即节点B与与N个D触发器的置位端NS对应连接，且同时与DAC网络4适配连接。
基准脉冲信号Vpulse脉冲信号(周期为T，频率为f)通过分频器3依次产生一系列周期为2T、4T、8T……2NT的脉冲信号(Q1/Q1N、Q2/Q2N……QN/QNN)，所有的脉冲信号与基准脉冲信号Vpulse一起控制电阻型DAC网络4，根据反馈电阻的值从而影响基准电压VREF的输出大小。当基准脉冲信号Vpulse、Q1N、Q2N……QNN从000……0变为111……1，基准电压VREF台阶式缓慢上升到与预设基准电压VREF_SS相等，此时，软启动状态信号End变为高电平，能锁定分频器3内所有D触发器的输出状态，可以通过调节基准脉冲信号Vpulse的频率和分频器3内D触发器的位数来调节软启动时间。因此，由上述说明可知，软启动时间为2NT。
如图5所示，所述DAC网络4采用电阻型DAC网络；
当DAC网络4采用电阻型DAC网络时，DAC网络4包括电阻网络部以及与所述电阻网络部适配连接的输出控制部，RS触发器的QN端与输出控制部以及电阻网络部连接，Reset信号处于有效状态时，RS触发器QN端能复位经输出控制部输出的基准电压VREF；
所述电阻网络部包括N+2路电阻传输支路，其中，每路电阻传输支路包括一传输门以及与所述传输门输出端连接的支路内电阻，电阻传输支路内传输门的输入端作为所在电阻传输支路的第一端，支路内电阻的一端所在电阻传输支路内传输门的输出端连接，支路内电阻的另一端作为所在电阻传输支路的第二端；
所有电阻传输支路的第一端均直接与预设基准电压VREF_SS连接，第一电阻传输支路的第二端与第二电阻传输支路的第二端直接连接；第二电阻传输支路的第二端与第三电阻传输支路的第二端间、以及其余N-1电阻传输支路的第二端均通过一支路间电阻连接；
第一电阻传输支路内传输门的控制端与RS触发器的QN端连接，第一电阻传输支路内传输门的控制反端与RS触发器的Q端连接，第二电阻传输支路内传输门的控制端与反相器U2的输出端连接，第二电阻传输支路内传输门的控制反端与或非门U1的输出端连接；
第三电阻传输支路内传输门的控制端至第N+2电阻传输支路内传输门的控制端分别与分频器3内N个D触发器的Q端一一对应连接，第三电阻传输支路内传输门的控制反端至第N+2电阻传输支路内传输门的控制反端分别与分频器3内N个D触发器的QN端一一对应连接；
N+2路电阻传输支路内的传输门均导通时，通过所述N+2路电阻传输支路与输出控制部能输出与预设基准电压VREF_SS相一致的基准电压VREF。
本发明实施例中，DAC网络4采用电阻型DAC网络时，能提高匹配的精度。具体实施时，电阻型的DAC网络4，包括电阻网络部以及输出控制部，通过输出控制部能控制整个DAC网络4的输出状态，即通过输出控制部能得到基准电压VREF。由上述说明可知，当Reset信号处于有效状态时，基准电压VREF复位时，即基准电压VREF变为0电平。
对于电阻网络部，具体包括N+2路的电阻传输支路，在每个电阻传输支路内均包括一传输门以及支路内电阻，传输门可采用现有常用的形式，支路内电阻可以为一个电阻或采用多个电阻串联形成，支路内电阻的具体情况可以根据实际需要选择，一般地，每个电阻传输支路的支路内电阻具有相同的阻值。对于任一电阻传输支路，所述电阻传输支路内传输门的输入端作为所在电阻传输支路的第一端，传输门的输出端与支路内电阻的一端连接，支路内电阻的另一端作为电阻传输支路的第二端。
对于电阻网络部内的所有电阻传输支路，所有电阻传输支路的第一端均直接与预设基准电压VREF_SS连接，即预设基准电压VREF_SS能直接加载到所有传输门的输入端。N+2路的电阻传输支路中，沿指向输出控制部的方向逐个排布，第一电阻传输支路与第二电阻传输支路间相互并联，从第二电阻传输支路至第N+2电阻传输支路，相邻电阻传输支路的第二端通过之路将电阻连接。
具体实施时，第一电阻传输支路内传输门的控制端与上述节点B连接，而所述第一电阻传输支路内传输门的控制反端与上述节点A连接，传输门的控制端与所述传输门的控制反端间的具体关系与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。对于第二电阻传输支路，所述第二电阻传输支路内传输门的控制端与反相器U2的输出端连接，其传输门的控制反端与或非门U1的输出端连接，即第二电阻传输支路内传输门的控制端受软启动结束状态信号End或基准脉冲信号Vpulse控制，其传输门的控制反端受软启动结束状态信号End、基准脉冲信号Vpulse的或非逻辑控制。
第三电阻传输支路至第N+2电阻传输支路，其能与分频器3内N个D触发器一一对应，具体地，对第三电阻传输支路内传输门的控制端与D触发器D1的Q端连接，其传输门的控制反端与D触发器D1的QN端连接；对第四电阻传输支路，所述第四电阻传输支路内传输门的控制端与D触发器D2的Q端连接，其传输门的控制反端与D触发器D2的QN端连接，依次类推，可得，对第N+2电阻传输支路，所述第N+2电阻传输支路内传输门的控制端与D触发器DN的Q端连接，其传输门的控制反端与D触发器DN的QN端连接。
具体实施时，N+2路电阻传输支路内的传输门均导通时，通过所述N+2路电阻传输支路与输出控制部能输出与预设基准电压VREF_SS相一致的基准电压VREF。N+2路电阻传输支路内传输门部分导通时，则通过输出控制部所输出的基准电压VEEF不同，根据分频器3调控N个分频脉冲信号，能使得基准电压VREF呈缓慢台阶式上升。
进一步地，所述电阻网络部通过部间连接电阻与输出控制部连接，部间连接电阻与支路间电阻的阻值具有相同的电阻值，支路间电阻的阻值为支路内电阻阻值的一半；
所述输出控制部包括NMOS管M2，NMOS管M2的源极端接地，NMOS管M2的漏极端通过部间连接电阻与电阻网络部连接，且通过NMOS管M2的漏极端能形成基准电压输出端，通过基准电压输出端能得到基准电压VREF；
NMOS管M2的栅极端与反相器U6的输出端连接，反相器U6的输入端与RS触发器的QN端连接。
具体地，图5中，第一电阻传输支路包括传输门TGm以及电阻R3，第二电阻传输支路包括传输门TGn以及电阻R4，对于第三电阻传输支路包括传输门TG1以及电阻R6，对于第四电阻传输支路包括传输门TG2以及电阻R8，第五电阻传输支路包括传输门TG3以及电阻R10，第六电阻传输支路包括传输门TG4以及电阻R12，其余类推，同时，第N+2电阻传输支路包括传输门TGN以及电阻R18。对于上述构成的电阻网络部，则图5中，电阻R3、电阻R4、电阻R6、电阻R8、电阻R10、电阻R12、电阻R14、电阻R16以及电阻R18均为支路内电阻，电阻R5、电阻R7、电阻R9、电阻R11、电阻R13、电阻R15以及电阻R17为支路间电阻，电阻19为部间连接电阻。第N+2电阻传输支路通过电阻R19与输出控制部连接。
具体实施时，支路内电阻的阻值可以为2R，而支路间电阻以及部间连接电阻相应的阻值为R，从而通过电阻网络部以及部间连接电阻配合，通过输出控制部能得到所需的基准电压VREF。
本发明实施例中，所述输出控制部包括NMOS管M2，NMOS管M2的源极端接地，NMOS管M2的漏极端通过电阻R19与电阻网络部内电阻R18以及电阻R17连接，且通过NMOS管M2的漏极端能形成基准电压输出端，通过基准电压输出端能得到基准电压VREF；NMOS管M2的栅极端与反相器U6的输出端连接，反相器U6的输入端与上述节点B连接。
根据上述输出控制部可知，当Reset信号处于有效状态时，则能使得NMOS管N2导通，当NMOS管N2导通时，则能将基准电压输出端拉到地电平，即将基准电压VREF复位至0电平。
如图6所示，所述End信号产生模块5包括或非门U7，或非门U7的一输入端接收基准脉冲信号Vpulse，或非门U7的输出端与一或非门U8的输入端连接，通过或非门U8的以及或非门U9分别连接分频器3内N个D触发器相应的Q端，或非门U8的输出端以及或非门U9的输出端分别连接与非门U10的输入端，与非门U10的输出端通过反相器U11能输出软启动结束状态信号End，且反相器U11的输出端还与或非门U7的另一输入端连接。
本发明实施例中，End信号产生模块5输出的软启动结束状态信号End，除了可以用来表征基准电压VREF与预设基准电压VREF_SS之间的关系，还可以用来控制分频器3中D触发器的状态。只有当基准脉冲信号Vpulse、Q1N、Q2N……QNN为111……1时，软启动结束状态信号End信号才为高电平，表示软启动过程结束。Q1N、Q2N、……QNN分别为D触发器D1的QN端、D触发器D2的QN端、……D触发器DN的QN端相应的输出状态。
对于分频器3内的N个D触发器，当N个D触发器相应的Q端为：Q1、Q2……QN为00……0，此时，D触发器相应的QN端输出状态为：Q1N、Q2N……QNN为111……1时，软启动结束状态信号End才为高电平，表示软启动过程结束。
由上述说明可知，当软启动结束状态信号End为高电平时，控制分频器3内D触发器的时钟上升沿触发处于无效状态，使D触发器的输出状态保持不变，进而控制DAC网络4输出的基准电压VREF的值保持不变。
综上所述，软启动结束状态信号End主要用来监测软启动电路的正常工作，若软启动结束状态信号End在预设软启动时间还未完成从低电平到高电平的转换，则可认为软启动过程出现故障，此时，可以通过Reset信号重启软启动过程。若规定时间内软启动电路工作正常，此时，软启动结束状态信号End信号由低电平变为高电平表征软启动过程结束。当然，在具体实施时，利用软启动结束状态信号End表征软启动结束状态的电平方式还可以根据实际需要选择，具体可以根据实际需要选择，此处不再赘述。
如图1所示，还包括LDO内误差放大器电路，所述LDO内误差放大器电路包括LDO误差放大器2，所述LDO误差放大器2的反相端接收DAC网络4输出的基准电压VREF，LDO误差放大器2的同相端与电阻R1的一端以及电阻R2的一端连接，LDO误差放大器2的输出端与PMOS管M1的栅极端连接，PMOS管M1的源极端接LDO-VIN，PMOS管M1的漏极端与电阻R1的另一端连接，电阻R2的另一端接地，PMOS管M1的漏极端与电阻R1连接后能形成LDO-VOUT。
具体地，图1中示出了本发明软启动电路1应用于LDO电路内的电路原理图，其中，软启动电路1与LDO误差放大器2适配连接，LDO误差放大器2具体可以采用现有常用的形式，通过软启动电路1输出基准电压VREF台阶式缓慢上升，能有效抑制LDO电路的浪涌电流和过电压现象。
如图7所示，还包括DC-DC转换器，所述DC-DC转换器包括转换器第一误差放大器9，所述转换器第一误差放大器9的反相端接收DAC网络4输出的基准电压VREF，转换器第一误差放大器9的输出端与转换第一电压比较器7的反相端连接，转换第一电压比较器7的输出端与D触发器DM1的D端连接，D触发器DM1的Q端与转换器第一驱动器6连接；
转换器第一驱动器6分别与PMOS管MH1的栅极端、NMOS管ML1的栅极端连接，PMOS管MH1的漏极端与转换器电源VIN1的正极端、输入电容CIN1以及采样第一放大器8的反相端连接，PMOS管MH1的源极端与电感L1的一端、NMOS管ML1的漏极端以及采样第一放大器8的同相端连接，采样第一放大器8的输出端与转换第一电压比较器7的同相端连接，转换器电源VIN1的负极端、输入电容CIN1以及NMOS管ML1的源极端均接地；
电感L1的另一端与电阻ESR1的一端、负载电阻RLOAD1的一端以及转换器第一误差放大器9的同相端连接，电阻ESR1的另一端与输出电容COUT1的一端连接，输出电容COUT1以及负载电阻RLOAD1的另一端均接地，电感L1的另一端与电阻ESR1、负载电阻RLOAD1以及转换器第一误差放大器9的同相端连接后能形成转换器输出端VOUT1。
具体地，图7中示出了软启动电路1与DC-DC转换器配合的示意图，图7中的DC-DC转换器能形成峰值型电流控制Buck型DC-DC转换器，图7中，DC-DC转换器的具体形式以及相应的工作过程均为与现有相一致，即转换器第一驱动器6、转换第一电压比较器7、采样第一放大器8以及转换器第一误差放大器9相应的工作过程等均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。图7中，利用软启动电路1输出基准电压VREF台阶式缓慢上升，能有效抑制LDO电路的浪涌电流和过电压现象。
具体工作时，峰值型电流控制Buck型DC-DC转换器正常工作时，第一误差放大器9强制输出电压VOUT1等于DAC网络4输出的基准电压VREF(实际应用中可通过反馈电阻实现倍数关系)。在每个开关周期内，初始状态下D触发器DM1输出Vc为低电平，主开关管MH1导通，续流管ML1关断。第一误差放大器9的输出与先通过主开关管MH1采样电感L1上的电流得到的电压R ds×IL1再经过采样第一放大器8放大得到的VS电压进行比较，电感电流IL1开始上升至采样第一放大器8的输出VS电压大于第一误差放大器9的输出电压VE时，第一电压比较器7输出高电平，D触发器DM1为上升沿触发，触发器的输出Vc将第一电压比较器7的输出施加到第一驱动器6的输入，第一驱动器6向续流管ML1栅极施加电压，同时控制主开关管MH1关断，电感电流IL1开始下降，重复这个循环。本发明软启动电路1工作在峰值型电流控制Buck型DC-DC转换器正常工作之前，控制误差放大器的基准电压缓慢上升达到预设值。
如图8所示，还包括DC-DC转换器，所述DC-DC转换器包括转换器第二误差放大器10，所述转换器第二误差放大器10的反相端接收DAC网络4输出的基准电压VREF，转换器第二误差放大器10的输出端与转换第二电压比较器11的反相端连接，转换第二电压比较器11的输出端与D触发器DM2的D端连接，D触发器DM2的Q端与转换器第二驱动器12连接；
转换器第二驱动器12分别与PMOS管MH2的栅极端、NMOS管ML2的栅极端连接，PMOS管MH2的漏极端与转换器电源VIN2的正极端、输入电容CIN2适配连接，PMOS管MH2的源极端与电感L2的一端、NMOS管ML1的漏极端以及采样第二放大器13的反相端连接，NMOS管ML2的源极端以及采样第二放大器13的同相端均接地，采样第二放大器13的输出端与转换第二电压比较器11的同相端连接；
电感L2的另一端与电阻ESR2的一端、负载电阻RLOAD2的一端以及转换器第二误差放大器10的同相端连接，电阻ESR2的另一端与输出电容COUT2的一端连接，输出电容COUT2以及负载电阻RLOAD2的另一端均接地，电感L2的另一端与电阻ESR2、负载电阻RLOAD2以及转换器第二误差放大器10的同相端连接后能形成转换器输出端VOUT2。
具体地，与图7类似，图8中能构成谷值型电流控制Buck型DC-DC转换器，图8中谷值型电流型Bcuk型DC-DC转换器的具体工作过程等均与现有相一致，具体为本技术领域人员所熟知，此处赘述。因此，图8中，转换器第二误差放大器10、转换第二电压比较器11、转换器第二驱动器12以及采样第二放大器13相应的工作过程等均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。图8中，利用软启动电路1输出基准电压VREF台阶式缓慢上升，能有效抑制LDO电路的浪涌电流和过电压现象。
具体工作时，谷值型电流控制Buck型DC-DC转换器正常工作时，第二误差放大器10强制输出电压VOUT2等于DAC网络4输出的基准电压VREF(实际应用中可通过反馈电阻实现倍数关系)。在每个开关周期内，初始状态下D触发器DM2输出为高电平，主开关管MH2关断，续流管ML2导通，第二误差放大器10的输出与先通过续流管ML2采样电感L2上的电流得到的电压Rds×IL2再经过采样第二放大器13放大得到的VS电压进行比较，当电感电流IL1下降到采样第二放大器13的输出VS电压小于第二误差放大器10的输出电压VE时，第二电压比较器11输出低电平，D触发器DM2为上升沿触发，触发器的输出Vc将第二电压比较器11的输出施加到第二驱动器12的输入，第二驱动器12向开关管MH2栅极施加电压，这同时控制续流管ML2关断，电感电流IL1开始上升，然后重复这个循环。本发明软启动电路1工作在Buck型谷值型DC-DC转换器正常工作之前，控制误差放大器的基准电压缓慢上升达到预设值。

Claims (8)

1.一种能抑制浪涌电流和过冲电压的软启动电路，其特征是，包括分频器(3)、End信号产生模块(5)以及DAC网络(4)；
分频器(3)，接收基准脉冲信号Vpulse，并根据所接收的基准脉冲信号Vpulse在预设软启动时间内调控所输出N个分频脉冲信号的状态，所述分频器(3)调控后的N个分频脉冲信号能实时加载到End信号产生模块(5)以及DAC网络(4)；
End信号产生模块(5)，同时接收基准脉冲信号Vpulse以及分频器(3)的N个分频脉冲信号，以根据基准脉冲信号Vpulse以及N个分频脉冲信号能输出一表征软启动结束状态的软启动结束状态信号End；End信号产生模块(5)输出的软启动结束状态信号End同时加载到分频器(3)以及DAC网络(4)，软启动结束状态信号End处于有效状态时，分频器(3)能锁定当前输出N个分频脉冲信号的状态；
DAC网络(4)，同时接收基准脉冲信号Vpulse、N个分频脉冲信号以及软启动结束状态信号End，分频器(3)在基准脉冲信号Vpulse下分频时，根据当前的分频脉冲信号，DAC网络(4)输出的基准电压VREF台阶式缓慢上升；在预设软启动时间内调控后的N个分频脉冲信号，使得End信号产生模块(5)产生的软启动结束状态信号End处于有效状态时，所述DAC网络(4)输出的基准电压VREF与预设基准电压VREF_SS相一致；
所述分频器(3)以及DAC网络(4)还接收Reset信号，当Reset信号处于有效状态时，则复位分频器(3)调控输出的N个分频脉冲信号，且复位DAC网络(4)所输出的基准电压VREF；
所述分频器(3)包括分频状态控制电路以及N个依次串接的D触发器，其中，任一D触发器，D触发器的D端与所述D触发器的QN端连接，N个D触发器依次串接时，一D触发器的Q端与后方紧邻D触发器的CLK端连接，以实现当前D触发器与后方紧邻D触发器的串接；
分频状态控制电路能同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，分频状态控制电路与N个依次串接的D触发器中第一个D触发器的CLK端、以及N个D触发器相对应的置位端NS适配连接；N个D触发器的Q端均与End信号产生模块(5)连接，且N个D触发器的Q端以及所述D触发器的QN端同时与DAC网络(4)适配连接；
通过N个D触发器的Q端得到N个分频脉冲信号，分频状态控制电路根据基准脉冲信号Vpulse能逐个调控N个D触发器Q端输出分频脉冲信号的状态，当软启动结束状态信号End处于有效状态时，通过分频状态控制电路锁定N个D触发器Q端输出的分频脉冲信号。
2.根据权利要求1所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：所述分频状态控制电路包括或非门U1，所述或非门U1的输入端同时接收基准脉冲信号Vpulse以及软启动结束状态信号End，或非门U1的输出端与第一个D触发器的CLK端以及反相器U2的输入端连接；
当Reset信号为高电平有效时，反相器U2的输出端接或非门U3的一输入端，或非门U3的另一输入端接收Reset信号，或非门U3的输出端与RS触发器的一复位端连接，RS触发器的置位端接收Reset信号，RS触发器的QN端与DAC网络(4)适配连接，同时，与分频器(3)内N个D触发器的置位端NS对应连接。
3.根据权利要求2所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：所述DAC网络(4)采用电阻型DAC网络；
当DAC网络(4)采用电阻型DAC网络时，DAC网络(4)包括电阻网络部以及与所述电阻网络部适配连接的输出控制部，RS触发器的QN端与输出控制部以及电阻网络部连接，Reset信号处于有效状态时，RS触发器QN端能复位经输出控制部输出的基准电压VREF；
所述电阻网络部包括N+2路电阻传输支路，其中，每路电阻传输支路包括一传输门以及与所述传输门输出端连接的支路内电阻，电阻传输支路内传输门的输入端作为所在电阻传输支路的第一端，支路内电阻的一端所在电阻传输支路内传输门的输出端连接，支路内电阻的另一端作为所在电阻传输支路的第二端；
所有电阻传输支路的第一端均直接与预设基准电压VREF_SS连接，第一电阻传输支路的第二端与第二电阻传输支路的第二端直接连接；第二电阻传输支路的第二端与第三电阻传输支路的第二端间、以及其余N-1电阻传输支路的第二端均通过一支路间电阻连接；
第一电阻传输支路内传输门的控制端与RS触发器的QN端连接，第一电阻传输支路内传输门的控制反端与RS触发器的Q端连接，第二电阻传输支路内传输门的控制端与反相器U2的输出端连接，第二电阻传输支路内传输门的控制反端与或非门U1的输出端连接；
第三电阻传输支路内传输门的控制端至第N+2电阻传输支路内传输门的控制端分别与分频器(3)内N个D触发器的Q端一一对应连接，第三电阻传输支路内传输门的控制反端至第N+2电阻传输支路内传输门的控制反端分别与分频器(3)内N个D触发器的QN端一一对应连接；
N+2路电阻传输支路内的传输门均导通时，通过所述N+2路电阻传输支路与输出控制部能输出与预设基准电压VREF_SS相一致的基准电压VREF。
4.根据权利要求3所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：所述电阻网络部通过部间连接电阻与输出控制部连接，部间连接电阻与支路间电阻的阻值具有相同的电阻值，支路间电阻的阻值为支路内电阻阻值的一半；
所述输出控制部包括NMOS管M2，NMOS管M2的源极端接地，NMOS管M2的漏极端通过部间连接电阻与电阻网络部连接，且通过NMOS管M2的漏极端能形成基准电压输出端，通过基准电压输出端能得到基准电压VREF；
NMOS管M2的栅极端与反相器U6的输出端连接，反相器U6的输入端与RS触发器的QN端连接。
5.根据权利要求1至4任一项所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：所述End信号产生模块(5)包括或非门U7，或非门U7的一输入端接收基准脉冲信号Vpulse，或非门U7的输出端与一或非门U8的输入端连接，通过或非门U8的以及或非门U9分别连接分频器(3)内N个D触发器相应的Q端，或非门U8的输出端以及或非门U9的输出端分别连接与非门U10的输入端，与非门U10的输出端通过反相器U11能输出软启动结束状态信号End，且反相器U11的输出端还与或非门U7的另一输入端连接。
6.根据权利要求1至4任一项所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：还包括LDO内误差放大器电路，所述LDO内误差放大器电路包括LDO误差放大器(2)，所述LDO误差放大器(2)的反相端接收DAC网络(4)输出的基准电压VREF，LDO误差放大器(2)的同相端与电阻R1的一端以及电阻R2的一端连接，LDO误差放大器(2)的输出端与PMOS管M1的栅极端连接，PMOS管M1的源极端接LDO-VIN，PMOS管M1的漏极端与电阻R1的另一端连接，电阻R2的另一端接地，PMOS管M1的漏极端与电阻R1连接后能形成LDO-VOUT。
7.根据权利要求1至4任一项所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：还包括DC-DC转换器，所述DC-DC转换器包括转换器第一误差放大器(9)，所述转换器第一误差放大器(9)的反相端接收DAC网络(4)输出的基准电压VREF，转换器第一误差放大器(9)的输出端与转换第一电压比较器(7)的反相端连接，转换第一电压比较器(7)的输出端与D触发器DM1的D端连接，D触发器DM1的Q端与转换器第一驱动器(6)连接；
转换器第一驱动器(6)分别与PMOS管MH1的栅极端、NMOS管ML1的栅极端连接，PMOS管MH1的漏极端与转换器电源VIN1的正极端、输入电容CIN1以及采样第一放大器(8)的反相端连接，PMOS管MH1的源极端与电感L1的一端、NMOS管ML1的漏极端以及采样第一放大器(8)的同相端连接，采样第一放大器(8)的输出端与转换第一电压比较器(7)的同相端连接，转换器电源VIN1的负极端、输入电容CIN1以及NMOS管ML1的源极端均接地；
电感L1的另一端与电阻ESR1的一端、负载电阻RLOAD1的一端以及转换器第一误差放大器(9)的同相端连接，电阻ESR1的另一端与输出电容COUT1的一端连接，输出电容COUT1以及负载电阻RLOAD1的另一端均接地，电感L1的另一端与电阻ESR1、负载电阻RLOAD1以及转换器第一误差放大器(9)的同相端连接后能形成转换器输出端VOUT1。
8.根据权利要求1至4任一项所述的能抑制浪涌电流和过冲电压的软启动电路，其特征是：还包括DC-DC转换器，所述DC-DC转换器包括转换器第二误差放大器(10)，所述转换器第二误差放大器(10)的反相端接收DAC网络(4)输出的基准电压VREF，转换器第二误差放大器(10)的输出端与转换第二电压比较器(11)的反相端连接，转换第二电压比较器(11)的输出端与D触发器DM2的D端连接，D触发器DM2的Q端与转换器第二驱动器(12)连接；
转换器第二驱动器(12)分别与PMOS管MH2的栅极端、NMOS管ML2的栅极端连接，PMOS管MH2的漏极端与转换器电源VIN2的正极端、输入电容CIN2适配连接，PMOS管MH2的源极端与电感L2的一端、NMOS管ML1的漏极端以及采样第二放大器(13)的反相端连接，NMOS管ML2的源极端以及采样第二放大器(13)的同相端均接地，采样第二放大器(13)的输出端与转换第二电压比较器(11)的同相端连接；
电感L2的另一端与电阻ESR2的一端、负载电阻RLOAD2的一端以及转换器第二误差放大器(10)的同相端连接，电阻ESR2的另一端与输出电容COUT2的一端连接，输出电容COUT2以及负载电阻RLOAD2的另一端均接地，电感L2的另一端与电阻ESR2、负载电阻RLOAD2以及转换器第二误差放大器(10)的同相端连接后能形成转换器输出端VOUT2。
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