CN103023318A - 一种用于高压芯片内部的低压电源产生电路 - Google Patents

Abstract

本发明公开了一种用于高压芯片内部的低压电源产生电路，包括输入端VIN、输出端VREG3、第一电源电压VREF2、第二电源电压VSS、高低电平产生支路、两条电平转换支路和功率输出支路；高低电平产生支路包括第一电阻R3、第二电阻R4、第三电阻R5、电压比较器CMP1、延迟单元DEL和第一5V低压NMOS晶体管M2；两条电平转换支路包括第四电阻R6、第五电阻R7、第一40V高压NMOS晶体管M3、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第一电容C4和第二电容C5；功率输出支路包括第一40V高压PMOSM5、第二40V高压NMOS M6和第三电容C6。本发明的电路只需几百pF稳压电容，具有响应速度快、输出电容需求小、稳定性好等显著的优点，特别适于高压芯片电路的设计。

Description

一种用于高压芯片内部的低压电源产生电路

技术领域

本发明属于集成电路设计领域，涉及模拟集成电路，特别是一种用于高压芯片内部的低压电源产生电路。 

背景技术

随着电子器件的不断发展，高压芯片在诸如MEMS、汽车电子、等离子显示驱动、以及其他一些电子机械系统中得到了广泛的应用。在高压芯片的设计上，必然要选择具有高压器件的高压工艺，然而，由于高压器件具有尺寸大、电力能力小、工作速度慢、特性一致性差等缺点，在实际的高压芯片设计中，通常使用低压器件来构成芯片内部的运算和逻辑等基本单元。高压工艺本身既包含有高压器件，又包含有低压器件。高压器件主要起高压隔离作用，而低压器件则被用来完成信号的放大、运算、控制等核心功能。这种方法既保证了高压芯片的工作性能，又提高了芯片的集成度，降低了成本，已经成为高压芯片设计中的一种典型方式。 

在高压芯片设计中使用低压器件，常常需要一个低压电源为其低压器件供电，这个低压电源通常采用低漏失稳压器（Low-Dropout Regulator，LDO）来实现，LDO具有低噪声、高精度、应用简单等优点，被广泛应用于各类电子设备，特别是在对噪声敏感的系统上。参见图1，是高压芯片内部低压模块的应用结构拓扑图，其通常需要在输入电压端连接一个降压稳压器，为低压模块提供合适的电源电压，在芯片外部并联一个电容来稳定稳压器的输出。图2所示为传统的LDO稳压电路图，通过一个反馈环路来调节输出电压的大小，其虽然能够满足需要，但是响应速度慢，在其输出端需要外接一个μF级的电容来稳定环路，而通常能在芯片上直接集成的电容的量级在nF级以下，这限制了LDO稳压器在芯片内部集成的应用。 

发明内容

针对上述传统的LDO稳压器不适合在芯片上集成的缺陷或不足，本发明的目的在于，提供一种用于高压芯片内部的低压电源产生电路，该电路只需几百pF稳压电容，具有响应速度快、输出电容需求小（几百pF）、稳定性好等显著的优点，特别适于高压芯片电路的设计。 

为了达到上述目的，本发明采用如下的技术解决方案： 

一种用于高压芯片内部的低压电源产生电路，包括输入端VIN、输出端VREG3、第一 电源电压VREF2、第二电源电压VSS、高低电平产生支路、两条电平转换支路和功率输出支路；其中： 

所述高低电平产生支路包括第一电阻R3、第二电阻R4、第三电阻R5、电压比较器CMP1、延迟单元DEL和第一5V低压NMOS晶体管M2；其中，第一电阻R3的上端与输入端VIN相连，下端与第二电阻R4的上端相连；第二电阻R4的下端与第三电阻R5的上端相连，第三电阻R5的下端与第二电源电压VSS相连；第一电阻R3、第二电阻R4、第三电阻R5串连且连接在输入端VIN和第二电源电压VSS之间构成分压支路，在R3与R4的连接线上取一节点A，作为所述分压支路的电压输出端，节点A与CMP1的负端输入相连，CMP1的正端输入与第一电源电压VREF2相连，电压比较器CMP1的输出端与延迟单元DEL的输入端相连，延迟单元DEL的输出端为电平转换支路提供高低电平信号；在延迟单元DEL的输出端另引一条线与第一5V低压NMOS晶体管M2的栅极相连，M2的漏极连接到R4和R5的连线上，M2的源极连接到R5与VCC的连线上。 

所述两条电平转换支路包括第四电阻R6、第五电阻R7、第一40V高压NMOS晶体管M3、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第一电容C4和第二电容C5；其中，第四电阻R6、第一40V高压NMOS晶体管M3、第一电容C4构成第一电平转换支路，第五电阻R7、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第二电容C5构成第二电平转换支路，第四电阻R6的上端和VIN相连，R6的下端和M3的漏极相连，M3的栅极和DEL的输出端相连，M3的源极和VSS相连；C4的上端和VIN相连，C4的下端和M5的栅极相连；IREF1的上端和输入端VIN相连，第一理想电流源IREF1的下端和R7的上端相连，R7的下端和VSS相连，C5的上端和M6的栅极相连，C5的下端和R7的下端相连，M4的漏极和R7的上端相连，M4的源极和R7的下端相连，M4的栅极和DEL的输出端、M2的栅极均相连。 

所述功率输出支路包括第一40V高压PMOSM5、第二40V高压NMOS M6和第三电容C6；其中，M5的源极和VIN相连，M5的栅极、C4的下端、R6的下端互相连接且与M3的漏极相连，M5的漏极、M6的源极、C6的上端互相连接且与输出端VREG3相连，M6的漏极和VIN相连，M6的栅极、C5的上端互相连接且与第一理想电流源IREF1的下端相连，C6的下端与VSS相连。 

本发明的结构特点及其有益效果如下： 

1、使用一个40V的高压PMOS M5和一个40V的高压NMOS M6作为一对功率管（本发明所用的高压MOS管的漏端相对于其他三端耐高压），将PMOS M5的源极和NMOS  M6的漏极均与输入端VIN相连，使用一个小电容C6（几百pF）稳定输出电压，输出电压从C6和M5、M6的连接处引出，由M5、M6提供输出电压；由于高压功率管响应速度快，因此可使稳压电容C6的值降到几百pF，从而使电容集成在芯片内部，又由于PMOS M5导通时工作在线性区，使电路具有低漏失的优点。 

2、使用一个上拉电阻R6连接在输入端VIN和功率管PMOS M5的栅极之间，电阻R6下端与一个40V的高压NMOS管M3相连，此高压NMOS管M3作为一个高压开关，控制功率管PMOS M5的导通和关断；使用一个理想电流源IREF1连接在输入端VIN和功率管NMOS M6的栅极之间，理想电流源IREF1的下端接一下拉电阻R7，使用一个5V低压NMOS管M4与下拉电阻R7并连，此低压NMOS管M4作为一个低压开关，控制电阻是否短路，进而控制功率管NMOS M6的导通和关断，高压开关和低压开关的控制信号为同一信号，在电阻R6、R7两端，分别并连上稳压电容C4、C5，稳定电阻R6、R7两端的电压。 

3、为避免输入电压在阈值电压点附近来回跳变，使用一个迟滞比较器来检测输入电压，电压比较器CMP1输出高低电平信号，经延迟单元DEL将延迟后的高低电平信号送给高压开关和低压开关，高压和低压开关同时导通或关断，当同时导通时，高压开关将功率管PMOS M5的栅极拉到低电平，使PMOS M5导通，低压开关将下拉电阻短路，使功率管NMOS M6的栅极接低电平，NMOS M6截止；当同时关断时，功率管PMOS M5的栅极接高电平，PMOS M5关断，功率管NMOS M6的栅极接高电平，NMOS M6导通。 

附图说明

图1为高压芯片内部低压模块的应用结构拓扑图。 

图2为传统的LDO稳压电路图。 

图3为本发明的用于高压芯片内部的低压电源产生电路的电路图。 

图4为关键节点电压及电平示意图。 

以下结合附图和具体实施方式对本发明进一步解释说明。 

具体实施方式

如图3所示，本发明的用于高压芯片内部的低压电源产生电路，包括如下部分： 

输入端VIN，用以接收电压范围为3V~40V的输入信号； 

输出端VREG3，用以输出电平稳定的低电压输出信号； 

第一电源电压VREF2，具有基准电源电压； 

第二电源电压VSS，具有地电位； 

高低电平产生支路；两条电平转换支路；功率输出支路；其中： 

所述高低电平产生支路包括第一电阻R3、第二电阻R4、第三电阻R5、电压比较器CMP1、延迟单元DEL和第一5V低压NMOS晶体管M2；其中，第一电阻R3的上端与输入端VIN相连，下端与第二电阻R4的上端相连；R4的下端与R5的上端相连，R5的下端与第二电源电压VSS相连；第一电阻R3、第二电阻R4、第三电阻R5串连且连接在VIN和VSS之间构成分压支路，在R3与R4的连接线上取一节点A，作为所述分压支路的电压输出端，节点A与CMP1的负端输入相连，CMP1的正端输入与第一电源电压VREF2相连，CMP1的输出端与延迟单元DEL的输入端相连，延迟单元DEL的输出端为电平转换支路提供高低电平信号（L1为延迟单元DEL的输入电平信号，L2为DEL的输出电平信号，t1、t2为高低电平信号的延迟时间且t1等于t2）；在延迟单元DEL的输出端另引一条线与第一5V低压NMOS晶体管M2的栅极相连，M2的漏极连接到R4和R5的连线上，M2的源极连接到R5与VCC的连线上。 

所述两条电平转换支路包括第四电阻R6、第五电阻R7、第一40V高压NMOS晶体管M3、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第一电容C4和第二电容C5；其中，第四电阻R6、第一40V高压NMOS晶体管M3、第一电容C4构成第一电平转换支路，第五电阻R7、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第二电容C5构成第二电平转换支路，R6的上端和VIN相连，R6的下端和M3的漏极相连，M3的栅极和DEL的输出端相连，M3的源极和VSS相连；C4的上端和VIN相连，C4的下端和M5的栅极相连；IREF1的上端和VIN相连，IREF1的下端和R7的上端相连，R7的下端和VSS相连，C5的上端和M6的栅极相连，C5的下端和R7的下端相连，M4的漏极和R7的上端相连，M4的源极和R7的下端相连，M4的栅极和DEL的输出端、M2的栅极均相连。 

所述功率输出支路包括第一40V高压PMOSM5、第二40V高压NMOS M6和第三电容C6；其中，M5的源极和VIN相连，M5的栅极、C4的下端、R6的下端互相连接且与M3的漏极相连，M5的漏极、M6的源极、C6的上端互相连接且与输出端VREG3相连，M6的漏极和VIN相连，M6的栅极、C5的上端互相连接且与第一理想电流源IREF1的下端相连，C6的下端与VSS相连。 

本发明的工作原理如下： 

由于高压功率管具有响应速度快的优点，因此可使电容减小到几百pF，从而能够集成在芯片内部。本发明采用高压功率管M5和M6，由于NMOS在输入为低压时的压降比较 大，而PMOS在输入为低压时的压降比较小，当输入电压低于阈值电压时，令M5导通，当输入电压高于阈值电压时，令M6导通，所以M5采用40V的高压PMOS，M6采用40V的高压NMOS，分别和输入端VIN、第三电容C6（稳定电容）相连，两个晶体管M5和M6切换导通，可在稳压电容上得到低输出电压； 

由于M5和M6的导通条件不同，M5栅极接低电平导通，M6栅极接高电平导通，在其栅极所加的电阻C4和C5的位置也不同；利用两个NMOS M3和M4作为开关，当M5关断时，M5的栅极电压可为高压，所以选择40V高压NMOS M3为高压开关，且与上拉电阻R6串联，选5V低压NMOS M4为低压开关，与下拉电阻R7并连；当输入信号为高电平时，M3和M4均导通，M3将M5的栅极拉到低电平，M5导通，M4使下拉电阻短路，将M6的栅极也拉到低电平，M6截止，输出电压由M5导通得到；当输入信号为低电平时，M3和M4均截止，M5的栅极接高电平，M5截止，M6栅极为高电平，M6导通，输出电压由M6导通得到。 

为避免输入电压在阈值电压点来回跳变，需引入迟滞比较器，高压开关M3和低压开关M4的输入信号由迟滞比较器得到；假定起始时刻M2关断，则分压比为（R4+R5）/（R3+R4+R5），A点电压VA为VIN与分压比的乘积，当VA小于VREF2时，CMP1输出高电平，M2导通，分压比变为R4/（R3+R4），当VA大于VREF2时，M2关断，分压比变为（R4+R5）/（R3+R4+R5），通过分压比的改变，使由R3、R4、R5组成的分压电路与电压比较器CMP1共同构成迟滞比较器；当VIN由低到高变化时，需高于阈值电压的上限才使输出电平发生改变，当VIN由低到高变化时，需低于阈值电压的下限才使输出电平发生改变； 

使用延迟单元DEL对高低电平信号进行延迟，将一定时间内出现的毛刺剔除掉，避免电压比较器CMP1产生的控制信号受到干扰而产生误动作； 

本发明的具体工作过程如下： 

当VIN由低到高变化，低于阈值电压的上限时，电压比较器CMP1输出高电平，经延迟单元DEL延迟，使M3和M4导通，M5导通且工作在线性区，其电阻值R_ON为： 

$R_{\mathrm{ON}}=\frac{1}{{\mathrm{\μ}}_P{C}_{\mathrm{OX}}\frac{W}{L}\left(\right|V_{\mathrm{GS}}|-V_{\mathrm{TH}})}---\left(1\right)$

其中，μ_p为PMOS的电子迁移率，C_OX为单位面积的栅氧化层电容， 

为宽长比，V_GS为栅源电压，V_TH为阈值电压； 

对于空载电流，输出电压为输入端VIN的电压，对于带载电流，输出电压为（VIN-R_ON×I），其中I为带载电流，所以输出电压范围为（VIN-H_ON×1,VIN）；当输入端VIN高于阈值电压的上限时，CMP1输出低电平，切换到M6导通，切换电压为阈值电压的上限，且由于(V_GS-V_TH)＜V_DS，使M6始终工作在饱和区，此时，若输入电压VIN低于IREF1与R7的乘积，则对于空载电流，输出电压为（VIN-V_TH），对于带载电流，输出电压为（VIN-V_GS），所以输出电压范围为（VIN-V_GS,VIN-V_TH），若输入电压VIN高于IREF1与R7的乘积，则对于空载电流，输出电压为（IREF1×R7-V_TH），对于带载电流，输出电压为（IREF1×R7-V_GS），所以输出电压范围为输出电压范围为（IREF1×R7-V_GS，IREF1×R7-V_TH），给定带载电流I_D，则V_GS可由下式得到： 

$I_D=\frac{1}{2}{\mathrm{\μ}}_N{C}_{\mathrm{OX}}\frac{W}{L}{(V_{\mathrm{GS}}-V_{\mathrm{TH}})}^2---\left(2\right)$

其中，μ_N为NMOS的电子迁移率，C_OX为单位面积的栅氧化层电容， 

为宽长比，V_GS为栅源电压，V_TH为阈值电压； 

当VIN由高到低变化，高于阈值电压的下限时，电压比较器CMP1输出低电平，经延迟单元DEL延迟，使M3和M4关断，M5关断，M6导通，当输入端VIN低于第一理想电流源IREF1与R7的乘积时，对于空载电流，输出电压为（VIN-V_TH），对于带载电流，输出电压为（VIN-V_GS），所以输出电压范围为（VIN-V_GS,VIN-V_TH），当VIN高于IREF1与R7的乘积时，对于空载电流，输出电压为（IREF1×R7-V_TH），对于带载电流，输出电压为（IREF1×R7-V_GS），所以输出电压范围为（IREF1×R7-V_GS，IREF1×R7-V_TH），V_GS可由公式（2）求得；当VIN低于阈值电压的下限时，CMP1输出高电平，M5导通且工作在线性区，其电阻值可由公式（1）求得，此时切换电压为阈值电压的下限，对于空载电流，输出电压为VIN，对于带载电流，输出电压为（VIN-R_ON×I），其中I为带载电流，所以输出电压范围为（VIN-R_ON×I,VIN）； 

令迟滞比较器阈值电压的上限为VIN1，下限为VIN2，则当确定了阈值电压的上下限 后，可由下式设定电阻，从而得到所需的阈值电压范围： 

$\mathrm{WIN}1\×\frac{R_X}{400+R_X}=1.2---\left(3\right)$

$\mathrm{VIN}2\×\frac{R_Y}{400+R_Y}=1.2---\left(4\right)$

令VREF2的值为1.2V，固定R3为400K，因为VIN1大于VIN2，所以R_X小于R_Y，R_X的值为R4的值，（R_X-R_Y）的值为R5的值； 

参见图4，为关键节点电压及电平示意图，输出电压为10mA典型负载电流下的电压值，其中，B点为阈值电压上限VIN1，C点为IREF1与R7的乘积，D点为阈值电压下限VIN2，E点为（VIN1-V_GS），F点为（IREF1×R7-V_GS），G点为（VIN2-V_GS）；图中，t3~t4之间的虚线部分为省略的时间，在这段时间内的输入电压高于12V；由图可知，当输入电压逐渐由3V升高到（IREF1×R7）以上时，输出电压先从3V升高到VIN1，然后切换到（VIN1-V_GS），然后继续升高到（IREF1×R7-V_GS），当输入电压从（IREF1×R7）以上降到3V时，输出电压先从（IREF1×R7-V_GS）降到（VIN2-V_GS），然后切换到VIN2，最后降到3V；比较器的输出电平信号L1在起始时刻为高电平，当输入电压由低到高变化时，在阈值电压上限VIN1处发生反转，输出电平信号变为低电平，当输入电压由高到低变化，到达阈值电压下限时，输出电平信号再次发生反转，变为高电平，直到下一次反转条件到达才发生反转。 

下面以5V的输出电压（输出端VREG3输出的电压）为例，通过具体参数设置，讨论输出电压范围： 

首先取阈值电压的上限为5.8V，下限位5.6V，则由公式（3）和公式（4）得，R_X≈100K，R_Y≈107K，则将R4设置为100K，将R5设置为7K； 

当输入端VIN的电压由低到高变化，低于5.8V时，取μ_FC_OX＝50μA/V²，    

VIN=|V_GS|＝5.8V，V_TH＝0.8V，由公式（1）得，R_ON＝0.8Ω，以50mA电流负载来算，M5两端的压降为40mV，输出电压范围为（5.76V，5.8V），即当输入接近5.8V时，输出最大为5.8V；当输入高于5.8V时，电路切换到M6导通，令IREF1 与R7的乘积为6V，可取IREF1为10μA，R7为600K，令I_D＝50mA，μ_NC_OX＝25μA/V²，    

V_TH＝0.8V，则由公式（2）得，V_GS＝1.7V，当VIN=5.8V时，输出电压范围为（4.1V，5V），当VIN=6V时，输出电压范围为（4.3V，5.2V）；所以当VIN由低到高变化时，对于空载情况，输出电压先从3V升高到5.8V，在VIN等于5.8V时跳变到5V，然后继续升高到5.2V；对于满载情况，输出电压先从2.96V（3V减去40mV）升高到5.76V，在VIN等于5.76V时跳变到4.1V，然后继续升高到4.3V； 

当输入端VIN的电压由高到低变化，高于5.6V时，M6导通，取IREF1为10μA，R7为600K，令I_D＝50mA，μ_NC_OX＝25μA/V²，    

V_TH＝0.8V，则由公式（2）得，V_GS＝1.7V，当VIN=5.6V时，输出电压范围为（3.9V，4.8V），当VIN=6V时，输出电压范围为（4.3V，5.2V）；当低于5.6V时，电路切换到M5导通，取μ_pC_OX＝50μA/V²，    

VIN=|V_GS＝5.6V，V_TH＝0.8V，由公式（1）得，R_ON≈0.83Ω，以50mA电流负载来算，M5两端的压降为41.5mV，输出电压范围为（5.5585V，5.6V）；所以当VIN由高到低变化时，对于空载情况，输出电压先从5.2V降低到4.8V，在VIN等于5.6V时跳变到5.6V，然后继续随着VIN的降低降到最低输入电压3V；对于满载情况，输出电压先从4.3V降低到3.9V，在VIN等于5.6V时跳变到5.5585V，然后继续随着VIN的降低降到最低输入电压2.9585V（3V减去41.5mV）； 

以上参数的设定，均是以5V的输出电压为例，通过计算得到的，当所需输出电压改变时，可根据公式进行具体参数的设置，同样能够输出稳定的低电压，满足电路的应用需求。 

以上所述，仅是本发明的较佳实施例，并非对本发明作任何限制，凡是根据本发明的电路结构内容对以上实施例所作的任何简单修改、变更以及等效结构变换，均仍属于本发明技术方案的保护范围。 

Claims (1)

1.一种用于高压芯片内部的低压电源产生电路，其特征在于，包括输入端VIN、输出端VREG3、第一电源电压VREF2、第二电源电压VSS、高低电平产生支路、两条电平转换支路和功率输出支路；其中：

所述高低电平产生支路包括第一电阻R3、第二电阻R4、第三电阻R5、电压比较器CMP1、延迟单元DEL和第一5V低压NMOS晶体管M2；其中，第一电阻R3的上端与输入端VIN相连，下端与第二电阻R4的上端相连；第二电阻R4的下端与第三电阻R5的上端相连，第三电阻R5的下端与第二电源电压VSS相连；第一电阻R3、第二电阻R4、第三电阻R5串连且连接在输入端VIN和第二电源电压VSS之间构成分压支路，在R3与R4的连接线上取一节点A，作为所述分压支路的电压输出端，节点A与CMP1的负端输入相连，CMP1的正端输入与第一电源电压VREF2相连，电压比较器CMP1的输出端与延迟单元DEL的输入端相连，延迟单元DEL的输出端为电平转换支路提供高低电平信号；在延迟单元DEL的输出端另引一条线与第一5V低压NMOS晶体管M2的栅极相连，M2的漏极连接到R4和R5的连线上，M2的源极连接到R5与VCC的连线上。

所述两条电平转换支路包括第四电阻R6、第五电阻R7、第一40V高压NMOS晶体管M3、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第一电容C4和第二电容C5；其中，第四电阻R6、第一40V高压NMOS晶体管M3、第一电容C4构成第一电平转换支路，第五电阻R7、第二5V低压NMOS晶体管M4、第一理想电流源IREF1、第二电容C5构成第二电平转换支路，第四电阻R6的上端和VIN相连，R6的下端和M3的漏极相连，M3的栅极和DEL的输出端相连，M3的源极和VSS相连；C4的上端和VIN相连，C4的下端和M5的栅极相连；IREF1的上端和输入端VIN相连，第一理想电流源IREF1的下端和R7的上端相连，R7的下端和VSS相连，C5的上端和M6的栅极相连，C5的下端和R7的下端相连，M4的漏极和R7的上端相连，M4的源极和R7的下端相连，M4的栅极和DEL的输出端、M2的栅极均相连。

所述功率输出支路包括第一40V高压PMOS M5、第二40V高压NMOS M6和第三电容C6；其中，M5的源极和VIN相连，M5的栅极、C4的下端、R6的下端互相连接且与M3的漏极相连，M5的漏极、M6的源极、C6的上端互相连接且与输出端VREG3相连，M6的漏极和VIN相连，M6的栅极、C5的上端互相连接且与第一理想电流源IREF1的下端相连，C6的下端与VSS相连。

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