KR101760969B1 - 질화물 반도체 발광 소자 및 그의 제조 방법 - Google Patents
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Abstract
발광층으로부터 방출된 광이, 전극이 형성되어 있지 않은 영역으로부터 누출되는 것을 방지함으로써, 발광 손실을 최소한으로 방지하여, 저소비 전력 및 고발광 효율의 질화물 반도체 소자를 제공하는 것을 목적으로 한다. 제1 도전형 반도체층(11), 발광층 및 제2 도전형 반도체층의 적층체와, 제1 도전형 반도체층 상에 형성된 제1층(15)을 포함하는 적층 구조의 전극(22)을 갖고 이루어지고, 제1층(15)이 제1 도전형 반도체층(11)과 접하는 영역에 도전 영역(15b)과 절연 영역(15a)을 갖는 질화물 반도체 발광 소자.
Description
본 발명은 질화물 반도체로 이루어지는 질화물 반도체 발광 소자 및 그의 제조 방법에 관한 것이다.
종래부터, 플립 칩 타입의 질화물 반도체 발광 소자에 있어서, p측 반도체 및 n측 반도체와의 오믹 콘택트를 취하기 위한 전극 재료로서 은 또는 은 합금, 알루미늄 또는 알루미늄 합금 등의 고반사율 전극을 사용한 구성이 이용되고 있다. 이들 고반사 재료를 사용하여, 발광 소자에 있어서의 발광층에서 발생한 광을 고효율로 반사시킴으로써, 고휘도 발광 소자의 제작이 가능하게 된다.
그러나, 전극 재료에 관계없이, 전극을 형성할 때에는, pn 접합 계면에서의 전기적인 누설 발생을 방지하기 위해서, p 오믹 전극, n 오믹 전극 모두, pn 접합 계면보다 각각 내측에 배치할 필요가 있어, 반도체층 표면에 있어서 반사 재료가 형성되지 않는 영역이 생긴다.
이 전극이 형성되어 있지 않은 영역은, 그 부위로부터 소자 접합 기판측에의 광 누설을 초래하여, 발광 장치 표면에서의 발광 출력을 저하시키는 경우가 있다.
또한, 고반사 재료를 전극 재료로서 사용하는 경우에는, 마이그레이션을 방지하기 위해서, 고반사 재료를 덮는 목적으로 금속막이 형성된다(예를 들어, 국제 공개 공보 2006-43422호).
이러한 금속막은 고반사 재료보다도 큰 면적으로 형성되지만, 도전막이기 때문에, pn 접합 계면보다 내측(고반사 재료 측)에 형성할 필요가 있었다. 그로 인해, 효율적으로 반사시킬 수 있는 영역을 pn 접합 계면까지 확보하는 것이 곤란하였다.
한편, 전극이 형성되어 있지 않은 영역에 산화물을 형성하는 방법이 있다. 이 방법은, 예를 들어, 복수층으로 이루어지는 금속막을 성막한 후에 포토리소그래피 기술로 마스크를 형성하고, 에칭 기술로 제1 오믹 금속층만이 에칭되지 않도록 에칭한다. 그 후, 열처리 등을 가하여 마스크되어 있지 않은 영역만을 산화시키고, 마스크를 제거하여, 산화물 영역과 금속 영역을 구분 제작하는 방법이다(예를 들어, 일본 특허 공개 제2002-190618호 공보).
본 발명은 발광층으로부터 방출된 광이, 전극이 형성되어 있지 않은 영역으로부터 누출되는 것을 방지함으로써, 발광 손실을 최소한으로 방지하여, 저소비 전력 및 고발광 효율의 질화물 반도체 발광 소자를 제공하는 것을 목적으로 한다.
또한, 복잡한 프로세스를 사용하지 않고, 이러한 질화물 반도체 발광 소자를 간이 또한 확실하게 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 질화물 반도체 발광 소자(이하, 간단히 「발광 소자」라고 기재하는 경우가 있음)의 발광층으로부터 방출된 광을 효율적으로 취출하는 것에 대하여 예의 연구한 결과, 전극이 형성되어 있지 않은 영역으로부터의 누광을 방지하기 위해서는, 전극 구조를 개량하고, 그 영역에 반사를 촉진하는 층을 배치할 뿐만 아니라, 그러한 영역 표면에 있어서의 결정 데미지를 최소한으로 방지하는 것이 유효한 것을 새롭게 발견하고, 발명을 완성하기에 이르렀다.
즉, 본 발명의 질화물 반도체 발광 소자는, 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층의 적층체와,
상기 제1 도전형 반도체층 상에 형성된 적층 구조의 전극을 구비하고,
상기 전극은 도전 영역과 절연 영역을 갖는 제1층의 도전 영역을 포함하는 것을 특징으로 한다.
이러한 질화물 반도체 발광 소자에서는, 상기 적층 구조의 전극이, 적어도 전체면이 질화물 반도체층에 접촉하는 제2층과, 제3층을 더 갖고,
상기 제1층은 상기 제2층을 피복하고, 또한 상기 제2층의 외주에 상기 도전 영역을, 상기 도전 영역의 외주에 상기 절연 영역을 각각 갖고,
상기 제3층은 상기 제1층 상에 형성되어 이루어지는 것이 바람직하다.
또한, 상기 적층 구조의 전극이,
상기 제1층과 제3층 사이에 제4층을 더 갖고,
상기 제4층은 제1층의 도전 영역의 외측 테두리와 그 외측 테두리가 일치하여 이루어지는 것이 바람직하다.
또한, 상기 제2층이 은을 함유하는 전극이며, 제1층이 상기 제2층의 상면 및 측면의 전체면을 피복하는 것이 바람직하다.
상기 절연 영역은 산화물로 이루어지는 것이 바람직하다.
상기 제1층이 티타늄, 니오븀, 탄탈, 하프늄, 알루미늄, 크롬, 바나듐, 텅스텐, 몰리브덴, 지르코늄 또는 아연을 구성 원소로서 포함하는 것이 바람직하다.
상기 제1층은 절연 영역의 외측 테두리가 상기 제1 도전형 반도체층의 외측 테두리와 일치하여 이루어지는 것이 바람직하다.
제1 도전형 반도체층이 p형 반도체층이며, 제2 도전형 반도체층이 n형 반도체층인 것이 바람직하다.
본 발명의 질화물 반도체 발광 소자의 제조 방법에서는,
(a) 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층이 적층된 적층체를 형성하고,
(b) 제1 도전형 반도체층 상면의 적어도 일부에 접촉하는 제1 금속층을 형성하고,
(c) 상기 제1 금속층 상에 제2 금속층을 적층하고,
(d) 상기 제2 금속층을 상기 제1 금속층의 일부가 노출되도록 패터닝함과 함께, 상기 노출한 제1 금속층을 산화함으로써, 상기 제2 금속층의 외주에 배치하는 제1 금속층에 절연 영역을 형성하는 것을 포함하는 것을 특징으로 한다.
상기 (b)에 있어서, 상기 제1 금속층을 발광층보다 위의 반도체층의 상면을 피복하도록 형성하는 것이 바람직하다.
상기 (b) 전에, 발광층보다 위의 반도체층 상에 제3 금속층을 형성하고, 그 후, (b) 상기 제1 도전형 반도체층 상에 제1 금속층을 형성하는 것이 바람직하다.
상기 (b)에 있어서, 상기 제1 금속층을 제1 도전형 반도체층의 전체 표면을 피복하도록 형성하는 것이 바람직하다.
상기 (a)에 있어서, 상기 적층체를 일부가 노출된 n형 반도체층과, 발광층과, p형 반도체층이 적층되도록 형성하고, 상기 (b)에 있어서, 상기 제1 금속층을 n형 반도체층의 노출부로부터 p형 반도체층의 표면에 형성하고, 상기 (d)에 있어서, 상기 제2 금속층을 제1 금속층의 일부가 노출되도록 패터닝할 때에 n형 반도체층의 노출부로부터 p형 반도체층의 표면에 걸치는 제1 금속층에 절연 영역을 형성하는 것이 바람직하다.
본 발명에 따르면, 발광층으로부터 방출된 광이, 전극이 형성되어 있지 않은 영역으로부터 누출되는 것을 유효하게 방지할 수 있다. 이에 의해, 발광 손실을 최소한으로 방지하여, 저소비 전력 및 고발광 효율의 발광 소자를 제공할 수 있다.
또한, 복잡한 프로세스를 사용하지 않고, 이러한 발광 소자를 간이 또한 확실하게 제조할 수 있다.
도 1은 본 발명의 질화물 반도체 발광 소자의 실시 형태를 도시하는 개략 평면도이다.
도 2는 도 1에 있어서의 x-x'선 단면을 도시하는 개략 단면도 및 주요부의 확대도이다.
도 3은 도 1의 발광 소자에 있어서의 전극 구조를 설명하기 위한 개략 단면도 및 평면도이다.
도 4a는 도 1의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 4b는 도 1의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 5a는 본 발명의 또한 다른 발광 소자의 전극 구조를 형성하기 위한 개략 공정도이다.
도 5b는 본 발명의 또한 다른 발광 소자의 전극 구조를 형성하기 위한 개략 공정도이다.
도 6은 본 발명의 또한 다른 발광 소자의 실시 형태를 도시하는 개략 단면도이다.
도 7은 본 발명의 또한 다른 발광 소자의 실시 형태를 나타내는 주요부의 개략 단면도이다.
도 8a는 도 7의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 8b는 도 7의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 2는 도 1에 있어서의 x-x'선 단면을 도시하는 개략 단면도 및 주요부의 확대도이다.
도 3은 도 1의 발광 소자에 있어서의 전극 구조를 설명하기 위한 개략 단면도 및 평면도이다.
도 4a는 도 1의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 4b는 도 1의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 5a는 본 발명의 또한 다른 발광 소자의 전극 구조를 형성하기 위한 개략 공정도이다.
도 5b는 본 발명의 또한 다른 발광 소자의 전극 구조를 형성하기 위한 개략 공정도이다.
도 6은 본 발명의 또한 다른 발광 소자의 실시 형태를 도시하는 개략 단면도이다.
도 7은 본 발명의 또한 다른 발광 소자의 실시 형태를 나타내는 주요부의 개략 단면도이다.
도 8a는 도 7의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
도 8b는 도 7의 발광 소자에 있어서의 전극 구조를 형성하기 위한 개략 공정도이다.
본 발명의 질화물 반도체 발광 소자는, 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층의 적층체와, 제1 도전형 반도체층 상에 형성된 적층 구조의 전극을 구비한다. 적층 구조의 전극은 도전 영역과 절연 영역을 갖는 제1층의 도전 영역과, 또한 1층 이상의 도전층을 갖는다. 바꾸어 말하면, 제1층의 도전 영역이 전극의 일부를 구성한다. 또한, 제1층은 전극으로부터 연장되는 절연 영역을 구비한다(여기서, 제1층의 전극을 구성하는 부위가 도전 영역임). 제1층의 도전 영역과 절연 영역은 제1 도전형 반도체층과 접하는 영역에 배치되어 있다. 여기서, 제1 도전형이란 p형 또는 n형을 가리키고, 제2 도전형이란 제1 도전형과는 다른 도전형, 즉 n형 또는 p형을 나타낸다.
이와 같은 구성에 의해, 반도체층 상에 형성된 전극이 존재하는 영역 이외의 영역에 절연층이 배치되게 되고, 이 절연층에 의해, 발광층으로부터 방출된 광을 효율적으로 반사시킬 수 있다. 따라서, 종래와 같은 전극이 형성되어 있지 않은 영역으로부터의 광의 누설을 효과적으로 방지할 수 있어, 고효율 발광을 실현할 수 있다.
또한, 이 절연층은 단락의 우려가 없기 때문에, 평면에서 보면 pn 접합의 계면에까지 배치할 수 있어, 보다 효율적으로 발광 효율을 향상시킬 수 있다.
또한, 이 절연층이 제1 도전형 반도체층의 표면을 피복하기 때문에, 제조 공정에 있어서의 그의 표면의 결정에의 데미지를 피할 수 있어, 신뢰성이 높고, 보다 특성이 양호한 발광 소자를 얻을 수 있다.
(적층 구조의 전극/제1층)
제1층은 제1 도전형 반도체층과 접하는 영역에 도전 영역과 절연 영역을 구비한다. 또한, 적층 구조의 전극의 1개의 층이 제1층의 도전 영역을 포함한다.
도전 영역과 절연 영역의 배치는, 예를 들어, 줄무늬 형상, 섬 형상 등을 들 수 있다. 그 중에서도, 도전 영역의 외주에 절연 영역이 배치되어 있는 것이 바람직하다. 여기에서의 외주란 그 외측의 주위의 영역을 의미한다. 도 3을 참조하면, 외주란 예를 들어, 제1층(15)의 도전 영역(15b)의 외측의 주위의 영역(화살표 b의 폭을 갖는 영역)인 절연 영역(15a)을 가리킨다. 외주는 일부여도 되지만, 전체 주위에 걸치는 것이 바람직하다.
제1층은 예를 들어, 도 3에 도시한 바와 같이, 제1층(15)의 외측 테두리가 제1 도전형 반도체층, 예를 들어, p형 반도체층(9)의 외측 테두리와 일치하고 있는 것이 바람직하고, 특히, 절연 영역(15a)의 외측 테두리가 제1 도전형 반도체층의 외측 테두리와 일치하고 있는 것이 보다 바람직하다. 이에 의해, 제1 도전형 반도체층 표면을 확실하게 피복할 수 있어, 표면에의 데미지를 피할 수 있다.
제1층은 예를 들어, 도 7에 도시한 바와 같이, 제1층(13)의 모두가 제1 도전형 반도체층(11)과 접촉하고 있어도 되고, 도 3 등에 도시한 바와 같이, 제1층(15)의 일부가 제1 도전형 반도체층(11)과 접촉하고 있어도 된다.
제1층의 일부가 제1 질화물 반도체층에 접촉하는 경우에는, 예를 들어, 그의 일부에 있어서, 다른 층을 개재하여, 제1 질화물 반도체층 상에 형성된다. 이 다른 층은, 절연층이어도 되지만, 도전층인 것이 바람직하다. 예를 들어, 후술하는 제2층 등이 보다 바람직하다. 이 경우, 예를 들어, 도 3에 도시한 바와 같이, 제1층(15)은 제2층(16)을 완전히 피복하고, 또한 제1 도전형 반도체층, 예를 들어, p형 반도체층(9) 상에서는, 제2층(16)의 외주에 도전 영역(15b)이, 또한 도전 영역(15b)의 외주에 절연 영역(15a)이 배치되어 있는 것이 바람직하다.
제1층은 티타늄, 니오븀, 탄탈, 하프늄, 알루미늄, 크롬, 바나듐, 텅스텐, 몰리브덴, 지르코늄 또는 아연을 구성 원소로서 포함하는 층으로서 형성할 수 있고, 따라서, 도전 영역은, 예를 들어, 티타늄, 니오븀, 탄탈, 하프늄, 알루미늄, 크롬, 바나듐, 텅스텐, 몰리브덴, 지르코늄 또는 아연을 포함한다. 절연 영역은 산화물에 의해 형성하는 것이 적합하고, 바람직하게는 티타늄, 니오븀, 탄탈, 하프늄, 알루미늄, 크롬, 바나듐, 텅스텐, 몰리브덴, 지르코늄 또는 아연의 산화물을 들 수 있다.
제1층의 두께는 특별히 한정되지 않고 예를 들어, 0.1 내지 30 nm 정도, 바람직하게는 1 내지 5 nm 정도를 들 수 있다.
(적층 구조의 전극/제2층)
적층 구조의 전극은, 예를 들어, 도 3, 도 4, 도 5 및 도 6 등에 도시한 바와 같이, 제1층(15)(특히, 제1층의 도전 영역)에 접촉하는 제2층(16)을 갖는 것이 바람직하다. 예를 들어, 제2층은 소위 오믹 전극으로서 질화물 반도체층 상에 형성되는 전극으로 할 수 있다. 여기서 오믹 접속이란 당해 분야에서 통상 사용되고 있는 의미이며, 예를 들어, 그의 전류-전압 특성이 직선 또는 대략 직선이 되는 접합을 가리킨다. 또한, 디바이스 동작 시의 접합부에서의 전압 강하 및 전력 손실을 무시할 수 있을 만큼 작은 것을 의미한다.
제2층은 적어도 전체면이 질화물 반도체층에 접촉하고 있는 것이 바람직하고, 또한 제1층에 일부 또는 전부 피복되어 있는 것이 보다 바람직하다. 전부 피복되는 경우에는, 제2층의 상면 및 측면의 전체면이 제1층에 의해 피복되어 있는 것이 더욱 바람직하다.
제2층은 도전성의 재료로 형성되어 있으면 되고, 단층 또는 다층막 중의 어느 것이어도 된다. 제2층은 은을 함유하는 층인 것이 바람직하고, 은 또는 은 합금을 포함하는 단층이어도 되고, 은 또는 은 합금을 포함하는 층을 구비하는 다층막이어도 된다. 다층막의 경우에는, 최하층이 은 또는 은 합금을 포함하는 층인 것이 바람직하고, 최하층 이외의 막은, 은 또는 은 합금이어도 되고, 은 또는 은 합금을 포함하지 않는 층이어도 된다. 또한, 은 또는 은 합금을 포함하는 층은, 질화물 반도체층과의 사이의 일부에 배치된 니켈막을 포함하고 있어도 된다.
은 합금으로서는, 은과, Pt, Co, Au, Pd, Ti, Mn, V, Cr, Zr, Rh, Cu, Al, Mg, Bi, Sn, Ir, Ga, Nd 및 Re으로 이루어지는 군에서 선택되는 1종 또는 2종 이상의 금속과의 합금을 들 수 있다. 또한, Ni은 은과는 합금화되기 어려운, 즉, 은과의 반응이 억제되기 쉽지만, 은막 중에 Ni 원소를 포함하는 것이어도 된다.
제2층으로서는, 예를 들어, 은의 단층막, 은과 실질적으로 반응하지 않는 금속, 바꾸어 말하면 은과의 반응이 억제되는 금속(상)/은 또는 은 합금(하)의 2층 구조, 귀금속(상)/은 또는 은 합금(하)의 2층 구조, 귀금속(상)/은과 실질적으로 반응하지 않는 금속(중)/은 또는 은 합금(하)의 3층 구조, 귀금속 2층(상)/은과 실질적으로 반응하지 않는 금속(중)/은 또는 은 합금(하)의 4층 구조, 귀금속(상)/2층 이상의 은과 실질적으로 반응하지 않는 금속(중)/은 또는 은 합금(하)의 4층 이상의 구조를 들 수 있다.
특히, 제2층이, 적어도, 은 또는 은 합금을 포함하는 층과, 이 층 상에 배치된 은과의 반응을 억제하는 금속막과의 다층막에 의해 형성되어 있는 경우, 예를 들어, 은 또는 은 합금에 접하여 Ni가 배치되고, 그 위에 귀금속이 형성되어 있는 경우에는, 은 또는 은 합금을 포함하는 층에 있어서, 질화물 반도체와 접하는 면과 대향하는 면에서의 은의 이동을 극적으로 방지할 수 있어, 마이그레이션을 더 방지할 수 있다. 또한, 발광층에서 발생한 광에 대하여 전극의 반사 효율이 저하하는 것을 방지하여, 발광 효율이 높은 질화물 반도체 소자를 얻을 수 있다. 또한, Ni와 귀금속의 사이에, Ti나 Ta 등을 형성하는 경우에는, 질화물 반도체층과 접하는 은의 질화물 반도체층 표면에서의 이동을 방지하여, 마이그레이션 방지로서의 신뢰성이 더욱 향상된다.
여기에서의 귀금속은 백금족계 금속 또는 금 등을 들 수 있고, 그 중에서도 Pt, 금이 바람직하다.
은과 실질적으로 반응하지 않는 금속, 즉 은과의 반응이 억제되는 금속으로서는, 1000℃ 이하의 온도에서 은과 실질적으로 반응하지 않거나, 은과의 반응이 억제되는 금속을 들 수 있다. 구체적으로는, 니켈(Ni), 루테늄(Ru), 오스뮴(Os), 이리듐(Ir), 티타늄(Ti), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 코발트(Co), 철(Fe), 크롬(Cr), 텅스텐(W) 등이 포함된다. 그 중에서도, Ni가 바람직하다.
은과 실질적으로 반응하지 않는 또는 은과의 반응이 억제되는 금속이란 구체적으로는 은과 혼합하여 고용체가 되지 않는, 또는 되기 어려운 금속을 가리키고, 은 중에 혼합되는 비율이 5 wt 퍼센트보다 작으면 이것에 포함되는 것으로 한다.
제2층의 막 두께는 특별히 한정되지 않지만, 예를 들어, 은 또는 은 합금 단층의 경우에는 발광층으로부터의 광을 유효하게 반사시킬 수 있는 막 두께, 구체적으로는, 20 nm 내지 1 ㎛ 정도, 50 nm 내지 300 nm 정도를 들 수 있다. 다층막의 경우에는, 총 막 두께가, 50 nm 내지 5 ㎛ 정도, 50 nm 내지 1 ㎛ 정도를 들 수 있고, 이 정도의 범위 내에서, 거기에 포함되는 은 또는 은 합금막을 적절히 조정할 수 있다. 또한, 다층막의 경우에는, 은 또는 은 합금막과 그의 위에 적층되는 막은 동일 공정으로 패터닝함으로써 동일한 형상이어도 되고, 최하층의 은 또는 은 합금막을 그 위에 적층되는 막(바람직하게는 은과 반응하지 않는 금속막)으로 피복해도 된다. 이에 의해, 은과 반응하지 않는 금속막 상에 제2층의 일부로서 어떤 전극 재료가 형성되어도, 은 또는 은 합금막과는 직접 접촉하지 않기 때문에, 은과의 반응을 저지할 수 있다.
특히, 제2층이 은 또는 은 합금층을 포함하고, 이 층에 접촉하고, 은과 실질적으로 반응하지 않는 층(은과의 반응이 억제되는 금속, 예를 들어, 니켈로 이루어짐)이 배치되어 있는 경우에는, 질화물 반도체와의 계면 근방에 있어서, 은의 존재율을 감소시키는 경우가 없다. 즉, 제2층 내의 은이, 그 제2층으로부터 확산, 이동 등, 또한 합금화되는 것을 방지할 수 있어, 발광층으로부터 조사된 광을, 질화물 반도체의 표면 부근에서 고효율로 반사시킬 수 있어, 보다 발광 효율을 높이는 것이 가능하게 된다.
(적층 구조의 전극/제3층)
적층 구조의 전극은, 제1층 및/또는 제2층의 상에 외부 전극과 접속하기 위한 제3층을 갖고 있는 것이 바람직하다. 또한, 여기에서의 「상」이란 제1층 및/또는 제2층과 전기적으로 접속되어 있지만, 반드시 직접 접촉하고 있지 않아도 된다. 외부 전극과 접속하기 위한 제3층으로서는, 소위 패드 전극이라고 말하여지는 전극으로 할 수 있다.
제3층은, 제1층 및 제2층의 형상 및 배치 등에 따라, 도 7에 있어서의 제2층(14) 상에 형성되어 있어도 된다. 또한, 도 2에 도시한 바와 같이, 제3층(3)은 제4층(17)(후술함)을 개재하여 제1층(15) 상에 형성되어 있어도 된다. 제3층은, 제1층 또는 제2층의 모든 표면과 접촉하도록 배치되어 있어도 되고, 일부의 표면과 접촉하도록 배치되어 있어도 된다. 제3층은 일반적인 와이어 본딩 등에 충분한 영역이 확보되는 크기로 배치되어 있는 것이 바람직하다. 여기서, 와이어 본딩 등에 충분한 영역이란 와이어 본딩 등을 하고자하는 와이어의 굵기 및 재료, 제3층의 재료 등에 따라 적절히 조정할 수 있지만, 예를 들어, 1000 내지 20000 ㎛2 정도의 면적이 바람직하다. 또한, 다른 관점에서, 30 ㎛×30 ㎛ 내지 200 ㎛×200 ㎛ 정도의 크기가 바람직하다.
제3층은, 도전성 재료이면 특별히 한정되지 않지만, 예를 들어, Ni, Ti, Au, Pt, Pd, W, Co, Au, Mn, V, Cr, Zr, Rh, Cu, Al, Mg, Bi, Sn, Ir, Ga, Nd 및 Re 등의 금속 또는 합금으로 이루어지는 적층막으로 하는 것이 바람직하다. 구체적으로는, 제1층 또는 제2층 측으로부터 AlCuSi-Ti-Pu-Al, W-Pd-Au, Ni-Ti-Au, Ni-Pd-Au의 순서로 형성한 막을 들 수 있다.
제3층의 막 두께는 특별히 한정되지 않고 100 nm 내지 1 ㎛ 정도, 200 내지 500 nm 정도를 들 수 있다.
(적층 구조의 전극/제4층)
적층 구조의 전극은, 제1층과 제3층 사이에 제4층을 갖고 있는 것이 바람직하다. 제4층은 제1층(특히, 제1층의 도전 영역만) 및 제3층의 양쪽과 접촉하고 있는 것이 바람직하다. 예를 들어, 도 2에 도시한 바와 같이, 제1층(15) 상에 접촉하여 형성되는 제4층(17)을 들 수 있다. 제4층(17)의 외측 테두리는, 제1층(15)의 도전 영역(15b)의 외측 테두리와 일치하고 있는 것이 바람직하다. 이러한 형상으로 함으로써, 후술하는 제조 방법에 있어서, 제1층에 있어서, 도전 영역과 도전 영역을 용이하게 구분 제작할 수 있다.
제4층은, 예를 들어, 상술한 제2층 및 제3층을 형성하는 금속 또는 합금의 단층 또는 다층막에 의해 형성할 수 있고, 특히 귀금속으로 이루어지는 층을 갖고 있는 것이 바람직하다. 다층막에 의해 형성되는 경우에는, 모든 막이 동일한 형상인 것이 바람직하다. 제4층으로서는, 은과 실질적으로 반응하지 않는 금속, 바꾸어 말하면 은과의 반응이 억제되는 금속(상)의 1층 구조, 귀금속(상)의 1층 구조, 귀금속(상)/은과 실질적으로 반응하지 않는 금속(하)의 2층 구조, 귀금속 2층(상)/은과 실질적으로 반응하지 않는 금속(하)의 3층 구조, 귀금속(상)/2층 이상의 은과 실질적으로 반응하지 않는 금속(하)의 3층 이상의 구조를 들 수 있다. 구체적으로는, Au(반도체층 측)-W, Au(반도체층 측)-W-Ti, Au-Ni 등이 포함된다. 특히, 제4층으로서, 반도체층에 가장 가까운 측에 금을 배치한 층으로 하는 것이 바람직하다.
제4층의 막 두께는 특별히 한정되지 않고 예를 들어, 0.1 내지 10 ㎛ 정도, 0.1 내지 5 ㎛ 정도를 들 수 있다.
이렇게 제4층을 배치함으로써, 예를 들어, 제2층이 은을 함유하는 재료에 의해 형성되어 있는 경우에, 은의 마이그레이션 방지막으로서 기능시킬 수 있다.
(적층체)
본 발명의 발광 소자에 있어서의 적층체는 통상, 기판 상에 제1 도전형 반도체층, 발광층, 제2 도전형 반도체층이 이 순서대로 또는 역의 순서로 적층되어서 구성된다. 그 중에서도, 적층체는 기판 상에, 제2 도전형 반도체층, 발광층, 제1 도전형 반도체층이 이 순서로 적층되어 이루어지는 것이 보다 바람직하다. 이 경우, 바람직하게는 제1 도전형 반도체층이 p형 반도체층이며, 제2 도전형 반도체층이 n형 반도체층이다.
이와 같은 구성에 의해, 전자의 확산이 일어나기 어려운 p형 질화물 반도체층에 있어서, 양호한 오믹 콘택트를 확보하고, 전류 확산을 보다 향상시키면서, 발광층으로부터의 광의 반사 효율을 최대한으로 발휘시킬 수 있다. 따라서, 광의 취출 효율을 향상시킬 수 있어, 고품질, 고성능의 발광 소자를 얻을 수 있다.
적층체의 재료로서는, 특별히 한정되는 것은 아니라, 예를 들어, InXAlYGa1 -X-YN(0≤X, 0≤Y, X+Y≤1) 등의 질화갈륨계 화합물 반도체가 적절하게 사용된다. 또한, 적층체는 MIS 접합, PIN 접합 또는 PN 접합을 가진 호모 구조, 헤테로 구조 또는 더블헤테로 구조 등 중의 어느 적층 구조여도 된다.
적층체를 구성하는 각 반도체층은, 단층, 다층, 초격자 구조 중 어느 것이어도 되고, 특히 발광층은 양자 효과가 발생하는 박막을 적층한 단일 양자 웰 구조 또는 다중 양자 웰 구조로 할 수 있다.
각 반도체층에는, n형, p형 중의 어느 불순물이 도핑되어 있어도 된다. 이러한 불순물은, 반도체층의 형성 시에 행해도 되고, 반도체층의 형성 후에 도핑해도 된다.
각 반도체층은, 예를 들어, 유기 금속 기상 성장법(MOCVD), 하이드라이드 기상 성장법(HVPE), 분자선 에피택셜 성장법(MBE), 스퍼터링법, 이온 플레이팅법, 전자 샤워법 등의 공지된 기술에 의해 형성할 수 있다.
각 반도체층의 막 두께는 특별히 한정되는 것은 아니라, 다양한 막 두께의 것을 적용할 수 있다.
본 발명의 발광 소자는, 예를 들어, 도 1에 도시한 바와 같이, 평면에서 보아, 통상, 사각형 또는 대략 이것에 가까운 형상이다. 반도체층의 적층 순서에 따라 상이한데, 예를 들어, 제2 도전형 반도체층은, 1개의 발광 소자의 일부의 영역에서, 제1 도전형 반도체층 및 발광층, 임의로 제2 도전형 반도체층의 깊이 방향의 일부가 제거되어서, 그의 표면이 노출되는 노출 영역을 갖고 있다. 이 노출 영역의 크기, 형상 및 배치는 특별히 한정되는 것은 아니라, 임의로 조정할 수 있다.
이러한 제2 도전형 반도체층의 노출 영역 상에는 전극이 형성되어 있다. 이 전극은, 상술한 제1 도전형 반도체층 상에 형성된 제1층을 포함하는 적층 구조의 전극이어도 되고, 어느 하나의 단층 또는 다층막으로 이루어지는 전극이어도 된다.
(기판)
기판으로서는, 예를 들어, 사파이어, 스피넬, SiC, GaN, GaAs 등의 공지된 절연성 기판 및 GaN, SiC 등의 도전성 기판을 들 수 있다. 그 중에서도, 사파이어 기판이 바람직하다.
절연성 기판은, 최종적으로 제거해도 되고, 제거하지 않아도 된다. 절연성 기판을 제거할 경우, 한 쌍의 전극, 즉 p 전극 및 n 전극은 동일면측에 형성되어 있어도 되고, 다른 면에 형성되어 있어도 된다. 절연성 기판을 제거하지 않는 경우, 통상, p 전극 및 n 전극은 모두 기판의 동일면측에 형성되게 된다.
또한, 기판으로서는, 그의 표면이 평탄한 것뿐만 아니라, 발광층에서 발생한 광을 난반사할 수 있을 정도의 요철 등이 규칙적 또는 불규칙적으로 형성되어 있어도 된다.
(질화물 반도체 발광 소자에 의한 발광 장치)
본 발명의 발광 소자는, 통상, 플립 칩 실장(페이스 다운 실장)에 의해, 지지 기판에 실장되어 반도체 발광 장치를 구성한다.
지지 기판은 적어도 발광 소자의 전극에 대향하는 면에 배선이 실시되어, 임의로 보호 소자 등이 형성되어 있어도 되고, 플립 칩 실장된 발광 소자를 고정·지지한다. 지지 기판은 발광 소자와 열팽창 계수가 거의 동등한 재료, 예를 들어, 질화물 반도체 소자에 대하여 질화알루미늄이 바람직하다. 이에 의해, 지지 기판과 발광 소자의 사이에 발생하는 열응력의 영향을 완화할 수 있다. 또한, 정전 보호 소자 등의 기능을 부가할 수 있고, 저렴한 실리콘을 사용해도 된다. 배선의 패턴은, 특별히 한정되는 것은 아니나, 예를 들어, 정부 한 쌍의 배선 패턴이 절연 분리되어서 서로 한쪽을 포위하도록 형성되는 것이 바람직하다.
발광 소자를 지지 기판에 실장하는 경우에는, 예를 들어, 지지 기판에 Au 등으로 이루어지는 범프를 적재하거나, 상술한 발광 소자에 있어서의 제3층, 즉, 외부 전극과 접속 가능한 전극을, 지지 기판에 형성된 범프 또는 전극에 대향시켜, 전기적 및 기계적으로 접속한다. 접속은, 예를 들어, Au, 공정재(Au-Sn, Ag-Sn), 땜납(Pb-Sn), 납 프리 땜납 등의 접합 부재에 의해, 초음파 접합 및/또는 열처리에 의해 행할 수 있다. 배선과 리드 전극을 직접 접속하는 경우, 예를 들어, Au 페이스트, Ag 페이스트 등의 접합 부재에 의해 접속할 수 있다.
(질화물 반도체 발광 소자의 제조 방법)
본 발명의 질화물 반도체 발광 소자의 제조 방법은 이하의 공정을 포함한다.
(a) 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층이 적층된 적층체를 형성하고,
(b) 제1 도전형 반도체층 상면의 적어도 일부에 접촉하는 제1 금속층(제1층에 대응)을 형성하고,
(c) 상기 제1 금속층 상에 제2 금속층(제4층에 대응)을 적층하고,
(d) 상기 제2 금속층을 상기 제1 금속층의 일부가 노출되도록 패터닝함과 함께, 상기 노출한 제1 금속층을 산화함으로써, 상기 제2 금속층의 외주에 배치하는 제1 금속층에 절연 영역을 형성한다. 이에 의해, 제1 금속층에 절연 영역과 도전 영역을 배치시킬 수 있다. 또한, 절연 영역과 도전 영역은 모두 제1 도전형 반도체층에 접촉하고 있는 것이 바람직한데, 절연 영역만이 제1 도전형 반도체층과 접촉하고 있어도 된다.
또한, 이하의 제조 방법의 설명에서는, p형 또는 n형을 특정하여 설명하고 있지만, p형 및 n형이 교체되어도 된다.
공정 (a)에 있어서는, 제1 도전형 반도체층, 발광층 및 제2 도전형 반도체층을 이 순서 또는 역순서로 기판 상에 형성한다. 각 반도체층은 당해 분야에서 공지된 방법에 의해 형성할 수 있다. 불순물은 성막과 동시에 도입해도 되고, 성막 후에 도입해도 된다.
예를 들어, n형 반도체층, 발광층 및 p형 반도체층을 이 순서로 적층한 경우에는, 통상, n형 반도체층의 일부의 영역에서, 그 위에 적층된 발광층 및 p형 반도체층이 제거되어, 임의로 n형 반도체층 자체의 두께 방향의 일부가 제거되어서, n형 반도체층의 일부를 노출시킨다. 이 경우의 반도체층의 제거는 포토레지스트 및 에칭 공정 등의 공지된 방법을 이용할 수 있다.
또한, 공정 (b) 이후의 공정은, 적층체에 대하여 행하기 때문에, 각 반도체층을 적층한 후, 상술한 n형 반도체층(또는 p형 반도체층)의 일부를 노출하는 공정은, 공정 (a) 후, 공정 (b) 전 뿐만 아니라, 각 공정 후의 임의의 단계에서 행할 수 있다.
공정 (b)에 있어서는, 제1 도전형 반도체층 상면의 적어도 일부에 접촉하는 제1 금속층을 형성한다.
여기서, 제1 금속층으로서는 단층이어도 되고, 다층막이어도 된다. 제1 금속층의 재료로서는, 상술한 제1층과 동일한 것을 들 수 있다.
발광층보다 위(기판과 반대측)에 배치되는, p형 반도체층의 상면에 제1 금속층을 형성하는 경우에는, 제1 금속층은, 적어도, p형 반도체층의 상면의 일부에 접촉하고 있으면 된다. 이 경우, 제1 금속층은, (i) p형 반도체층의 상면만에 접촉하고 있어도 되고(도 2의 제1층(15) 참조), (ii) 또한 p형 반도체층의 측면, 발광층의 측면 및/또는 n형 반도체층의 측면 및 상면 등과도 접촉하고 있어도 된다(도 6의 제1층(15) 참조). 또한, 제1 금속층은, (iii) 그의 전부가 제1 도전형 반도체층에 접촉하고 있어도 된다(도 7의 제1층(13) 참조).
상술한 (i) 및 (ii)의 경우에는, 예를 들어, 공정 (b) 전에, p형 반도체층의 상에 제3 금속층을 형성하는 것이 바람직하다(도 2 및 도 6 등의 제2층(16) 참조). 이러한 제3 금속층은, 단층이어도 되고, 다층막이어도 된다. 제3 금속층의 재료로서는, 예를 들어, 상술한 제2층 및/또는 제3층과 동일한 것을 들 수 있다. 제3 금속층은, 평면에서 보아, 반도체층의 pn 접합에 중복하지 않도록, 예를 들어, p형 반도체층의 외측 테두리보다 내측에 그 외측 테두리가 배치되도록 형성하는 것이 바람직하다.
또한, 발광층보다 아래(기판측)에 배치하는, 일부 노출한 n형 반도체층의 상면에 제1 금속층을 형성하는 경우에는, 일부 노출한 n형 반도체층의 상면 및 측면의 전체 표면을 피복하는 것이 바람직하고, 제1금속막은 발광층(8) 및 p형 반도체층(9)의 표면도 피복하고 있어도 된다(도 8a의 제1층(13) 참조).
이와 같이, 제1 도전형 반도체층의 상면을 실질적으로 노출시키지 않고, 전극이 될 수 있는 층이 피복되기 때문에, 이 공정 이후에 있어서, 제1 도전형 반도체층의 상면, 특히, 주위 영역이 에칭되는 등, 그의 표면을 황폐하게 하는 공정에 처해지지 않기 때문에, 제1 도전형 반도체층의 상면에 있어서의 결정에의 데미지를 억제할 수 있다. 이에 의해, 발광 소자의 특성의 악화, 1개의 웨이퍼에 형성되는 복수의 발광 소자 간에 있어서의 특성의 편차를 억제하여, 균일한 특성을 갖는 양질의 발광 소자를 얻는 것이 가능하게 된다.
공정 (c)에 있어서, 제1 금속층 상에 제2 금속층을 적층한다. 제2 금속층은, 단층이어도 되고, 다층막이어도 된다. 제2 금속층의 재료로서는, 예를 들어, 상술한 제4층과 동일한 것을 들 수 있다.
공정 (d)에 있어서, 제2 금속층을 패터닝함과 함께, 제1 금속층의 일부를 산화한다. 이에 의해, 제1 금속층에 있어서 도전 영역과 절연 영역을 형성한다.
여기에서의 제2 금속층의 패터닝은, 예를 들어, 도 8b에 도시한 바와 같이, 제1 금속층(제1층(13))의 일부가 제2 금속층(제4층(14))으로부터 노출되도록 행하면 된다. 또한, 제2 금속층의 패터닝을, 도 2에 도시한 바와 같이, 제2 금속층(제4층(17))의 외측 테두리가 p형 반도체층(9)의 외측 테두리보다 내측이며, 제3 금속층(제2층(16))의 외측 테두리보다도 외측에 배치되도록 행해도 된다. 또한, 도 5b에 도시한 바와 같이, 제2 금속층(제4층(17))의 외측 테두리가 p형 반도체층(9) 및 제3 금속층(제2층(16))의 외측 테두리보다도 내측에 배치되도록 행해도 된다.
패터닝 방법 및 산화 방법은, 당해 분야에서 공지된 방법을 이용할 수 있다. 산화는 패터닝 시에 또는 패터닝에 이어서 행해도 된다. 특히, 산화는 제1 금속층을 산화할 수 있는 에천트를 사용하여 패터닝하거나, 산화 분위기 하에서 패터닝하거나, 패터닝 중 또는 그 후에 산화 분위기 하에서 가열 등의 표면 처리를 행하거나, 산화성 가스 또는 용액으로 표면 처리하는 등의 방법을 이용하여 행할 수 있다.
이하에, 본 발명의 질화물 반도체 발광 소자 및 그의 제조 방법을 도면에 기초하여 상세하게 설명한다.
실시예 1(발광 소자)
이 실시예의 발광 소자를 도 1 및 도 2에 도시한다.
이 발광 소자(10)는 사파이어 기판(도시하지 않음) 상에 형성된 질화물 반도체층에 의한 적층체를 갖는다. 적층체는 Al0 .1Ga0 .9N으로 이루어지는 버퍼층(도시하지 않음), 논 도프 GaN층(도시하지 않음)을 갖고, 그 위에 n형 반도체층(7)으로서, Si 도프 GaN으로 이루어지는 n형 콘택트층, GaN층(40 Å)과 InGaN층(20 Å)을 교대로 10회 적층시킨 초격자의 n형 클래드층, 또한 그 위에 GaN층(250 Å)과 InGaN층(30 Å)이 교대로 3 내지 6회 적층된 다중 양자 웰 구조의 발광층(8), 또한 그 위에 p형 반도체층(9)으로서, Mg 도프 Al0 .1Ga0 .9N층(40 Å)과 Mg 도프 InGaN층(20 Å)이 교대로 10회 적층된 초격자의 p형 클래드층, Mg 도프 GaN으로 이루어지는 p형 콘택트층이 적층되어 있다.
n형 반도체층(7)의 일부의 영역에서는, 그 위에 적층된 발광층(8) 및 p형 반도체층(9)이 제거되고, 또한 n형 반도체층(7) 자체의 두께 방향의 일부가 제거되어서 노출되어 있고, 그 노출된 n형 반도체층(7) 상에 n 전극(4)이 형성되어 있다. 노출된 n형 반도체층(7)의 평면 형상은, 예를 들어, 도 1에 도시한 바와 같이, 중앙이 팽창한 원반 형상이며, 1개의 발광 소자에 있어서 중앙 부근에 2군데 형성되어 있다.
p형 반도체층(9) 상에는 적층 구조의 전극이 형성되어 있다.
적층 구조의 전극은 제1층(15)의 도전 영역, 제2층(16), 제4층(17) 및 제3층(3)에 의해 구성되어 있다.
제2층(16)은 p형 반도체층(9)이 접촉한 다층막으로 이루어지고, 막 두께 100 nm의 Ag막, 막 두께 100 nm의 Ni막, 막 두께 100 nm의 Ti막 및 막 두께 100 nm의 Pt막이 이 순서로 적층되어서 구성되어 있다. 제2층(16)의 외측 테두리는, 적층체를 구성하는 반도체층(11), 즉 p형 반도체층(9)의 외측 테두리보다도 내측에 배치되어 있다. 예를 들어, 도 3에 도시한 바와 같이, p형 반도체층(9)의 외측 테두리로부터 14 ㎛ 정도(화살표 a+b) 이격되어 있다.
제1층(15)은 제2층(16) 상면 및 측면을 거의 완전히 피복하고, 또한 p형 반도체층(9) 상의 대략 전체면을 피복하도록, p형 반도체층(9) 상면에 접촉하고 있다. 제1층(15)은 도 2에 있어서의 확대도 및 도 3에 도시한 바와 같이, p형 반도체층(9)과의 접촉 영역에서, 도전 영역(15b)과 절연 영역(15a)을 갖는다. 도전 영역(15b)은 제2층(16)과 접촉하고 있는 영역 외에, 제2층(16)의 외주 영역(도 3의 화살표 a로 표시되는 영역)이다. p형 반도체층(9)과 접촉하고 있는 도전 영역의 폭(도 3의 화살표 a)은 예를 들어, 9 ㎛ 정도이다. 절연 영역(15b)은 그 외측 테두리가 p형 반도체층의 외측 테두리와 대략 일치하고 있다. 절연 영역(15b)의 폭(도 3의 화살표 b)은 예를 들어, 5 ㎛ 정도이다. 제1층(15)은 막 두께 2 nm의 티타늄 함유막에 의해 형성되어 있다. 따라서, 도전 영역(15b)은 티타늄으로 이루어지고, 절연 영역(15a)은 산화티타늄으로 이루어진다.
제4층(17)은 제1층(15)에 있어서의 도전 영역(15b) 상에 형성되어 있다. 제4층(17)은 다층막으로 이루어지고, 막 두께 2.0 ㎛의 Au막, 막 두께 100 nm의 W막, 막 두께 10 nm 정도의 Ti막이 이 순서로 적층되어서 구성되어 있다.
제3층(3)은 외부 접속용의 전극이며, 소위 패드 전극이라 칭해진다. 제3층(3)은 다층막으로 이루어지고, 막 두께 500 nm의 Al-Cu-Si막, 막 두께 100 nm의 Ti막, 막 두께 100 nm의 Pt막 및 막 두께 1.0 ㎛의 Au막이 이 순서로 적층되어서 구성되어 있다. 제3층(3)은 외부로부터의 충분한 전력을 공급할 수 있을 정도의 면적으로 제4층(17)에 접촉하고 있다.
또한, n 전극(4)은 예를 들어, Al, Ti, Ni, Cr, Mo, Nb, Co, V, Au, Pt, Pd, W, Mn, Zr, Rh, Cu, Mg, Bi, Sn, Ir, Ga, Nd, Re, Al-Cu-Si(2 wt％의 Cu 및 1 wt％의 Si를 함유하는 Al 합금) 등에 의해 형성되어 있다.
이 발광 소자는 n 전극(4) 및 제4층(17)으로 피복되어 있는 영역 이외의 영역은, 막 두께 500 nm 정도의 산화 실리콘으로 이루어지는 보호막(6)에 의해 보호되어 있다.
이와 같은 구성의 발광 소자에 대해서, 온도 85℃, 습도 85％의 분위기 중, If=700 mA의 조건에서 통전한 바, 7000 시간 연속 통전한 후에 있어서도, 그의 단면에 있어서의 SEM 관찰에서는 Ag의 마이그레이션이 보이지 않고, 또한, 누설 전류의 발생은 보이지 않았다.
비교를 위해서, 절연 영역을 형성하지 않는 발광 소자를 형성하고, 상기에서 얻어진 본 발명의 발광 소자와, 그의 특성을 비교하였다. 이 실시예의 발광 소자에서는, 온도 85℃, 습도 85％의 분위기 중, If=700 mA의 조건에서의 통전에서는, n(평가한 발광 소자의 개수)=6에서의 평균값으로서, 절연 영역을 형성하지 않는 발광 소자에 대하여 약 5％의 광출력의 향상이 확인되었다.
또한, Vf 전압의 소자간 편차가, 상술한 절연 영역을 형성하지 않는 발광 소자에 비하여 반감되어, 안정된 특성을 갖는 발광 소자가 얻어지는 것이 확인되었다.
이 실시예의 발광 소자는, p형 반도체층의 표면이 은을 함유하는 전극으로 피복되어 있기 때문에, 발광층으로부터 발생한 광을 효율적으로 반사시킬 수 있었다. 또한, 이 은을 함유하는 전극이 제1층 및 제4층으로 피복되어 있기 때문에, p형 반도체층 표면의 은의 마이그레이션을 유효하게 방지할 수 있었다. 또한, 제1층에 있어서의 절연 영역이 p형 반도체층의 거의 전체면을 피복하고 있기 때문에, 이 부분으로부터의 광의 누설을 확실하게 방지할 수 있어, 고효율 발광을 실현할 수 있었다.
실시예 2(발광 소자의 제조 방법)
도 1 및 도 2에 도시하는 발광 소자를 이하와 같이 형성하였다.
<반도체층의 형성>
2인치φ의 사파이어 기판(2) 상에 MOVPE 반응 장치를 사용하여, Al0 .1Ga0 .9N으로 이루어지는 버퍼층을 10 nm, 논 도프 GaN층을 1.5 ㎛, n형 반도체층(3)으로서, Si 도프 GaN으로 이루어지는 n형 콘택트층을 2.165 ㎛, GaN층(4 nm)과 InGaN층(2 nm)을 교대로 10회 적층시킨 초격자의 n형 클래드층을 64 nm, GaN층(25 nm)과 InGaN층(3 nm)을 교대로 3 내지 6회 적층시킨 다중 양자 웰 구조의 발광층(4), p형 반도체층(5)으로서, Mg 도프 Al0 .1Ga0 .9N층(4 nm)과 Mg 도프 InGaN층(2 nm)을 교대로 10회 적층시킨 초격자의 p형 클래드층을 0.2 ㎛, Mg 도프 GaN으로 이루어지는 p형 콘택트층을 0.5 ㎛의 막 두께로 이 순서대로 성장시켜 웨이퍼를 제작하였다.
<전극의 형성>
p형 반도체층(9) 상의 원하는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 이 웨이퍼를 스퍼터 장치에 설치하고, 스퍼터 장치에 의해, Ag 타깃, 스퍼터 가스로서 아르곤 가스를 사용하여, Ag막을 100 nm의 막 두께로 형성하였다. 또한, 마찬가지의 방법으로, 막 두께 100 nm의 Ni막, 막 두께 100 nm의 Ti막 및 막 두께 100 nm의 Pt막을 이 순서로 적층하였다. 그 후, 리프트 오프에 의해, 이들 막을, 소정의 형상으로 패터닝했다(예를 들어, 도 4a의 제2층(16) 참조).
계속해서, 스퍼터 장치에 의해, Ti 타깃, 스퍼터 가스로서 아르곤 가스를 사용하여, 상술한 제2층(16)에 대응하는 적층막 위이며, 웨이퍼의 p형 콘택트층의 거의 전체면에, Ti막을 10 nm의 막 두께로 형성했다(예를 들어, 도 4a의 제1층(15)).
또한, 마찬가지의 방법으로, 막 두께 2.0 ㎛의 Au막, 막 두께 100 nm의 W막, 막 두께 10 nm 정도의 Ti막을 이 순서로 적층하고, 마지막으로, 막 두께 600 nm의 SiO2막을 형성하였다.
SiO2막 상에, 원하는 형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로서 사용하여, 에천트로서 불산을 사용한 습식 에칭에 의해, SiO2막, Ti막을 일괄적으로 소정의 형상으로 패터닝하였다.
계속해서, 에천트로서 질산, 아세트산이 포함된 혼산(混酸)을 사용한 습식 에칭에 의해 W막을 패터닝하고, 또한 에천트로서 Ti에 대하여 불가용인 요오드요오드화 칼륨을 사용한 습식 에칭에 의해, Au막을 동일 형상으로 패터닝하고, 하층의 Ti막만을 에칭하지 않고 노출시킨 채 잔존시켰다. 그리고, 에칭의 종료 시에 산성 용액을 사용하여 전극 표면을 세정함과 함께, 레지스트 박리를 행하였다. 잔존하고 있는 Ti막은, 두께가 10 nm 정도로 얇기 때문에, 레지스트 박리 후의 세정이나 후의 공정에서 열이 가해지는 것에 의해 산화된다.
이에 의해, Au막 등으로부터 노출된 Ti막을 산화티타늄으로 변환할 수 있고, 반도체층과 접촉하는 영역에서, 예를 들어, 도 4b에 도시한 바와 같이, 제1층(15)에 있어서, 도전 영역(15b)과 절연 영역(15a)을 구비한 층을, 적층 구조의 전극(22)의 일부로서 형성하였다.
<에칭>
얻어진 웨이퍼를 반응 용기 내에서, 질소 분위기 중, 600℃에서 어닐하여, p형 클래드층 및 p형 콘택트층을 더욱 저저항화하였다.
어닐 후, 웨이퍼를 반응 용기로부터 취출하고, 상술한 적층 구조의 전극(22)의 일부가 형성된 최상층의 p형 콘택트층의 표면에 소정의 형상의 마스크를 형성하고, 에칭 장치로 마스크의 위로부터, 제1층의 절연 영역 및 반도체층을 에칭하여, n형 콘택트층의 일부를 노출시켰다. 이때, pn 접합 계면 근방이 제1층으로 피복되어 있기 때문에, 에칭 시의 데미지를 확실하게 방지할 수 있다. 또한, 여기에 배치되어 있는 제1층은 산화물층이 되어 있기 때문에, pn 접합에 접촉했다고 해도, 후의 단락을 초래할 일은 없다.
그 후, 마스크의 박리를 행하였다.
<보호막의 형성>
얻어진 웨이퍼 상에, 보호막(6)으로서 SiO2막을 600 nm로 형성하고, 포토레지스트 및 에칭 공정에 의해, 원하는 영역에 개구를 갖는 SiO2막을 형성하였다.
<패드 전극의 형성>
이어서, 어닐 장치로, p형 콘택트층 등의 반도체층의 소자 특성에 영향을 주지 않고, Ag과 Au가 혼합되지 않는 온도 이하의 온도에서 열처리를 실시하였다.
보호막(6), n 전극(4) 및 p측의 적층 구조의 전극 상에 레지스트에 의해 소정의 패턴을 갖는 마스크를 형성하고, 그 위에 막 두께 500 nm의 Al-Cu-Si막, 또한 막 두께 100 nm의 Ti막, 막 두께 100 nm의 Pt막 및 막 두께 1000 nm의 Au막을 이 순서로 적층하고, 리프트 오프법에 의해, n 전극(4) 및 본딩용의 패드 전극(도 2중의 제3층(p 패드 전극)(3))을 형성하였다.
얻어진 웨이퍼를 소정의 개소로 분할함으로써 발광 소자를 얻었다.
실시예 3(발광 소자의 제조 방법)
이 실시예의 발광 소자는, 예를 들어, 도 5b에 도시한 바와 같이, 제1층(15)의 절연 영역(15a)이 p형 반도체층(9) 및 발광층(8)의 측면, n형 반도체층(7)의 측면 및 상면에도 형성되어 있고, 제4층(17)의 외측 테두리가 제2층(16) 외측 테두리의 내측에 배치되어 있는 이외에, 실질적으로 실시예 1의 발광 소자와 동일한 구성이다.
이 발광 소자는 이하의 방법에 의해 형성할 수 있다.
실시예 2와 마찬가지로, p형 반도체층(9) 상에 제2층(16)에 대응하는 Ag막, Ni막, Ti막, Pt막을 적층하고, 패터닝한다(도 5a 참조).
계속해서, n형 반도체층(7)의 일부를 노출시키도록 반도체층을 패터닝한다.
그 후, 실시예 2와 실질적으로 마찬가지로, 웨이퍼의 거의 전체면에, Ti막을 100 nm의 막 두께로 형성했다(예를 들어, 도 5a의 제1층(15)). 여기에서의 Ti막의 형성은, p형 반도체층(9) 및 발광층(8)의 측면, n형 반도체층(7)의 측면 및 상면에도 형성된다.
그 후, 실시예 2와 마찬가지로, Au막, W막, Ti막 및 SiO2막을 형성한다.
계속해서, 이들 막을 실시예 2와 마찬가지로 소정의 형상으로 패터닝한다. 그때, 이들 막의 형상이, 도 5b의 제4층(17) 대응하고, 제4층(17)의 외측 테두리가 제2층(16) 외측 테두리의 내측에 배치되도록 패터닝한다.
이 패터닝 시 또는 직후에, 실시예 2와 실질적으로 마찬가지로, 제1층(15)에 있어서 절연 영역(15a)이 형성되기 때문에, 절연 영역은 제4층(17) 상방으로부터, p형 반도체층(9) 및 발광층(8)의 측면, n형 반도체층(7)의 측면 및 상면에도 형성되게 된다(도 5b 참조).
이후의 공정은, 실시예 2에 준하여 행할 수 있다.
실시예 4(발광 소자 및 그의 제조 방법)
이 실시예의 발광 소자는, 예를 들어, 도 6에 도시한 바와 같이, 제1층(15)의 절연 영역(15a)이 p형 반도체층(9) 및 발광층(8)의 측면, n형 반도체층(7)의 측면 및 상면에도 형성되어 있는 이외에, 실질적으로 실시예 1의 발광 소자와 동일한 구성이다.
이와 같은 구성의 발광 소자에 있어서도, 실시예 1과 동일하게, 고효율 발광을 실현할 수 있다.
이 발광 소자는, 제4층(17)의 외측 테두리가 제2층(16) 외측 테두리의 외측에 배치되도록 Au막, W막, Ti막 및 SiO2막을 패터닝하는 이외에, 실질적으로 실시예 3과 동일하게 형성할 수 있다.
실시예 5(발광 소자)
이 실시예의 발광 소자를 도 7에 도시하였다.
이 발광 소자(10)는 실시예 1과 마찬가지의 반도체의 적층 구조를 갖고, 실시예 1과 동일하게 n형 반도체층(7)의 일부의 영역이 노출되어 있다.
이 노출된 n형 반도체층(7) 상에 적층 구조의 전극(12)의 일부가 형성되어 있다.
적층 구조의 전극(12)의 일부는, 제1층(13) 및 제4층(14)에 의해 구성되어 있다.
제1층(13)은 제1 도전형 반도체층(11)으로서 노출된 n형 반도체층 상의 대략 전체면을 피복하도록, n형 반도체층의 상면에 접촉하여 배치되어 있다. 제1층(13)은 n형 반도체층과의 접촉 영역에서, 도전 영역(13b)과 절연 영역(13a)을 갖는다. 제1층(13)은 막 두께 2 nm의 티타늄 함유막에 의해 형성되어 있다. 따라서, 도전 영역(13b)은 티타늄으로 이루어지고, 절연 영역(13a)은 산화티타늄으로 이루어진다.
제4층(14)은 제1층(13)에 있어서의 도전 영역(13b) 상에 형성되어 있다. 제4층(14)은 다층막으로 이루어지고, 막 두께 1.7 ㎛의 Au막, 막 두께 120 nm의 W막, 막 두께 3 nm 정도의 Ti막이 이 순서로 적층되어서 구성되어 있다.
또한, 도 7에 있어서는, 반도체층(11)으로서 n형 반도체층 밖에 도시되어 있지 않지만, 통상, 도 8b에 도시한 바와 같이, 제1층(13)에 있어서의 절연 영역(13a)은 n형 반도체층(7) 상면 및 측면, 발광층(8)의 측면, p형 반도체층(9)의 측면 및 상면에도 배치되어 있다.
이와 같은 구성의 발광 소자에 있어서도, 실시예 1과 동일하게, 고효율 발광을 실현할 수 있다.
실시예 6(발광 소자)
이 실시예의 발광 소자는, 실시예 5에 있어서의 노출된 n형 반도체층 상에 형성한 적층 구조의 전극 대신에, p형 반도체층 상에 형성한 적층 구조의 전극으로 한 이외에 실질적으로 실시예 5와 마찬가지의 구조이다.
이와 같은 구성의 발광 소자에 있어서도, 실시예 1과 동일하게, 고효율 발광을 실현할 수 있다.
실시예 7(발광 소자의 제조 방법)
예를 들어, 도 8b에 도시한 바와 같이, 노출된 n형 반도체층(7) 상에 적층 구조의 전극(12)의 일부가 형성된 발광 소자는, 이하의 방법에 의해 형성할 수 있다.
실시예 2와 마찬가지로 반도체층의 적층체를 형성하고, n형 반도체층(7)의 일부를 노출시킨다.
계속해서, 도 8a에 도시한 바와 같이, 노출된 n형 반도체층(7)을 포함하는 웨이퍼 상에, 제1층(13)으로서 Ti막을 형성한다.
Ti막 상에, 제4층(14)으로서, 막 두께 2.0 ㎛의 Au를 형성하고, 원하는 형상으로 패터닝한다.
이 패터닝 시 및 그의 직후에, 제4층(14)으로부터 노출되는 Ti막에 있어서 절연 영역(13a)이 형성된다. 따라서, 절연 영역(13a)은 p형 반도체층(9) 상면으로부터, p형 반도체층(9) 및 발광층(8)의 측면, n형 반도체층(7)의 측면 및 상면에도 형성되게 된다.
본 발명의 질화물 반도체 소자는, 백라이트 광원, 디스플레이, 조명, 차량용 램프 등의 각종 광원을 구성하는 반도체 발광 소자, 나아가 반도체 수광 소자 등, 그 밖의 반도체 디바이스에 적절하게 이용할 수 있다.
3: 제3층(패드 전극)
4: n 전극
6: 보호막
7: n형 반도체층,
8: 발광층
9: p형 반도체층
10: 발광 소자
11: 제1 도전형 반도체층,
13, 15: 제1층(제1 금속층)
13a, 15a: 절연 영역,
13b, 15b: 도전 영역
16: 제2층(제3 금속층),
14, 17: 제4층(제2 금속층)
12, 22: 적층 구조의 전극
4: n 전극
6: 보호막
7: n형 반도체층,
8: 발광층
9: p형 반도체층
10: 발광 소자
11: 제1 도전형 반도체층,
13, 15: 제1층(제1 금속층)
13a, 15a: 절연 영역,
13b, 15b: 도전 영역
16: 제2층(제3 금속층),
14, 17: 제4층(제2 금속층)
12, 22: 적층 구조의 전극
Claims (13)
- 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층을 갖는 적층체와,
상기 제1 도전형 반도체층 상에 형성된 적층 구조의 전극을 구비하고,
상기 전극은, 적어도 하면이 상기 제1 도전형 반도체층에 접촉하고, 광 반사성을 갖는 제2층과, 상기 제2층을 피복하고, 상기 제2층의 외주에 배치된 도전 영역을 갖는 제1층을 포함하고,
상기 제1층은, 상기 도전 영역의 외주에 배치된 절연 영역을 갖는 것을 특징으로 하는 질화물 반도체 발광 소자. - 제1항에 있어서, 상기 적층 구조의 전극이, 제3층을 더 갖고,
상기 제3층은 상기 제1층 상에 형성되어 이루어지는 질화물 반도체 발광 소자. - 제2항에 있어서, 상기 적층 구조의 전극이,
상기 제1층과 제3층 사이에 제4층을 더 갖고,
상기 제4층은 제1층의 도전 영역의 외측 테두리와 그 외측 테두리가 일치하여 이루어지는 질화물 반도체 발광 소자. - 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2층이 은을 함유하는 전극이며, 제1층이 상기 제2층의 상면 및 측면의 전체면을 피복하는 질화물 반도체 발광 소자.
- 제4항에 있어서, 상기 절연 영역은 산화물로 이루어지는 질화물 반도체 발광 소자.
- 제5항에 있어서, 상기 제1층이 티타늄, 니오븀, 탄탈, 하프늄, 알루미늄, 크롬, 바나듐, 텅스텐, 몰리브덴, 지르코늄 또는 아연을 구성 원소로서 포함하는 질화물 반도체 발광 소자.
- 제1항에 있어서, 상기 제1층은 절연 영역의 외측 테두리가 상기 제1 도전형 반도체층의 외측 테두리와 일치하여 이루어지는 질화물 반도체 발광 소자.
- 제1항에 있어서, 제1 도전형 반도체층이 p형 반도체층이며, 제2 도전형 반도체층이 n형 반도체층인 질화물 반도체 발광 소자.
- (a) 제1 도전형 반도체층, 발광층 및 상기 제1 도전형 반도체층과 상이한 도전형의 제2 도전형 반도체층이 적층된 적층체를 형성하고,
(b) 제1 도전형 반도체층 상면의 적어도 일부에 접촉하는 제1 금속층을 형성하고,
(c) 상기 제1 금속층 상에 제2 금속층을 적층하고,
(d) 상기 제2 금속층을 상기 제1 금속층의 일부가 노출되도록 패터닝함과 함께, 상기 노출한 제1 금속층을 산화함으로써, 상기 제2 금속층의 외주에 배치하는 제1 금속층에 절연 영역을 형성함과 함께, 산화되지 않은 제1 금속층과 상기 제2 금속층에 의해 상기 제1 도전형 반도체층에 접촉하는 전극을 형성하는 것을 포함하는 질화물 반도체 발광 소자의 제조 방법. - 제9항에 있어서, 상기 (b)에서, 상기 제1 금속층을 발광층보다 위의 반도체층의 상면을 피복하도록 형성하는 질화물 반도체 발광 소자의 제조 방법.
- 제9항 또는 제10항에 있어서, 상기 (b) 전에, 발광층보다 위의 반도체층 상에 광 반사성의 제3 금속층을 형성하고, 그 후,
(b) 상기 제1 도전형 반도체층 상 및 제3 금속층 상에 제1 금속층을 형성하는 질화물 반도체 발광 소자의 제조 방법. - 제9항에 있어서, 상기 (b)에서, 상기 제1 금속층을 제1 도전형 반도체층의 전체 표면을 피복하도록 형성하는 질화물 반도체 발광 소자의 제조 방법.
- 제9항에 있어서, 상기 (a)에서, 상기 적층체를 일부가 노출된 n형 반도체층과, 발광층과, p형 반도체층이 적층되도록 형성하고,
상기 (b)에서, 상기 제1 금속층을 n형 반도체층의 노출부의 적어도 일부 및 p형 반도체층의 표면에 형성하고,
상기 (d)에서, 상기 제2 금속층을 제1 금속층의 일부가 노출되도록 패터닝할 때에 n형 반도체층의 노출부의 적어도 일부 및 p형 반도체층의 표면에 걸치는 제1 금속층에 절연 영역을 형성하는 질화물 반도체 발광 소자의 제조 방법.
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