KR101750927B1 - 반도체 테스트 장치 - Google Patents

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Abstract

본 발명은 반도체가 탑재되는 소켓; 소켓에 연결되어 반도체와 통신하되, 반도체에 테스트 신호를 송신하고 반도체로부터 응답 신호를 수신하고, 응답 신호와 기준 신호를 비교하여 반도체의 불량 여부를 판단하는 테스트 보드를 포함한다.
반도체(DUT)별 개별 테스트를 수행할 수 있어 전체 테스트 시간이 지연되는 것을 방지할 수 있다. 또한 개별 테스트 진행으로 불량 반도체(Fail DUT) 발생 시 즉시 대응할 수 있다.
또한 하이픽스 보드(HiFix B/D)를 제거할 수 있어 단가를 절감할 수 있고, 경량화할 수 있으며, 유지보수가 편리하고, 고속 신호의 품질을 향상할 수 있으며 소형화할 수 있다. 또한 핸들러와 테스트 헤드를 일체화 함으로써 공간, 비용, 유지보수가 효율적이다.

Description

반도체 테스트 장치 {Semiconductor test apparatus}
본 발명은 반도체의 불량 여부를 판단하기 위한 반도체 테스트 장치에 관한 것이다.
일반적으로 반도체 제조업체는 생산된 반도체가 모든 설계 파라미터를 만족하는지 여부를 확인하기 위하여 장치 파라미터 테스팅(DC 테스팅), 장치 논리 기능 테스팅 및 장치 타이밍 테스팅(AC 테스팅) 등을 수행한다.
여기서 테스트 대상이 되는 반도체를 '피시험 소자(DUT: Device Under Test)'라고 하고, 이 DUT를 테스트하는 장치를 '자동 테스트 장치(ATE: Automatic Test Equipment)'라고 한다.
ATE는 패턴 논리 데이터를 생성하는 패턴 생성기(PG: Pattern Generator), 기준 클락(clock)을 발생하는 타이밍 발생기(TG: Timing Generator), 원하는 타이밍 에지(timing edge)를 생성하는 포맷 컨트롤러(FC: Format Controller), DUT에 인가할 전압 레벨로 변환한 후 이를 DUT에 입력 신호로 제공하고 DUT의 출력 신호를 수신한 후 수신된 신호와 기준 신호를 비교하는 핀 일렉트로닉스(PE: Pin Electronics), 핀 일렉트로닉스에서 전송된 비교 결과(pass/fail)를 저장하는 페일 메모리(FM: Fail Memory), EWS로부터 패턴 프로그램을 전송받아 실행하고 DUT의 패스 또는 페일 결과를 EWS(Embedded Web Server)로 전송하는 중앙처리장치(CPU: Central Processing Unit)를 포함한다.
이러한 ATE에 마련된 핀 일렉트로닉스(PE)의 I/O 채널은 하이픽스(HiFix) 보드를 통해 DUT와 물리적으로 연결된다. 이때 DUT의 사양별로 패키지와 핀 배치가 다르기 때문에 작업자는 DUT의 사양에 대응되는 하이픽스(HiFix) 보드로 교체한 후 교체된 하이픽스 보드에 DUT의 각 핀을 연결해야 한다. 이와 같이 DUT 변경 시마다 하이픽스(HiFix) 보드를 교체해야 하는 번거로움이 있으며, 소켓, 커넥터의 수명 제한으로 인해 유지 보수가 필요한 문제점이 있다.
DUT는 패턴을 인가하면 정해진 응답을 정해진 시간에 출력하기 때문에 하나의 패턴 프로그램으로 복수의 DUT를 동시에 테스트하는 것이 가능하다. 즉 ATE는 하이픽스 보드를 통해 연결된 복수의 DUT를 동시에 테스트한다.
이때 복수의 DUT가 한 개의 하이픽스(HiFix) 보드에 장착되기 때문에 하이픽스(HiFix) 보드에 상당량의 케이블이 연결되고 이로 인해 하이픽스 보드의 무게가 상승하고 제조 단가도 상승하는 문제점이 있다.
그리고 SD 카드(Secure Digital Card)와 같이 내부에 컨트롤러를 내장하고 3 내지 4개의 핀으로 데이터를 입출력하는 플래시 메모리의 경우, 내장 컨트롤러는 소프트웨어를 실행하고 외부 명령어에 응답하는 프로토콜 방식으로 동작하기 때문에 DUT의 응답시간이 DUT마다 상이하다.
이와 같이, 컨트롤러 내장형 메모리나 BIST(built-in self test) 기능을 탑재한 디바이스처럼 응답 시간이 다른 DUT를 동시에 복수 개 테스트할 경우, ATE에 패턴 생성기(PG)가 한 개이기 때문에 일찍 응답을 하는 DUT는 가장 느린 DUT가 응답할 때까지 다음 단계로 진행하지 못하고 대기해야 하는 문제점이 있다.
소켓을 통해 반도체와 전기적으로 연결되는 테스트 보드를 가지는 반도체 테스트 장치를 제공한다.
테스트 보드가 장착되는 테스트 헤드와 핸들러가 일체로 형성된 반도체 테스트 장치를 제공한다.
복수의 반도체를 개별적으로 또는 동시에 테스트 가능한 반도체 테스트 장치를 제공한다.
일 측면에 따른 반도체 테스트 장치는, 반도체가 탑재되는 소켓; 소켓에 연결되어 반도체와 통신하고, 반도체와 통신 시 반도체에 테스트 신호를 송신하고 반도체로부터 응답 신호를 수신하고, 응답 신호와 기준 신호를 비교하여 반도체의 불량 여부를 판단하는 테스트 보드를 포함한다.
테스트 보드는, 반도체의 테스트 프로그램을 수행하고, 반도체의 불량 여부를 서버에 전송하는 제어부; 테스트 프로그램에 대응하는 패턴 데이터를 생성하고, 패턴 데이터에 대응하는 기준 클락 신호를 생성하고, 기준 클락 신호에 타이밍 에지를 생성하여 테스트 데이터를 생성하는 프로토콜 생성부; 테스트 데이터의 전압 레벨로 변환하여 반도체에 송신하고, 반도체로부터 응답 신호를 수신하고 응답 신호와 기준 신호를 비교하여 비교 데이터를 생성하는 핀 전자부; 반도체의 불량 여부를 저장하는 저장부를 포함한다.
프로토콜 생성부는, 핀 전자부의 비교 데이터를 분석하여 반도체의 불량 여부를 판단한다.
제어부는, 반도체의 불량 여부를 서버에 전송한다.
반도체 테스트 장치는, 테스트 보드가 장착되고, 테스트 보드에 전력을 공급하는 테스트 헤드를 더 포함한다.
반도체 테스트 장치는, 테스트 헤드와 일체형으로 마련되고, 반도체를 이송하는 핸들러를 더 포함한다.
반도체 테스트 장치는, 피시험 반도체를 수용하는 제1트레이; 양품의 반도체를 수용하는 제2트레이; 불량의 반도체를 수용하는 제3트레이를 더 포함하고, 핸들러는 제1트레이, 제2트레이 및 제3 트레이 중 어느 하나의 트레이에 수용된 반도체를 이송한다.
핸들러는, 서버의 명령에 대응하여 피시험 반도체가 비탑재된 테스트 보드에 피시험 반도체를 탑재시킨다.
테스트 보드가 복수인 경우, 복수의 테스트 보드 간 통신을 수행한다.
소켓은, 반도체 사양별로 마련된다.
일 측면에 따르면 반도체(DUT)별 개별 테스트를 수행할 수 있어 전체 테스트 시간이 지연되는 것을 방지할 수 있다.
또한 개별 테스트 진행으로 불량 반도체(Fail DUT) 발생 시 즉시 대응할 수 있다.
또한 프로토콜(Protocol) 기반의 간단한 패턴 프로그램을 사용할 수 있다.
독립적인 테스트 보드의 조합으로 인하여 테스트 설정 변경이 가능하고, 테스트 대상 반도체의 수를 다양하게 조정할 수 있다.
또한 하이픽스 보드(HiFix B/D)를 제거할 수 있어 단가를 절감할 수 있고, 경량화할 수 있으며, 유지보수가 편리하고, 고속 신호의 품질을 향상할 수 있으며 소형화할 수 있다.
또한 핸들러와 테스트 헤드를 일체화 함으로써 공간, 비용, 유지보수가 효율적이다.
도 1은 실시예에 따른 반도체 테스트 장치의 예시도이다.
도 2는 실시예에 따른 반도체 테스트 장치에 마련된 테스트 보드와 서버와의 통신 예시도의 구성도이다.
도 3은 실시예에 따른 반도체 테스트 장치에 마련된 테스트 보드의 예시도이다.
도 4는 실시예에 따른 반도체 테스트 장치에 마련된 테스트 보드의 제어 구성도이다.
이하에서는 첨부도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 실시예에 따른 반도체 테스트 장치의 예시도로, 반도체 테스트 장치(100)는 스테이지(110), 트레이(120), 테스트 헤드(130), 핸들러(140), 테스트 보드(150), 소켓(160)을 포함한다.
스테이지(110)는 트레이(120) 및 테스트 헤드(130)를 수평 상태로 지지한다.
트레이(120) 및 테스트 헤드(130)는 스테이지(110)로부터 각각 분리 가능하다.
트레이(120)는 테스트 대상이 되는 피시험 반도체(200)를 수용하는 제1트레이(121)와, 테스트 후 양품으로 판단(pass)된 반도체를 수용하는 제2트레이(122)와, 테스트 후 불량품(fail)으로 판단된 반도체를 수용하는 제3트레이(123)를 포함한다.
테스트 헤드(130)는 복수 개의 장착부(131)를 가지고, 이 테스트 헤드(130)의 복수 장착부(131)에는 테스트 보드(150)가 각각 탑재된다.
여기서 테스트 헤드(130)의 복수 장착부(131)는 작업자가 원하는 만큼의 M x N 배열로 제조 가능하다.
테스트 헤드(130)는 테스트 보드(150)에 구동 전력을 공급하는 전원부(미도시)와, 반도체 테스트 수행 시에 발생된 열을 외부로 배출시켜 테스트 보드(150)를 냉각시키는 냉각부(미도시) 등을 포함한다.
이러한 테스트 헤드(130)는 분리 가능하여, 피시험 반도체의 사양에 대응하는 테스트 보드(150)를 교환 배치 가능하고,
또한 테스트 헤드(130)에 탑재되는 테스트 보드(150)의 개수를 작업자가 원하는 대로 용이하게 조절할 수 있다.
테스트 헤드(130)는 테스트 보드(150)가 소형화되고 대형의 하이픽스(HiFix) 보드가 제거됨에 따라 소형화 가능하다. 이로 인해 테스트 헤드(130)는 핸들러(140) 내에 빌트 인(built-in) 가능하다.
이와 같이 반도체 테스트 장치(100)의 테스트 헤드(130)와 핸들러(150)를 일체형으로 마련함으로써 반도체 테스트 장치(100)가 설치되는 공간의 활용도를 극대화할 수 있고, 반도체 테스트 장치의 하이픽스(HiFix)보드를 제거함으로써 반도체 테스트 장치의 제조 비용을 절감할 수 있으며, 유지보수를 용이하게 수행할 수 있고, 시스템 통합(SI) 특성을 개선할 수 있으며, 고속 신호의 품질을 향상할 수 있다.
또한 핸들러(140)와 테스트 헤드(150)를 일체화 함으로써 공간, 비용, 유지보수가 효율적이다.
핸들러(140)는 제1트레이(121) 내에 수용된 피시험 반도체(200)를 그립(grip)하고 빈 장착부(131)로 이동하여 빈 장착부(131)에 그립된 피시험 반도체를 탑재하고, 테스트가 끝난 반도체를 그립하여 제2트레이(122) 또는 제3트레이(123)로 이송 후 제2트레이(122) 및 제3트레이(123)에 넣는다.
즉, 핸들러(140)는 테스트가 끝난 반도체가 양품이면 제2트레이(122)에 넣고, 테스트가 끝난 반도체가 불량이면 제3트레이(123)에 넣는다.
이러한 핸들러(140)는 X, Y, Z 축의 3 자유도를 갖는다.
핸들러(140)는 제1가이드레일(141), 제2가이드레일(142), 제3가이드레일(143), 그리퍼(gripper, 144)를 포함한다. 여기서 제1가이드레일(141), 제2가이드레일(142), 제3가이드레일(143)은 서로 적층 구조로 이루어진다.
좀 더 구체적으로, 제1가이드레일(141)이 천정 또는 반도체 테스트 장치의 상면에 고정 설치되고 제2가이드레일(142)이 제1가이드레일(141)의 하측에 장착되며, 제3가이드레일(143)이 제2가이드레일(142)의 하측에 장착되고, 그리퍼(144)가 제3가이드레일(143)의 하측에 장착된다.
제2가이드레일(142)은 제1가이드레일(141)을 따라 이동함으로써 그리퍼(144)를 X축으로 이동시키고, 제3가이드레일(143)은 제2가이드레일(142)을 따라 이동함으로써 그리퍼(144)를 Y축으로 이동시키며, 또한 그리퍼(144)를 Z축으로 상하 이동시킨다.
여기서 그리퍼(144)는 제1트레이(121)에 수용된 반도체를 그립하거나, 테스트 보드(150)에 반도체를 탑재시키거나, 테스트 완료된 반도체를 테스트 보드(150)로부터 분리하거나, 반도체를 제2, 3 트레이(122, 123)에 넣는 동작을 수행한다.
이러한 제1 및 제3가이드레일(141, 142, 143)은 모터(미도시)를 가지고, 이 모터를 구동시킴으로써 그리퍼(144)의 3축 이동을 수행한다. 아울러 모터는 서버(300) 또는 별도의 제어장치(미도시)에 의해 구동 가능하다.
이와 같이 핸들러(140)는 반도체 테스트 시 제1트레이(121)에서 테스트 대상 반도체를 꺼내어 테스트 보드(150)에 탑재시키고, 테스트 후 테스트 보드(150)에서 반도체를 분리하며 양품 혹은 불량에 결과에 대응하여 제2 또는 제3트레이(122, 123)로 이송함으로써 불량 반도체를 바로 제거할 수 있고, 직후 해당 테스트 보드(150)에 피시험 반도체를 탑재하여 테스트를 수행함으로써 반도체의 테스트 시간을 줄일 수 있다.
테스트 보드(150)는 테스트 헤드(130)의 장착부에 탑재되어 테스트 헤드(130)로부터 구동 전력을 공급받아 각 구성부에 구동 전력을 공급한다.
도 2에 도시된 바와 같이, 테스트 헤드(130)에 장착된 복수의 테스트 보드(150)는 서버(EWS: Embedded Web Server, 300) 및 반도체(DUT, 200)와 각각 통신을 수행한다.
복수의 테스트 보드(150)는 서버(300)로부터 테스트 프로그램을 전송받고, 전송된 테스트 프로그램에 기초하여 반도체(200)의 테스트를 수행한다. 여기서 서버(300)로부터 전송된 테스트 프로그램은 반도체의 사양과 대응한다.
복수의 테스트 보드(150)는 각 반도체(200)의 테스트 결과(pass, fail)를 서버(300)에 전송한다. 이와 같이 복수의 테스트 보드(150)는 복수 반도체(200)를 개별적으로 테스트하는 것도 가능하여 서로 다른 사양의 반도체를 테스트할 수 있다.
또한 불량 반도체가 발생된 경우 바로 신규 피시험 반도체로 교체하여 테스트를 수행함으로써 전체적인 테스트 시간을 단축할 수 있다.
복수의 테스트 보드(150)는 서로간의 통신도 가능하다. 이에 따라 테스트 보드(150) 간 상호 통신으로 연결하여 복수의 피시험 반도체를 동시에 테스트하는 것도 가능하다.
테스트 보드(150)는 분리 및 교환 가능한 소켓(160)을 포함한다.
여기서 소켓(160)은 반도체의 사양별로 마련된다.
피시험 반도체 테스트 시 테스트 대상이 되는 피시험 반도체의 사양에 대응하여 테스트 보드(150)에 장착될 소켓(160)을 교환함으로써 다양한 반도체에 대해 테스트 가능하다.
도 3에 도시된 바와 같이 테스트 보드(150)는 피시험 반도체의 기능 수에 대응하여 복수 개로 이루어지는 것도 가능하다. 이때 복수의 테스트 보드(150a, 150b, 150c)가 모여 하나의 테스트 보드 모듈을 이루며, 복수의 테스트 보드 중 어느 하나의 테스트 보드에는 테스트 대상인 피시험 반도체의 사양에 대응하는 소켓(160)이 장착된다.
이러한 경우 복수의 테스트 보드(150a, 150b, 150c)는 적층 형태로 장착 가능하고, 각 테스트 보드(150a, 150b, 150c)는 소켓(160)에 탑재된 피시험 반도체(200)와 통신을 수행함으로써 반도체(200)의 기능을 테스트한다.
여기서 반도체(200)는 내부에 컨트롤러를 포함하고 있어, 복수의 테스트 보드(150a, 150b, 150c)로부터 테스트 신호가 입력되어도 모두 응답 가능하다.
이러한 테스트 보드(150)는 ASIC(Application Specific Integrated Circuit)의 칩 형태로 제작 가능하다.
도 4는 테스트 보드(150)의 제어 구성도로서, 테스트 보드(150)는 제어부(151), 프로토콜 생성부(152), 핀 전자부(153), 저장부(154)를 포함한다.
제어부(CPU, 151)는 서버(300)와 통신을 수행하여 서버(300)로부터 테스트 프로그램을 전송받고, 피시험 반도체 테스트 시 테스트 프로그램을 실행하며, 저장부(154)로부터 전송된 테스트 결과를 서버(300)에 전달한다.
제어부(151)는 테스트 프로그램을 실행함으로써 피시험 반도체(200)에 전송할 어드레스별 데이터를 계산하고, 계산된 어드레스별 데이터를 프로토콜 생성부(152)에 전송한다.
프로토콜 생성부(Protocol Generator, 152)는 피시험 반도체를 테스트하기 위한 논리적 데이터를 생성하는 것으로, FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific Integrated Circuit)과 같이 로직으로 구현 가능하다.
프로토콜 생성부(152)는 어드레스별 데이터에 기초하여 피시험 반도체(200)를 테스트하기 위한 패턴 데이터를 생성하고, 생성된 패턴 데이터에 대응하는 기준 클락 신호를 생성하고, 생성된 기준 클락 신호에 타이밍 에지를 생성하여 주파수 레벨을 변환함으로써 테스트를 위한 테스트 데이터를 생성하고, 생성된 테스트 데이터를 핀 전자부(153)에 전송한다.
프로토콜 생성부(152)는 핀 전자부(153)로부터 전송된 데이터를 분석하여 핀 전자부(153)로부터 전송된 데이터가 대기 신호인지 응답 신호인지 판단하고, 응답 신호이면 비교 결과에 기초하여 피시험 반도체(200)의 테스트 결과가 패스인지 페일인지 판단하고 판단된 테스트 결과를 저장부(154)에 전송한다.
프로토콜 생성부(152)는 테스트 결과를 서버(300)에 직접 전송하는 것도 가능하다.
핀 전자부(PE: Pin Electronics, 153)는 프로토콜 생성부(Protocol Generator, 152)로부터 전송된 테스트 데이터(즉, 논리적 데이터)를 반도체에서 인식 가능한 전압 레벨(즉, 물리적 신호)로 변환하고, 변환된 전압 레벨을 피시험 반도체(200)에 전송한다. 여기서 전압 레벨은 피시험 반도체를 테스트하기 위한 테스트 신호이다.
핀 전자부(153)는 피시험 반도체(200)로부터 전송된 응답 신호를 변환하여 논리적 데이터로 변환하고, 미리 저장된 기준 데이터와 비교하고, 비교 결과를 프로토콜 생성부(152)에 전송한다.
저장부(154)는 프로토콜 생성부(152)로부터 전송된 피시험 반도체(200)의 테스트 결과를 저장한다.
이와 같이 테스트 보드(150) 마다 테스트 신호를 발생시키는 프로토콜 생성부(152) 및 핀 전자부(153)가 각각 마련되어 있어 피시험 반도체(DUT)별 개별 테스트를 수행할 수 있고 이로 인해 전체 테스트 시간을 줄일 수 있다.
또한 개별 테스트 진행으로 불량 반도체(Fail DUT) 발생 시 즉시 제거할 수 있다.
또한 프로토콜(Protocol) 기반의 간단한 패턴 프로그램을 사용할 수 있다.
반도체(200)는 내부에 컨트롤러를 내장하고 복수 핀을 통해 신호를 입출력한다. 이러한 반도체(200)의 컨트롤러는 소프트웨어를 실행하고 외부 명령어에 응답하는 프로토콜 방식으로 동작한다. 즉 반도체(200)는 입력 신호에 응답하여 설계 시에 지정된 기능을 수행하고, 기능 수행의 결과로서 출력 테스트 신호를 출력한다.
서버(300)는 각 테스트 보드(150)로 테스트 프로그램을 전송하고, 각 테스트 보드(150)로부터 반도체 테스트 결과가 전송되면 전송된 테스트 결과에 대응하여 핸들러(140)를 제어한다.
좀 더 구체적으로, 서버(300)는 어느 하나의 반도체 테스트 결과가 양품이면 해당 반도체의 위치로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 해당 위치로 이동이 완료되면 해당 반도체의 그립 제어를 수행하며, 해당 반도체의 그립이 완료되면 제2트레이(122)의 위치로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 제2트레이(122)로 이동이 완료되면 해당 반도체의 투입을 제어한다.
반면, 서버(300)는 어느 하나의 반도체 테스트 결과가 불량이면 해당 반도체의 위치로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 해당 위치로 이동이 완료되면 해당 반도체의 그립 제어를 수행하며, 해당 반도체의 그립이 완료되면 제3트레이(123)의 위치로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 제3트레이(123)로 이동이 완료되면 해당 반도체의 투입을 제어한다.
서버(300)는 테스트가 완료되어 반도체가 분리된 테스트 보드(150)를 확인하고, 제1트레이(121)로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 테스트 대상 반도체의 그립 제어를 수행하며, 해당 반도체의 그립이 완료되면 확인된 테스트 보드(150)로 그리퍼(144)가 이동되도록 제1가이드레일 내지 제3가이드레일 중 적어도 하나의 가이드레일의 구동을 제어하고, 해당 테스트 보드(150)로 이동이 완료되면 테스트 보드(150)에 반도체의 탑재를 제어한다.
100: 반도체 테스트 장치 110: 스테이지
120: 트레이 130: 테스트 헤드
140: 핸들러 150: 테스트 보드
160: 소켓 200: 반도체
300: 서버

Claims (10)

  1. 반도체가 탑재되는 소켓;
    상기 소켓에 연결되어 상기 반도체와 통신하고, 상기 반도체와 통신 시 상기 반도체에 테스트 신호를 송신하고 상기 반도체로부터 응답 신호를 수신하고, 상기 응답 신호와 기준 신호를 비교하여 상기 반도체의 불량 여부를 판단하고, 상호 간에 통신을 수행하는 복수의 테스트 보드를 포함하는 반도체 테스트 장치.
  2. 제 1 항에 있어서, 상기 테스트 보드는,
    상기 반도체의 테스트 프로그램을 수행하고, 상기 반도체의 불량 여부를 서버에 전송하는 제어부;
    상기 테스트 프로그램에 대응하는 패턴 데이터를 생성하고, 상기 패턴 데이터에 대응하는 기준 클락 신호를 생성하고, 상기 기준 클락 신호에 타이밍 에지를 생성하여 테스트 데이터를 생성하는 프로토콜 생성부;
    상기 테스트 데이터의 전압 레벨로 변환하여 상기 반도체에 송신하고, 상기 반도체로부터 응답 신호를 수신하고 상기 응답 신호와 기준 신호를 비교하여 비교 데이터를 생성하는 핀 전자부;
    상기 반도체의 불량 여부를 저장하는 저장부를 포함하는 반도체 테스트 장치.
  3. 제 2 항에 있어서, 상기 프로토콜 생성부는,
    상기 핀 전자부의 비교 데이터를 분석하여 반도체의 불량 여부를 판단하는 반도체 테스트 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 테스트 보드가 장착되고, 상기 테스트 보드에 전력을 공급하는 테스트 헤드를 더 포함하는 반도체 테스트 장치.
  6. 제 5 항에 있어서,
    상기 테스트 헤드와 일체형으로 마련되고, 상기 반도체를 이송하는 핸들러를 더 포함하는 반도체 테스트 장치.
  7. 제 6 항에 있어서,
    피시험 반도체를 수용하는 제1트레이;
    양품의 반도체를 수용하는 제2트레이;
    불량의 반도체를 수용하는 제3트레이를 더 포함하고,
    상기 핸들러는, 상기 제1트레이, 제2트레이 및 제3 트레이 중 어느 하나의 트레이에 수용된 반도체를 이송하는 반도체 테스트 장치.
  8. 제 6 항에 있어서, 상기 핸들러는,
    서버의 명령에 대응하여 상기 피시험 반도체가 비탑재된 테스트 보드에 상기 피시험 반도체를 탑재시키는 반도체 테스트 장치.
  9. 삭제
  10. 제 1 항에 있어서, 상기 소켓은,
    상기 반도체 사양별로 마련되는 반도체 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101490286B1 (ko) * 2014-10-21 2015-02-04 주식회사 아이티엔티 일체형 자동 테스트 장치
KR102195256B1 (ko) * 2014-11-18 2020-12-28 에스케이하이닉스 주식회사 전자 장치의 테스트 장치 및 시스템
KR102006068B1 (ko) * 2017-07-13 2019-07-31 사단법인 엑시콘산학공동연구소 인터페이스 변환장치
KR102133485B1 (ko) * 2019-03-28 2020-07-13 에스케이하이닉스 주식회사 반도체 테스트 시스템
KR102126966B1 (ko) * 2019-04-17 2020-06-25 (주) 코아네트 원자력 발전소의 노심보호 연산기 계통을 테스트하는 장치 및 그 방법
KR102467416B1 (ko) * 2020-12-24 2022-11-16 주식회사 엑시콘 이종의 피검사 디바이스를 테스트하는 테스트 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110078525A1 (en) 2009-09-30 2011-03-31 Integrated Device Technology, Inc. Method and Apparatus of ATE IC Scan Test Using FPGA-Based System

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110078525A1 (en) 2009-09-30 2011-03-31 Integrated Device Technology, Inc. Method and Apparatus of ATE IC Scan Test Using FPGA-Based System

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132424A (ko) 2019-05-17 2020-11-25 주식회사 엑시콘 시스템 온 칩(SoC) 테스트 시스템

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