KR101737324B1 - 위상 절연체를 포함하는 위상 재질이 합체된 전기 및 광학 디바이스 - Google Patents

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Abstract

전기 디바이스는 위상 절연체, QAH(Quantum Anomalous Hall) 절연체, 위상 절연체 변형물 및 위상 자성 절연체의 그룹으로부터 선택된 위상 재질로 된 층을 이용하여 형성되는 전류 운송층을 포함한다. 일 실시 예에 있어서, 전류 운송층은 집적 회로상에 도전성 와이어를 형성하며, 도전성 와이어는 공간적으로 이격된 2개의 에지 채널을 포함하고, 각 에지 채널은 일 방향으로만 전파되는 전하 캐리어를 운반한다. 다른 실시 예에 있어서, 광학 디바이스는 위상 재질로 된 층을 이용하여 형성된 광학층을 포함한다. 광학층은 광 흡수층, 발광층, 광 운송층 또는 광 변조층일 수 있다.

Description

위상 절연체를 포함하는 위상 재질이 합체된 전기 및 광학 디바이스{ELECTRICAL AND OPTICAL DEVICES INCORPORATING TOPOLOGICAL MATERIALS INCLUDING TOPOLOGICAL INSULATORS}
본 출원은 2010년 12월 7일자 출원된 미국 가특허출원번호 61/420,486의 우선권을 주장하며, 그 출원의 전체는 본 명세서에서 참조로서 인용된다.
본 발명은 위상 절연체(topological insulator)와 같은 위상 재질을 포함하는 전기 디바이스 및 광학 디바이스에 관한 것으로, 보다 구체적으로는 위상 절연체와 같은 위상 재질을 이용하여 전류 운송층으로서 형성되는 전기 디바이스 또는 위상 절연체와 같은 위상 재질을 이용하여 광 흡수층, 발광층, 광 운송층 또는 광 변조층으로서 형성되는 광학 디바이스에 관한 것이다.
위상 절연체(TI)는 고체 물리학(condensed matter physics), 재료 과학(material science) 및 전기 엔지니어링에서 관심을 가지는 절연 벌크 갭 및 무간격 에지(gapless edge) 또는 표면 상태를 가진 새로운 상태의 양자 물질이다. 양자화 스핀 홀(Quantum Spin Hall: QSH) 효과를 가진 2 차원(two-dimensional: 2D) TI이 예측되었으며 HgTe/CdTe 양자 우물에서 관찰되었다(Science 314, 1757(2006); Science 318, 766(2007); Science 325, 294(2009)). 이후, 변형 HgTe, BixSb1 -x, Sb2Te3, Bi2Te3, Bi2Se3, TlBiTe2, TlBiSe2와, 선별된 삼성분 호이슬러 복합체(selected ternary Heusler compound) 및 Ge1Bi4Te7, Ge2Bi2Te5, Ge1Bi2Te4를 포함하는 선별된 칼고게나이드(chalcogenide)와 같은 3차원(3D) TI가 발견된다. 특히, Bi2Te3, Bi2Se3와 같은 3차원(3D) TI는, 이론적으로, 0.3eV와 같이 큰 벌크 에너지 갭과, 단일 디락콘(Dirac cone)으로 구성된 무간격 표면 상태를 갖는 것으로 예측되었다(Nature Physics 5, 438 (2009)). Bi2Se3와 Bi2Te3는 QL(Quintuple layer)(각 QL은 대략 1nm 두께를 가짐)들간의 반데르발스 결합(Van der waals coupling)이 비교적 약하고, 스택형 QL(stacked QL)로 이루어진 계층 구조(layered structure)를 가진 화학량론적 능면정(stoichiometric rhombohedral crystal)이다. 그러므로, 정밀하게 두께를 제어하는 여러 반도체 프로세싱 기술을 이용하여, 실리콘, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물 기판상에 양질의 박막이 성공적으로 성장되었으며, 그에 따라 오늘날의 전자 공학과 통합 가능한 애플리케이션 및 추가적인 과학적 연구가 가능하게 되었다. 최근, 훨씬 많은 신규한 위상 재질들이 예측되고 있으며, 실험적 구현하에서, 그 위상 재질들은 AmN, PuTe와 같이 강한 상호 작용의 위상 절연체(arxiv.org/pdf/1111.1267 참조), Mn 도핑된 HgTe 양자화 우물, Cr/Fe 도핑된 Bi2Se3/Bi2Te3/Sb2Te3 및 GdBiTe3 양자화 우물(arxiv.org/pdf/1108.4858 참조)과 같은 양자화 변칙적 홀 절연체(quantum anomalous hall insulator) 및 위상 자성 절연체를 포함한다. 이들 모든 신규한 위상 재질은 전자 및 광학 디바이스에서 잠재적인 애플리케이션 및 고유한 물리적 속성을 가진다.
본 발명은 위상 절연체(topological insulator)와 같은 위상 재질을 포함하는 전기 디바이스 및 광학 디바이스에 관한 것이다.
본 발명의 일 실시 예에 따르면, 전기 디바이스는 위상 절연체, QAH(Quantum Anomalous Hall) 절연체, 위상 절연체 변형물 및 위상 자성 절연체의 그룹으로부터 선택된 위상 재질로 된 층을 이용하여 형성되는 전류 운송층을 포함한다. 위상 절연체 및 QAH 절연체는 벌크내의 절연 에너지 대역 갭 및 도전성 에지 또는 표면 상태를 가지며, 위상 절연체 변형물은 위상 절연체 재질로부터 형성되고, 위상 자성 절연체는 반강자성 절연체이다. 전기 디바이스는 전류 운송층과 전기적으로 접촉하는 적어도 하나의 전극을 포함한다.
일 실시 예에 있어서, 전류 운송층은 부하의 제 1 터미널과 신호 소스(source)간의 상호 접속으로서 구성되는 집적 회로상의 도전성 와이어(conductive wire)를 형성한다. 도전성 와이어는 2개의 공간적으로 이격된 에지 채널을 포함하며, 각 에지 채널은 한 방향으로만 전파되는 전하 캐리어(charge carrier)를 운반하고, 2개의 에지 채널들은 서로 반대 방향으로 전파하는 전하 캐리어를 운반한다.
다른 실시 예에 있어서, 위상 재질로 된 층은 트랜지스터의 채널 영역을 형성하는데 이용된다.
본 발명의 다른 실시 예에 따르면, 광학 디바이스는 위상 절연체, QAH(Quantum Anomalous Hall) 절연체, 위상 절연체 변형물 및 위상 자성 절연체의 그룹으로부터 선택된 위상 재질로 된 층을 이용하여 형성되는 광학층을 포함한다. 위상 절연체 및 QAH 절연체는 벌크내의 절연 에너지 대역 갭 및 도전성 에지 또는 표면 상태를 가지며, 위상 절연체 변형물은 위상 절연체 재질로부터 형성되고, 위상 자성 절연체는 반강자성 절연체이다. 광학층은 광 흡수층, 발광층, 광 운송층 또는 광 변조층 중 하나이다.
본 명세서에서 설명한 위상 재질의 물리적 속성은 종래 기술을 이용하여 형성된 전기 및 광학 디바이스보다 많은 장점을 제공한다.
본 발명은 이하의 상세한 설명 및 첨부 도면을 고려하면 보다 잘 이해할 수 있을 것이다.
도 1(a)는 본 발명의 일 실시 예에 따른 아우토반 상호 접속 디바이스(autobahn interconnect device)에 대한 회로 모델을 도시한 도면,
도 1(b)는 본 발명의 일 실시 예에 따른 QAH 아우토반 상호 접속 디바이스를 도시한 도면,
도 1(c)는 본 발명의 일 실시 예에 따른 재프로그램 가능 무손실 위상 악시온 스트링 상호 접속 디바이스(reprogrammable dissipationless topological axion string interconnect device)를 도시한 도면,
도 2는 구리 및 아우토반 상호 접속들의 저항을 비교한 그래프,
도 3(a) 및 (b)는 본 발명의 일 실시 예에 따른 트랜지스터를 집적한 재프로그램 가능 아키텍쳐(reprogrammable architecture integrating transistor) 및 악시온 스트링 상호 접속을 도시한 도면,
도 4는 본 발명의 일 실시 예에 따른 위상 절연체 트랜지스터의 사시도(perspective view),
도 5는 도 4의 위상 절연체 트랜지스터를 라인 A-A'를 따라 절단한 단면도,
도 6은 임계 두께의 HgTe 양자 우물의 디락 스펙트럼(Dirac spectrum)을 나타낸 도면,
도 7(a) 내지 (c)는 2D 위상 절연체 재질에 대한 두께 또는 압력 유도 위상 페이즈 전이(thickness or pressure induced topological phase transition)를 나타낸 도면,
도 8은 본 발명의 일 실시 예에 따른, 평탄 기하학 구조에 있어서의 고속 위상 절연체 트랜지스터의 단면도,
도 9는 본 발명의 일 실시 예에 따른, TI 주파수 승산기의 사시도,
도 10은 본 발명의 일 실시 예에 따른, TI 광 검출기의 사시도,
도 11은 본 발명의 대안적인 실시 예에 따른 TI 광 검출기의 사시도,
도 12는 악시온 폴라리톤(axionic polariton)의 분산 스펙트럼을 나타낸 도면,
도 13(a) 및 (b)는 악시온 폴라리톤 스펙트럼에 있어서의 갭으로 인해 위상 자성 절연체층에서 실현된 ATR(Attenuated Total Reflection)을 도시한 도면,
도 14는 본 발명의 실시 예들에 따른 위상 절연체 변형물층에 있어서의 점같은 전하(point-like electric charge)의 모노폴(monopole) 및 이미지 전하를 나타낸 것이고, 도 14(a)는 전계 및 표면 전류의 면내 컴포넌트(in-plane components) 및 위상 절연체 변형물층의 평면도,
도 15는 본 발명의 일 실시 예에 따른 위상 절연체 변형물층을 포함하는 자성 메모리 디바이스의 단면도.
본 발명의 원리에 따르면, 전기 디바이스는 전류 운송층으로서 위상 재질층을 포함한다. 전기 디바이스는 전류 운송층과 전기적으로 접촉하는 적어도 하나의 전극을 포함한다. 본 발명의 다른 측면에 따르면, 광학 디바이스는 광 흡수층, 발광층, 광 운송층 또는 광 변조층으로서 위상 재질층을 포함한다. 일 실시 예에 있어서, 위상 재질층은, 위상 재질이 입사광의 편극을 변경시키는 광 운송층을 형성할 수 있다. 그와 같이 구성된 광 디바이스는 위상 재질층에서 운반되는 입사광의 편극의 회전 각도를 추적함에 의해 동작된다.
본 설명에 있어서, 용어 "위상 재질"은 위상 절연체, 위상 절연체의 변형물 또는 변형체, QAM 절연체 및 위상 자성 절연체를 포함하는 재질 그룹을 통칭하는데 이용된다. 본 발명의 실시 예에 있어서, 위상 절연체의 변형물은 두께 제어에 의해, 자성 도핑(magnetic doping)에 의해 또는 인가된 전계(electric field)에 의해 구성되는데, 이에 대해서는 이하에서 상세하게 설명하겠다.
(1) 위상 절연체
본 설명에 있어서, 2차원 또는 3차원의 위상 절연체(TI)는 시간 반전 대칭(time-reversal symmetry)에 의해 보호되는 재질 경계상에 벌크내의 절연 에너지 갭 및 무간격 에지 또는 표면 상태를 가진 재질이다. 즉, 위상 절연체는 임의 시간 반전 불변 섭동(any time reversal invariant perturbation)으로부터 보호되는 벌크 절연 에너지 갭 및 도전성 표면 상태 또는 에지 상태를 가진 재질이다. 본 설명에 있어서, 무간격 에지 또는 표면 상태는 제로 에너지 대역갭을 가진 에지 상태 또는 표면 상태를 지칭한다. 다시 말해, 위상 절연체는 그의 내부에서는 절연체로서 작용하지만 그의 경계상에서는 전하 운동(movement of charge)이 가능한 재질이다.
따라서, 본 설명에 있어서, 위상 절연체는 절연 벌크와, 도전성 에지 또는 도전성 표면을 가진 재질을 지칭한다. 즉, 3D 위상 절연체층의 표면 상태는 무간격이거나 무시할만한 에너지 대역갭을 가진다. 그러한 3D 위상 절연체의 표면은 전류 운송을 지원하는 도전체로서 작용한다. 한편, 3D 위상 절연체층의 벌크는 절연체로서 작용한다. 2D 위상 절연체의 경우, 2D 위상 절연체의 에지는 도전체로서 작용하는 반면, 벌크는 절연체로서 작용한다.
(2) 위상 절연체의 변형물
본 발명의 실시 예에 따르면, 위상 절연체의 변형물은 위상 절연체층의 두께를 제어하거나, 자성 도핑을 이용하거나, 전계 인가를 이용하여 구성된다.
(a) 두께 제어. 본 발명의 실시 예에 있어서, 위상 절연체의 변형물은 형성중인 위상 절연체층의 두께를 제어하거나 가변시켜 형성된다. 보다 구체적으로, 2D 또는 3D 위상 절연체 층은 두께를 가변시켜 서로 다른 전기적 속성을 가진 위상 절연체 변형물을 구성함에 의해 형성된다.
일 실시 예에 있어서, 2D 위상 절연체의 변형물은 2D 위상 절연체층의 두께를 가변시킴에 의해 2D 위상 절연체층으로부터 형성된다. 2D 위상 절연체 변형물층의 두께가 증가되거나 감소되면, 특정 두께에서 2D 위상 절연체층의 에지 상태가 보이지 않게 되어, 전체 2D TI 변형물은 트라이비얼 절연체(trivial insulator)로 된다. 또한, 2D 위상 절연체가 임계 두께에 가까운 두께를 가지면, 2D TI 변형물은 에지 및 벌크 전반에 걸쳐 무간격으로 되거나 무간격에 가깝게 되며, 2D TI 변형물층은 낮은 온도에서 조차 도전체로서 작용한다.
따라서, 본 설명에 있어서, 2D 위상 절연체는 절연 벌크 및 도전성 에지를 가진 재질을 지칭한다. 또한, 두께가 제어되는 2D 위상 절연체 변형물은, 2D 위상 절연체층의 두께를 가변시킴으로써 2D 위상 절연체층의 에너지 갭 또는 에지 도전성을 조절함에 의해 형성되는 물질을 지칭한다. 특정 두께에서, 2D 위상 절연체의 에지 상태는 없어지고, 2D 위상 절연체 변형물은 트라이비얼 절연체로 된다. 그러나, 2D TI 층의 두께가 임계 두께에 가까워지면, 표면은 도전체로 된다.
다른 실시 예에 있어서, 3D 위상 절연체의 변형물은 수십 나노메터 미만과 같이 두께가 감소된 3D 위상 절연체층으로 형성된다. 3D 위상 절연체 변형물은 2D 절연체로 되어, 2D 트라이비얼 절연체 또는 2D 위상 절연체로서 동작한다. 보다 구체적으로, 3D 위상 절연체 변형물의 표면 상태는 갭이 있게 되거나, 상당한 에너지 대역 갭을 가진다. 또한, 두께가 감소된 3D 위상 절연체로 형성된 2D 절연체가 임계 두께에 가까워지면, 3D TI 변형물은 표면 및 벌크의 전반에 걸쳐 무간격으로 되거나 무간격에 가깝게 되며, 3D TI 변형물층은 낮은 온도에서 조차 도전체로서 작용한다.
따라서, 본 설명에 따르면, 3D 위상 절연체는 절연 벌크 및 도전성 표면을 가진 재질을 지칭한다. 또한, 두께가 제어되는 3D 위상 절연체 변형물은 3D 위상 절연체의 두께를 감소시켜 3D 위상 절연체층의 에너지 갭 또는 표면 도전성을 조절하도록 형성된 재질을 지칭한다. 특정 두께에서, 3D 위상 절연체의 표면 상태는 2D 절연체로 된다. 그러나, 3D TI 층의 두께가 그로부터 형성된 2D 절연체의 임계 두께에 가깝게 되면, 표면은 도전체로 된다.
(b) 자성 도핑. 본 발명의 실시 예에 있어서, 3D 위상 절연체의 변형물은 자성 불순물(magnetic impurities)을 이용하여 3D 위상 절연체 변형물을 도핑함에 의해 형성된다. 3D 위상 절연체 변형물의 표면 상태는 갭을 가진 에너지 대역 또는 상당한 에너지 대역 갭을 가진 채 절연성으로 된다. 본 발명의 실시 예에 있어서, 자성 도핑의 3D TI 변형물은 표면 도핑에 의해 형성된다. 다른 실시 예에 있어서, 자성 도핑의 3D TI 변형물은 3D 위상 절연체층의 표면 및 벌크를 도핑함에 의해 형성된다.
상술한 바와 같이, 3D 위상 절연체의 표면 상태의 위상 보호(topological protection)는 시간 반전 대칭에 기반한다. 비자성 불순물은 시간 반전 대칭을 깨지 못하며, 그러므로 표면 상태의 위상 보호를 파괴하지 못한다. 그러나, 3D 위상 절연체가 철과 같은 자성 불순물로 표면 도핑되거나 자성 물질에 의해 도포되면, 이들 불순물들간의 교환 결합이 그 표면상에 유한 자화(finite magnetization)를 생성한다. 이러한 자화는 위상 절연체의 표면상의 시간 반전 대칭을 깨뜨려서, 표면 상태의 에너지 스펙트럼에 갭을 개방한다(Phys. Rev. Lett. 102, 156603(2009) 참조). 따라서, 자성 불순물로 표면 도핑된 3D 위상 절연체의 경우, 3D 위상 절연체 변형물의 표면 상태는 갭이 있게 되거나 상당한 에너지 대역갭을 가지게 된다. 그러한 3D TI 변형물은 많은 애플리케이션에 필수적인 위상 자전기 효과(topological magnetoelectric effect)를 나타낼 것이다(Phys. Rev. B, Vol. 78, p. 195424(2008) 참조).
(c) 전계 인가. 3D 위상 절연체 변형물이 줄어든 두께로 형성되면, 3D 위상 절연체 변형물의 표면은, 표면 상태의 도전성이 인가 전위에 의해 조절될 수 있는, 갭을 가진 에너지 대역 절연체 또는 반도체로 된다. 즉, 3D 위상 절연체 변형물의 표면은 조정 가능한 대역 갭을 가진 절연체 재질로서 작용한다.
위상 절연체층을 형성하는 알려진 재질은, HgTe, BixSb1 -x, Sb2Te3, Bi2Te3, Bi2Se3, TlBiTe2 및 TlBiSe2를 포함한다. 또한, 위상 절연체는 선별된 삼성분 호이슬러 복합체(selected ternary Heusler compound) 또는 Ge1Bi4Te7, Ge2Bi2Te5 및 Ge1Bi2Te4와 같은 선별된 칼고게나이드(chalcogenide)를 이용하여 형성될 수 있다. 위상 절연체를 형성하는 다른 재질 또는 화합물도 가능하다. 최근에, AmN 및 PuTe와 같이 강한 상호 작용의 위상 절연체 클래스(a class of topological insulator)가 이론적으로 예측되었다. 본 발명의 전기 및 광학 디바이스는 현재 알려지거나 개발될 임의의 위상 재질을 이용하여 구성될 수 있다.
(3) QAH 절연체
본 설명에 있어서, QAH 절연체는 제 1 천 수(Chern number)에 의해 보호되는 절연 벌크 대역 갭 및 무간격 키랄 에지 상태(gapless chiral edge states)를 가진 시간 반전 대칭 파괴 2차원 절연체 재질(time reversal symmetry breaking two-dimensional insulator)이다. 키랄 에지 상태는 단방향으로 전류를 운반하는 에지 상태를 지칭한다. 양자홀 절연체에 비해, QAH 절연체는 란다우(Landau) 레벨을 갖지 않으며, 자계를 필요로 하지 않거나 작은 자계만을 필요로 한다.
본 발명의 실시 예에 있어서, QAH 절연체는, 예를 들어, 자성 도핑의 이용을 통해 시간 반전 대칭 파괴의 2D 절연체로부터 형성된다. 다른 실시 예에 있어서, QAH 절연체는 자성 도핑의 2D 트라이비얼 절연체로부터 형성된다. 마지막으로, 일부 실시 예에 있어서, QAH 절연체는 본질적으로 2D 자성 질서 절연체 재질(2D magneticallt ordered insulator material)로부터 형성된다.
홀 효과 및 스핀 홀 효과의 양자화 버전은 최근에 발견되었다. QAH 효과는 이론적으로 예측되었다(Phys. Rev. Lett. 101, 146802(2008); Science 329, 5987(2010) 참조). QAH 절연체를 실현하기 위한 한가지 방법은 란다우 레벨이 없는 양자화 홀 효과를 유발하는, 위상적 비 트라이비얼 전자 구조(topologically non-trivial electronic structure)를 발생하도록 조합된 자체 자기 모멘트(spontaneous magnetic moment) 및 스핀-궤도(spin-orbit) 결합을 통해서이다. 최근에는, 최신의 제1원리계산(first principles calculation)에 기초하여, Hg1 -yMnyTe 양자 우물(Phys. Rev. Lett. 101, 146802(2008) 참조) 및, 테트라디마이트(tetradymite) 반도체 Bi2Te3, Bi2Se3 및 Sb2Te3가 전이 금속 요소(Cr 또는 Fe)로 도핑될 때(Science 329, 5987(2010) 참조) QAH 효과가 실현될 수 있음이 예측되었다. 특히, 자유 캐리어가 자기 결합을 중재하는데 필요한 종래의 희석 자성 반도체(dilute magnetic semiconductor)와 극히 대조적으로, 테트라디마이트 반도체 Bi2Te3, Bi2Se3 및 Sb2Te3는 전이 금속 요소(Cr 또는 Fe)로 도핑될 때 자성 질서 절연체를 형성한다(Science 329, 5987(2010) 참조). 예를 들어, QAH 절연체는 본질적으로 2D 자성 질서 절연체 재질(2D magnetically ordered insulator material)인 GdBiTe3 양자 우물로부터 형성된다.
2D 박막에 있어서의 자성 질서는 양자화된 홀 도전성 e2/h과 함께 유한 천 수(finite Chern number)를 특징으로 하는 위상 전자 구조를 유발한다. 장기 추적후 QAH 절연체 상태(long soughtafter QAH insulator state)의 실험적 구현은 로버스트 무손실 전하 운송(robust dissipationless charge transport)을 가능하게 하는데, 이는 키랄 에지 상태 때문이다.
(4) 위상 자성 절연체
본 설명에 있어서, 위상 자성 절연체는 반강자성 절연체로서, 거기에서는 반강자성 질서가 위상 절연체 재질의 시간 반전 대칭을 자체적으로 깨트리고, 자기 파동(magnetic fluctuation)이 악시온 필드(axion field)에 선형적으로 결합됨으로써, 고체 시스템(condensed matter systems)에서 동적 악시온 필드(dynamic axion field)를 실현한다.
절연체의 전자기 응답은, 전계 E를 변위 벡터 D와 연관시키고, 자기 유도 B를 자계 H와 연관시키는 구조 관계식에 의해 보완된 맥스웰 방정식에 의해 설명된다.
Figure 112013060234913-pct00001
및
Figure 112013060234913-pct00002
여기에서, P는 전기 편극이고, M은 자화이고,
Figure 112013060234913-pct00003
는 전기 투과율이고,
Figure 112013060234913-pct00004
는 자기 투과율이다. 항
Figure 112013060234913-pct00005
는 유한 구조 상수이고,
Figure 112013060234913-pct00006
는 트라이비얼 절연체에 대해 0 mod 2π이고, 위상 절연체에 대해 π mod 2π인 악시온 필드라고 하는 각도 변수(angular variable)이다(Phys. Rev. B, Vol. 78, p. 195424(2008) 참조).
추가항 "
Figure 112013060234913-pct00007
" 및 "
Figure 112013060234913-pct00008
"은 전계 및 자계를 혼합한 것이며, 그러므로 위상 자전기 효과에 대응한다. 시스템의 세부 사항에 좌우되는 전기 감수율
Figure 112013060234913-pct00009
및 자기 감수율
Figure 112013060234913-pct00010
에 의해 표시된 전기 편극
Figure 112013060234913-pct00011
및 자화
Figure 112013060234913-pct00012
와 다르게, 자전기 응답 계수
Figure 112013060234913-pct00013
는 일반 수(universal number)인 미세 구조 상수(fine structure constant)
Figure 112013060234913-pct00014
의 정수배가 되도록 양자화된다. 수정된 구조 관계식 세트 및 맥스웰 방정식은 위상 자전기 효과 또는 악시온 전기 역학이라고 알려진 것을 설명한다(Phys. Rev. B, Vol. 78, p. 195424(2008) 참조).
그러나, 악시온 필드
Figure 112013060234913-pct00015
는 시간 반전 불변 트라이비얼 또는 위상 절연체에 있어서 정적(static)이다. 본 발명의 실시 예에 있어서, 트라이비얼 또는 위상 절연체에 있어서의 반강자성 장거리 질서(antiferromagnetic long-range order)가 이용되어, 절연 재질의 시간 반전 대칭을 자체적으로 깨뜨림으로써, 악시온 필드
Figure 112013060234913-pct00016
는 0 내지 2π까지의 연속하는 값을 취하는 동적 악시온 필드(dynamical axion field)로 된다. 그러한 반강자성 절연체를 본 명세서에서는 "위상 자성 절연체"라고 하며, 그 절연체에서는 반강자성 질서가 절연체 재질의 시간 반전 대칭을 자체적으로 파괴하고, 자기 파동(magnetic fluctuation)이 악시온 필드(axion field)에 선형적으로 결합됨으로써, 고체 시스템(condensed matter systems)에서 동적 악시온 필드(dynamic axion field)를 실현한다.
위상 재질의 장점
본 발명의 실시 예에 따르면, 여러 애플리케이션의 전기 디바이스 및 광학 디바이스는 상술한 위상 재질을 이용하여 형성된다. 본 설명에 있어서, "전기 디바이스"는 전류에 대해 동작하는 전기 디바이스를 지칭하는데, 이는 트랜지스터, 레지스터 및 집적 회로와 같은 전자 디바이스를 포함하되, 그에 국한되는 것은 아니다. 본 설명에 있어서, "광학 디바이스"는 광을 방출하거나, 광을 흡수하거나, 광을 전송하거나, 광을 변조하도록 동작하는 임의의 광학 디바이스를 지칭하는데, 이는 레이저, 도파관, 광학 검출기, 광 변조기와 같은 광학 디바이스를 포함하되, 그에 국한되는 것은 아니다. 본 명세서에서 설명한 위상 재질의 물리적 속성은 종래 기술을 이용하여 형성된 전기 및 광학 디바이스보다 많은 장점을 제공한다.
우선적으로, 위상 재질의 특정의 헬리컬 스핀 텍스처(helical spin texture)는 불순물 및 거칠기에 기인한 캐리어의 후방 산란을 억제한다. 그 결과, 위상 재질은 높은 전자 속도를 달성하도록 긴 평균 자유 경로(long mean free path)를 가지며, 그에 의해 종래의 재질을 이용하여 달성할 수 있는 것을 능가하는 고속 또는 고주파 애플리케이션이 실현된다.
보다 구체적으로, 위상 절연체는 스핀-궤도 결합이 강력한 한 부류의 재질에 속한다. 전자 상태는 벌크 내부에서 확실하게 갭을 갖지만(fully gapped), 시간 반전 대칭은 선형 에너지 분산 관계식으로 무간격 표면 상태를 보호한다. 시간 반전 대칭 보호 때문에, 위상 절연체의 표면 상태는 임의의 비자성 불순물에 의해 후방 산란될 수 없다. 이것은, 표면 상태의 높은 페르미 속도와 함께, 긴 평균 자유 경로를 유발한다. 수십 나노메타 채널 길이를 가진 기술에 있어서, 긴 평균 자유 경로 특성은 위상 절연체가 탄도 한계(ballistic limit)에서 동작할 수 있음을 의미한다. 이와 같이 형성된 아날로그 회로는 테라헤르쯔(terahertz)까지의 컷오프 주파수를 가질 수 있다.
또한, 위상 절연체의 선형 에너지 분산 특성은 주파수 승산에 응용 가능하다. 긴 평균 자유 경로는 주파수 승산된 신호의 댐핑(damping)을 감소시켜, 선형 분산과 함께, 종래의 재질을 이용하여 달성한 것보다 큰 업-컨버젼 조화수(up-conversion harmonic number)를 달성한다.
마지막으로, 위상 재질은 개선된 위상 자전기 효과를 실현한다. 종래의 절연체의 전자기 응답은 전계 E를 변위 벡터 D와 연관시키고, 자기 유도 B를 자계 H와 연관시키는 구조 관계식으로 나타낸 맥스웰 방정식에 의해 설명된다.
Figure 112013060234913-pct00017
및
Figure 112013060234913-pct00018
.
여기에서, P는 전기 편극이고, M은 자화이고,
Figure 112013060234913-pct00019
는 전기 투과율이고,
Figure 112013060234913-pct00020
는 자기 투과율이다.
3D 위상 절연체에 있어서, 이들 잘 알려진 방정식은 추가 항을 획득한다.
Figure 112013060234913-pct00021
및
Figure 112013060234913-pct00022
여기에서, 항
Figure 112013060234913-pct00023
는 유한 구조 상수이고,
Figure 112013060234913-pct00024
는 트라이비얼 절연체에 대해 0 mod 2π이고, 위상 절연체에 대해 π mod 2π인 악시온 필드라고 하는 각도 변수(angular variable)이다.
상술한 바와 같이, 추가항 "-
Figure 112013060234913-pct00025
" 및 "
Figure 112013060234913-pct00026
"은 전계 및 자계를 혼합한 것이며, 그러므로 위상 자전기 효과에 대응한다. 시스템의 세부 사항에 좌우되는 전기 감수율
Figure 112013060234913-pct00027
및 자기 감수율
Figure 112013060234913-pct00028
에 의해 설명되는 전기 편극
Figure 112013060234913-pct00029
및 자화
Figure 112013060234913-pct00030
와 다르게, 위상 자전기 응답 계수
Figure 112013060234913-pct00031
는 일반 수(universal number)인 미세 구조 상수(fine structure constant)
Figure 112013060234913-pct00032
의 정수배가 되도록 양자화된다. 수정된 구조 관계식 세트 및 맥스웰 방정식은 위상 자전기 효과 또는 악시온 전기 역학이라고 알려진 것을 설명한다.
ARPER(Angel-resolved photoemission spectroscopy)은 의심할 여지없이 Bi2Te3, Bi2Se3 및 Sb2Te3와 같은 3D TI 샘플들의 표면이 금속의 무간격 표면 상태를 지원한다는 것을 수립하였다. 이들 표면 상태는 심지어 상당량의 비자성 무질서가 존재하는 경우에도 금속성을 유지한다. 그러나, 자성 불순물은 이론적 및 실험적으로 표면 상태에서 에너지 갭을 개방하여 절연성으로 되는 것을 나타내었다. 악시온 전기 역학 방정식은 벌크 및 표면이 절연성인 이 경우를 설명한다.
악시온 전기 역학의 한가지 뚜렷한 결과는, 3D 위상 절연체와 진공 사이의, 그와 같은 갭을 가진 인터페이스가 홀 도전성
Figure 112013060234913-pct00033
을 가진 QH(Quantum Hall) 상태를 지원한다는 것이며, 여기에서 정수 n은 자성 도핑 프로파일의 세부 사항에 좌우되지만, 요소 1/2은 벌크 3D 위상 절연체 상태의 속성이다.
그러나, 상술한 바와 같이, 악시온 필드 θ는 시간 반전 불변 트라이비얼 또는 위상 절연체에 있어서 정적이다. 그러나, 위상 자성 절연체에 있어서, 트라이비얼 또는 위상 절연체의 반강자성 장거리 질서는 절연체 재질의 시간 반전 대칭을 자체적으로 파괴하는 것에 의존하며, 그에 따라 악시온 필드 θ는 0 내지 2π의 연속값들을 취하는 동적 악시온 필드로 된다. 위상 자성 절연체는, 또한, 반강자성 절연체라고 하며, 거기에서는 반강자성 질서가 위상 절연체 재질의 시간 반전 대칭을 자체적으로 파괴하고, 자기 파동(magnetic fluctuation)이 악시온 필드(axion field)에 선형적으로 결합됨으로써, 고체 시스템(condensed matter systems)에 있어서 동적 악시온 필드(dynamic axion field)를 실현한다.
위상 자성 절연체에서 실현된 악시온은, 그의 높은 에너지 버전과 비교하여, 그것이 제어되는 실험 환경에서 관찰될 수 있다는 장점을 가진다. 외부적으로 인가된 자계에 의해, 악시온 필드는 빛과 선형적으로 결합하여 악시온 폴라리톤으로 된다. ATR(Attenuated Total Reflection)을 측정함에 의해, 악시온 폴라리톤 분산내에 갭이 관찰될 수 있다. 특히, 위상 자성 절연체의 매력적인 특성은, 악시온 폴라리톤 갭이 외부 전계 또는 자계를 변경함에 의해 조정될 수 있다는 것이다. 위상 자성 절연체 재질의 광 전송의 제어는 새로운 유형의 광학 변조기를 사용할 수 있게 한다.
위상 재질의 애플리케이션
본 명세서에서 설명한 위상 재질은 위상 재질로 된 하나 이상의 층들이 합체된 다양한 전기 및 광학 디바이스를 형성하는데 이용될 수 있다. 그 디바이스 구조 및 그들의 성능 특성을 이하에서 보다 상세히 설명하겠다. 이하의 설명은, 위상 재질이 이용될 수 있지만 그에 국한되는 것은 아닌 여러 애플리케이션을 단지 예시한 것이다. 위상 절연체 및 그들의 변형물, 양자화 변칙적 홀 절연체(quantum anomalous hall insulator) 및 위상 자성 절연체의 고유한 속성을 활용하기 위해 본 명세서에서 설명한 위상 재질로 된 하나 이상의 층을 이용하여 다른 전기 및 광학 디바이스를 형성할 수 있다.
(1) 아우토반 상호 접속 디바이스
본 발명의 실시 예에 있어서, 집적 회로 또는 반도체 디바이스에 있어서의 전기적 상호 접속을 형성하기 위해 위상 재질의 하나 이상의 층이 이용된다. 위상 재질은 종래의 구리 상호 접속 기술에 비해, 집적 회로가 반도체 트랜지스터의 연속하는 스케일링(continue scaling)으로부터 성능 개선을 달성할 수 있게 하는 고유한 장점을 제공한다. 보다 구체적으로, 본 발명의 실시 예에 있어서, 위상 재질의 하나 이상의 층은 '아우토반 상호 접속"이라고 하는 무손실 전류 운송을 실현하는데 이용된다. 본 설명에 있어서, 아우토반 상호 접속은 위상 재질의 운송 채널내에서 무손실 또는 거의 손실이 없는 전류 운송을 지칭한다.
본 설명에 있어서, '아우토반 상호 접속'은, 동일 방향으로 주행하는 트래픽이 중앙 분리대의 양측에서 한 방향으로만 이동하는(propagate) 하이웨이(highway)상에서, 서로 반대로 주행하는 트래픽이 서로 다른 레인들로 분리되는 것과 같이, 순방향 및 역방향 이동 전하 캐리어가 동일 운송 매체의 2개의 서로 다른 에지상에서 분리되는 상호 접속 디바이스를 지칭한다. 종래의 상호 접속 재질에 있어서, 전하 캐리어는 매체를 따라 양방향으로 이동한다. 즉, 순방향 및 역방향 이동 전하 캐리어는 동일 시점에 동일 운송 매체를 공유한다. 따라서, 전기 신호를 운반하는 전하 캐리어는 그의 전파 동안에 후방 산란될 수 있다. 전하 캐리어의 후방 산란은 종래의 집적 회로에서는 큰 반응 시간(latency) 및 에너지 손실을 유발한다.
아우토반 상호 접속에 있어서, 순방향 및 역방향 이동 전하 캐리어는 상호 접속 디바이스의 2개의 다른 에지상에서 공간적으로 분리된다. 서로 반대로 주행하는 트래픽이 하이웨이 상에서 서로 다른 레인들로 공간적으로 분리되는 것과 같이, 전하 캐리어는 상호 접속 디바이스의 서로 다른 에지상에서 한 방향으로만 이동한다. 각 에지 채널내에서의 전하 캐리어의 단방향 이동 때문에, 전하 캐리어가 한 레인에서 다른 레인으로 점프하기 위한 충분한 에너지를 갖지 못하도록 벌크가 충분히 절연성이라면, 신호를 운반하는 전하 캐리어는 후방 산란될 수 없다. 이러한 방식에서는, 에지 채널내에서 거의 손실없는 전류 운송이 달성된다.
본 발명의 실시 예에 있어서, 아우토반 상호 접속은, 본 명세서에서 "QAH 상호 접속"이라고 지칭하는, QAH 절연체 층을 이용하여 형성되는 상호 접속과, 본 명세서에서 "악시온 스트링(axion string)" 또는 "악시온 스트링 상호 접속"이라고 지칭하는 자성 도핑을 가진 3D TI 변형물을 이용하여 형성된 악시온 상호 접속을 포함한다.
도 1(a)에는 본 발명의 일 실시 예에 따른 아우토반 상호 접속 디바이스에 대한 회로 모델이 도시된다. 도 1(a)를 참조하면, 아우토반 상호 접속 디바이스는 임피던스 ZL을 가진 부하에 전송될 신호를 접속시키는 제 1 와이어(1)에 의해 형성된다. 제 1 와이어(1)는 QAH 절연체 바(insulator bar) 형태의 QAH 절연체 층을 이용하여 형성될 수 있다. 대안적으로, 제 1 와이어(1)는 폐쇄 악시온 스트링 루프(closed axion string loop)로서 형성될 수 있다. 레지스터 RQ는 제 1 와이어(1)와, 부하에 접속된 제 2 와이어(2)간의 전체 콘택트 저항을 나타낸다. 제 2 실시 예에 있어서, 부하 ZL은 저저항성 접지 평판(2)에 제 2 와이어로서 접속된다. 다른 실시 예에 있어서, 제 2 와이어(2)는 QAH 절연체 층(QAH 절연체 바) 또는 폐쇄 악시온 스트링 루프를 이용하여 형성되는 아우토반 상호 접속일 수 있다.
동작에 있어서, 제 1 와이어의 전하 캐리어는 개별적인 에지 채널들 내에서 흐르는데, 여기에서 순방향 및 역방향 이동 전하 캐리어느 그 와이어의 2개의 서로 다른 에지 채널상에서 공간적으로 분리된다. 따라서, 전하 캐리어의 후방 산란이 거의 회피되며, 손실이 거의 없는 전류 운송이 실현된다. QAH 절연체 층(QAH 절연체 바) 또는 폐쇄 악시온 스트링 루프와 같은 아우토반 상호 접속 디바이스가 상호 접속 디바이스에 있어서의 제 2 와이어로서 이용되면, 개별적인 에지 채널들내에서 제 2 와이어상의 전하 캐리어가 흐르는데, 여기에서, 순방향 및 역방향 이동 전하 캐리어는 와이어의 2개의 서로 다른 에지 채널상에서 공간적으로 분리된다
(a) QAH 상호 접속
무어의 법칙(Moore's law)에 따르면, 집적 회로내의 트랜지스터 개수는 대략 매 2년 마다 2배로 된다. 그 경향이 계속된다면, 원자 길이 스케일(atomic length scales)이 약 2015년에 이루어질 것이다. 트랜지스터 외에, 구리 상호 접속 - 집적 회로내의 다른 주요한 부품 -이 스케일될 필요가 있다. 스케일된 와이어는 보다 높은 저항 및 커패시턴스를 가지며, 그러므로 감소된 대역폭, 높은 지연 및 높은 파워 손실을 가진다. 그러한 문제점은 트랜지스터 스케일링의 성능의 장점을 상쇄시킨다. 상당한 기술적 개선의 바람은 양자화 효과를 직접 다루는 것을 수반한다. 최근의 과학적 개발은 디바이스 및 회로 고안에 있어서 인식 체계 전환의 잠재적 유용성에 중점을 둔다. 물질의 양자화 성질(예를 들어, 양자화 위상 및 전자의 스핀)은 그 성질을 활용하면, 고전적 원리에 의해 허용되는 것을 훨씬 넘어선 예측하지 못한 디바이스 성능을 기대할 수 있다.
1980년에 발견된 정수 양자 홀(integer Quantum Hall) 절연체는 고체에서의 위상 효과(topological effect)의 첫번 째 예였다. 그것은 제 1 천 수에 의해 위상적으로 보호되는 무간격 키랄 에지 상태를 가진 벌크 절연체이다. 이들 키랄 에지 상태는 단지 한 방향으로만 이동하며, 후방 산란될 수 없으며, 그에 따라 1mm의 거리에서도 키랄 에지 채널내에 등전위(equipotential) 및 저항성의 소멸을 유발한다. 그러나, 양자 홀 효과는 높은 자계 및 낮은 온도를 요구하여, 그의 실질적인 애플리케이션을 제한한다.
정수 양자 홀 절연체와 유사하게, QAH 절연체 또한 제 1 천 수에 의해 위상적으로 보호되는 무간격 키랄 에지 상태를 가지는 벌크 절연체이지만, QH 절연체에 비해 란다우 레벨을 갖지 못하며, 따라서 0 또는 작은 자계만을 요구한다. 그에 따라 QAH 절연체는 실질적인 애플리케이션에 적당하다.
최근에, 2D 또는 3D Z2 위상 절연체(TI)는 TRS(Time Reversal Symmetry)에 의해 보호되는 절연 벌크 갭 또는 무간격 에지 또는 표면 상태를 가짐을 알게 되었다. 본 발명의 실시 예에 있어서, QAH 절연체는 QAH 효과 및 QAH 절연체의 형성을 초래하는, 자화를 통해 2D 위상 절연체 표면상의 시간 반전 대칭을 파괴함에 의해 2D 위상 절연체로부터 형성된다. QAH 효과는 보호되는 1차원 무간격 키랄 에지 상태를 제공한다. 따라서, QAH 절연체는 전자 디바이스에서 손실이 거의 없는 전류 운송이 가능하도록 집적 회로내에 아우토반 상호 접속 디바이스를 형성하는데 이용될 수 있다.
본 발명의 실시 예에 있어서, 아우토반 상호 접속 디바이스는 QAH 절연체 층을 이용하여 형성된다. 도 1(b)에는 본 발명의 일 실시 예에 따른 QAH 아우토반 상호 접속 디바이스가 도시된다. 도 1(b)를 참조하면, QAH 절연체 층(58)은 입력 신호를 수신하는 터미널(57)과, 부하에 연결된 터미널(59) 사이에 결합된다. QAH 절연체 층(58)은 QAH 바로서 형성되며, 접지 평판(56)으로부터 거리 "d"만큼 떨어져 배치된다.
동작에 있어서, 전하 캐리어는 단방향 에지 채널(58a, 58b)에서 흐른다. 본 예시에 있어서, 전하 캐리어는 터미널(57)(신호)에서 에지 터널(58a)을 통해 터미널(59)로 흐른다. 또한, 전하 캐리어는 터미널(59)(부하)에서 에지 터널(58b)을 통해 터미널(57)(신호)로 흐른다. QAH 절연체 바(58)의 각 에지 채널내에서의 전하 캐리어의 단방향 이동 때문에, 캐리어들이 한 에지 채널에서 다른 에지 채널로 점프하기 위한 충분한 에너지를 갖지 못하도록 QAH 절연체의 벌크가 충분히 절연성이라면, 신호를 운반하는 전하 캐리어는 후방 산란될 수 없다. 이와 같이 형성된 QAH 아우토반 상호 접속 디바이스는 QAH 절연체 바의 에지 채널내에서 거의 손실없는 전류 운송을 실현한다. 보다 구체적으로, 이와 같이 형성된 QAH 아우토반 상호 접속 디바이스는 내부-채널-무손실 위상 키랄 에지 상태 상호 접속 디바이스이다.
QAH 아우토반 상호 접속 디바이스는 종래의 구리 상호 접속에 비해 상위의 성능을 가진다. QAH 아우토반 상호 접속 디바이스는, 항상, RC 확산 영역이 아닌 LC 파형 체제(wave regime)에서 동작하여, 신호 전송 동안에 파워 소모 및 신호 왜곡없는 낮은 반응 시간 및 큰 대역폭을 이끈다. 원칙적으로, QAH 아우토반 상호 접속은 충분히 큰 벌크 대역 갭을 가진채 및 자계 없이 실내 온도에서 동작할 수 있다.
특히, 온-칩 구리(Cu) 와이어의 갈수록 열화되는 성능(ever-degrading performance)은 무어의 법칙과 함께 계속되는 집적 회로 개선을 크게 저해할 위협이 있다. 국부적인 및 전역적인 와이어에 대한 반응 시간, 파워 손실, 대역폭 밀도를 포함하는 모든 와이어 메트릭(wire metric)은 스케일링에 따라 악화된다. 특히, 인터페이스 및 그레인-경계(grain-boundary)로부터의 전자 산란은 치수가 스케일 다운(scale down)됨에 따라 구리 저항성을 극적으로 증가시킨다. 따라서, 구리 와이어의 성능 열화를 겪지 않는 신규한 상호 접속 기술이 필요하다. 본 발명의 실시 예에 따르면, QAH 절연체 바 형태의 아우토반 상호 접속을 형성하기 위해 QAH 절연체가 이용된다. 이와 같이 형성된 아우토반 상호 접속은, 집적 회로상의 전역적, 반 전역적 및 국부적인 상호 접속을 위한 낮은 반응 시간, 전력 무손실 및 높은 대역폭 상호 접속으로서 동작한다.
(b) 악시온 스트링 상호 접속
본 발명의 실시 예에 있어서, 아우토반 상호 접속 디바이스는 자성 도핑을 가진 3D 위상 절연체 변형물로부터 형성된 폐쇄 악시온 스트링 루프를 이용하여 실현된다. 악시온 스트링 상호 접속의 특정 장점은, 아우토반 상호 접속 디바이스가 쉽게 재프로그램 가능하다는 것이다.
3D 위상 절연체의 중요한 속성 - 그의 위상 성질을 가장 정확하게 드러냄 -은 위상 자성-전기 효과이다(Phys. Rev. B 78, 195424 (2008) 참조). 보다 구체적으로, 인가된 자계 B는 제 1 구조 상수의 정수배로 양자화된 비례 계수(coefficient of proportionality)를 가진 전기 편극 P를 생성한다. 반대로, 인가된 전계 E는 양자화된 계수를 가진 자화 M를 생성한다. 사실상, 이 효과는 상술한 바와 같이, 표준 맥스웰 전기 역학을 소위 악시온 전기 역학으로 변경한 새로운 위상 용어에 의해 설명된다. 이러한 신규한 양자화 현상은 광학적 회전 실험에 의해 검출될 수 있었다(Phys. Rev. Lett. 105, 166803 (2010) 참조). 3D 위상 절연체에 있어서의 수정된 맥스웰 전기 역학 - 악시온 전기 역학 -은 양자화된 도전성을 가진 악시온 스트링이 자성 도메인 벽(magnetic domain wall)의 경계상에 존재한다(Phys. Rev. B 78, 195424 (2008) 참조).
본 발명의 실시 예에 있어서, 악시온 스트링 상호 접속은 자성 도핑을 가진 3D 위상 절연체 변형물로부터 형성된다. 자성 도핑은 제어 방식으로 시간 반전 대칭을 파괴하여 3D 위상 절연체 변형물이 실질적인 애플리케이션에서 적용될 수 있도록 한다. 본 발명의 실시 예에 따르면, 재프로그램 가능 무손실 위상 악시온 스트링 상호 접속 디바이스는 자성 도핑을 가진 위상 절연체 변형물 층을 이용하여 형성된다. 자성 도핑은 위상 절연체층의 표면 도핑 또는 표면 및 벌크 도핑일 수 있다.
도 1(c)에는, 본 발명의 일 실시 예에 따른 재프로그램 가능 무손실 위상 악시온 스트링 상호 접속 디바이스가 도시된다. 도 1(c)를 참조하면, 무손실 악시온 스트링 상호 접속 디바이스(50)는 자성 도핑을 가진 3D 위상 절연체 변형물층(54)의 표면상의 2개의 역평행 자성 도메인들간의 인터페이스에 형성된다. 2개의 역평행 자성 도메인들은 표면 및 벌크의 자성 도핑 또는 3D 위상 절연체층의 표면 자성 도핑에 의해 형성될 수 있다. 적어도 반대되는 자화를 가진 위상 절연체 층의 표면상에 2개의 자성 도메인이 형성되면, 2개의 자성 도메인의 경계는, 양자 홀 상태에서와 같이 무손실 운송을 지원하는 1D 키랄 에지 상태에 대응하는 1D 악시온 스트링을 형성한다. 도 1(c)를 참조하면, 영역(51,52)은 위상 절연체 변형물층의 도전성을 측정하기 위한 2개의 전기적 컨택트이며, 영역(53,54)은 도핑되어 2개의 반대되는 자성 도메인들로 된다. 이러한 악시온 스트링은 오늘날의 집적 회로에 있어서의 상호 접속에 관한 심각한 문제, 특히 전역적 상호 접속에 대한 해법일 수 있는데, 그 이유는, 충분히 큰 벌크 대역 갭을 가진 길이와 무관하게, 키랄 에지 상태로 인한 도전성이 양자화되어 e2/h=25.8㏀로 되기 때문이다.
도 1(c)에 도시된 바와 같이, 내측 자성 도메인(영역 53)은 임의로 길게 될 수 있지만, 서로 다른 측면상의 상태의 하이브리드화(hybridization)를 피하도록 충분하게 넓을 필요가 있다. 상업적으로 이용되는 구리 상호 접속과 악시온 스트링 아우토반 상호 접속(50)간의 비교를 위해, 구리 와이어와 악시온 스트링의 내측 자성 도메인의 폭(종횡비 1)은 10nm라고 가정한다. 구리 상호 접속의 저항은 8×103Ω·mm(IEEE Electron Dev. Lett. 28, 428 (2007) 참조)와 길이 L의 승산값이다. 도 2에는 구리와 악시온 스트링 아우토반 상호 접속의 저항이 비교되어 있다. 길이가 3㎛를 초과하면 악시온 스트링 아우토반 상호 접속이 구리의 성능을 앞지름을 알 수 있을 것이다. 이 결과는 양자화 변칙적 홀 상호 접속 디바이스에 대해서도 마찬가지이다.
악시온 스트링 상호 접속 디바이스의 또 다른 중요한 특징은, 악시온 스트링 상호 접속 디바이스가 재 프로그램 가능하다는 것인데, 그 이유는 자성 도메인이 외부 자계를 통해 기입되거나 소거될 수 있기 때문이다. 즉, 악시온 스트링 상호 접속 디바이스는 자성 도메인의 극성을 변경함에 의해 프로그램될 수 있다. 도 3(a) 및 3(b)에는 트랜지스터가 집적된 재프로그램 가능 아키텍쳐 및 악시온 스트링 상호 접속 디바이스가 도시된다. 도 3(a) 및 도 3(b)에는 동일 회로 구성의 회로 및 물리적 표시가 도시된다. 회로도에 있어서 크로스는 프로그램 가능 회로에 있어서의 접속을 나타낸다.
도 3(a) 및 도 3(b)에 도시된 실시 예에 있어서, 악시온 스트링 상호 접속은 PLD(Programmable Logic Device)를 위한 프로그램 가능 무손실 상호 접속으로서 이용된다. 상부 회로 구조(도 3(a))에서부터 하부 회로 구조(도 3(b))까지의 재프로그램 프로세스가 예시적으로 도시된다. 회로도에 도시된 바와 같이, 회로의 로직(logic)은 어드레스(수평) 및 입력(수직) 라인들 사이에 접속된 와이어들을 나타내는 크로스의 위치에 의해 결정된다. 회로를 재프로그램하고 로직을 변경하기 위해, 도면에 도시된 바와 같이, "
Figure 112013060234913-pct00034
"에 있는 이전 접속을 제거하고, "a"에 접속을 생성하도록 자성 도메인에 의해 생성된 이들 라인들의 접속만이 변경될 필요가 있다. 예를 들어, 도 3(a)에 있어서, 악시온 스트링 상호 접속 라인은 위상 절연체 층에 있는 비아(via)를 통해 노드 "
Figure 112013060234913-pct00035
"를 어드레스 라인인 하부 악시온 스트링 상호 접속 라인에 접속시킨다. 다른 악시온 스트링 상호 접속 라인은 위상 절연체 층에 있는 비아를 통해 노드 "b"를 동일 하부 악시온 스트링 상호 접속 라인에 접속시켜 어드레스 출력 "
Figure 112013060234913-pct00036
+ b"를 형성한다. 도 3(b)에 있어서, 프로그램 가능 로직 디바이스는 비아를 통해 "
Figure 112013060234913-pct00037
" 노드를 하부 어드레스 라인에 접속시키는 악시온 스트링 상호 접속 라인에 의해 재프로그램되었다. 어드레스 출력은 현재 "a+b"이다. 이 프로그램 프로세스는 가역적이며 반복 가능하다.
(2) 고속 TI 트랜지스터
본 발명의 실시 예에 따르면, 고속 트랜지스터는 위상 절연체 또는 위상 절연체 변형물을 이용하여 구축된다. 이와 같이 형성된 고속 트랜지스터를 본 명세서에서는 "위상 절연체(TI) 트랜지스터"라고 지칭하지만, TI 트랜지스터가 위상 절연체 재질 또는 위상 절연체 변형물 재질을 이용하여 형성될 수도 있음을 알 것이다. 보다 구체적으로, TI 트랜지스터는 두께 조절된 TI 재질 또는 TI 변형물 재질을 이용하여 형성될 수 있다. 본 발명의 실시 예에 있어서, TI 트랜지스터는 3D 위상 절연체 재질을 이용하여 형성된다. 다른 실시 예에 있어서, TI 트랜지스터는 임계 두께에 근접한 두께를 갖는 2D 또는 3D 위상 절연체 재질을 포함하는 위상 절연체 변형물 재질을 이용하여 형성된다. 또 다른 실시 예에 있어서, TI 트랜지스터는 전계가 인가된 3D 위상 절연체 변형물 재질을 이용하여 형성된다.
이와 같이 형성된 TI 트랜지스터는 디지털 애플리케이션의 로직 동작 및 아날로그 애플리케이션에 대한 전기 신호 증폭 및 변조에 적용될 수 있다. 디지털 애플리케이션에 있어서, 고속 TI 트랜지스터는 높은 온-상태 전류(high on-state current) 및 낮은 오프-상태 전류(low off-state current)로 동작할 수 있다. 아날로그 회로 애플리케이션에 있어서, 고속 TI 트랜지스터는 종래의 트랜지스터 구조에서 달성한 것보다 훨씬 높은 테라헤르쯔까지의 높은 컷-오프(cut-off) 주파수를 실현할 수 있다.
일 실시 예에 있어서, 위상 절연체 트랜지스터는 MOSFET(Metal Oxide Field Effect Transistor) 아키텍쳐를 이용하여 형성되며, 게이트, 소오스 및 드레인 터미널을 포함한다. 위상 절연체층 또는 위상 절연체 변형물층은 TI 트랜지스터의 채널 영역을 형성하는데 이용된다. 도 4에는 본 발명의 일 실시 예에 따른 위상 절연체 트랜지스터의 사시도가 도시된다. 도 5에는 도 4의 위상 절연체 트랜지스터를 A-A'를 따라 절단한 단면도가 도시된다. 도 4 및 5를 참조하면, 위상 절연체 트랜지스터(10)는 절연 기판(12)상에 형성된다. 위상 절연체 재질 또는 위상 절연체 변형물 재질로 된 층(14)은 채널을 형성한다. 이하의 설명에 있어서, 층(14)은 "TI 층" 또는 "TI 필름"이라 지칭할 것이다. 층(14)은 두께 조절되거나 전계 인가된 위상 절연체 층 또는 위상 절연체 변형물층을 이용하여 형성될 수 있다. 게이트 유전체층(15)은 위상 절연체층(14)으로부터 게이트 전극(16)을 절연시킨다. 그에 따라, 소오스 및 드레인 영역(17,18)은, 이들 영역에 대해 위상 절연체 또는 반도전성(semiconducting) 재질이 이용된다면, 소오스 및 드레인 전극을 형성하도록 도핑될 수 있다.
위상 절연체 트랜지스터(10)는 반도체와 호환 가능하고 잘 수립된 반도체 제조 프로세싱 기술을 이용하여 제조될 수 있다. 위상 절연체 트랜지스터(10)는 집적 회로를 형성하도록 쉽게 집적화될 수 있다. 일 실시 예에 있어서, 위상 절연체 또는 그의 변형물의 층(14)은 단결정 실리콘 기판상에 MBE(Molecular Beam Epitaxy)에 의해 성장된다. 위상 절연체 트랜지스터는 제조 및 집적화의 용이성 때문에 그래핀(graphene) 또는 Ⅲ-Ⅴ 화합물 디바이스에 비해 장점을 가진다.
다른 실시 예에 있어서, 위상 절연체 트랜지스터는 상부 게이트 및 하부 게이트를 포함하는 이중 게이트 아키텍처를 이용하여 형성될 수 있다. 예를 들어, 상부 게이트는 도 4의 트랜지스터(10)에 있는 기판(12)의 후면(back side)상에 형성된다. 다른 실시 예에 있어서, 위상 절연체 트랜지스터는 단지 상부 게이트만을 이용하여 또는 단지 하부 게이트만을 이용하여 형성될 수 있다.
도 4에 도시된 실시 예에 있어서, 고속 위상 절연체 트랜지스터의 게이트 전극은 채널 영역을 형성하는 위상 절연체(또는 변형물) 층의 상부측 또는 양측면 주위를 감싸는 3차원 게이트 구조이다. 다른 실시 예에 있어서, 게이트 전극은 평면 구조로서 형성될 수 있다. 즉, 게이트 전극은 소오스와 드레인 사이의 채널 영역의 상부측상에만 형성된다. 게이트 구조의 다른 기하학적 구조가 본 발명의 다른 실시 예에 이용될 수 있다.
도 8에는 본 발명의 일 실시 예에 따른 평탄 기하학적 구조의 TI 기반 코히어런트 초고속 트랜지스터(TI-based coherent ultra-high speed transistor)의 단면도가 도시된다. 도 8을 참조하면, TI 트랜지스터(80)는 기판(도시되지 않음)상에 형성된다. 위상 절연체 재질 또는 위상 절연체 변형물 재질의 층(83)은 트랜지스터의 채널 영역을 형성한다. 이하의 설명에 있어서, 층(83)을 "TI 층" 또는 "TI 필름"이라 할 것이다. 두께 조절되거나 전계 인가된 위상 절연체 층 또는 위상 절연체 변형물 층을 이용하여 층(83)을 형성할 수 있음을 알 것이다. 트랜지스터의 소오스 영역(87) 및 드레인 영역(88)은 동일 TI 필름 또는 다른 적당한 재질로 형성될 수 있다. 게이트 유전체층(85)은 채널 영역을 형성하는 TI 필름(83)으로부터 게이트 전극(86)을 절연시킨다. 소오스 및 드레인 영역(87,88)은, 이들 영역에 대해 위상 절연체 또는 반도전성 재질이 이용되는 경우, 소오스 및 드레인 전극을 형성하도록 도핑될 수 있다.
(a) 3D TI 표면 상태 및 3D TI 변형물을 이용한 TI 트랜지스터
본 발명의 실시 예에 있어서, 위상 절연체 트랜지스터는 트랜지스터(10)(도 4)에 있는 층(14) 또는 트랜지스터(80)(도 8)에 있는 층(83)과 같이, 채널 영역에 있는 3D 위상 절연체층을 이용하여 형성된다. 3D 위상 절연체 층의 표면 상태는 그 채널에서 전류 운송을 제공한다. 위상 절연체의 표면 상태가 후방 산란에 대한 시간 반전 대칭 위상 보호 및 매우 높은 페르미 속도(Fermi velocity)를 가지기 때문에, 채널내의 긴 평균 자유 경로가 실현된다. 채널 길이가 대략 수십 나노미터일 경우, 위상 절연체 표면 상태는 탄도 운송(ballistic transport)에 쉽게 도달할 수 있다. 이와 같이 형성된 위상 절연체 트랜지스터는 탄도 한계, 즉, 테라헤르쯔 영역에서 동작할 수 있다. 또한, 전자 속도(electronic velocity)는 종래의 트랜지스터 디바이스에 비해 온도에 둔감하다.
위상 절연체 트랜지스터가 아날로그 애플리케이션에 적용되면, 위상 절연체 트랜지스터는 게이팅(gating)을 통해 채널 전자 밀도를 조절함에 의해 신호 증폭기 또는 변조기를 형성하는데 이용될 수 있다. 또한, 위상 절연체층의 표면 또는 에지 상태의 전자들은 채널 내에서 고속의 페르미 속도로 이동한다. 따라서, 위상 절연체 트랜지스터는 최대 테라헤르쯔까지의 매우 높은 컷-오프 주파수에서 동작할 수 있다. 테라헤르쯔 범위의 컷-오프 주파수는 Ⅲ-Ⅴ 화합물로 된 종래의 가장 빠르고 높은 전자 이동도의 트랜지스터(high electron mobility transistor : HEMT)보다 약 3배 더 크다.
본 발명의 실시 예에 따르면, TI 트랜지스터는 전계 인가된 3D TI 변형물층을 이용하여 형성될 수 있다. 그러한 위상 절연체 트랜지스터는 특히 디지털 애플리케이션에 유용하다. 보다 구체적으로, TI 트랜지스터의 채널은 전계 인가된 3D 위상 절연체 변형물층을 이용하여 형성된다. 3D 위상 절연체 변형물층은 수십 나노메터 범위의 두께를 가질 수 있다. 이와 같이 구성됨으로써, 인가된 게이트 전압에 의해 채널의 상부 및 하부 표면상의 3D 위상 절연체의 표면 상태는 에너지 갭을 개방함으로써 하이브리드화 되고, 그에 따라 디지털 오프-상태에 도달하게 된다. 채널의 화학적 전위가 오프 상태 동안 갭에 존재할 때, 위상 절연체 채널의 상부 및 하부 표면간의 그 하이브리드화를 통해, 오프 상태 전류가 크게 감소된다. 탄도 운송 특징 때문에, 온-상태 전류는 높다. 이러한 2가지 요소들은 디지털 애플리케이션에 있어서 위상 절연체 트랜지스터에 대해 높은 온/오프 비율을 제공한다.
본 발명의 실시 예에 따르면, 위상 절연체 트랜지스터는 트랜지스터(10)(도 4) 또는 트랜지스터(80)(도 8)와 같이, 채널층으로서 3D TI 변형물층 또는 3D 위상 절연체층을 이용하여 형성된다. 트랜지스터(10)(도 4)의 층(15) 또는 트랜지스터(80)의 층(85)와 같은 게이트 유전층은 생성될 복사 신호(radiation signal)의 파장 보다 훨씬 작은 두께를 가지며, 위상 절연체 트랜지스터는 불순물 또는 포논 산란(phonon scattering)에 의해 유발되는 평균 자유 경로보다 작지만 전자들간의 평균 거리보다는 큰 채널 길이를 가진다.
다른 실시 예에서는, 위상 절연체 트랜지스터의 게이트 전극 및 소오스 전극에 상수 전압이 인가되며, 그 트랜지스터의 소오스 및 드레인 전극에 상수 전류가 인가되고, 그 트랜지스터의 채널 영역에서 플라즈마가 생성되어, 플라즈마 방출 복사로 된다.
본 발명의 실시 예에 따르면, 3D 위상 절연체 변형물층상에 기계적 압력이 가해져서, 층 두께를 조절하고 전도 대역 및 밸런스 대역의 크로스오버(crossover)를 유도한다. 상술한 바와 같이, 3D 위상 절연체의 두께가, 수십 나노미터 미만과 같이, 충분히 작으면, 위상 절연체층의 표면 상태는 갭을 가지게 되거나 비-제로 에너지 대역갭을 가진다. 또한, 위상 절연체 필름상에 기계적 압력이 가해지면, 필름 두께가 변경된다. 이에 따라, 도 7(a) 및 도 7(b)에 도시된 바와 같이, 대역 갭을 폐쇄하거나 개방함에 의해 수행되는 전도 대역 및 밸러스 대역의 크로스오버가 유도된다. 이러한 크로스오버동안에, 얇은 필름은 도 7(a)에 도시된 바와 같은 위상 트라이비얼 절연체(topologically trivial insulator)로부터 도 7(c)에 도시된 바와 같은 위상 비트라이비얼 절연체(QSH 절연체)로 전이되거나, 그 반대로 된다. 특히, 이들 2개의 절연 상태들간의 중간 단계가 도 7(b)에 도시되어 있는데, 거기에서는, 에너지 대역이 HgTe 양자 우물 경우와 유사하게 단일 디락 콘(single Dirac cone)을 형성한다. 면외 방향(out-of-plane direction)으로 압력이 가해진다고 가정할 때, 도 7(b)에 도시된 양자 임계 두께를 형성하기 위한 스트레인(strain) 및 스트레스가 아래의 테이블 1에 도시된다. 테이블 1은 Bi2Te3 및 Bi2Se3 얇은 필름에 대한 압력 유도 위상 전이를 나타낸다. 스트레인의 네거티브 값 및 포지티브 값은 압축 및 인장 스트레인을 각각 나타낸다. "NO"는 주어진 공칭 두께에 대해 위상 전이가 일어나지 않음을 나타내고, "QL"은 오중층(Quantuple layer)을 나타낸다.
스트레스 전 Eg 스트레인 스트레스
(GPs)		 위상 전이 2D 디락 콘의 VF(cm/s)
Bi2Te3 2QL 14 -0.2% 0.06 트라이비얼→비-트라이비얼 3.2×107
Bi2Te3 3QL 26 -1.4% 0.69 비트라이비얼→트라이비얼
 2.7×107
Bi2Te3 4QL 14 -5% 2.3 트라이비얼→비-트라이비얼 1.7×107
Bi2Te3 2QL 400 NO
Bi2Te3 3QL 270 -8% 2.7 트라이비얼→비-트라이비얼 2.3×107
Bi2Te3 4QL 97 -5.3% 2.3 트라이비얼→비-트라이비얼 2.3×107
Bi2Se3 2QL 310 NO
Bi2Se3 3QL 73 -2.8% 1.72 트라이비얼→비-트라이비얼 3.2×107
Bi2Se3 4QL 20 -1.0% 0.85 트라이비얼→비-트라이비얼 3.4×107
일부 실시 예에 있어서, 위상 절연체(TI) 트랜지스터는 표면 상태가 갭을 갖게 되도록 채널 영역에서 두께가 감소된 3D 위상 절연체 변형물층을 이용하여 형성된다. 그 다음 3D 위상 절연체 변형물층 상에 기계적 압력이 가해져 층 두께를 변경하고 전도 대역 및 밸런스 대역의 크로스오버를 유도한다.
(b) 임계 두께에 가까운 2D TI 층을 이용한 TI 트랜지스터
본 발명의 실시 예에 따르면, 초고속 위상 절연체(TI)는 채널 영역에 있어서 임계 두께에 가까운 두께를 가진 2D 위상 절연체층 또는 2D 위상 절연체 변형물층을 이용하여 형성된다. 임계 두께에 가까운 두께를 가진 2D 위상 절연체층(또는 변형물)은 도전층으로 된다. 초고속 TI 트랜지스터의 가장 핵심적인 특징은 트랜지스터가 실내 온도에서 높은 동작 속도를 달성할 수 있다는 것이다.
2D 위상 절연체층은 임계 두께에 가까운 두께에서 QSH(Quantum Spin Hall) 절연체의 2D 디락 페르미온(Dirac Fermion)을 가진다. QSH 상태임을 나타내는 2D 위상 절연체가 2006년 Bernevig, Hughes 및 Zhang에 의해 유형-Ⅲ HgTe/CdTe 양자 우물에 존재한 것으로 예측되었으며(Science 314, 1757 (2006) 참조), 2007년
Figure 112013060234913-pct00038
및 그의 동료들에 의해 관찰되었다(Science 318, 766 (2007) 참조).
2D HgTe 시스템은 임계 양자 우물 두께 dc에서 위상 양자 페이즈 전이(topological quantum phase transition)를 나타내는데, 그보다 아래에서는 그 시스템은 위상 트라이비얼 절연체(도 7(b))이고, 그보다 위에서는 그 시스템은 QSH 절연체(도 7(c)이다(Science 314, 1757 (2006) 참조). 전이의 양측면 상에서, 벌크는 확실하게 갭을 가진다. 그러나, 도 6 및 도 7(b)에 도시된 바와 같이, 정확히 임계 포인트 d = dc에서, 시스템은 벌크에 있어서 무간격으로 되며, 스펙트럼은 2D 무질량(massless) 디락 페르미온에 대응하는데, 이는 3D 위상 절연체층의 표면 상태 및 그라핀과 유사하다. 이들 3개의 시스템들간의 차이는 무간격 디락 콘들의 개수로서, 그라핀에 대해서는 4(2개의 스핀 및 2개의 밸리(valley)), 임계 포인트에서의 HgTe에 대해서는 2(2개의 스핀 및 1개의 밸리) 및 Bi2Te3와 Bi2Se3와 같은 3D TI들의 표면 상태에 대해서는 1이다(Nature Physics 5, 438 (2009) 참조). 양자 우물 두께 d = 6.3mm 및 4K의 온도에서 임계 포인트의 HgTe 샘플이 실험적으로 달성되었다(arXiv: 1009.2248 (2010) 참조). 다른 온도에 대해서는, 이러한 임계 두께가 변경될 수 있었다.
위상 절연체 트랜지스터는 도 4 및 도 5와, 도 8의 트랜지스터 아키텍처를 이용하여 형성될 수 있다. 본 발명의 실시 예에 있어서, TI 트랜지스터(10 또는 80)의 채널 영역을 형성하는 TI 층 또는 TI 필름(14 또는 83)은 임계 두께에 가까운 두께를 가진 2D 위상 절연체 층이며, 그에 따라 위상 절연체층은 무간격에 가깝게 되거나 벌크에 작은 갭을 가지게 된다. 즉, 임계 두께에서, 2D TI 필름은 낮은 온도 및 도핑되지 않는 상태에서도 도전층으로 된다. 이와 같이 구성됨으로써, TI 트랜지스터(10 또는 80)는 임계 두께에 가까운 QSH 절연체의 2D 디락 페르미온에 기초하여 구축된 채널 영역을 가진다. 일부 실시 예에 있어서, 채널 영역을 형성하는 임계 두께에 가까운 2D TI 필름은 HgTe 양자 우물 또는, Bi2Te3, Bi2Se3 및 Sb2Te3와 같은 다른 2D TI 재질을 포함한다. 트랜지스터 채널에 있어서의 캐리어 밀도는 소오스로부터 드레인으로의 전류 흐름에 영향을 주는 게이트 전위에 의해 조정된다.
(c) TI 트랜지스터의 장점
고속 트랜지스터에 대한 채널 재질로서 그라핀을 이용하는 제안이 최근에 다수 있었다(Science 327, 662 (2010) 참조). 그러한 제안은 Si, InGaAs 또는 InP와 같은 종래의 반도체 2D 전자 가스(2DEG)에서의 비상대론적 캐리어 역학(nonrelativistic carrier dynamic)과 대비되는, 그라핀에 있어서의 전하 캐리어의 고유한 상대론적 디락 성질에 대해 예측한다. 탄도 제한 L＜ 또는 ~λ에 있어서(L은 채널 길이이고, λ은 나노메타 크기의 트랜지스터내의 평균 자유 경로 운송으로서 통상적으로 수십 나노메타 이상임), 종래의 2DEG(2차원 전자 가스)에 있어서의 캐리어의 속도는 열적 속도
Figure 112013060234913-pct00039
에 의해 제한되는데, kB는 볼쯔만 상수이고, T는 온도이고, m은 유효 질량이다. 한편, 디락 재질에 있어서, 캐리어는 아주 높은 페르미 속도
Figure 112013060234913-pct00040
로 전파된다.
아래의 테이블 2는 종래의 재질 및 HgTe 2D TI 재질에 대해
Figure 112013060234913-pct00041
로 추정된 컷 오프 주파수와 탄도 운송을 위한 속도 υ를 비교한 것이다. 테이블 2에 있어서, L은 15nm로서 실리콘의 평균 자유 경로 λ에 필적하며, 따라서 모든 재질들은 탄도 제한내에 있다. 테이블 2로부터, HgTe TI 재질로 이루어진 트랜지스터는 가장 높은 코히어런트 속도를 가지며, 그러므로 가장 높은 컷 오프 주파수를 가짐을 알 수 있을 것이다.
Si InGaAs/InP HgTeQW
최대 속도(107 ㎝/s) 1 4.3/2.4 6
컷 오프 주파수(THz) 1.1 4.6/2.6 6.4
확산 제한 L≫λ(L은 채널 길이이고, λ은 평균 자유 경로임)에 있어서, 관련량(relevant quantity)은 이동도 μ로서, 드리프트 속도 υ와 전계 E를
Figure 112013060234913-pct00042
로 관련시킨다. 이 경우, 아래의 테이블 3에 도시된 바와 같이, HgTe의 실내 온도 이동도는 그라핀 트랜지스터의 그것을 훨씬 초과한다. 따라서, 2D TI 트랜지스터는 채널을 따르는 동일한 전계에서 다른 재질보다 빠르게 동작할 수 있다.
T = 300K Si InGaAs 그라핀 HgTeQW
이동도 μ
(㎠/V·s)		 200 1,014 1,500 50,000
재질 프로세싱 기술의 최근의 진전에 의해, HgTe 양자 우물에서 50,000㎠/V·s의 이동도가 도달될 수 있을 것으로 기대된다. 이것은, 그라핀 샘플의 준비에 이용된 보다 낮은 신뢰성의 방법에 비해, 결함 및 불순물에 대한 상당한 정도의 제어가 가능한 MBE(Molecular Beam Epitaxy)과 같은 개선된 성장 기술에 기인한다. 이에 따라, 실내 온도와 같은 현실적인 상황하에서도 TI 재질의 고유한 캐리어 역학을 활용하는데 있어서 엄청난 진전을 위한 길이 열리게 된다.
그라핀에 비해 HgTe의 극도로 높은 이동도의 한가지 가능한 이유는 두 물질의 전하 캐리어의 에너지 스펙트럼 차이이다. 그라핀에서는, 전체적으로 4개의 무질량 디락 콘(massless Dirac cones)을 생성하는, 부릴루인(Bullouin) 존의 2개의비등가성 밸리(inequivalent valley)에서의 2개의 스핀-축퇴 디락 콘(spin-degenerate Dirac cone)에 의해 저 에너지 스펙트럼이 잘 설명된다. 2개의 밸리가 있기 때문에, 그라핀은 밸리간 산란(inter-valley scattering)을 겪게 되어, 그라핀 트랜지스터의 이동도를 악화시킨다. 반대로, HgTe 양자 우물에서는, 단지 하나의 디락 콘 밸리만이 있어서, 밸리간 산란이 발생할 수 없다. 단일 디락 콘을 가진 임계 두께에 가까운 다른 2D TI도 이러한 것은 마찬가지이다.
(3) 주파수 승산기
본 발명의 실시 예에 따르면, 위상 절연체(TI) 주파수 승산기는 고주파 전기 신호의 생성을 위해 구성된다. 이와 같이 형성된 주파수 승산기를 본 명세서에서는 "위상 절연체(TI) 주파수 승산기"라 지칭할 것이며, 이러한 TI 주파수 승산기는 위상 절연체 재질 또는 위상 절연체 변형물 재질을 이용하여 형성됨을 알 것이다. 보다 구체적으로, TI 주파수 승산기는 2D 디락 페르미온을 가진 TI 재질 또는 TI 변형물 재질을 이용하여 형성될 수 있다. 본 발명의 실시 예에 있어서, TI 주파수 승산기는 3D 위상 절연체 재질을 이용하여 형성된다. 다른 실시 예에 있어서, TI 주파수 승산기는 임계 두께에 가까운 두께를 가진 2D 및 3D 위상 절연체 재질을 포함하는 위상 절연체 변형물 재질을 이용하여 형성된다. 동작에 있어서, TI 주파수 승산기는 전류 운송을 위해 위상 절연체층 또는 그의 변형물층의 도전성 표면 상태를 이용한다. 위상 절연체 재질 및 그의 변형물의 선형 에너지 분산 속성 때문에, 주파수 승산기는 높은 파워 변환 효율로 동작한다.
도 9에는 본 발명의 일 실시 예에 따른 TI 주파수 승산기의 사시도가 도시된다. 도 9를 참조하면, TI 주파수 승산기(20)는 위상 절연체 또는 위상 절연체 변형물 재질로 된 층(24)을 이용하여 형성되는 2 터미널 디바이스(two terminal device)이다. 본 명세서에서 위상 절연체층이라고 지칭하는 층(24)은 임계 두께에 가까운 두께를 가진 3D TI 층, 2D 또는 3D TI층을 이용하여 형성될 수 있다. TI 주파수 승산기는 위상 절연체층(24)의 표면에 2개의 이격된 전극(26,28)을 접속함에 의해 구성된다. TI 주파수 승산기(20)는 주파수 승산을 하되 레지스터와 같이 작용한다. 즉, 입력 AC 신호의 인가는 TI 주파수 승산기에 고차 주파수(high order frequency)를 가진 출력 AC 신호를 생성시킨다.
보다 구체적으로, 주파수 f를 가진 큰 AC 신호(전압원(25))가 2개의 전극(26,28) 사이에 인가되면, 입력 주파수 f의 홀수 퓨리에 고조파(odd Fourier harmonics), m=1,3,5,...,인 주파수(m*f)를 가진 응답 전류(I)가 생성될 것이다. 응답 전류는 조화수(harmonic number)의 증가에 따라 매우 느리게 감소한다. 이러한 방식에서는, AC 전압 신호의 인가에 의해, 보다 높은 차수의 주파수의 AC 전류가 생성된다. TI 주파수 승산기(20)는 테라헤르쯔 범위까지의 고주파 전기 신호의 소오스로서 이용될 수 있다.
또한, TI 주파수 승산기는 종래의 주파수 승산기보다 나은 다른 장점을 실현한다. 위상 절연체 또는 변형물의 표면 상태는 긴 전자 평균 자유 경로를 가지기 때문에, TI 주파수 승산기는 생성된 전류 신호의 댐핑(damping)이 보다 덜하며, 고유 선형 분산과 함께 높은 파워 변환 효율을 달성한다. 열 이온 방출(thermionic emission)을 이용하는 종래의 비 캐스케이드 쇼트키 다이오드 주파수 승산기(non-cascading Schottky diode frequency multiplier)는, 보다 높은 상향 변환 조화수(up-conversion harmonic number)에 대한 낮은 파워 변환 효율 때문에, 2 또는 3의 상향 변환 조화수(m)에서만 작동할 수 있다. 이와 대조적으로, 본 발명의 TI 주파수 승산기는 다른 조화수를 가진 응답 전류를 생성하는데, 그 응답 전류는 그 조화수에 따라 매우 느리게 감소한다. 따라서, 본 발명에 따른 비-캐스케이드 위상 절연체 주파수 승산기는 3보다 큰 상향 변환 조화수(m)에서 동작할 수 있다.
TI 주파수 승산기는 반도체와 호환 가능하며, 따라서 잘 수립된 반도체 제조 프로세싱 기술을 이용하여 쉽게 제조 및 집적화될 수 있다. 예를 들어, 일 실시 예에 있어서, 위상 절연체층 또는 변형물은 단결정 실리콘 기판상에 MBE(Molecular Beam Epitaxy)에 의해 성장한다. TI 주파수 승산기는 그라핀을 이용하여 형성된 것과 같은 종래의 주파수 승산기에 비해 제조 용이성 및 집적화의 용이성에 대한 장점을 가진다.
(4) 광 검출
본 발명의 실시 예에 따르면, 테라헤르쯔에서부터 적외선까지의 넓은 스펙트럼을 커버하는 넓은 대역폭 및 높은 성능의 광 검출을 위한, 위상 절연체(TI) 광 검출기가 구성된다. 이와 같이 형성된 광 검출기를, 본 명세서에서는 "위상 절연체(TI) 광 검출기"라 할 것이며, TI 광 검출기는 위상 절연체 재질 또는 위상 절연체 변형물 재질을 이용하여 형성될 수 있음을 알 것이다. 보다 구체적으로, 두께 조절된 TI 재질 또는 TI 변형물 재질을 이용하여 TI 광 검출기가 형성될 수 있다. 본 발명의 실시 예에 있어서, TI 광 검출기는 3D 위상 절연체 재질을 이용하여 형성된다. 다른 실시 예에 있어서, TI 광 검출기는 두께 조절된 2D 및 3D 위상 절연체 재질을 포함하는 위상 절연체 변형물 재질을 이용하여 형성된다.
도 10에는 본 발명의 일 실시 예에 따른 TI 광 검출기의 사시도가 도시된다. 도 10을 참조하면, TI 광 검출기(30)는 위상 절연체 재질 또는 위상 절연체 변형물 재질로 된 레지스터 형태의 층(34)을 이용하여 형성된다. 층(34)은, 본 명세서에서 위상 절연체 층이라 할 것이며, 이것은 두께 조절된 3D TI 층, 또는 2D 또는 3D TI 변형물 층을 이용하여 형성된다. 2개의 도전성 전극(36,38)은 위상 절연체 층(34)과의 전기적 컨택트상에 및 그 전기적 컨택트에 형성된다. 선택적 전압 소오스(35)가 도전성 전극(36,38) 사이에 전압을 인가하는데 이용될 수 있다. 도전성 전극(36,38)은 광학적 흡수의 결과로서 전류가 생성되는 위상 절연체 층의 표면 상태에서의 전류 흐름을 운반한다. 보다 구체적으로, 위상 절연체 층(34)에 영향을 주는 입사광으로 인해 전자-홀 쌍이 위상 절연체 층의 표면 상태에 생성된다. 그 결과, 전류 Iph가 2개의 도전성 전극(36,38) 사이에 흐르게 된다. 그 전류는 2개의 도전성 전극을 통해 흐르거나, 광 흡수량을 결정하도록 그 전류를 나타내는 전압이 측정될 수 있다.
본 발명의 실시 예에 있어서, 위상 절연체 변형물 층은 위상 절연체 변형물 층의 표면 에너지 대역 갭 조절을 위해 다른 두께로 이용될 수 있다. 대안적으로, 위상 절연체 변형물 층은 위상 절연체 변형물층의 표면 에너지 대역 갭 조절을 위해 전계 인가될 수 있다. 또한, 위상 절연체 변형물층의 두께를 가변시키면, 위상 절연체 변형물층의 표면이 갭이 존재하는 에너지 대역 반도체 층으로 되며, 표면 에너지 대역갭이 또한 인가된 전계에 의해 조절됨으로써 광 검출을 턴 온(turn on) 또는 턴 오프(turn off)시키는 것과 같이, 위상 절연체층의 광 검출 동작을 제어할 수 있게 된다.
일 실시 예에 있어서, 수십 나노메터 미만으로 위상 절연체층을 얇게 함으로써, 제어 가능 표면 에너지 대역 갭이 생성된다. 대안적으로, 전계 인가를 통해 표면 에너지 대역 갭의 동적 제어가 달성될 수 있다. 전계 인가에 의한 광 검출의 동적 제어는 TI 광검출기가 고속 광학적 통신 및 촬영과 같은 광범위한 포토닉 애플리케이션(photonic application)에 적용될 수 있게 한다.
다른 실시 예에 있어서, p-n 접합 형태의 도핑된 위상 절연체(또는 변형물)층을 이용하여 TI 광 검출기가 형성된다. 위상 절연체(또는 변형물)층의 서로 다른 영역이 n-형 또는 p-형으로 도핑되어, 도 11에 도시된 바와 같이 광 검출을 위한 p-n 접합을 형성한다.
요약하면, TI 광 검출기는 위상 절연체의 광학적 흡수 속성을 이용하도록 구성된다. TI 광 검출기는 열적 검출, 고속 광학적 통신, 상호 접속, 테라헤르쯔 검출, 촬영, 원격 감지, 감시 및 분광학(spectroscopy)을 포함하는 광범위한 포토닉 애플리케이션에 이용될 수 있다.
광 검출에 추가하여, 본 명세서에서 설명된 위상 재질은 테라헤르쯔 레이저, 도파관, 플라스몬(plasmon) 기반 복사 생성 및 검출과, 투명 전극과 같은 다른 광전 디바이스(optoelectronic device)에 이용될 수 있다. 일 실시 예에 있어서, 위상 재질로 된 층은 투명 전극을 형성하는데 이용된다. 다른 실시 예에 있어서, 위상 재질로 된 층은 레이저의 이득층(gain layer)을 형성하는데 이용된다.
(5) 악시온 변조기 및 센서
동적 악시온 필드 θ는 외부 전자계 조합 E·B에 비선형적으로 결합된다. 포톤의 전계 E와 평행하게 정적이고 균일한 자계 B0가 외부적으로 인가되면, 악시온 필드θ는 E에 선형적으로 결합될 것이다. 고체 시스템에 있어서, 포톤에 집단 모드(collective mode)가 선형적으로 결합되면, 폴라리톤이라고 하는 하이브리드화 전파 모드(hybridized propagating mode)가 생성된다. 폴라리톤은 전기 쌍극자 상호 작용을 통한 광학적 포논 및 광의 결합 모드이거나, 자성 쌍극자 상호 작용을 통한 매그논(magnon) 및 광의 결합 모드일 수 있다.
본 발명의 실시 예에 따르면, "악시온 폴라리톤"이라고 하는 새로운 유형의 폴라리톤이 구성된다. 악시온 폴라리톤은 위상 자성 절연체의 악시온 모드 및 광의 결합 모드이다. 도 12에는, 악시온 폴라리톤의 분산 스펙트럼이 도시된다. 도 12를 참조하면, 악시온 폴라리톤의 분산 스펙트럼은 m과
Figure 112013060234913-pct00043
사이의 갭에 의해 분리된 2개의 브랜치(branch)로 이루어진다. 값 b는 악시온 필드와 전계간의 결합 세기로서, 외부 자계 B0에 비례한다. 자계 B0가 턴온 되면, 웨이브 벡터(wave vector) k=0에서의 악시온 모드는 그의 주파수를 m에서
Figure 112013060234913-pct00044
으로 변경시키는데, 이는 악시온 필드와 포톤 필드간의 선형적 믹싱(mixing) 때문이다. 물리적으로, 악시온 폴라리톤은 횡단 광학 포논 폴라리톤(transverse optical phonon polariton)과 매우 유사한데, 그 이유는 그 악시온이 위상 자전기 효과로 인해 전하 편극에 대한 별도의 기여를 유발하기 때문이다. 광학적 포논 편극은 악시온 폴라리톤과 동일한 분산을 가지는데, 파라메타 b는 격자 언스크린 플라스몬 주파수(lattice unscreened plasmon frequency)
Figure 112013060234913-pct00045
로 대체되며, 여기에서, n은 전자들의 개수 밀도(number density)이고, e는 전하이며,
Figure 112013060234913-pct00046
은 전자 유효 질량이다. 악시온과 광학적 포논간의 중요한 차이는 악시온과 전계간의 결합이 외부 자계 B0에 의해 결정되고, 따라서 조정 가능하다는 점이다.
도 12에 있어서, 음영 영역은 주파수 m과
Figure 112013060234913-pct00047
간의 금지 대역으로서, 그 안에서는 광이 위상 자성 절연체층에 전파될 수 없다. 점선은 베어 포톤 분산(bare photon dispersion)
Figure 112013060234913-pct00048
을 나타낸다. 악시온 폴라리톤 스펙트럼의 갭은, 도 13(a) 및 도 13(b)에 도시된 바와 같이, ATR(Attenuated Total Reflectin) 방식을 이용하여 관찰될 수 있다. ATR 방식에 있어서, 입사광이 위상 자성 절연체층(60)의 표면에 수직하고, 정적 자계가 광의 전계와 나란히 인가되도록 하는 기하학적 구조를 갖는다. 도 13(a)에 도시된 바와 같이, 인가되는 외부 자계가 없으면, 입사광은 위상 자성 절연체층(60)을 통해 전송될 수 있다. 그러나, 외부 자계 B0가 광의 전계와 나란히 인가되면, 도 13(b)에 도시된 바와 같이, 그의 주파수가 금지 대역내에 있을 경우, 입사광은 전반사될 것이다. 보다 구체적으로, 광이 악시온 폴라리톤 형태로만 매체를 통해 전파될 수 있게 됨에 따라, 입사광의 주파수가 악시온 폴라리톤 스펙트럼의 갭내에 존재하는 경우(도 12의 음영 영역), 반사도가 크게 증가하게 되고, 광은 위상 자성 층(60)을 통해 전송되기 보다는 오히려 반사된다.
그 갭은 Bi2Se3에 대해 획득된 파라메타를 이용하여 추정될 수 있다. 반강자성에 대한 전형적인 교환 분열(exchange splittering) m5는 1meV이고, 추정된 유전 상수 ε는 100이다. 자계 B0 = 2T인 경우, 악시온 질량 m=2meV 및 b=0.5meV가 획득된다. 갭은
Figure 112013060234913-pct00049
meV로서, 실험적으로 관찰될 수 있다. 악시온 폴라리톤의 한 가지 고유한 특성(unique signature)은, 통상적인 자성 폴라리톤과 구별하는데 사용될 수 있는, B0 에 대한 갭의 종속성이다. B0의 크기를 변경함에 의해, 광이 전반사되는 주파수 대역이 선택될 수 있다. 따라서, 원적외선 주파수에서 동작하는 진폭 광 변조기는 외부에서 자계가 인가되는 위상 자성 절연체를 이용하여 구성될 수 있다.
본 발명의 실시 예에 있어서, 위상 자성 절연체는 자계를 감지하기 위한 센서로서 이용될 수 있다.
(6) 자성 모노폴 메모리
본 발명의 실시 예에 따르면, 위상 재질로 된 층을 이용하여 모노폴 메모리 디바이스가 형성된다. 일 실시 예에 있어서, 모노폴 메모리 디바이스는 자성 도핑을 가진 위상 절연체 변형물 층을 이용하여 형성된다.
도 14에는, 본 발명의 실시 예들에 따른 위상 절연체 변형물층에 있어서의 점같은 전하(point-like electric charge)의 모노폴(monopole) 및 이미지 전하가 도시된다. 도 14(a)에는 전계 및 표면 전류의 면내 컴포넌트(in-plane components) 및 위상 절연체 변형물층의 평면도가 도시된다. 도 14를 참조하면, 자성 도핑을 가진 위상 절연체 변형물의 층(70)이 좌표면의 하부 절반 공간(z＜0)에 배치된다. 위상 절연체 변형물 층(70)은 유전 상수
Figure 112013060234913-pct00050
및 자기 투과율
Figure 112013060234913-pct00051
을 가진다. 종래 재질로 된 층(72)은 상부 절반 공간(z＞0)에 있는 위상 절연체 변형물층(70) 위에 형성된다. 그 층(72)은 유전 상수
Figure 112013060234913-pct00052
와 자기 투과율
Figure 112013060234913-pct00053
을 가진다. 일부 실시 예에 있어서, 층(72)은 생략될 수 있으며, 상부 절반 공간은 비어 있을 수 있다. 이하의 설명에 있어서, 용어 "층(72)"은 종래의 재질 또는 비어 있은 것을 지칭한다.
도 14에 있어서, 포인트 전하 q는 (0,0,d)에 배치되며, d＞0이다. 얇은 실선은 전계 라인을 나타내며, 두꺼운 실선은 자계 라인을 나타낸다. 도 14(a)에 있어서, 표면에서의 전계의 면내 컴포넌트가 실선들로 도시되며, 회전하는 표면 전류가 쇄선으로 도시된다.
표준 경계 조건 및 위상 자성 절연체의 악시온 전기 역학에 의해, 이하의 결과가 획득된다. 하부 절반 공간에서 층(72)을 향해 보았을 때, 위치(0,0,d)에서의 유효 포인트 전하
Figure 112013060234913-pct00054
및 이미지 전하
Figure 112013060234913-pct00055
에 의해 전계가 제공되고, 위치(0,0,d)에서의 이미지 자성 모노폴
Figure 112013060234913-pct00056
에 의해 자계가 제공된다. 상부 절반 공간에서 위상 절연체 변형물층(70)을 향해 보았을 때, (0,0,d)에서의
Figure 112013060234913-pct00057
에 의해 및 (0,0,-d)에서의 이미지 전하
Figure 112013060234913-pct00058
에 의해 전계가 제공되고, (0,0,-d)에서의 이미자 자성 모노폴
Figure 112013060234913-pct00059
에 의해 자계가 제공된다.
상술한 설명은, 위상 절연체 층의 표면 근처에서의 전하의 경우, 이미자 자성 모노폴 및 이미지 전하가 유도될 것임을 나타내며, 이는 단지 이미지 전하만이 유도되는 종래의 전자기 매체와 비교된다. 이미지 자성 모노폴의 물리적 원점(origin)은, 전계의 평면 내 컴포넌트에 의해 유도되고 이 컴포넌트에 수직한 표면 홀 전류 밀도에 의한 것으로 해석된다. 이러한 전류는 상술한 양자화된 홀 전류로서, 도 14(a)에 도시된 바와 같이, 원점을 중심으로 회전한다. 물리적으로, 이 표면 전류는 자계를 유도하는 소오스이다. 표면의 각 측면상에서, 표면 전류에 의해 유도된 자계는 반대 방향의 이미지 자성 모노폴에 의해 유도된 필드로서 보여질 수 있다.
따라서, 이미지 자성 모노폴 필드는 모노폴로부터 기대되는 정확한 자계 종속성을 가지며, 이미자 자성 모노폴 필드는 전하의 위치 결정을 통해 완전하게 제어될 수 있다. 본 발명의 실시 예에 있어서, 자성 메모리 디바이스는 도 15에 도시된 바와 같이 자기 도핑을 가진 위상 절연체 변형물 층 및 그 위에 형성된 자성 메모리층을 이용하여 형성된다. 보다 구체적으로, 자성 메모리 디바이스는 자성 도핑을 가진 위상 절연체 변형물로 된 층(74)과, 층(74)에 인접하여 형성된 자성 메모리 디바이스 층(76)을 포함한다. 자성 메모리 층은 MRAM(Magnetoresistive Random Access Memory) 또는 종래의 하드 디스크 메모리일 수 있다. 자성 메모리 디바이스는 전하 q의 이미지 자성 모노폴
Figure 112013060234913-pct00060
을 통해 자성 메모리 디바이스층(76)에 자계를 생성할 수 있다. 따라서, 자성 메모리 디바이스 층(76)은 오늘날의 통상적인 MRAM에 있어서의 전류 대신에 전하를 이용하여 기록될 수 있다. 전하를 이용하여 자성 메모리 디바이스를 프로그래밍하거나 기록하면 에너지 효율을 훨씬 높일 수 있으며 자성 메모리를 더욱 스케일러블(scalaable)하게 할 수 있다.
상술한 전기 및 광학 디바이스는 단지 예시적인 것으로 제한을 위한 것은 아니다. 당업자라면 본 설명으로부터, 위상 재질의 고유한 속성을 활용하기 위해 본 명세서에서 설명한 위상 재질을 이용하여 많은 다른 전기적 및 광학적 디바이스를 형성할 수 있음을 알 것이다.
상술한 상세한 설명은 본 발명의 특정의 실시 예를 설명하기 위해 제공된 것으로, 제한을 위한 것은 아니다. 본 발명의 범주내에서 여러 수정 및 변형물이 가능할 것이다. 본 발명은 특허청구범위 의해 정의된다.
56: 접지 평판
57: 터미널
58: QAH 절연체 층
58a, 58b: 에지 채널
59: 터미널

Claims (35)

  1. 위상 절연체 재질로 된 층을 이용하여 형성되는 전류 운송층을 포함하는 집적 회로 - 상기 위상 절연체 재질은 벌크(bulk)내의 절연 에너지 대역 갭과, 도전성 에지 또는 표면 상태를 가지며, 위상 절연체 재질로 된 층은 적어도 10nm의 폭을 가짐 - 와;
    상기 집적 회로상에 형성되고, 제 1 위치에서 상기 전류 운송층과 전기적으로 접촉하는 제 1 전극과;
    상기 집적 회로상에 형성되고, 제 2 위치에서 상기 전류 운송층과 전기적으로 접촉하는 제 2 전극과;
    제 1 전극에 연결되는 제 1 회로; 및
    제 2 전극에 연결되는 제 2 회로를 포함하되,
    상기 제 1 회로, 제 2 회로, 제 1 전극, 제 2 전극 및 및 위상 절연체 재질로 된 층은 상기 제 1 회로와 제 2 회로 사이에서 양 방향으로 전류를 운반하도록 구성되고,
    상기 위상 절연체 재질로 된 층은 자성 도핑(magnetic doping)을 포함하며,
    상기 위상 절연체 재질은, (1)HgTe; (2) Bi, Sb, Te 및 Se 중 적어도 두개를 구비하는 복합체; (3) 삼성분 호이슬러 복합체(ternary Heusler compound); (4) AmN; 및 (5) PuTe의 그룹으로부터 선택되는
    전기 디바이스.
  2. 제 1 항에 있어서,
    상기 위상 절연체 재질로 된 층은, 시간 반전 대칭에 의해 각각 보호되는, 벌크 내의 절연 에너지 대역 갭 및 도전성 에지 또는 표면 상태를 가진 2차원 또는 3차원 위상 절연체 층을 포함하는
    전기 디바이스.
  3. 제 2 항에 있어서,
    상기 위상 절연체 재질로 된 층은, 2차원 또는 3차원 위상 절연체 변형물층을 포함하고,
    상기 위상 절연체 변형물층은, 두께 제어나 자성 도핑에 의해, 또는 상기 위상 절연체 층에 전위를 인가함에 의해, 2차원 또는 3차원 위상 절연체 층으로부터 형성되는
    전기 디바이스.
  4. 제 3 항에 있어서,
    상기 2차원 위상 절연체 변형물층은 2차원 위상 절연체 층의 두께를 가변시킴에 의해 형성되고,
    상기 2차원 위상 절연체 층의 두께가 가변되면, 상기 2차원 위상 절연체 변형물층은 위상 절연체 또는 트라이비얼 절연체(trivial insulator)로 되는
    전기 디바이스.
  5. 제 3 항에 있어서,
    상기 2차원 위상 절연체 변형물층은 임계 두께에 가까운 두께를 가진 2차원 위상 절연체 층으로부터 형성되고, 상기 2차원 위상 절연체 변형물층은 도전체 층으로 되는
    전기 디바이스.
  6. 제 3 항에 있어서,
    상기 3차원 위상 절연체 변형물층은 3차원 위상 절연체 층의 두께를 가변시킴에 의해 형성되고,
    상기 3차원 위상 절연체 층의 두께가 감소되면, 상기 위상 절연체 층의 표면 상태는 갭이 존재하게 되거나, 사전 결정된 범위의 에너지 대역 갭을 가지며, 상기 3차원 위상 절연체 변형물층은 2차원 절연체로 되는
    전기 디바이스.
  7. 제 6 항에 있어서,
    상기 위상 절연체 재질로 된 층은 두께가 감소되고 전위가 인가되는 3차원 위상 절연체 변형물 층을 구비하고,
    상기 3차원 위상 절연체 변형물 층의 표면 상태는 갭이 존재하는 에너지 대역 갭 또는 사전 결정된 범위의 에너지 대역 갭을 가지는 위상 절연체 또는 트라이비얼 절연체로 되는
    전기 디바이스.
  8. 제 3 항에 있어서,
    상기 위상 절연체 변형물 층은 전위가 인가되는 위상 절연체 층인
    전기 디바이스.
  9. 제 3 항에 있어서,
    상기 위상 절연체 재질로 된 층은 전위가 인가되는 3차원 위상 절연체 변형물층을 구비하고, 3차원 위상 절연체 변형물층에 전위가 인가되면, 3차원 위상 절연체 변형물층의 표면 상태는 갭이 존재하는 에너지 대역 갭 또는 사전 결정된 범위의 에너지 대역 갭을 가지는 위상 절연체 또는 트라이비얼 절연체(trivial insulator)로 되는
    전기 디바이스.
  10. 제 1 항에 있어서,
    상기 위상 절연체 층은 자성 도핑을 포함하는 2차원 또는 3차원 위상 절연체 층이며,
    상기 위상 절연체 재질은, 위상 절연체 재질에 인가된 필드가 자성 도핑에 의해 형성된 자성 도메인을 변경하여 위상 절연체 재질의 도전성을 제어하도록, 프로그램 가능 회로에서 연결되고, 그에 의해 상기 프로그램 가능 회로에서의 전기적 접속이 선택적으로 형성되는,
    전기 디바이스.
  11. 제 10 항에 있어서,
    상기 위상 절연체 층은 표면 자성 도핑을 포함하는
    전기 디바이스.
  12. 제 10 항에 있어서,
    상기 위상 절연체 층은 상기 위상 절연체 재질의 벌크에서 및 상기 표면에서 자성 도핑을 포함하는 위상 절연체 층인
    전기 디바이스.
  13. 제 1 항에 있어서,
    상기 위상 절연체 재질로 된 층은 QAH(Quantum Anomaloue Hall)절연체 층을 포함하고, 상기 QAH(Quantum Anomaloue Hall)절연체 층은 제 1 천 수(Chern number)에 의해 보호되는 벌크내의 절연 에너지 대역 갭 및 무간격 키랄 에지 상태(gapless chiral edge states)를 가지는
    전기 디바이스.
  14. 제 1 항에 있어서,
    위상 절연체 층은 3차원 위상 자성 절연체 층을 구비하고,
    거기에서는 반강자성 질서가 절연체 층의 시간 반전 대칭을 자체적으로 깨뜨리며, 상기 위상 자성 절연체 층의 자기 파동(magnetic fluctuation)이 악시온 필드(axion field)에 선형적으로 결합되는
    전기 디바이스.
  15. 제 1 항에 있어서,
    상기 전류 운송층은 상기 제 1 회로와 제 2 회로 사이의 상호 접속으로서 구성되는, 집적 회로상의 도전성 와이어를 형성하고, 상기 도전성 와이어는 상기 위상 절연체 재질에 있어서 공간적으로 이격된 2개의 에지 채널들을 포함하고, 각 에지 채널은 단방향으로만 전파되는 전하 캐리어를 운반하며, 상기 2개의 에지 채널은 서로 반대되는 방향으로 전파되는 전하 캐리어를 운반하는
    전기 디바이스.
  16. 제 15 항에 있어서,
    도전성 와이어를 형성하는 상기 위상 절연체 재질로 된 층은, 제 1 천 수(Chern number)에 의해 보호되는 벌크내의 절연 에너지 대역 갭 및 무간격 키랄 에지 상태(gapless chiral edge states)를 가진 2차원 QAH(Quantum Anomalous Hall) 절연체층을 포함하고, 상기 키랄 에지 상태는 전류를 단방향으로 운반하는 에지 상태이고, 상기 2차원 QAH 절연체층은 접지 평판 또는 제 2 와이어로부터 제 1 거리만큼 이격되어 형성되고, 부하에 의해 상기 접지 평판 또는 제 2 와이어에 제 2 터미널이 결합되는
    전기 디바이스.
  17. 제 15 항에 있어서,
    상기 위상 절연체 재질로 된 층은 자성 도핑을 가진 3차원 위상 절연체 변형물층을 포함하고, 상기 3차원 위상 절연체 변형물층은 벌크에 절연 에너지 대역 갭을 가진 재질이고, 상기 위상 절연체 변형물층의 자성 도핑은 상기 표면 상태의 시간 반전 대칭을 파괴하며,
    자성 도핑을 가진 상기 3차원 위상 절연체 변형물층은 제 1 자성 도메인의 제 1 영역과 제 2 자성 도메인의 제 2 영역을 포함하고, 제 2 자성 도메인은 제 1 자성 도메인에 반대되고, 제 1 및 제 2 영역은 위상 절연체 변형물층의 자성 도핑에 의해 형성되고, 상기 도전성 와이어는 제 1 영역과 제 2 영역 사이의 경계에 형성된 악시온 스트링 상호 접속(axion string interconnect)을 포함하는
    전기 디바이스.
  18. 제 17 항에 있어서,
    상기 악시온 스트링 상호 접속은 상기 악시온 스트링 상호 접속의 프로그래밍이 제 1 및 제 2 자성 도메인의 극성을 변경함에 의해 실현되는 프로그램 가능 상호 접속을 포함하는
    전기 디바이스.
  19. 제 1 항에 있어서,
    상기 전류 운송층은 투명 전극을 포함하는
    전기 디바이스.
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