KR101730751B1 - 마스크 세트, 픽셀 유닛 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스 - Google Patents

마스크 세트, 픽셀 유닛 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스 Download PDF

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슈에 동
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Abstract

마스크 세트, 픽셀 유닛 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스가, 디스플레이 디바이스의 표시 화면의 낮은 휘도의 문제를 해결하기 위해 제공된다. 픽셀 유닛에 있어서, 데이터 라인에 평행한 방향에 있어서 박막 트랜지스터(TFT)의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, 활성층과 소스 전극 사이의 중첩 영역에서, 데이터 라인과 중첩된 한 측면의 크기 값보다 작고; 소스 전극은 활성층과 데이터 라인 사이의 중첩 영역에 배치된 데이터 라인의 부분이다. 픽셀 유닛은 더 큰 개구 면적과 더 높은 광 투과율의 이점을 갖는다. 따라서, 픽셀 유닛을 포함하는 디스플레이 디바이스의 표시 화면의 밝기가 향상될 수 있다. 또한, 스크린 플리커의 문제가 어느 정도 방지될 수 있고, 따라서 이미지의 표시 품질이 향상될 수 있다.

Description

마스크 세트, 픽셀 유닛 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스{MASK SET, PIXEL UNIT AND MANUFACTURING METHOD THEREOF, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명의 실시 형태는 마스크 세트, 픽셀 유닛 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
종래의 디스플레이 디바이스의 어레이 기판은 일반적으로, 베이스 기판과, 상기 베이스 기판의 내측에 배치되어 있는 다수의 병렬 게이트 라인, 및 상기 게이트 라인과 수직으로 교차되고 상기 게이트 라인으로부터 전기적으로 절연된 다수의 데이터 라인을 포함한다. 2개의 인접하는 게이트 라인과 2개의 인접 데이터 라인은 픽셀 유닛을 정의하도록 결합된다. 2개의 인접한 게이트 라인과 2개의 인접한 데이터 라인에 의해 둘러싸인 각 픽셀 유닛은, 이미지 디스플레이를 위해 구동하도록 구성된 박막 트랜지스터(TFT), 및 상기 TFT와 접속된 픽셀 전극을 포함한다.
도 1에 도시된 바와 같이, 일례로서, 픽셀 유닛의 TFT를 보텀-게이트 구조로 할 경우, 픽셀 유닛의 TFT(10)는, 베이스 기판 위에 배치되고 픽셀 유닛의 게이트 라인(20)과 접속된 게이트 전극(10A); 게이트 전극(10A) 위에 배치된 활성층(10B); 및 활성층(10B) 위에 배치되고 활성층(10B)의 양측에 각각 배치된 소스 전극(10C)과 드레인 전극(10D)을 포함하되, 소스 전극(10C)은 활성층(10B)과 픽셀 유닛의 데이터 라인(30) 사이의 중첩 영역에 배치된 데이터 라인(30)의 부분이고; 드레인 전극(10D)은 부분적으로 상기 활성층(10B)과 중첩되고, 스루 홀(40)을 통해 픽셀 유닛의 픽셀 전극(50)과 연결되고; 게이트 전극(10A), 활성층(10B) 및 소스 전극(10C)은 직사각형이고; 게이트 전극(10A)은 소스 전극(10C)을 완전히 커버하고 있는 활성층(10B)을 완전히 커버하고; 드레인 전극(10D)은 "P"-형상이고; 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역은 직사각형이고; 데이터 라인(30)을 따르는 방향을 폭 방향으로 하는 경우, 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역의 폭 값, 소스 전극(10C)의 폭 값, 및 활성층(10B)의 폭 값은 서로 동일하고 모두 "w"이며; 게이트 전극(10A)의 폭 값은 "a"이고; 드레인 전극(10D)의 폭 값은 "b"이고, 여기서 w < a < b이다.
현재, 픽셀 유닛에 있어서, 차광용 블랙 매트릭스(BM)는 보통, 픽셀 유닛의 게이트 라인, 데이터 라인 및 TFT 위에 배치된다. 도 1에 도시된 바와 같이, 블랙 매트릭스는 게이트 라인(20), 데이터 라인(30), 게이트 전극(10A), 활성층(10B), 소스 전극(10C) 및 드레인 전극(10D)을 커버한다. 수직 방향을 폭 방향으로 한 경우, 도 1에 도시된 바와 같이, 픽셀 유닛이, 폭이 60 마이크로미터이고, 길이가 20 마이크로미터인 것으로 가정하면, 픽셀 유닛의 TFT(10)를 커버하고 있는 블랙 매트릭스의 영역의 폭 값 "c"는, 일반적으로 28 마이크로미터에 도달할 수 있다. 즉, 각 픽셀 유닛 내의 블랙 매트릭스의 커버리지 영역은 비교적 커서, 광 투과율은 비교적 낮으며, 따라서 디스플레이 디바이스의 표시 화면의 휘도가 상대적으로 낮다.
본 발명의 적어도 한 실시 형태는, 박막 트랜지스터(TFT)와 데이터 라인을 포함하는 픽셀 유닛을 제조하도록 구성된 마스크 세트로서, 상기 TFT의 활성층을 형성하도록 구성된 활성층 패턴 부분을 포함하는 제1 마스크; 상기 TFT의 게이트 전극을 형성하도록 구성된 게이트 전극 패턴 부분을 포함하는 제2 마스크; 및 상기 TFT의 소스 전극과 드레인 전극, 및 상기 데이터 라인을 형성하도록 각각 구성된 소스 전극 패턴 부분, 드레인 전극 패턴 부분 및 데이터 라인 패턴 부분을 포함하는 제3 마스크를 포함하고, 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 서로 중첩되는 경우, 상기 데이터 라인 패턴 부분에 평행한 방향에 있어서 상기 제1 마스크의 상기 활성층 패턴 부분과 상기 제3 마스크의 상기 드레인 전극 패턴 부분 사이의 중첩 영역의 최대 크기 값이, 상기 제1 마스크의 상기 활성층 패턴 부분과 상기 제2 마스크의 상기 소스 전극 패턴 부분 사이의 중첩 영역에서, 상기 데이터 라인 패턴 부분과 중첩된 한 측면의 크기 값보다 작은, 마스크 세트를 제공한다.
한 예에서, 상기 제1 마스크의 상기 활성층 패턴 부분은 제1 등변 사다리꼴이며; 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 서로 중첩되는 경우, 상기 제1 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인 패턴 부분에 평행한 방향으로 배치되고; 상기 제1 등변 사다리꼴의 윗변은 상기 드레인 전극 패턴 부분과 상기 제1 등변 사다리꼴 사이의 중첩 영역에 배치되고; 상기 제1 등변 사다리꼴의 밑변은 상기 소스 전극 패턴 부분과 상기 제1 등변 사다리꼴 사이의 중첩 영역에 배치된다.
한 예에서, 상기 제2 마스크의 상기 게이트 전극 패턴 부분은 제2 등변 사다리꼴이며; 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 중첩되는 경우, 상기 제2 등변 사다리꼴은 상기 제1 등변 사다리꼴을 완전히 커버하고; 상기 제2 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인 패턴 부분에 평행한 방향으로 배치되고; 상기 제2 등변 사다리꼴의 상기 윗변과 상기 제1 등변 사다리꼴의 상기 윗변은 동일 측에 배치된다.
한 예에서, 상기 제1 등변 사다리꼴의 상기 윗변과 상기 밑변의 크기 값의 합은 상기 활성층 패턴 부분의 폭 값의 2배와 동일하고; 상기 활성층 패턴 부분의 상기 폭 값은 상기 활성층 패턴 부분이 직사각형인 경우에 상기 데이터 라인 패턴 부분에 평행한 상기 활성층 패턴 부분의 한 측면의 크기 값이다.
한 예에서, 상기 제2 마스크는 게이트 라인을 형성하도록 구성된 게이트 라인 패턴 부분을 더 포함한다.
본 발명의 적어도 한 실시 형태는, TFT와 데이터 라인을 포함하는 픽셀 유닛을 제조하는 방법으로서, 제2 마스크를 사용하여 기판 위에 상기 TFT의 게이트 전극을 형성하는 단계; 제1 마스크를 사용하여 상기 게이트 전극 위에 상기 TFT의 활성층을 형성하는 단계; 및 상기 데이터 라인에 평행한 방향에 있어서 상기 TFT의 상기 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, 상기 TFT의 상기 활성층과 소스 전극 사이의 중첩 영역에서, 상기 데이터 라인과 중첩된 한 측면의 크기 값보다 작게 되도록, 제3 마스크를 사용하여 상기 활성층 위에 상기 TFT의 상기 소스 전극과 상기 드레인 전극을 형성하고 상기 데이터 라인을 형성하는 단계를 포함하는, 방법을 제공한다.
한 예에서, 상기 제1 마스크를 사용하여 상기 게이트 전극 위에 상기 TFT의 상기 활성층을 형성하기 전에, 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계를 더 포함한다.
본 발명의 적어도 하나의 실시 형태는, 박막 트랜지스터(TFT)와 데이터 라인, 및 상기 데이터 라인과 전기적으로 접속된 상기 TFT의 소스 전극을 포함하는 픽셀 유닛으로서, 상기 데이터 라인에 평행한 방향에 있어서 상기 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, 상기 TFT의 상기 활성층과 상기 소스 전극 사이의 중첩 영역에서, 상기 데이터 라인과 중첩된 한 측면의 크기 값보다 작고; 상기 소스 전극은 상기 활성층과 상기 데이터 라인 사이의 중첩 영역에 배치된 상기 데이터 라인의 부분인, 픽셀 유닛을 제공한다.
한 예에서, 상기 활성층은 제1 등변 사다리꼴이고; 상기 제1 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인에 평행한 방향으로 배치되고; 상기 제1 등변 사다리꼴의 윗변은 상기 드레인 전극과 상기 활성층 사이의 상기 중첩 영역에 배치되고; 상기 제1 등변 사다리꼴의 밑변은 상기 소스 전극과 상기 활성층 사이의 중첩 영역에 배치된다.
한 예에서, 상기 게이트 전극은 제2 등변 사다리꼴이고; 상기 제2 등변 사다리꼴은 상기 제1 등변 사다리꼴을 완전히 커버하고; 상기 제2 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인에 평행한 방향으로 배치되고; 상기 제2 등변 사다리꼴의 윗변과 상기 제1 등변 사다리꼴의 윗변은 동일 측에 배치된다.
한 예에서, 상기 제1 등변 사다리꼴의 상기 윗변과 상기 밑변의 크기 값의 합은 상기 활성층의 폭 값의 2배와 동일하고; 상기 활성층의 상기 폭 값은 상기 활성층이 직사각형일 때 상기 데이터 라인에 평행한 상기 활성층의 한 측면의 상기 크기 값이다.
한 예에서, 상기 게이트 전극을 커버하도록 구성된 게이트 절연층이 상기 게이트 전극과 상기 활성층 사이에 배치된다.
본 발명의 적어도 한 실시 형태는, 다수의 픽셀 유닛을 포함하는 어레이 기판을 제공하고, 적어도 하나의 픽셀 유닛은 임의의 상기 픽셀 유닛이다.
본 발명의 적어도 한 실시 형태는, 상기 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다.
본 발명의 좀 더 명확한 이해를 돕기 위해 첨부된 도면을 참조하여 본 발명의 실시 형태에 대해서 이하 좀 더 상세히 설명된다.
도 1은 종래의 픽셀 유닛의 개략적 구성도이다;
도 2a 내지 도 2e는 본 발명의 실시 형태에 의해 제공된 픽셀 유닛의 개략적 구성도이다;
도 3은 본 발명의 실시 형태에 의해 제공된 픽셀 유닛을 제조하기 위한 방법의 개략적인 흐름도이다.
본 발명의 실시 형태들의 첨부된 도면을 참조하여 본 발명의 실시 형태들의 기술적 제안에 대해서 이하 명확하고 완전한 설명이 설명한다. 물론, 바람직한 실시 형태는 본 발명의 단지 일부 실시 형태일 뿐, 실시 형태 전부가 아니다. 본 발명의 실시 형태에 기초하여 창의적인 노력 없이, 본 분야의 숙련자에 의해 얻어진 모든 다른 실시 형태들은 본 발명의 보호 범위에 포함된다.
다르게 정의되지 않는 한, 본 명세서에 사용된 기술 용어나 과학 용어는 본 분야의 숙련자에 의해 이해되는 통상의 의미를 갖는다. 본 발명의 특허 출원의 설명 및 청구 범위에서 사용된 단어 "제1", "제2" 등은, 순서, 숫자 또는 중요도를 나타내지 않고, 단지 다른 컴포넌트를 구별하기 위해서만 사용된다. 마찬가지로, 단어 "a", "an" 등도 숫자를 표시하지 않고, 단지 적어도 하나를 나타낸다. 단어 "연결", "연결된" 등은, 물리적 또는 기계적 연결에 한정되지 않고, 직접적으로 또는 간접적으로, 전기적 연결을 포함할 수 있다. 단어 "위에", "아래", "왼쪽", "오른쪽" 등은 단지, 설명된 대상의 절대 위치가 변경될 때 대응하여 변경되는 상대 위치 관계를 나타낸다.
본 발명의 적어도 한 실시 형태는, TFT 및 데이터 라인을 포함하는 픽셀 유닛을 제공한다. 데이터 라인에 평행한 방향에 있어서 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값은, TFT의 활성층과 소스 전극 사이의 중첩 영역에서, 데이터 라인과 중첩된 한 측면의 크기 값보다 작다. 소스 전극은 활성층과 데이터 라인 사이의 중첩 영역에 배치된 데이터 라인의 일부이다.
본 발명의 실시 형태에 의해 제공되는 픽셀 유닛에서, 데이터 라인에 평행한 방향에 있어서 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극과 활성층 사이의 중첩 영역의 폭 값 w보다 작다. 따라서, 본 발명의 실시 형태에 의해 제공되는 픽셀 유닛에서, 데이터 라인에 평행한 방향에 있어서 TFT의 게이트 전극 중, 드레인 전극에 가까운 영역의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 게이트 전극의 폭 값 "a"보다 작다. 또한, 본 발명의 실시 형태에 의해 제공되는 픽셀 유닛에서, 데이터 라인에 평행한 방향에 있어서 TFT의 드레인 전극의 최소 크기 값도, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 폭 값 "b"보다 작다. 즉, 도 1에 도시된 픽셀 유닛에 비해, 데이터 라인에 평행한 방향에 있어서 본 발명의 실시 형태에 의해 제공된 픽셀 유닛 내의 TFT 중, 드레인 전극에 가까운 영역의 크기 값은 감소된다. 따라서, 데이터 라인에 평행한 방향에 있어서 픽셀 유닛의 TFT 영역을 커버하고 있는 블랙 매트릭스의 크기 값은, 도 1의 픽셀 유닛의 TFT 영역을 커버하고 있는 블랙 매트릭스의 폭 값 "c"보다 작고, 따라서 픽셀 유닛은 더 큰 개구 면적과 더 높은 광 투과율을 갖고, 픽셀 유닛을 포함하는 디스플레이 디바이스의 표시 화면의 밝기가 향상된다. 또한, 데이터 라인에 평행한 방향에 있어서 본 발명의 실시 형태에 의해 제공된 픽셀 유닛 내의 TFT의 드레인 전극의 최소 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 폭 값 "b"보다 작다. 따라서, 드레인 전극에 의해 유발된 정전 용량이 감소하고, 따라서 드레인 전극의 정전 용량으로 인한 화면 플리커의 문제를 어느 정도 방지할 수 있고 이미지의 표시 품질을 향상할 수 있다.
또한, 본 발명의 실시 형태에 의해 제공된 픽셀 유닛에 있어서, TFT의 활성층과 소스 전극 사이의 중첩 영역 중, 데이터 라인과 중첩된 한 측면의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 소스 전극의 폭 값 "w"보다 크고, 데이터 라인에 평행한 방향에 있어서 TFT의 게이트 전극 중, 드레인 전극에 가까운 영역의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 게이트 전극의 폭 값 "a"보다 크다. 즉, 도 1에 도시된 픽셀 유닛에 비해, 본 발명의 실시 형태에 의해 제공된 픽셀 유닛 내의 TFT 중, 드레인 전극에 가까운 영역의 크기 값은 데이터 라인에 평행한 방향으로 증가한다. TFT의 활성층과 소스 전극 사이의 중첩 영역 중, 데이터 라인과 중첩된 한 측면의 크기 값은, 데이터 라인에 평행한 방향에 있어서 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이 감소할 때 증가하기 때문에, TFT의 양호한 작업 성능을 보장할 수 있다. TFT의 소스 전극이 픽셀 유닛의 데이터 라인과 활성층 사이의 중첩 부분이고 전체 데이터 라인이 블랙 매트릭스에 의해 커버되기 때문에, TFT의 소스 전극 및 게이트 전극을 커버하고 있는 블랙 매트릭스의 크기는 변하지 않거나, 변화의 진폭은 데이터 라인에 평행한 방향에 있어서 소스 전극의 크기 값이 증가하더라도 무시될 정도로 작다.
본 발명의 실시 형태들에 의해 제공되는 픽셀 유닛 내의 TFT의 활성층의 형상은 다양한 방식으로 구현될 수 있다. 예를 들어, 본 발명의 실시 형태에서 활성층의 형상의 다수의 구현에 대해 하기에 설명한다. 이하의 실시 형태는 활성층의 형상에서의 차이만이 있으므로, 다른 실시 형태들에 대해서 설명이 반복되지 않음에 유의해야 한다.
실시 형태 1
본 발명의 실시 형태 1에서는, 픽셀 유닛 내의 TFT의 활성층의 형상은 규칙적이고 등변 사다리꼴 형상이다.
실시 형태의 한 예에서, 활성층의 등변 사다리꼴의 윗변과 밑변은 데이터 라인에 평행한 방향으로 배치되고; 등변 사다리꼴의 윗변은 드레인 전극과 활성층 사이의 중첩 영역에 배치되고; 등변 사다리꼴의 밑변은 소스 전극과 활성층 사이의 중첩 영역에 배치되고; 등변 사다리꼴의 윗변과 밑변의 크기 값은 TFT의 성능 요건을 만족시킨다.
본 발명의 실시 형태에서는, 등변 사다리꼴의 짧은 변은 등변 사다리꼴의 윗변이라고 하고, 등변 사다리꼴의 긴 변은 등변 사다리꼴의 밑변이라고 한다는 점에 주목해야 한다.
상기 예의 특정 구현에서, TFT의 활성층이 등변 사다리꼴의 형상으로 되어 있기 때문에, 드레인 전극과 활성층 사이의 중첩 영역은 윗변과 밑변이 데이터 라인에 평행한 방향으로 배치되어 있는 등변 사다리꼴 형상으로 되어 있고, 드레인 전극과 활성층 사이의 중첩 영역의 윗변은 활성층의 윗변이며; 소스 전극은 윗변과 밑변이 데이터 라인에 평행한 방향으로 배치되어 있는 등변 사다리꼴 형상으로 되어 있고, 소스 전극의 밑변은 활성층의 밑변이다.
특정 실시 형태에서, TFT의 활성층이 등변 사다리꼴로 되어 있는 경우, TFT의 게이트 전극은, 게이트 전극이 활성층을 완전히 커버하기만 한다면 어떠한 형상도 채택할 수 있다.
한 예에서, TFT의 게이트 전극은 등변 사다리꼴로 되어 있고; 게이트 전극은 활성층을 완전히 커버하고; 게이트 전극의 윗변과 밑변은 데이터 라인에 평행한 방향으로 배치되고; 게이트 전극의 윗변과 활성층의 윗변은 동일 측에 배치된다.
상기 예의 특정 구현에서, TFT의 활성층은 등변 사다리꼴로 되어 있고; TFT의 드레인 전극과 활성층 사이의 중첩 영역은 등변 사다리꼴로 되어 있고; TFT의 소스 전극은 등변 사다리꼴로 되어 있고; TFT의 게이트 전극은 등변 사다리꼴로 되어 있고; 따라서 형성된 TFT는 등변 사다리꼴 TFT이다.
실시 형태에 의해 제공된 등변 사다리꼴 TFT를 포함하는 픽셀 유닛에서, TFT의 활성층의 윗변의 크기 값, 즉 TFT의 드레인 전극과 활성층 사이의 중첩 영역의 윗변의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극과 활성층 사이의 중첩 영역의 폭 값 "w"보다 작고; TFT의 게이트 전극의 윗변의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 게이트 전극의 폭 값 "a"보다 작고; 수직 방향에 있어서 TFT의 드레인 전극 중, 활성층의 윗변에 가까운 영역의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 폭 값 "b"보다 작다. 즉, 도 1에 도시된 픽셀 유닛에 비해, 수직 방향에 있어서 본 발명의 실시 형태에 의해 제공되는 픽셀 유닛 내의 등변 사다리꼴 TFT 중, 활성층의 윗변에 가까운 영역의 크기 값은 감소한다. 따라서, 수직 방향에 있어서 픽셀 유닛의 등변 사다리꼴 TFT 영역을 커버하고 있는 블랙 매트릭스의 크기 값은, 도 1의 픽셀 유닛의 TFT의 영역을 커버하고 있는 블랙 매트릭스의 폭 값 "c"보다 작고, 따라서 픽셀 유닛은 더 큰 개구 면적과 더 높은 광 투과율을 갖고, 픽셀 유닛을 포함하는 디스플레이 디바이스의 표시 화면의 밝기가 향상된다. 또한, 수직 방향에 있어서 TFT의 드레인 전극 중, 활성층의 윗변에 가까운 영역의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 폭 값 "b"보다 작기 때문에, 드레인 전극의 정전 용량이 감소한다. 따라서, 드레인 전극의 정전 용량으로 인한 화면 플리커의 문제를 어느 정도 방지할 수 있고, 따라서 이미지의 표시 품질을 향상시킬 수 있다.
또한, 실시 형태에 의해 제공되는 픽셀 유닛에서, TFT는 등변 사다리꼴이고; TFT의 활성층의 밑변의 크기 값, 즉 TFT의 소스 전극의 밑변의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 소스 전극의 폭 값 "w"보다 크고; TFT의 드레인 전극과 활성층 사이의 중첩 영역의 윗변의 크기 값과, TFT의 소스 전극의 밑변의 크기 값은 TFT의 성능 요건을 만족시키고; TFT의 게이트 전극의 윗변의 크기 값은, 도 1에 도시된 픽셀 유닛 내의 TFT의 게이트 전극의 폭 값 "a"보다 크다. 즉, 도 1에 도시된 픽셀 유닛에 비해, 본 발명의 실시 형태에 의해 제공되는 픽셀 유닛에서, 수직 방향에 있어서 등변 사다리꼴 TFT 중, 활성층의 밑변에 가까운 영역의 크기 값이 증가된다. TFT의 드레인 전극과 활성층 사이의 중첩 영역의 윗변의 크기 값과 TFT의 소스 전극의 밑변의 크기 값은 TFT의 성능 요건을 만족시키기 때문에, TFT의 양호한 작업 성능을 보장할 수 있다. 또한, TFT의 소스 전극은 픽셀 유닛의 데이터 라인과 활성층 사이의 중첩 부분이고; TFT의 게이트 전극의 밑변과 TFT의 소스 전극의 밑변은 동일 측에 배치되고; 전체 데이터 라인은 블랙 매트릭스에 의해 커버된다. 따라서, TFT의 소스 전극과 게이트 전극을 커버하고 있는 블랙 매트릭스의 영역 크기가 변경되지 않거나, 소스 전극의 밑변의 크기 값이 증가하더라도 변화의 진폭은 무시될 정도로 충분히 작다.
한 예에서, 상기 활성층의 윗변과 밑변의 크기 값의 합은, TFT의 활성층의 폭 값의 2배와 같고; 활성층의 폭 값은 활성층이 직사각형인 활성층에서, 데이터 라인에 평행한 한 측면의 크기 값이다. 상기 예의 구현에서, 상기 활성층의 윗변과 밑변의 크기 값의 합이 TFT의 활성층의 폭 값의 2배와 동일할 때, 형성된 TFT는 양호한 작업 성능을 갖는다.
본 발명의 실시 형태에 의해 제공된 픽셀 유닛의 TFT가 보텀-게이트형 TFT 일 수도 있거나, 탑-게이트형 TFT일 수 있음에 주목해야 한다. 예로서 보텀-게이트형 TFT를 취함으로써, 본 발명의 실시 형태에 대해서 상세히 설명한다. 탑-게이트형 TFT의 구현이 보텀-게이트형 TFT의 구현과 유사하기 때문에, 여기서는 더 이상 설명되지 않는다.
도 2a는 실시 형태 1에 의해 제공된 픽셀 유닛 내의 TFT(10)를 도시한다. TFT(10)는 등변 사다리꼴 TFT이고, 게이트 전극(10A), 게이트 전극(10A) 위에 배치된 활성층(10B), 및 활성층(10B) 위에 배치되고 각각 활성층(10B)의 양면에 배치된 소스 전극(10C)과 드레인 전극(10D)를 포함하고; 활성층(10B)은 소스 전극(10C)을 완전히 커버하고, 드레인 전극(10D)과 활성층(10B)은 서로 부분적으로 중첩된다.
실시 형태의 한 예에서, 활성층(10B)은 등변 사다리꼴이고; 활성층(10B)의 윗변과 밑변은 수직 방향으로 배치되고; 활성층(10B)의 윗변은 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역에 배치되고; 활성층(10B)의 밑변은 소스 전극(10C)과 활성층(10B) 사이의 중첩 영역에 배치되고; 활성층(10B)의 윗변의 크기 값은 w1이고; 활성층(10B)의 밑변의 크기 값은 w2이고; w1 및 w2는 TFT(10)의 성능 요건을 만족시키고, 예를 들어, w1과 w2의 합은 활성층의 폭 값의 2배와 동일하다.
실시 형태의 한 예에서, 게이트 전극(10A)은 등변 사다리꼴이며 활성층(10B)을 완전히 커버하고; 게이트 전극(10A)의 윗변과 밑변은 수직 방향으로 배치되고; 게이트 전극(10A)의 윗변과 활성층(10B)의 윗변은 동일 측에 배치되고; 게이트 전극(10A)의 밑변과 활성층(10B)의 밑변은 동일 측에 배치되고; 게이트 전극(10A)의 윗변의 크기 값은 a1이고; 게이트 전극(10A)의 밑변의 크기 값은 a2이다.
실시 형태의 한 예에서, 드레인 전극(10D)은 "P"-형상이고; 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역은, 그 윗변과 밑변이 수직 방향으로 배치되어 있는 등변 사다리꼴이고; 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역의 윗변은 활성층(10B)의 윗변이고; 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역의 밑변은 드레인 전극(10D)의 한 측면과 중첩되고; 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역의 윗변의 크기 값은 w1이고, 수직 방향에 있어서 드레인 전극(10D) 중, 활성층(10B)의 윗변에 가까운 영역의 크기 값은 b1이다.
실시 형태의 한 예에서, 소스 전극(10C)은 그 윗변과 밑변이 수직 방향으로 배치되어 있는 등변 사다리꼴이고, 소스 전극(10C)의 밑변은 활성층(10B)의 밑변이고; 소스 전극(10C)의 밑변의 크기 값은 w2이다.
실시 형태의 한 예에서, 드레인 전극(10D)의 형상은 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 형상과 유사하다.
실시 형태의 다른 예에서, 드레인 전극(10D)은 특정 요건이나 설계 경험에 따라 "P" 형상 이외의 다른 형상을 채택할 수 있다.
실시 형태의 한 예에서, 게이트 전극(10A)을 커버하도록 구성된 게이트 절연층이 게이트 전극(10A)과 활성층(10B) 사이에 배치된다.
실시 형태의 한 예에서, TFT는 어레이 기판의 픽셀 유닛 내의 이미지 디스플레이를 구동하도록 구성된 TFT일 수 있다.
도 2a에 도시된 바와 같이, 본 실시 형태의 한 예에서, 픽셀 유닛의 게이트 라인(20)과 게이트 전극(10A)은 서로 연결되어 있고; 데이터 라인(30)과 활성층(10B)은 부분적으로 중첩되어 있으며; 활성층(10B)과 데이터 라인(30)과의 중첩된 부분은 소스 전극(10C)이고; 드레인 전극(10D)은 스루 홀(40)을 통해 픽셀 전극(50)과 연결된다.
본 발명의 실시 형태에 의해 제공된 픽셀 유닛에서, 픽셀 유닛의 TFT(10)는 등변 사다리꼴이며, w1 < w, w2 > w, a1 < a, a2 > a, b1 < b이고, 여기서 "w"는 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극과 활성층 사이의 중첩 영역의 폭 값, 또는 소스 전극의 폭 값을 말하고; "a"는 도 1에 도시된 픽셀 유닛 내의 TFT의 게이트 전극의 폭의 값을 말하고; "b"는 도 1에 도시된 픽셀 유닛 내의 TFT의 드레인 전극의 폭 값을 말한다.
전술한 바와 같이, 실시 형태에 의해 제공된 픽셀 유닛에서, w1 < w, a1 < a, b1 < b이다. 즉, 도 1에 도시된 픽셀 유닛에 비해, 수직 방향에 있어서 등변 사다리꼴의 TFT(10) 중, 활성층의 윗변에 가까운 영역의 크기 값은 감소한다. 따라서, 수직 방향에 있어서 픽셀 유닛의 등변 사다리꼴 TFT(10)의 영역을 커버하고 있는 블랙 매트릭스의 크기 값은, 픽셀 유닛의 TFT의 영역을 커버하고 있는 블랙 매트릭스의 폭 값 "c"보다 작고, 따라서 픽셀 유닛은 더 큰 개구 면적과 더 높은 광 투과율을 갖고, 픽셀 유닛을 포함하는 디스플레이 디바이스의 표시 화면의 밝기가 향상된다. 또한, b1 < b이기 때문에, 드레인 전극의 정전 용량이 감소된다. 따라서, 드레인 전극의 정전 용량에 의한 화면 플리커의 문제를 어느 정도 방지할 수 있고, 따라서 이미지의 표시 품질을 향상시킬 수 있다. 또한, w2 > w이고 w1 및 w2가 TFT(10)의 성능 요건을 만족시키기 때문에, TFT의 양호한 작업 성능을 보장할 수 있다. 또한, TFT의 소스 전극은 픽셀 유닛의 데이터 라인과 활성층 사이의 중첩 부분이고; TFT의 게이트 전극의 밑변과 TFT의 소스 전극의 밑변은 동일 측에 배치되고; 전체 데이터 라인은 블랙 매트릭스에 의해 커버된다. 따라서, TFT의 소스 전극과 게이트 전극을 커버하고 있는 블랙 매트릭스의 크기는 변경되지 않거나, w2 > w 및 a2 > a인 경우에도 무시될 정도로 변동 진폭은 작다.
한 예에서, 활성층(10B)의 윗변과 밑변의 크기 값의 합(즉, w1 + w2)은 활성층의 폭 값(즉, w)의 2배와 동일하다. 즉, 활성층의 폭 값 w와 활성층(10B)의 윗변의 크기 값 w1 사이의 차이는, 활성층(10B)의 밑변의 크기 값 w2와 소스 전극의 폭 값 w 사이의 차이와 동일하다. 이 예에서, 픽셀 유닛 내의 형성된 TFT의 양호한 작업 성능은, w1 + w2 = 2w일 때 보장될 수 있다.
본 발명의 실시 형태 1의 한 예에서, 활성층의 윗변과 밑변은 데이터 라인에 평행하고; 그러나 다른 예에서는, 활성층의 윗변과 밑변은 데이터 라인에 평행하지 않을 수도 있다는 것에 주목해야 한다.
실시 형태 2
본 발명의 실시 형태 2에서, 픽셀 유닛 내의 TFT의 활성층의 형상은 규칙적이고, 등변 사다리꼴의 단순한 변형, 즉 등변 사다리꼴과 유사한 형상을 채택한다.
실시 형태의 한 예에서, 활성층의 형상 중 적어도 한 측면은 곡선, 예를 들어 매끄러운 곡선으로 되어 있다.
한 예에서, 도 2b에 도시된 바와 같이, 활성층(10B)과 드레인 전극(10D) 사이의 중첩 영역에 배치된 활성층(10B)의 한 측면(즉, 측면 m)과, 활성층(10B)과 소스 전극(10C) 사이의 중첩 영역에 배치된 활성층(10B)의 한 측면(즉, 측면 n)은 매끄러운 곡선이다.
다른 예에서, 도 2c에 도시된 바와 같이, 데이터 라인(30) 및 드레인 전극(10D)과 동시에 중첩된, 활성층(10B)의 양 측면(즉, 측면 x 및 y)은 매끄러운 곡선이다.
본 실시 형태의 다른 예에서, 활성층의 형상 중 적어도 한 측면이 매끄럽지 않은 곡선, 예를 들면, 직선 또는 곡선, 웨이브 라인 또는 톱니 라인을 포함하는 라인일 수 있다는 것을 주목해야 한다.
본 발명의 실시 형태에서의 게이트 전극의 형상은, 실시 형태 1에서의 게이트 전극의 형상과 유사하고, 그 형상은 소스 전극을 커버하고 있는 임의의 형상일 수 있다.
실시 형태 3
본 발명의 실시 형태 3에서는, 픽셀 유닛 내의 TFT의 활성층의 형상은 규칙적이며 등변 사다리꼴 이외의 사다리꼴이다.
한 예에서, 도 2d에 도시된 바와 같이, 활성층(10B)은 직각 사다리꼴로 되어 있고; 활성층(10B)의 윗변과 밑변은 데이터 라인(30)에 평행한 방향으로 배치되고; 활성층(10B)의 윗변은 드레인 전극(10D)과 활성층(10B) 사이의 중첩 영역에 배치되고; 활성층(10B)의 밑변은 소스 전극(10C)과 활성층(10B) 사이의 중첩 영역에 배치되고; 활성층(10B)의 윗변의 크기 값은 z1이고; 활성층(10B)의 밑변의 크기 값은 z2이고; z1 및 z2는 TFT(10)의 성능 요건을 만족시키고, 예를 들어, z1과 z2의 합은 활성층(10B)의 폭 값의 2배와 동일하다.
본 발명의 실시 형태 2와 유사한 바와 같이, 본 발명의 실시 형태 3에서의 활성층의 형상은 직각 사다리꼴과 유사한 임의의 형상일 수 있다는 것에 주목해야 한다. 여기서는, 더 이상 설명되지 않는다.
본 발명의 실시 형태 3에서의 게이트 전극의 형상은 실시 형태 1에서의 게이트 전극의 형상과 유사하다. 게이트 전극은 소스 전극을 커버하고 있는 임의의 형상을 채택할 수 있다. 여기서는, 더 이상 설명되지 않는다.
실시 형태 4
본 발명의 실시 형태 4에서는, 픽셀 유닛 내의 TFT의 활성층의 형상은 불규칙적이다.
한 예에서, 도 2e에 도시된 바와 같이, 활성층(10B)과 드레인 전극(10D) 사이의 중첩 영역의 형상은 직선과 곡선의 조합이고; 활성층(10B)과 소스 전극(10C) 사이의 중첩 영역의 형상은 직선과 곡선의 조합이고; 활성층(10B)의 다른 영역의 형상은 등변 사다리꼴이고; 데이터 라인(30)에 평행한 방향에 있어서 활성층(10B)과 드레인 전극(10D) 사이의 중첩 영역의 최대 크기 값은, 활성층(10B)과 소스 전극(10C) 사이의 중첩 영역에서, 데이터 라인(30)과 중첩된 한 측면의 크기 값보다 작다.
본 발명의 실시 형태 4는 단지 활성층의 형상이 불규칙적인 경우의 구현을 제공하지만; 실제 응용 시에, 활성층의 형상이 불규칙적인 임의의 예는, 활성층의 형상이 다음의 조건을 만족시키는 한, 본 발명의 실시 형태에 적용 가능하다는 것에 주목해야 한다: 데이터 라인에 평행한 방향에 있어서 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값은, 활성층과 소스 전극 사이의 중첩 영역 중, 데이터 라인과 중첩된 한 측면의 크기 값보다 작다는 조건.
본 발명의 실시 형태 4에서의 게이트 전극의 형상은 실시 형태 1에서의 게이트 전극의 형상과 유사하다. 게이트 전극은 소스 전극을 커버하고 있는 임의의 형상을 채택할 수 있다. 여기서는, 더 이상 설명되지 않는다.
본 발명의 적어도 하나의 실시 형태는 다수의 픽셀 유닛을 포함하는 어레이 기판을 더 제공하고; 적어도 하나의 픽셀 유닛은 본 발명의 실시 형태에 의해 제공된 TFT, 및 TFT에 접속된 픽셀 전극을 포함한다.
본 발명의 적어도 하나의 실시 형태는 본 발명의 실시 형태에 의해 제공된 어레이 기판을 포함하는 디스플레이 디바이스를 더 제공한다.
본 발명의 실시 형태에 의해 제공된 디스플레이 디바이스는, 액정 디스플레이(LCD) 패널, 전자 페이퍼, 유기 발광 다이오드(OLED) 패널, 휴대 전화, 태블릿 PC, TV, 디스플레이, 노트북 컴퓨터, 디지털 이미지 프레임 및 내비게이터 등, 표시 기능을 갖는 임의의 제품 또는 구성 요소일 수 있다.
동일한 발명의 개념에 기초하여, 본 발명의 적어도 하나의 실시 형태는 어레이 기판을 제조하는 방법, 및 픽셀 유닛을 제조하도록 구성된 마스크 세트를 더 제공한다. 픽셀 유닛을 제조하기 위한 방법과 상기 픽셀 유닛을 제조하도록 구성된 마스크 세트의 문제를 해결하기 위한 원리는, 본 발명의 실시 형태에 의해 제공되는 픽셀 유닛과 마찬가지이기 때문에, 픽셀 유닛을 제조하기 위한 방법과 상기 픽셀 유닛을 제조하도록 구성된 마스크 세트의 구현은, 본 발명의 실시 형태에 의해 제공된 픽셀 유닛의 설명을 참조할 수 있다. 여기에서, 설명은 반복되지 않는다. 즉, TFT는 어레이 기판에 적용되고, 픽셀 유닛의 스위칭 소자로서 취해지며, 데이터 라인과 픽셀 전극에 전기적으로 연결된다.
본 발명의 한 실시 형태에서, 픽셀 유닛을 제조하도록 구성된 마스크 세트는, TFT의 활성층을 제조하도록 구성된 제1 마스크; TFT의 게이트 전극과 게이트 라인을 제조하도록 구성된 제2 마스크; 및 TFT의 소스 전극, 드레인 전극 및 데이터 라인을 제조하도록 구성된 제3 마스크를 포함한다. 따라서, 제1 마스크는 활성층을 제조하도록 구성된 활성층 패턴 부분을 포함하고; 제2 마스크는 게이트 전극을 제조하도록 구성된 게이트 전극 패턴 부분을 포함하고; 제3 마스크는 소스 전극, 드레인 전극 및 데이터 라인을 제조하도록 각각 구성되는 소스 전극 패턴 부분, 드레인 전극 패턴 부분 및 데이터 라인 패턴 부분을 포함한다. 제2 마스크는 또한 게이트 라인을 제조하도록 구성된 게이트 라인 패턴 부분을 포함할 수 있다.
사용 프로세스에서, 제1 마스크, 제2 마스크 및 제3 마스크는, 각각 패터닝 처리되고, 예를 들어, 패턴이 디폴트 위치에 형성되도록 얼라인먼트 마크에 의해 정렬되고, 따라서 마스크 상의 패턴 부분은 대응하는 위치 관계를 갖는다. 또는, 제1 마스크, 제2 마스크 및 제3 마스크가 정렬되고 중첩되는 경우, 그 위에 형성된 패턴 부분의 위치는, 형성된 TFT의 활성층, 게이트 전극, 드레인 전극, 소스 전극, 및 대응하는 게이트 라인과 데이터 라인의 위치에 대응한다.
패터닝 프로세스는, 예를 들어, 하나의 포토레지스트 층을 코팅하는 단계; 마스크를 사용하여 포토레지스트를 노출시키는 단계; 상기 노출된 포토레지스트를 현상하여 포토레지스트 마스크를 얻는 단계; 및 에칭을 위해 포토레지스트 마스크를 사용하는 단계를 포함한다.
제1 마스크, 제2 마스크 및 제3 마스크는, 형성된 데이터 라인에 평행한 방향에 있어서 픽셀 유닛의 형성된 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이 TFT의 활성층과 소스 전극 사이의 중첩 영역 중, 데이터 라인과 중첩된 한 측면의 크기 값보다 작게 되도록 구성되고, 소스 전극은 활성층과 데이터 라인 사이의 중첩 영역에 배치된 데이터 라인의 부분이다. 따라서, 제1 마스크, 제2 마스크 및 제3 마스크가 정렬되고 서로 중첩되면, 데이터 라인 패턴 부분에 평행한 방향에 있어서 제1 마스크의 활성층 패턴 부분과 제3 마스크의 드레인 전극 패턴 부분 사이의 중첩 영역의 최대 크기 값은, 제1 마스크의 활성층 패턴 부분과 제2 마스크의 소스 전극 패턴 부분 사이의 중첩 영역에서, 데이터 라인 패턴 부분과 중첩된 한 측면의 크기 값보다 작다.
한 예에서, 제1 마스크의 활성층 패턴 부분은 제1 등변 사다리꼴이고; 제1 등변 사다리꼴의 윗변과 밑변은 제3 마스크의 데이터 라인 패턴 부분에 평행한 방향으로 배치되고; 제1 등변 사다리꼴의 윗변은 제3 마스크의 드레인 전극 패턴 부분과 제1 등변 사다리꼴 사이의 중첩 영역에 배치되고; 제1 등변 사다리꼴의 밑변은 제3 마스크의 소스 전극 패턴 부분과 제1 등변 사다리꼴 사이의 중첩 영역에 배치되고; 제1 등변 사다리꼴의 윗변과 밑변의 크기 값은 TFT의 성능 요건을 만족시킨다. 예를 들어, 한 예에서, 제1 등변 사다리꼴의 윗변과 밑변의 크기 값의 합은 TFT의 활성층의 폭 값의 2배와 동일하고; 활성층의 폭 값은, 활성층이 직사각형인 경우, 활성층에서, 데이터 라인에 평행한 한 측면의 크기 값이다.
한 예에서, 제2 마스크의 게이트 전극 패턴 부분은 제1 마스크의 활성층 패턴 부분을 커버한다.
예를 들어, 제1 마스크의 활성층 패턴 부분이 제1 등변 사다리꼴이면, 제2 마스크의 게이트 전극 패턴 부분은 제1 등변 사다리꼴을 완전히 커버하고 있는 제2 등변 사다리꼴이고; 제2 등변 사다리꼴의 윗변과 밑변은 데이터 라인에 평행한 방향으로 배치되고; 제2 등변 사다리꼴의 윗변과 제1 등변 사다리꼴의 윗변은 동일 측에 배치된다.
다른 예에서, TFT 내의 제1 마스크의 활성층 패턴 부분과 제2 마스크의 게이트 전극 패턴 부분은 다른 형상을 채택할 수도 있다. 구체적인 상세는 픽셀 유닛의 관련된 상기 설명을 참조할 수 있다. 여기서, 더 이상은 설명되지 않는다.
도 3에 도시된 바와 같이, 본 발명의 적어도 한 실시 형태는 마스크들을 사용하여 TFT 및 데이터 라인을 포함한 픽셀 유닛을 제조하는 방법을 더 제공하고, 이 방법은 다음의 단계들을 포함한다.
단계 301: 제2 마스크를 사용하여 기판 위에 TFT의 게이트 전극을 형성하고;
단계 302: 제1 마스크를 사용하여 게이트 전극 위에 TFT의 활성층을 형성하며;
단계 303: 데이터 라인에 평행한 방향에 있어서 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, TFT의 활성층과 소스 전극 사이의 중첩 영역 중, 데이터 라인과 중첩된 한 측면의 크기 값보다 작게 되도록, 제3 마스크를 사용하여 활성층 위에 TFT의 소스 전극과 드레인 전극을 형성하고 데이터 라인을 형성한다.
한 예에서, 단계 301은 제2 마스크를 사용하여 게이트 라인을 형성하는 단계를 더 포함한다.
한 예에서, 단계 302 이전에, 상기 방법은, 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계를 더 포함한다.
전술한 실시 형태들은 단지 본 발명을 예시하기 위한 것일 뿐, 본 발명을 한정하는 것은 아니다. 다양한 변경 및 변형도 본 발명의 사상 및 범위를 벗어나지 않고 본 분야의 숙련자에 의해 이루어질 수 있다. 따라서, 모든 등가의 기술적 제안 또한 본 발명의 범위에 속하게 된다. 본 발명의 보호 범위는 첨부된 청구 범위에 의해 정의되어야 한다.
본 출원은, 2013년 12월 27일에 출원된, 중국 특허 출원 제201310741648.X의 "마스크 세트, TFT 및 그 제조 방법, 어레이 기판 및 디스플레이 디바이스"에 대해 우선권 주장한다. 해당 출원의 개시 내용은 전체가 본원에 참고로 포함된다.

Claims (14)

  1. 박막 트랜지스터(TFT)와 데이터 라인을 포함하는 픽셀 유닛을 제조하도록 구성된 마스크 세트로서,
    상기 TFT의 활성층을 형성하도록 구성된 활성층 패턴 부분을 포함하는 제1 마스크;
    상기 TFT의 게이트 전극을 형성하도록 구성된 게이트 전극 패턴 부분을 포함하는 제2 마스크; 및
    상기 TFT의 소스 전극과 드레인 전극, 및 상기 데이터 라인을 형성하도록 각각 구성된 소스 전극 패턴 부분, 드레인 전극 패턴 부분 및 데이터 라인 패턴 부분을 포함하는 제3 마스크를 포함하고,
    상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 서로 중첩되는 경우, 상기 데이터 라인 패턴 부분에 평행한 방향에 있어서 상기 제1 마스크의 상기 활성층 패턴 부분과 상기 제3 마스크의 상기 드레인 전극 패턴 부분 사이의 중첩 영역의 최대 크기 값이, 상기 제1 마스크의 상기 활성층 패턴 부분과 상기 제2 마스크의 상기 소스 전극 패턴 부분 사이의 중첩 영역에서, 상기 데이터 라인 패턴 부분과 중첩된 한 측면의 크기 값보다 작고,
    상기 제1 마스크의 상기 활성층 패턴 부분은 제1 등변 사다리꼴이고, 상기 제2 마스크의 상기 게이트 전극 패턴 부분은 제2 등변 사다리꼴이고, 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 중첩되는 경우, 상기 제2 등변 사다리꼴은 상기 제1 등변 사다리꼴을 완전히 커버하는, 마스크 세트.
  2. 제1항에 있어서,
    상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 서로 중첩되는 경우, 상기 제1 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인 패턴 부분에 평행한 방향으로 배치되고; 상기 제1 등변 사다리꼴의 윗변은 상기 드레인 전극 패턴 부분과 상기 제1 등변 사다리꼴 사이의 중첩 영역에 배치되고; 상기 제1 등변 사다리꼴의 밑변은 상기 소스 전극 패턴 부분과 상기 제1 등변 사다리꼴 사이의 중첩 영역에 배치되는, 마스크 세트.
  3. 제2항에 있어서,
    상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 중첩되는 경우, 상기 제2 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인 패턴 부분에 평행한 방향으로 배치되고; 상기 제2 등변 사다리꼴의 상기 윗변과 상기 제1 등변 사다리꼴의 상기 윗변은 동일 측에 배치되는, 마스크 세트.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 등변 사다리꼴의 상기 윗변과 상기 밑변의 크기 값의 합은 상기 활성층 패턴 부분의 폭 값의 2배와 동일하고;
    상기 활성층 패턴 부분의 상기 폭 값은 상기 활성층 패턴 부분이 직사각형인 경우에 상기 데이터 라인 패턴 부분에 평행한 상기 활성층 패턴 부분의 한 측면의 크기 값인, 마스크 세트.
  5. 제1항에 있어서,
    상기 제2 마스크는 게이트 라인을 형성하도록 구성된 게이트 라인 패턴 부분을 더 포함하는, 마스크 세트.
  6. TFT와 데이터 라인을 포함하는 픽셀 유닛을 제조하는 방법으로서,
    제2 마스크를 사용하여 기판 위에 상기 TFT의 게이트 전극을 형성하는 단계;
    제1 마스크를 사용하여 상기 게이트 전극 위에 상기 TFT의 활성층을 형성하는 단계; 및
    상기 데이터 라인에 평행한 방향에 있어서 상기 TFT의 상기 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, 상기 TFT의 상기 활성층과 소스 전극 사이의 중첩 영역에서, 상기 데이터 라인과 중첩된 한 측면의 크기 값보다 작게 되도록, 제3 마스크를 사용하여 상기 활성층 위에 상기 TFT의 상기 소스 전극과 상기 드레인 전극을 형성하고 상기 데이터 라인을 형성하는 단계
    를 포함하고,
    상기 제1 마스크의 상기 활성층 패턴 부분은 제1 등변 사다리꼴이고, 상기 제2 마스크의 상기 게이트 전극 패턴 부분은 제2 등변 사다리꼴이고, 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크가 정렬되어 중첩되는 경우, 상기 제2 등변 사다리꼴은 상기 제1 등변 사다리꼴을 완전히 커버하는, 방법.
  7. 제6항에 있어서,
    상기 제1 마스크를 사용하여 상기 게이트 전극 위에 상기 TFT의 상기 활성층을 형성하기 전에, 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계를 더 포함하는, 방법.
  8. 박막 트랜지스터(TFT)와 데이터 라인, 및 상기 데이터 라인과 전기적으로 접속된 상기 TFT의 소스 전극을 포함하는 픽셀 유닛으로서,
    상기 데이터 라인에 평행한 방향에 있어서 상기 TFT의 활성층과 드레인 전극 사이의 중첩 영역의 최대 크기 값이, 상기 TFT의 상기 활성층과 상기 소스 전극 사이의 중첩 영역에서, 상기 데이터 라인과 중첩된 한 측면의 크기 값보다 작고;
    상기 소스 전극은 상기 활성층과 상기 데이터 라인 사이의 중첩 영역에 배치된 상기 데이터 라인의 부분이고,
    상기 활성층은 제1 등변 사다리꼴이고, 상기 TFT의 게이트 전극은 제2 등변 사다리꼴이며, 상기 제2 등변 사다리꼴은 상기 제1 등변 사다리꼴을 완전히 커버하는, 픽셀 유닛.
  9. 제8항에 있어서,
    상기 제1 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인에 평행한 방향으로 배치되고; 상기 제1 등변 사다리꼴의 윗변은 상기 드레인 전극과 상기 활성층 사이의 상기 중첩 영역에 배치되고; 상기 제1 등변 사다리꼴의 밑변은 상기 소스 전극과 상기 활성층 사이의 중첩 영역에 배치되는, 픽셀 유닛.
  10. 제9항에 있어서,
    상기 제2 등변 사다리꼴의 윗변과 밑변은 상기 데이터 라인에 평행한 방향으로 배치되고; 상기 제2 등변 사다리꼴의 윗변과 상기 제1 등변 사다리꼴의 윗변은 동일 측에 배치되는, 픽셀 유닛.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 등변 사다리꼴의 상기 윗변과 상기 밑변의 크기 값의 합은 상기 활성층의 폭 값의 2배와 동일하고;
    상기 활성층의 상기 폭 값은 상기 활성층이 직사각형일 때 상기 데이터 라인에 평행한 상기 활성층의 한 측면의 상기 크기 값인, 픽셀 유닛.
  12. 제9항 또는 제10항에 있어서,
    상기 게이트 전극을 커버하도록 구성된 게이트 절연층이 상기 게이트 전극과 상기 활성층 사이에 배치되는, 픽셀 유닛.
  13. 어레이 기판으로서,
    다수의 픽셀 유닛을 포함하고,
    적어도 하나의 픽셀 유닛이, 제8항 내지 제10항 중 어느 한 항에 따른 상기 픽셀 유닛인, 어레이 기판.
  14. 디스플레이 디바이스로서,
    제13항에 따른 상기 어레이 기판을 포함하는, 디스플레이 디바이스.
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