CN116267019A - 阵列基板、显示面板 - Google Patents

阵列基板、显示面板 Download PDF

Info

Publication number
CN116267019A
CN116267019A CN202180002980.7A CN202180002980A CN116267019A CN 116267019 A CN116267019 A CN 116267019A CN 202180002980 A CN202180002980 A CN 202180002980A CN 116267019 A CN116267019 A CN 116267019A
Authority
CN
China
Prior art keywords
electrode
substrate
line
parallel
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180002980.7A
Other languages
English (en)
Inventor
郭建东
王小元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN116267019A publication Critical patent/CN116267019A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本申请提供了一种阵列基板、显示面板，涉及显示技术领域，该显示面板能够保证在满足走线阻值需求的情况下，尽可能地减小线宽，提高产品开口率。阵列基板包括：多个触控单元，触控单元包括阵列排布的多个子像素；子像素包括第一电极；多个走线单元；走线单元包括沿垂直于衬底的方向，至少部分交叠的第一电极线和第二电极线；第一电极线至少包括一个第一并联部，第二电极线至少包括一个第二并联部；走线单元中，第一电极线的第一并联部和第二电极线的第二并联部并联设置；走线单元中，第一电极线和第二电极线两者中至少一个与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接。

Description

阵列基板、显示面板 技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板、显示面板。
背景技术
随着触控显示屏技术的快速发展和市场对触控显示屏的需求越来越大，触控显示技术已经成为人机交互中不可或缺的一环，被广泛应用在教育、商业、金融、服务等行业中。
目前，基于In Cell Touch技术设计的电容式触控屏具有生产成本低、稳定性高、触控技术效果较优等特点，占据了主流市场。In Cell Touch技术是将触控电极设置在显示面板内部，这对于产品开口率会有较大影响，从而降低产品透过率和显示效果。
发明内容
本申请的实施例提供了一种阵列基板、显示面板，本申请的实施例采用如下技术方案：
一方面，提供了一种阵列基板，包括：
衬底；
设置在所述衬底上的阵列排布的多个触控单元，所述触控单元包括阵列排布的多个子像素；所述子像素包括第一电极；
多个走线单元，所述走线单元包括沿垂直于所述衬底的方向，至少部分交叠的第一电极线和第二电极线；所述第一电极线和所述第二电极线均沿第一方向设置，且所述第一电极线的线宽小于所述第二电极线的线宽；所述第一电极线至少包括一个第一并联部，所述第二电极线至少包括一个第二并联部；所述走线单元中，所述第一电极线的所述第一并联部和所述第二电极线的所述第二并联部并联设置，且所述第一电极线和所述第二电极线两者中至少一个与沿所述第一方向设置的多个所述触控单元中的一个包括的所述第一电极电连接。
可选的，所述第一电极线包括多个连续设置的第一并联部，所述第二电极线包括多个间断设置的第二并联部；
沿所述第二方向设置的至少两个所述子像素之间均设置所述第一并联部和所述第二并联部。
可选的，所述触控单元还包括多个连接电极；
沿所述第一方向设置的多个所述连接电极包括第一连接电极和第二连接电极，所述第一电极线分别与所述第一连接电极和所述第二连接电极电连接，且所述第一连接电极中的至少一个与对应的所述第一电极电连接，所述第二连接电极与所述第一电极非电连接。
可选的，所述走线单元中，所述第二电极线的所述第二并联部的第一端分别与对应的所述连接电极和所述第一电极线的所述第一并联部电连接、第二端与另一所述连接电极电连接；
所述走线单元中，沿所述第一方向设置的相邻两个所述第二并联部通过所述连接电极电连接。
可选的，所述连接电极与所述第一电极同层设置；
所述第一连接电极与对应的所述第一电极相连，所述第二连接电极与对应的所述第一电极相互断开。
可选的，所述阵列基板还包括沿所述第一方向排列的多条栅线；所述栅线在所述衬底上的正投影设置在沿所述第一方向排列的相邻两排所述第一电极在所述衬底上的正投影之间；
其中，所述第二电极线的所述第二并联部设置在沿所述第一方向排列的相邻两条所述栅线之间；所述第二电极线与所述栅线同层设置、且互不交叠。
可选的，所述栅线中位于第一区域的部分包括连续设置的第一部分、中间部分和第二部分；所述第一区域为所述子像素所在区域、且所述第一区域内的所述连接电极与所述第一区域内的所述第一电极相互断开；
其中，所述第一区域内的所述连接电极覆盖所述第一部分，所述第一区域内的所述第一电极覆盖所述第二部分，所述中间部分未被位于所述第一区域的所述连接电极或者所述第一电极覆盖；
所述第一区域还包括屏蔽电极，所述屏蔽电极与所述栅线同层设置、且互不交叠；所述屏蔽电极至少与所述第一区域中所述连接电极和所述第一电极之间的断开部分，沿垂直于所述衬底的方向交叠。
可选的，所述屏蔽电极还与所述第一区域内的所述第一电极，沿垂直于所述衬底的方向部分交叠。
可选的，所述屏蔽电极包括条状电极、且与所述栅线平行设置。
可选的，所述阵列基板还包括沿所述第二方向排列的多条数据线；所述数据线在所述衬底上的正投影设置在沿所述第二方向排列的相邻两排所述第一电极在所述衬底上的正投影之间；
其中，所述第一电极线与所述数据线同层设置、且互不交叠。
可选的，所述子像素还包括晶体管，所述晶体管包括控制极、第一极和第二极；所述控制极与所述栅线相连，所述第一极与所述数据线相连；
所述控制极、所述第二电极线、所述栅线和所述屏蔽电极四者同层设置；所述第一极、所述第二极、所述数据线和所述第一电极线四者同层设置。
可选的，所述晶体管包括底栅型晶体管；所述晶体管还包括有源层；所述子像素还包括栅绝缘层、层间介质层和平坦层；
所述栅绝缘层覆盖所述控制极、所述第二电极线、所述栅线和所述屏蔽电极；所述有源层设置在所述栅绝缘层远离所述衬底的一侧、且与所述控制极沿垂直于所述衬底的方向交叠；所述层间介质层覆盖所述有源层；所述第一极和所述第二极设置在所述层间介质层远离所述衬底的一侧、且分别与所述有源层电连接；所述平坦层至少覆盖所述第一极、所述第二极、所述数据线和所述第一电极线；所述连接电极和所述第一电极设置在所述平坦层远离所述衬底的一侧。
可选的，所述子像素还包括第一过孔；
所述第一过孔被配置为贯通所述栅绝缘层和所述平坦层，以露出所述第二电极线的所述第二并联部的第二端；所述连接电极通过所述第一过孔与所述第二并联部的第二端搭接。
可选的，所述第一过孔沿所述第一方向的开口距离大于所述第二并联部的第二端的露出部分的线宽，所述连接电极覆盖所述第二并联部的第二端的露出部分的顶面和侧面。
可选的，所述子像素还包括第二过孔；
所述第二过孔包括相连的第一子孔和第二子孔，所述第一子孔被配置为贯通所述栅绝缘层和所述平坦层，以露出所述第二电极线的所述第二并联部的第一端的一部分；所述第二子孔被配置为贯通所述平坦层，以露出所述第一电极线的所述第一并联部的一部分；
所述连接电极通过所述第一子孔与所述第二并联部的第一端搭接、且通过所述第二子孔与所述第一并联部搭接。
可选的，所述第二过孔在所述衬底上的正投影，分别与所述第二并联部的第一端的露出部分在所述衬底上的正投影和所述第一并联部的露出部分在所述衬底上的正投影部分交叠；
所述连接电极覆盖所述第二并联部的第一端的露出部分的顶面和侧面、 以及所述第一并联部的露出部分的顶面和侧面。
另一方面，提供了一种显示面板，包括上述的阵列基板。
可选的，所述显示面板还包括彩膜基板，所述彩膜基板与所述阵列基板相对设置；
其中，所述彩膜基板包括黑矩阵；所述阵列基板包括衬底和屏蔽电极；所述屏蔽电极在所述衬底上的第一正投影位于所述黑矩阵在所述衬底上的第二正投影以内，且所述第一正投影的部分边界与所述第二正投影的部分边界重合。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性地示出了一种阵列基板的结构示意图；
图2示意性地示出了一种触控单元的结构图；
图3中a图为图2中区域S1的放大图，b图为图2中区域S2的放大图；
图4a示意性地示出了另一种阵列基板的结构示意图；
图4b中，A-C图示意性地示出了图4a中数据线、第一并联部和第二并联部的制作流程结构图；
图5为图4a中区域L的放大图；
图6为沿图5中CC方向的截面图；
图7为沿图5中DD方向的截面图；
图8为沿图5中EE方向的截面图；
图9为沿图5中FF方向的截面图；
图10-15示意性地示出了一种阵列基板的制作流程结构图；
图16示意性地示出了一种连接电极和第一电极独立设置的结构图；
图17示意性地示出了一种连接电极和第一电极相连设置的结构图；
图18示意性地示出了一种单一触控单元内不同子像素中连接电极和第 一电极的结构图；
图19示意性地示出了一种未设置屏蔽电极的结构示意图；
图20示意性地示出了一种设置屏蔽电极的结构示意图；
图21示意性地示出了两种结构的开口面积对比图；
图22示意性地示出了一种晶体管的结构示意图；
图23示意性地示出了一种显示面板的结构示意图。
具体实施例
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的实施例中，采用“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分，仅为了清楚描述本申请实施例的技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。另外，“多个”的含义是两个或两个以上，“至少一个”的含义是一个或一个以上，除非另有明确具体的限定。
本申请的实施例提供了一种阵列基板，结合图1-4a所示，包括：
衬底(图1未示出)；该衬底的材料不做限定，示例的，可以是刚性材料，例如：玻璃。
设置在衬底上的阵列排布的多个触控单元1，触控单元包括阵列排布的多个子像素(图4a中标记为4)；子像素包括第一电极11。
多个走线单元2，参考图4a所示，走线单元包括沿垂直于衬底的方向，至少部分交叠的第一电极线21和第二电极线22；第一电极线21和第二电极线22均沿第一方向(图4a中的OA方向)设置，且第一电极线的线宽小于第二电极线的线宽；第一电极线21至少包括一个第一并联部210，第二电极线22至少包括一个第二并联部220；走线单元中，第一电极线的第一并联部和第二电极线的第二并联部并联设置，且第一电极线和第二电极线两者中至少一个与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接。
该阵列基板中，为了降低In Cell Touch的实现难度，可以对第一电极进行分时复用。即第一电极在显示阶段用作驱动电极，以驱动液晶偏转；而在 触控阶段用作触控感应电极，与手指形成触控电容，以实现触控效果。
将该阵列基板应用于液晶触控显示屏时，多个触控单元相当于多个触控感应电极块(Touch Sensor)。需要说明的是，沿第一方向(如图1所示的OA方向)排布的多个触控单元1的大小可以相同，或者也可以不同，这里不做限定。图1中，以沿第一方向排布的触控单元的大小相同为例进行绘示。为了便于布线，沿第二方向(如图1所示的OB方向)排布的多个触控单元的大小相同。上述触控单元包括子像素的具体数量不做限定，可以根据实际情况选择。图1以N行M列触控单元为例进行绘示，N和M的数值可以根据实际的面板尺寸选择。
参考图3中b图所示，同一触控单元中所有子像素的第一电极11电连接，示例的，可以通过走线5电连接，相邻两行之间可以通过电极6电连接。参考图3中a图所示，相邻触控单元之间的第一电极11相互独立，不存在电连接关系，走线5在相邻触控单元之间断开。
参考图4b所示，上述第一电极线的线宽W1小于第二电极线的线宽W2，这里对于两者之间的差值不做限定，示例的，第一电极线的线宽和第二电极线的线宽的差值的绝对值大于或者等于正预设值，该正预设值可以根据实际的阻抗要求选择，示例的，该正预设值可以是0.8μm、0.9μm、1μm、1.1μm或者1.2μm等等。线宽是影响走线阻抗的重要因素之一，在其他因素(例如：走线材料和长度)不变的情况下，线宽越宽，则阻抗越小；线宽越窄，则阻抗越大。通过控制第一电极线的线宽和第二电极线的线宽，从而可控制两者形成的走线单元的总阻抗。当然，还可以通过控制第一电极线和第二电极线的材料、线长等参数，控制两者形成的走线单元的总阻抗。
由于第一电极线一般与数据线等走线同层设置，若增大第一电极线的线宽，会影响同层数据线等走线；而第二电极线与数据线等走线不同层设置，增大第二电极线的线宽不会影响数据线等走线。因此，一般选择第一电极线的线宽小于第二电极线的线宽的结构，示例的，第一电极线的线宽可以是3.1μm，第二电极线的线宽可以是4.1μm。当然，需要说明的是，第一电极线的线宽和第二电极线的线宽还可以相同；或者，第一电极线的线宽大于第二电极线的线宽，可以根据实际的情况选择。
上述第二电极线沿垂直于衬底的方向与第一电极线的交叠面积不做限定，两者交叠面积越大，则可以更进一步地提升开口率。在第一电极线和第二电极线沿垂直于衬底的方向的交叠区域中，第一电极线在衬底上的正投影 的边界可以位于第二电极线在衬底上的正投影的边界以内；或者，在第一电极线和第二电极线沿垂直于衬底的方向的交叠区域中，第二电极线在衬底上的正投影的边界可以位于第一电极线在衬底上的正投影的边界以内；或者，在第一电极线和第二电极线沿垂直于衬底的方向的交叠区域中，第一电极线在衬底上的正投影的边界与第二电极线在衬底上的正投影的边界重合；或者，在第一电极线和第二电极线沿垂直于衬底的方向的交叠区域中，第二电极线在衬底上的正投影的边界与第一电极线在衬底上的正投影的边界相接，这里不做限定。当然，需要说明的是，第一电极线和第二电极线沿垂直于衬底的方向还可以完全不交叠。
上述第一电极线和第二电极线分别与第一电极的相对位置关系不做限定，示例的，参考图4a所示，第一电极线21在衬底上的正投影和第二电极线22在衬底上的正投影均分别设置在沿第二方向(图4a中的OB方向)排列的相邻两排第一电极11在衬底上的正投影之间，第一方向和第二方向相交；该第一方向可以是如图4a所示的OA方向，此时，第二方向可以是如图4a所示的OB方向。或者，第一方向还可以是如图4a所示的OB方向，此时，第二方向可以是如图4a所示的OA方向，这里不做限定，图1-4a均以第一方向为OA方向、第二方向为OB方向为例进行绘示。
为了更清楚地说明图4a中第一并联部和第二并联部的结构，参考图4b所示，可以先形成图4b中A图所示的第二并联部220，再形成图4b中B图所示的数据线32和第一并联部210，最终形成图4b中C图所示的结构，第二并联部220和第一并联部210沿垂直于衬底方向部分交叠。
上述走线单元的具体数量不做限定，示例的，走线单元的数量可以与沿第二方向设置的子像素的数量相同，从而能够形成1P3T结构；或者，走线单元的数量可以与沿第二方向设置的子像素的总数的三分之二相同，从而能够形成1P2T结构；或者，走线单元的数量可以与沿第二方向设置的子像素的总数的三分之一相同，从而能够形成1P1T结构。1P3T结构即1个像素单元设置三条电极线；类似的，1P1T结构即1个像素单元设置一条电极线，1P2T结构即1个像素单元设置两条电极线，一般的，1个像素单元包括3个子像素(R子像素、G子像素和B子像素)。
上述走线单元中，第一电极线包括的第一并联部的数量和长度均不作限定，第二电极线包括的第二并联部的数量和长度均不做限定。示例的，第一电极线可以包括一个第一并联部或者多个连续设置的第一并联部，第二电极 线可以包括一个第二并联部或者多个间断设置的第二并联部。
上述走线单元中，第一电极线和第二电极线两者中至少一个与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接包括：走线单元中，第一电极线与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接；或者，走线单元中，第二电极线与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接；或者，第一电极线和第二电极线两者均与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接。
上述阵列基板可以应用于TN(Twisted Nematic，扭曲向列)型、VA(Vertical Alignment，垂直取向)型、IPS(In-Plane Switching，平面转换)型、ADS(Advanced Super Dimension Switch，高级超维场转换)型或HADS型等液晶触控显示面板，这里不做限定。
相较于ADS型液晶触控显示屏，为了进一步提高开口率，HADS型液晶触控显示屏应运而生。ADS型与HADS型的最大不同在于公共电极(Com电极)和像素电极(Pixel电极)的电极位置不同。若该阵列基板应用于ADS型触控显示屏中，则该第一电极可以称为公共电极；若该阵列基板应用于HADS型液晶触控显示屏中，则该第一电极可以称为像素电极。
上述阵列基板的尺寸不做限定，其可以应用于大尺寸的电脑、电视机等显示装置，或者，还可以应用小尺寸的手机、平板电脑等显示装置。
下面以图1所示结构为例说明触控原理。参考图1所示，每一个触控单元1可以通过走线单元2与驱动芯片7电连接，该驱动芯片可以包括TDDI-IC(触控显示驱动芯片)，该TDDI-IC可以在显示阶段向走线单元提供数据(Data)信号，在触控阶段接收走线单元传输的触控(Touch)信号，进而通过Touch MCU(触控微处理器)定位触控发生的坐标，并根据用户发出的触控指令进行相对应的处理动作。其中，TDDI-IC(触控显示驱动芯片)可以设置在FPC(柔性电路板)8上。
相关技术中，触控单元可以通过TX线与驱动芯片电连接，为了保证触控性能，TX线的线宽需要大于或者等于5.5μm才能满足TX线的阻值要求。而为了降低成本，TX线一般与数据线同层设置，这必然会降低像素的开口率，从而影响产品的透过率，降低显示效果。同时，TX线的条数设置的越多，对于开口率的影响也越大，因此在采用1P3T结构的产品中，提升开口率显得非常重要。
本申请中，沿垂直于衬底的方向，至少部分交叠的第一电极线和第二电 极线组成走线单元；该走线单元与沿第一方向设置的多个触控单元中的一个包括的第一电极电连接。而走线单元中，第一电极线的第一并联部和第二电极线的第二并联部并联设置，则第一电极线和第二电极线并联后电阻变小；那么，与相关技术中的TX线相比，本申请可以在满足走线阻值需求的情况下，尽可能地减小第一电极线的线宽(例如将线宽缩减至3μm以下)，同时，第二电极线的线宽也可以缩减至5.5μm以下，从而减轻对应开口率的影响，进而提高产品透过率，提升显示效果。
可选的，为了提高触控性能，结合图4a、图10-12所示，第一电极线21包括多个连续设置的第一并联部210，第二电极线22包括多个间断设置的第二并联部220；参考图4a所示，沿第二方向(OB方向)设置的至少两个子像素4之间设置第一并联部210和第二并联部220。
上述阵列基板中，设置的第一并联部和第二并联部的数量不做限定，可以根据具体结构确定。示例的，若用于形成1P3T的阵列基板，则参考图4a所示，各像素单元中的每个子像素4对应设置第一并联部210和第二并联部220；若用于形成1P2T的阵列基板，各像素单元中其中任两个子像素对应设置第一并联部和第二并联部；若用于形成1P1T的阵列基板，各像素单元中任一个子像素对应设置第一并联部和第二并联部。
可选的，为了便于实现走线单元与触控单元的电连接，参考图4a所示，触控单元还包括多个连接电极14。
沿第一方向设置的多个连接电极包括第一连接电极和第二连接电极，第一电极线分别与第一连接电极和第二连接电极电连接，且参考图17所示，第一连接电极141中的至少一个与对应的第一电极11电连接；参考图16所示，第二连接电极142与对应的第一电极11非电连接。
本申请中，一条第一电极线仅与一个触控单元的第一电极电连接，以防止不同触控单元之间发生短路；上述第一连接电极用于电连接第一电极线和对应的第一电极，因此，第一连接电极中的至少一个与对应的第一电极电连接；上述第二连接电极不用于电连接第一电极线和第一电极，因此，第二连接电极与第一电极非电连接。参考图18所示，同一触控单元中，图18中位于中间的连接电极14与第一电极11相连设置，从而实现位于中间的第一电极线21通过中间的连接电极14与第一电极11电连接；图18中位于左边和右边的两个连接电极14分别与对应的第一电极11断开设置，从而保证位于左边和右边的两条第一电极线21不能通过中间的连接电极14与第一电极 11电连接。
可选的，结合图5、图12-15所示，走线单元中，第二电极线的第二并联部220的第一端221分别与对应的连接电极14和第一电极线的第一并联部210电连接、第二端222与另一连接电极14电连接。
走线单元中，沿第一方向(OA方向)设置的相邻两个第二并联部220通过连接电极14电连接。
本申请通过设置连接电极，实现了走线单元中第一电极线和第二电极线的并联设置，设计简单、成本低。
可选的，为了减少构图次数，从而降低成本，连接电极与第一电极同层设置；参考图17所示，第一连接电极141与对应的第一电极11相连，参考图16所示，第二连接电极142与对应的第一电极11相互断开。
上述同层设置是指采用一次构图工艺制作。一次构图工艺是指经过一次曝光形成所需要的层结构工艺。一次构图工艺包括掩膜、曝光、显影、刻蚀和剥离等工艺。
可选的，结合图4a、图10-15所示，阵列基板还包括沿第一方向(OA方向)排列的多条栅线31；栅线31在衬底上的正投影设置在沿第一方向(OA方向)排列的相邻两排第一电极11在衬底上的正投影之间。
其中，第二电极线的第二并联部220设置在沿第一方向(OA方向)排列的相邻两条栅线31之间；第二电极线与栅线同层设置、且互不交叠。
上述第二电极线与栅线同层设置，可以减少构图次数，从而降低成本，
可选的，参考图20所示，栅线31中位于第一区域的部分包括连续设置的第一部分311、中间部分310和第二部分312；第一区域为子像素所在区域、且第一区域内的连接电极14与第一区域内的第一电极11相互断开。
其中，第一区域内的连接电极14覆盖第一部分311，第一区域内的第一电极11覆盖第二部分312，中间部分310未被位于第一区域的连接电极或者第一电极覆盖。
参考图20所示，第一区域还包括屏蔽电极15，屏蔽电极与栅线同层设置、且互不交叠；屏蔽电极至少与第一区域中连接电极和第一电极之间的断开部分，沿垂直于衬底的方向交叠。
上述栅线的中间部分未被位于第一区域的连接电极或者第一电极覆盖，那么当栅线处于工作状态时，参考图19所示，栅线31的中间部分310与周围的第一电极11会产生电场，将该基板应用于液晶触控面板时，该电场会 引起附近液晶发生旋转，从而造成漏光现象，降低显示效果。本申请中，参考图20所示，通过设置屏蔽电极15，屏蔽栅线的中间部分310产生的电场，从而大幅缩减了漏光范围，进一步提高了产品的透过率。
可选的，为了提高屏蔽电极的面积，以增强屏蔽效果，参考图20所示，屏蔽电极15还与第一区域内的第一电极11，沿垂直于衬底的方向部分交叠。
可选的，为了简化结构，利于实现，参考图20所示，屏蔽电极15包括条状电极、且与栅线31平行设置。
为了减少构图次数，从而降低成本，屏蔽电极与栅线可以同层设置。
在一个或者多个实施例中，结合图4a、图10-15所示，阵列基板还包括沿第二方向(OB方向)排列的多条数据线32；数据线32在衬底上的正投影设置在沿第二方向(OB方向)排列的相邻两排第一电极11在衬底上的正投影之间；其中，第一电极线与数据线同层设置、且互不交叠。
上述第一电极线与数据线同层设置，能够减少构图次数，进一步降低成本。
可选的，结合图4a、图10-15和图22，子像素还包括晶体管16，晶体管16包括控制极160、第一极161和第二极162；控制极160与栅线31相连，第一极161与数据线32相连。
控制极、第二电极线、栅线和屏蔽电极四者同层设置；第一极、第二极、数据线和第一电极线四者同层设置，从而尽可能减少构图次数，进一步降低成本。
上述晶体管包括栅极、源极和漏极，将源极和漏极中的一个称为第一极、另一个称为第二极，栅极即为控制极。该晶体管可以是P型薄膜晶体管或者N型薄膜晶体管，这里不做限定。当然，该晶体管还可以包括有源层。
根据电极的位置关系，可以将晶体管分为两类：一类是栅极位于源极和漏极的下面，这类称之为底栅型晶体管；一类是栅极位于源极和漏极的上面，这类称之为顶栅型晶体管。本申请中的晶体管可以是底栅型，或者顶栅型。将该阵列基板应用到液晶触控屏中，由于液晶自身不会发光，液晶触控屏还包括背光模组，背光模组发出的光线经阵列基板射向液晶，通过调整液晶的偏转角，进而控制光线的射出数量，最终实现不同画面的显示。由于晶体管的有源层容易受到光线的影响，若采用底栅型晶体管，栅极可以阻挡射向有源层的光线，从而对有源层起到一定的保护作用，进而提升晶体管的性能。
可选的，为了防止光线影响晶体管的性能，晶体管包括底栅型晶体管； 结合图4a、图10-15和图22，晶体管还包括有源层163；参考图22所示，子像素还包括栅绝缘层17、层间介质层19和平坦层18。
栅绝缘层覆盖控制极、第二电极线、栅线和屏蔽电极；参考图22所示，有源层163设置在栅绝缘层17远离衬底100的一侧、且与控制极160沿垂直于衬底的方向交叠；层间介质层19覆盖有源层163；第一极161和第二极162设置在层间介质层19远离衬底100的一侧、且分别与有源层163电连接；平坦层18至少覆盖第一极161、第二极162、数据线(图22未示出)和第一电极线(图22未示出)；连接电极和第一电极设置在平坦层远离衬底的一侧。
上述有源层的材料可以是单晶硅；或者非晶硅；或者多晶硅，例如：LTPS(Low Temperature Poly-silicon，低温多晶硅)；或者氧化物半导体材料，例如：IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)、ITZO(Indium Tin Zinc Oxide，铟锡锌氧化物)、IZO(Indium Zinc Oxide，氧化铟锌)等。
可选的，为了简化结构，便于实现，结合图5和图6所示，子像素还包括第一过孔41；第一过孔被配置为贯通栅绝缘层和平坦层，以露出第二电极线的第二并联部的第二端；连接电极通过第一过孔与第二并联部的第二端搭接。
进一步可选的，结合图5和6所示，第一过孔41沿第一方向(OA方向)的开口距离L大于第二并联部的第二端222的露出部分223的线宽W，连接电极14覆盖第二并联部的第二端的露出部分223的顶面a1和侧面a3。
参考图6所示，上述第二并联部的第二端的露出部分223包括相对的顶面a1和底面a2，顶面a1相对底面a2远离衬底100。
上述连接电极与第二并联部的第二端的搭接方式属于半搭方式，连接电极与第二并联部的第二端的露出部分的顶面和侧面均直接接触，则在保证较好的电连接效果下，可以缩减第二并联部的第二端的线宽以及连接电极的面积，从而进一步提高开口率。
可选的，为了简化结构，便于实现，结合图5和图7所示，子像素还包括第二过孔42；第二过孔42包括相连的第一子孔421和第二子孔422，第一子孔被配置为贯通栅绝缘层和平坦层，以露出第二电极线的第二并联部的第一端的一部分；第二子孔被配置为贯通平坦层，以露出第一电极线的第一并联部的一部分；连接电极14通过第一子孔421与第二并联部的第一端221搭接、且通过第二子孔422与第一并联部210搭接。
进一步可选的，结合图5和图7-9，第二过孔42在衬底上的正投影，分别与第二并联部的第一端221的露出部分224在衬底上的正投影和第一并联部的露出部分211在衬底上的正投影部分交叠；参考图8和图9所示，连接电极14覆盖第二并联部的第一端221的露出部分224的顶面c1和侧面c3、以及第一并联部210的露出部分211的顶面b1和侧面b3。
参考图9所示，上述第二并联部的第一端221的露出部分224包括相对的顶面c1和底面c2，顶面c1相对底面c2远离衬底100。类似的，参考图8所示，第一并联部210的露出部分211包括相对的顶面b1和底面b2，顶面b1相对底面b2远离衬底。
上述连接电极与第二并联部的第一端的搭接方式属于半搭方式，连接电极与第二并联部的第一端的露出部分的顶面和侧面均直接接触，则在保证较好的电连接效果下，可以缩减第二并联部的第一端的线宽以及连接电极的面积，从而进一步提高开口率。
类似的，上述连接电极与第一并联部的搭接方式属于半搭方式，连接电极与第一并联部的露出部分的顶面和侧面均直接接触，则在保证较好的电连接效果下，可以缩减第二并联部的第一端的线宽以及连接电极的面积，从而进一步提高开口率。
在一个或者多个实施例中，结合图12-15，子像素还包括第二电极12；第二电极12与对应的第二极162电连接。第二电极设置在栅绝缘层和平坦层之间，且第二电极12在衬底上的正投影与第一电极11在衬底上的正投影至少部分交叠；第二电极被配置为在显示阶段，与第一电极形成电场。
若上述阵列基板应用于ADS型触控显示屏中，则该第一电极可以称为公共电极，第二电极可以称为像素电极；若该阵列基板应用于HADS型液晶触控显示屏中，则该第一电极可以称为像素电极，第二电极可以称为公共电极。
上述阵列基板在显示阶段，可以通过晶体管控制第一电极的电压，进而控制第一电极和第二电极之间的电场大小。将上述阵列基板应用在液晶触控显示屏中，第一电极和第二电极产生的电场能够使得液晶发生偏转，通过改变电场大小，进而改变液晶的偏转角，从而控制光线的射出数量，最终实现不同画面的显示。
可选的，参考图12所示，第二电极12包括板状电极，参考图15所示，第一电极11包括多个条状电极，这样，第一电极和第二电极之间可以形成 多维电场，更有利于控制液晶偏转。
参考图15所示，上述第一电极11可以包括多条平行的条状电极，相邻条状电极之间具有狭缝，所有条状电极的同一端连接在一起。
当然，上述阵列基板还可以包括其它结构；这里仅介绍与发明点相关的结构，其余结构可以参考相关技术获得，这里不再赘述。
本申请的实施例还提供了一种显示面板，包括上述的阵列基板。
该显示面板可以是TN(Twisted Nematic，扭曲向列)型、VA(Vertical Alignment，垂直取向)型、IPS(In-Plane Switching，平面转换)型、ADS(Advanced Super Dimension Switch，高级超维场转换)型或HADS型等液晶触控显示面板，还可以是包括这些显示面板的电视、数码相机、手机、平板电脑等任何具有显示和触控功能的产品或者部件。
可选的，参考图22所示，显示面板还包括彩膜基板102，彩膜基板102与阵列基板101相对设置；其中，彩膜基板102包括黑矩阵104；阵列基板101包括衬底100和屏蔽电极15。
结合图20和图23所示，屏蔽电极15在衬底100上的第一正投影N位于黑矩阵104在衬底100上的第二正投影T以内，且第一正投影N的部分边界与第二正投影T的部分边界重合。
图20中，黑色虚线BM1和BM2为黑矩阵对应的遮挡边界，黑色虚线BM1和BM2之间的部分被黑矩阵遮挡。
由于屏蔽电极能够屏蔽栅线传输信号(例如：栅信号)时产生的电场，从而大幅缩减了漏光范围，因此，黑矩阵不需要额外设置更大面积即可避免漏光，从而进一步提高了透过率，提升了显示效果。上述屏蔽电极在衬底上的第一正投影部分边界与黑矩阵在衬底上的第二正投影的部分边界重合，即沿垂直于阵列基板的衬底的方向，黑矩阵的部分与屏蔽电极齐边设置。
当然，上述显示面板还可以包括如图23所示的位于彩膜基板102与阵列基板101之间的液晶103、位于阵列基板远离彩膜基板一侧的背光模组(图23未示出)等结构；上述彩膜基板还可以包括彩膜层、偏光层等结构，这里仅介绍与发明点相关的结构，其余结构可以参考相关技术获得，这里不再赘述。
本申请实施例又提供了一种阵列基板的制备方法，该阵列基板的结构可以参考图15所示，该方法包括：
S01、在衬底上形成如图10所示的栅线31、第二电极线(包括第二并 联部220)、控制极160和屏蔽电极15。
该衬底的材料不做限定，示例的，可以是刚性材料，例如：玻璃。
示例的，可以采用一次构图工艺形成栅线、第二电极线、控制极和屏蔽电极，从而减少构图工艺次数，降低生产成本。
S02、形成栅绝缘层和如图11所示的有源层163；其中，栅绝缘层覆盖控制极、第二电极线、栅线和屏蔽电极；有源层设置在栅绝缘层远离衬底的一侧。
该栅绝缘层的材料可以是氮化硅或者氧化硅；该有源层的材料可以是单晶硅；或者非晶硅；或者多晶硅，例如：LTPS(Low Temperature Poly-silicon，低温多晶硅)；或者氧化物半导体材料，例如：IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)、ITZO(Indium Tin Zinc Oxide，铟锡锌氧化物)、IZO(Indium Zinc Oxide，氧化铟锌)等。
S03、依次形成覆盖有源层的层间介质层和如图12所示的第二电极12；第二电极12覆盖部分屏蔽电极15。
上述第二电极的材料可以包括透明金属氧化物，例如：ITO(Indium Tin Oxide，氧化铟锡)。
S04、形成如图13所示的第一极161、第二极162、数据线32和第一电极线(包括第一并联部210)。
示例的，可以采用一次构图工艺形成第一极、第二极、数据线和第一电极线，从而减少构图工艺次数，降低生产成本。
S05、形成平坦层；其中，平坦层至少覆盖第一极、第二极、数据线和第一电极线。
该平坦层的材料可以采用树脂等有机材料。
S06、形成如图14所示的第一过孔41和第二过孔42。
S07、形成如图15所示的第一电极11和连接电极14；其中，连接电极通过第一过孔与第二并联部的第二端搭接，同时，连接电极通过第二过孔的第一子孔与第二并联部的第一端搭接、且通过第二过孔的第二子孔与第一并联部搭接。
上述第一电极和连接电极的材料可以包括透明金属氧化物，例如：ITO(Indium Tin Oxide，氧化铟锡)。
示例的，可以采用一次构图工艺形成第一电极和连接电极，从而减少构图工艺次数，降低生产成本。
通过上述方法形成的阵列基板中，参考图21中b图所示，子像素的有效面积为6855μm 2；而采用原有设计的子像素如图21中a图所示，其有效面积为6562.5μm 2；在不增加工序和成本的前提下，透过率提升了4％。
上述制备方法中，涉及到的结构的相关说明可以参考前述实施例，这里不再赘述。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本申请的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (18)

  1. 一种阵列基板，其中，包括：
    衬底；
    设置在所述衬底上的阵列排布的多个触控单元，所述触控单元包括阵列排布的多个子像素；所述子像素包括第一电极；
    多个走线单元，所述走线单元包括沿垂直于所述衬底的方向，至少部分交叠的第一电极线和第二电极线；所述第一电极线和所述第二电极线均沿第一方向设置，且所述第一电极线的线宽小于所述第二电极线的线宽；所述第一电极线至少包括一个第一并联部，所述第二电极线至少包括一个第二并联部；所述走线单元中，所述第一电极线的所述第一并联部和所述第二电极线的所述第二并联部并联设置，且所述第一电极线和所述第二电极线两者中至少一个与沿所述第一方向设置的多个所述触控单元中的一个包括的所述第一电极电连接。
  2. 根据权利要求1所述的阵列基板，其中，所述第一电极线包括多个连续设置的第一并联部，所述第二电极线包括多个间断设置的第二并联部；
    沿所述第二方向设置的至少两个所述子像素之间设置所述第一并联部和所述第二并联部。
  3. 根据权利要求2所述的阵列基板，其中，所述触控单元还包括多个连接电极；
    沿所述第一方向设置的多个所述连接电极包括第一连接电极和第二连接电极，所述第一电极线分别与所述第一连接电极和所述第二连接电极电连接，且所述第一连接电极中的至少一个与对应的所述第一电极电连接，所述第二连接电极与所述第一电极非电连接。
  4. 根据权利要求3所述的阵列基板，其中，所述走线单元中，所述第二电极线的所述第二并联部的第一端分别与对应的所述连接电极和所述第一电极线的所述第一并联部电连接、第二端与另一所述连接电极电连接；
    所述走线单元中，沿所述第一方向设置的相邻两个所述第二并联部通过所述连接电极电连接。
  5. 根据权利要求4所述的阵列基板，其中，所述连接电极与所述第一电极同层设置；
    所述第一连接电极与对应的所述第一电极相连，所述第二连接电极与所述第一电极相互断开。
  6. 根据权利要求5所述的阵列基板，其中，所述阵列基板还包括沿所述第一方向排列的多条栅线；所述栅线在所述衬底上的正投影设置在沿所述第一方向排列的相邻两排所述第一电极在所述衬底上的正投影之间；
    其中，所述第二电极线的所述第二并联部设置在沿所述第一方向排列的相邻两条所述栅线之间；所述第二电极线与所述栅线同层设置、且互不交叠。
  7. 根据权利要求6所述的阵列基板，其中，所述栅线中位于第一区域的部分包括连续设置的第一部分、中间部分和第二部分；所述第一区域为所述子像素所在区域、且所述第一区域内的所述连接电极与所述第一区域内的所述第一电极相互断开；
    其中，所述第一区域内的所述连接电极覆盖所述第一部分，所述第一区域内的所述第一电极覆盖所述第二部分，所述中间部分未被位于所述第一区域的所述连接电极或者所述第一电极覆盖；
    所述第一区域还包括屏蔽电极，所述屏蔽电极与所述栅线同层设置、且互不交叠；所述屏蔽电极至少与所述第一区域中所述连接电极和所述第一电极之间的断开部分，沿垂直于所述衬底的方向交叠。
  8. 根据权利要求7所述的阵列基板，其中，所述屏蔽电极还与所述第一区域内的所述第一电极，沿垂直于所述衬底的方向部分交叠。
  9. 根据权利要求8所述的阵列基板，其中，所述屏蔽电极包括条状电极、且与所述栅线平行设置。
  10. 根据权利要求6所述的阵列基板，其中，所述阵列基板还包括沿所述第二方向排列的多条数据线；所述数据线在所述衬底上的正投影设置在沿所述第二方向排列的相邻两排所述第一电极在所述衬底上的正投影之间；
    其中，所述第一电极线与所述数据线同层设置、且互不交叠。
  11. 根据权利要求10所述的阵列基板，其中，所述子像素还包括晶体管，所述晶体管包括控制极、第一极和第二极；所述控制极与所述栅线相连，所述第一极与所述数据线相连；
    所述控制极、所述第二电极线、所述栅线和所述屏蔽电极四者同层设置；所述第一极、所述第二极、所述数据线和所述第一电极线四者同层设置。
  12. 根据权利要求11所述的阵列基板，其中，所述晶体管包括底栅型 晶体管；所述晶体管还包括有源层；所述子像素还包括栅绝缘层、层间介质层和平坦层；
    所述栅绝缘层覆盖所述控制极、所述第二电极线、所述栅线和所述屏蔽电极；所述有源层设置在所述栅绝缘层远离所述衬底的一侧、且与所述控制极沿垂直于所述衬底的方向交叠；所述层间介质层覆盖所述有源层；所述第一极和所述第二极设置在所述层间介质层远离所述衬底的一侧、且分别与所述有源层电连接；所述平坦层至少覆盖所述第一极、所述第二极、所述数据线和所述第一电极线；所述连接电极和所述第一电极设置在所述平坦层远离所述衬底的一侧。
  13. 根据权利要求12所述的阵列基板，其中，所述子像素还包括第一过孔；
    所述第一过孔被配置为贯通所述栅绝缘层和所述平坦层，以露出所述第二电极线的所述第二并联部的第二端；所述连接电极通过所述第一过孔与所述第二并联部的第二端搭接。
  14. 根据权利要求13所述的阵列基板，其中，所述第一过孔沿所述第一方向的开口距离大于所述第二并联部的第二端的露出部分的线宽，所述连接电极覆盖所述第二并联部的第二端的露出部分的顶面和侧面。
  15. 根据权利要求12所述的阵列基板，其中，所述子像素还包括第二过孔；
    所述第二过孔包括相连的第一子孔和第二子孔，所述第一子孔被配置为贯通所述栅绝缘层和所述平坦层，以露出所述第二电极线的所述第二并联部的第一端的一部分；所述第二子孔被配置为贯通所述平坦层，以露出所述第一电极线的所述第一并联部的一部分；
    所述连接电极通过所述第一子孔与所述第二并联部的第一端搭接、且通过所述第二子孔与所述第一并联部搭接。
  16. 根据权利要求15所述的阵列基板，其中，所述第二过孔在所述衬底上的正投影，分别与所述第二并联部的第一端的露出部分在所述衬底上的正投影和所述第一并联部的露出部分在所述衬底上的正投影部分交叠；
    所述连接电极覆盖所述第二并联部的第一端的露出部分的顶面和侧面、以及所述第一并联部的露出部分的顶面和侧面。
  17. 一种显示面板，其中，包括权利要求1-16任一项所述的阵列基板。
  18. 根据权利要求17所述的显示面板，其中，所述显示面板还包括彩 膜基板，所述彩膜基板与所述阵列基板相对设置；
    其中，所述彩膜基板包括黑矩阵；所述阵列基板包括衬底和屏蔽电极；所述屏蔽电极在所述衬底上的第一正投影位于所述黑矩阵在所述衬底上的第二正投影以内，且所述第一正投影的部分边界与所述第二正投影的部分边界重合。
CN202180002980.7A 2021-10-19 2021-10-19 阵列基板、显示面板 Pending CN116267019A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/124644 WO2023065105A1 (zh) 2021-10-19 2021-10-19 阵列基板、显示面板

Publications (1)

Publication Number Publication Date
CN116267019A true CN116267019A (zh) 2023-06-20

Family

ID=86057822

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180002980.7A Pending CN116267019A (zh) 2021-10-19 2021-10-19 阵列基板、显示面板

Country Status (2)

Country Link
CN (1) CN116267019A (zh)
WO (1) WO2023065105A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876403B1 (ko) * 2002-08-27 2008-12-31 엘지디스플레이 주식회사 횡전계방식 액정 표시 장치 및 그 제조방법
KR101286533B1 (ko) * 2008-02-19 2013-07-16 엘지디스플레이 주식회사 액정표시장치
JP5103494B2 (ja) * 2010-03-05 2012-12-19 株式会社ジャパンディスプレイイースト 液晶表示装置
CN205375439U (zh) * 2015-12-22 2016-07-06 上海天马微电子有限公司 一种内嵌式自容触控屏及显示装置
CN206248976U (zh) * 2016-12-05 2017-06-13 京东方科技集团股份有限公司 阵列基板和显示装置
CN106959783B (zh) * 2017-04-05 2020-06-26 上海中航光电子有限公司 阵列基板、触控面板和触控装置
CN107390942A (zh) * 2017-08-17 2017-11-24 武汉天马微电子有限公司 一种显示基板、显示面板和显示装置
CN112086027A (zh) * 2020-09-17 2020-12-15 武汉华星光电技术有限公司 阵列基板

Also Published As

Publication number Publication date
WO2023065105A1 (zh) 2023-04-27

Similar Documents

Publication Publication Date Title
US8792061B2 (en) Liquid crystal display device
US8570475B2 (en) Array substrate, liquid crystal panel and liquid crystal display
US9874795B2 (en) Array substrate, manufacturing method, and display device thereof
US8743301B2 (en) Liquid crystal display device provided with an electrode for sensing a touch of a user
US8531616B2 (en) Liquid crystal display device and method for manufacturing the same
CN108983518B (zh) 阵列基板及其制备方法
US11435636B2 (en) Method of manufacturing liquid crystal display device using first and second photoresists
TWI518382B (zh) 畫素結構及具有此畫素結構的顯示面板
KR20170060639A (ko) 액정 표시 장치 및 그 제조방법
US10884533B2 (en) Touch display device
JP5806383B2 (ja) 液晶表示装置
KR20150037010A (ko) 어레이 기판 및 이를 갖는 액정표시패널
US11829041B2 (en) Array substrate and display panel
JP2017111327A (ja) 液晶表示装置
CN218353025U (zh) 显示装置
CN107367875B (zh) 显示装置
TW201633092A (zh) 位置輸入裝置及具有位置輸入功能之顯示裝置
US20190121207A1 (en) Array substrate, display panel and display device
CN113611714A (zh) 显示面板
CN114327163B (zh) 一种触控显示面板和触控显示装置
KR102664574B1 (ko) 액정 표시 장치
KR101881119B1 (ko) 액정표시장치용 어레이 기판
CN116267019A (zh) 阵列基板、显示面板
KR102244836B1 (ko) 컬러필터를 포함하는 어레이 기판
KR102081604B1 (ko) 액정표시장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination