KR20150037010A - 어레이 기판 및 이를 갖는 액정표시패널 - Google Patents

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Abstract

복수의 서브화소들을 포함하는 제1 서브화소행 및 상기 제1 서브화소행에 인접하는 제2 서브화소행을 포함하는 단위 화소를 갖는 어레이 기판이 개시된다. 단위 화소는, 베이스 기판 상에서 제1 방향으로 진행하며 서로 인접하는 복수의 게이트 라인들, 각각의 상기 게이트 라인에 연결되는 게이트 전극, 상기 게이트 전극에 중첩하는 반도체 패턴, 상기 반도체 패턴의 제1 부분에 전기적으로 연결되고 상기 게이트 라인들에 교차하는 제2 방향으로 진행하는 복수의 데이터 라인들, 상기 반도체 패턴의 제1 부분으로부터 이격된 제2 부분에 전기적으로 연결되는 드레인 전극 패턴 및 상기 드레인 전극 패턴에 전기적으로 연결되는 복수의 화소 전극들을 포함한다. 각각의 상기 게이트 라인 및 데이터 라인은 상기 단위 화소 내에서 절곡되어, 상기 제1 서브화소행 및 제2 서브화소행에 배치된 서브화소들이 상기 제1 방향 또는 제2 방향을 기준으로 하여 상이한 면적을 갖도록 구분한다.

Description

어레이 기판 및 이를 갖는 액정표시패널{ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY PANEL HAVING THE SAME}
본 발명은 어레이 기판 및 이를 갖는 액정표시패널에 관한 것으로, 보다 상세하게는 초고해상도(ultra high definition)를 구현할 수 있는 어레이 기판 및 이를 갖는 액정표시패널에 관한 것이다.
일반적으로, 액정표시패널은, 신호 라인들을 통해 복수의 화소 전극들에 대한 제어 신호가 인가되는 어레이 기판과, 상기 어레이 기판에 마주하는 대향 기판을 포함한다. 상기 화소 전극들은 매트릭스 형태로 상기 어레이 기판의 표시영역에 배치된다. 상기 어레이 기판 및 대향 기판의 사이에는, 상기 제어 신호로부터 생성된 전계에 의해 액정들의 배향이 조절되는 액정층이 배치될 수 있다.
상기 액정표시패널에서 고해상도를 구현하기 위해서, 최근에는 상기 신호 라인들의 간격을 좁게 배치하는 기술들이 개발되고 있다. 예를 들어, 상기 신호 라인들 중 상기 화소 전극에 데이터 전압을 인가하는 데이터 배선은, 상기 화소 전극의 콘택홀에 연결되는 드레인 전극과 약 2 내지 3 μm 이격될 수 있고, 그에 따라 단위 인치당 800 화소(pixel per inch; ppi)의 해상도가 구현될 수 있다. 그러나, 그보다 높은 초고해상도를 구현하기 위해 상기 데이터 배선과 드레인 전극의 간격을 더 좁게 배치하는 것은 공정상 한계가 있다.
또한, 상기 액정표시패널은 넓은 시야각을 제공하기 위해, 복수의 도메인들이 포함된 화소 전극을 포함할 수 있다. 그러나, 상기 도메인들의 경계부를 기준으로, 각각의 도메인에서 형성되는 전계의 방향이 달라짐에 따라, 하나의 화소 내에서도 상기 도메인들의 경계부에서 휘도가 감소하는 문제점이 있다.
나아가, 액정표시패널의 휘도 및 화이트 밸런스(white balance)를 향상시키면서, 넓은 시야각을 제공하는 화소 구조는 개시되지 않은 한계가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 휘도 및 화이트 밸런스를 향상시키면서 초고해상도를 구현할 수 있는 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 어레이 기판을 갖는 액정표시패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 어레이 기판은, 복수의 서브화소들을 포함하는 제1 서브화소행 및 상기 제1 서브화소행에 인접하는 제2 서브화소행을 포함하는 단위 화소를 갖는다. 상기 단위 화소는, 베이스 기판 상에서 제1 방향으로 진행하며 서로 인접하는 복수의 게이트 라인들, 각각의 상기 게이트 라인에 연결되는 게이트 전극, 상기 게이트 전극에 중첩하는 반도체 패턴, 상기 반도체 패턴의 제1 부분에 전기적으로 연결되고, 상기 게이트 라인들에 교차하는 제2 방향으로 진행하는 복수의 데이터 라인들, 상기 반도체 패턴의 제1 부분으로부터 이격된 제2 부분에 전기적으로 연결되는 드레인 전극 패턴 및 상기 드레인 전극 패턴에 전기적으로 연결되는 복수의 화소 전극들을 포함한다. 각각의 상기 게이트 라인 및 데이터 라인은 상기 단위 화소 내에서 절곡되어, 상기 제1 서브화소행 및 제2 서브화소행에 배치된 서브화소들이 상기 제1 방향 또는 제2 방향을 기준으로 하여 상이한 면적을 갖도록 구분한다.
본 발명의 일 실시예에 있어서, 상기 반도체 패턴은 폴리 실리콘 재질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은, 상기 제1 방향에 대해 제1 지그재그 형상으로 연장되는 제1 게이트 라인; 및 상기 제1 방향에 수직인 제2 방향을 기준으로 상기 제1 지그재그 형상에 대칭되는 제2 지그재그 형상을 갖는 제2 게이트 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 라인은, 상기 제1 방향에 대해 경사진 제3 방향을 따라 연장되는 제1 연장부; 및 상기 제1 연장부를 서로 연결하는 제1 연결부를 포함하고, 상기 제2 게이트 라인은, 상기 제1 방향을 기준으로 상기 제3 방향과 반대로 경사진 제4 방향을 따라 연장되는 제2 연장부; 및 상기 제2 연장부를 서로 연결하는 제2 연결부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 라인에 전기적으로 연결되는 화소 전극들은 상기 제1 방향을 따라 제1 측에 배치된 데이터 라인과 전기적으로 연결되고, 상기 제2 게이트 라인에 전기적으로 연결되는 화소 전극들은 상기 제1 방향을 따라 상기 제1 측에 반대되는 제2 측에 배치된 데이터 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인은, 상기 제1 게이트 라인에 전기적으로 연결되는 화소 전극들이 배치되는 행을 따라 상기 제2 방향에 대해 경사진 제5 방향으로 연장되고, 상기 제2 게이트 라인에 전기적으로 연결되는 화소 전극들이 배치되는 행을 따라 상기 제2 방향에 대해 상기 제5 방향과 반대로 경사진 제6 방향을 따라 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극 패턴은 상기 데이터 라인들과 서로 다른 층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극 패턴 및 상기 데이터 라인의 사이에 배치되는 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인은, 상기 드레인 전극 패턴을 커버하는 절연층을 관통하는 제1 콘택홀을 통해 상기 반도체 패턴의 제1 부분에 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극 패턴은, 상기 데이터 라인들을 커버하는 절연층을 관통하는 제2 콘택홀을 통해 상기 반도체 패턴의 제2 부분에 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극들은 상기 게이트 라인을 기준으로 서로 다른 방향으로 연장되는 복수의 슬릿부들을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 액정표시패널은, 복수의 서브화소들을 포함하는 제1 서브화소행 및 상기 제1 서브화소행에 인접하는 제2 서브화소행을 포함하는 단위 화소를 갖는 어레이 기판; 상기 어레이 기판에 마주하는 대향 기판; 및 상기 어레이 기판 및 대향 기판의 사이에 배치되는 액정층을 포함한다. 상기 어레이 기판은, 베이스 기판 상에서 제1 방향으로 진행하며 서로 인접하는 복수의 게이트 라인들; 각각의 상기 게이트 라인에 연결되는 게이트 전극; 상기 게이트 전극에 중첩하는 반도체 패턴; 상기 반도체 패턴의 제1 부분에 전기적으로 연결되고, 상기 게이트 라인들에 교차하는 제2 방향으로 진행하는 복수의 데이터 라인들; 상기 반도체 패턴의 제1 부분으로부터 이격된 제2 부분에 전기적으로 연결되는 드레인 전극 패턴; 및 상기 드레인 전극 패턴에 전기적으로 연결되는 복수의 화소 전극들을 포함한다. 각각의 상기 게이트 라인 및 데이터 라인은 상기 단위 화소 내에서 절곡되어, 상기 제1 서브화소행 및 제2 서브화소행에 배치된 서브화소들이 상기 제1 방향 또는 제2 방향을 기준으로 하여 상이한 면적을 갖도록 구분한다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은, 상기 제1 방향에 대해 제1 지그재그 형상으로 연장되는 제1 게이트 라인; 및 상기 제1 방향에 수직인 제2 방향을 기준으로 상기 제1 지그재그 형상에 대칭되는 제2 지그재그 형상을 갖는 제2 게이트 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극들에 중첩하는 컬러필터 패턴; 및 상기 게이트 라인들, 게이트 전극, 반도체 패턴 및 데이터 라인들에 중첩하는 차광 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차광 패턴은, 상기 화소 전극들에 중첩하는 복수의 개구부들을 갖고, 상기 개구부들은, 어느 하나의 상기 게이트 라인 또는 데이터 라인을 기준으로 양측에 배치되는 개구부들의 개구 면적이 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러필터 패턴은, 적색 컬러필터 패턴, 녹색 컬러필터 패턴 및 청색 컬러필터 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러필터 패턴은 RGB 스트라이프 구조 또는 펜타일(Pentile) 구조로 배열되고, 상기 차광 패턴은 적어도 어느 하나의 상기 청색 컬러필터 패턴에 중첩하는 개구부의 개구 면적이, 상기 적색 컬러필터 패턴 및 녹색 컬러필터 패턴에 중첩하는 개구부의 개구 면적보다 더 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러필터 패턴은 펜타일 구조로 배열되고, 상기 화소 전극들은, 상기 제1 방향을 따라, 상기 제1 게이트 라인에 전기적으로 연결되는 제1 및 제2 화소 전극과, 상기 제2 게이트 라인에 전기적으로 연결되는 제3 및 제4 화소 전극을 포함하며, 상기 제3 화소 전극 및 제4 화소 전극 중 적어도 어느 하나는, 상기 제1 화소 전극 및 제2 화소 전극 보다 큰 면적을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러필터 패턴은 RGB 스트라이프 구조로 배열되고, 상기 화소 전극들은, 상기 제1 방향을 따라, 상기 제1 게이트 라인에 전기적으로 연결되는 제1, 제2 및 제3 화소 전극과, 상기 제2 게이트 라인에 전기적으로 연결되는 제4, 제5 및 제6 화소 전극을 포함하며, 상기 제3 및 제6 화소 전극 중 적어도 어느 하나는, 상기 제1, 제2, 제4 및 제5 화소 전극보다 큰 면적을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러필터 패턴 및 상기 차광 패턴은 상기 어레이 기판에 배치될 수 있다.
본 발명의 실시예들에 따른 어레이 기판 및 이를 갖는 액정표시패널에 따르면, 매트릭스 형태로 배열되는 단위 화소 그룹이, 상기 단위 화소 그룹의 배열 방향에 대해 지그재그 형상으로 연장되는 게이트 라인 및 데이터 라인을 포함함으로써, 넓은 시야각을 제공할 수 있다.
또한, 데이터 라인과 드레인 전극 패턴이 서로 다른 층에 배치됨으로써, 상기 데이터 라인 및 드레인 전극 패턴 간의 간격이 감소할 수 있고, 그에 따라 액정표시패널의 해상도를 증가시킬 수 있다.
또한, 단위 화소 그룹에 포함된 어느 일 데이터 라인 또는 게이트 라인을 기준으로 구분되는 서브픽셀부들이 서로 다른 개구 면적을 가짐으로써, 상기 서브픽셀부들 간의 경계에서 발생하는 휘도 저하를 감소시킬 수 있다.
나아가, 단위 화소 그룹에 포함되는 복수의 서브픽셀부 중 미리 설정된 색을 투과시키는 서브픽셀부가 다른 색을 투과시키는 서브픽셀부 보다 더 넓은 개구 면적을 가짐으로써, 액정표시패널의 휘도 및 화이트 밸런스를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이다.
도 2는 도 1에 도시된 어레이 기판의 I-I 라인을 따라 절단한 단면도이다.
도 3a 내지 도 3h는 도 2의 어레이 기판의 제조방법을 도시한 단면도들이다.
도 4는 도 1의 어레이 기판에 적용되는 차광 패턴을 도시한 평면도이다.
도 5는 도 1의 어레이 기판 및 도 4의 차광 패턴이 결합된 액정표시패널을 도시한 평면도이다.
도 6은 도 5에 도시된 액정표시패널의 II-II 라인을 따라 절단한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다.
도 8은 도 7에 도시된 어레이 기판의 III-III 라인을 따라 절단한 단면도이다.
도 9는 도 7의 어레이 기판에 적용되는 차광 패턴을 도시한 평면도이다.
도 10은 도 7의 어레이 기판 및 도 9의 차광 패턴이 결합된 액정표시패널을 도시한 평면도이다.
도 11은 도 10에 도시된 액정표시패널의 IV-IV 라인을 따라 절단한 단면도이다.
도 12a 내지 도 12g는 도 11의 액정표시패널에 포함된 어레이 기판의 제조방법을 도시한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이다. 도 2는 도 1에 도시된 어레이 기판의 I-I 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 어레이 기판은 제1 방향(D1) 및 상기 제1 방향(D1)에 실질적으로 수직하는 제2 방향(D2)을 따라 매트릭스 형태로 배열되는 단위 화소 그룹을 포함한다. 상기 단위 화소 그룹은, 제1 서브화소행(PX1) 및 상기 제1 서브화소행(PX1)에 인접한 제2 서브화소행(PX2)에 배치되는 복수의 서브픽셀부들을 포함한다. 예를 들어, 상기 단위 화소 그룹은 상기 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)에서, 각각 2개의 서브픽셀부들을 포함할 수 있다. 비록 도 1에서는 상기 단위 화소 그룹이 각각의 서브화소행에서 2개의 서브픽셀부들을 포함하는 구조가 도시되었으나, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 단위 화소 그룹의 서브픽셀 구조는 이에 한정되지 않는다. 이하, 상기 제1 방향(D1)을 따라 상기 제1 서브화소행(PX1)에 배치되는 2개의 서브픽셀부를 제1 및 제2 서브픽셀부로 지칭하고, 상기 제1 방향(D1)을 따라 상기 제2 서브화소행(PX2)에 배치되는 2개의 서브픽셀부를 제3 및 제4 서브픽셀부로 지칭한다.
상기 어레이 기판은 제1 베이스 기판(100), 버퍼층(115), 게이트 라인(110), 데이터 라인(130), 제1 절연층(125), 제2 절연층(127), 제3 절연층(135), 박막 트랜지스터(TFT), 패시베이션층(145), 화소 전극(150, 160), 유기 절연층(155), 공통 전극(190) 및 보호층(195)을 포함한다. 상기 박막 트랜지스터(TFT)는 반도체 패턴(120), 게이트 전극(111) 및 드레인 전극 패턴(140)을 포함한다.
상기 제1 베이스 기판(100)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제1 베이스 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 버퍼층(115)은 상기 제1 베이스 기판(100) 상에 배치된다. 상기 버퍼층(115)은 상기 제1 베이스 기판(100)으로부터 불순물 확산을 방지하고, 상기 제1 베이스 기판(100)의 평단도를 향상하며, 균일한 채널층을 형성할 수 있도록 한다. 상기 버퍼층(115)은 실리콘 화합물을 포함할 수 있다. 예를 들면, 상기 버퍼층(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 및/또는 실리콘 탄질화물(SiCxNy) 등을 포함할 수 있다.
상기 반도체 패턴(120)은 상기 버퍼층(115) 상에 배치된다. 상기 반도체 패턴(120)은 폴리 실리콘(poly-crystalline silicon)을 포함한다. 상기 폴리 실리콘은 비정질 실리콘(amorphous silicon)의 탈수소 공정 및 후속되는 결정화 공정에 의해 형성될 수 있다. 예를 들어, 상기 폴리 실리콘은 300℃ 이상의 온도에서 적용되는 저온 폴리 실리콘(low temperature poly-silicon; LTPS) 공정을 통해 형성될 수 있다.
상기 제1 절연층(125)은 상기 반도체 패턴(120)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 제1 절연층(125)은 상기 반도체 패턴(120) 중, 저농도 도핑 영역(lightly doped drain)(120L) 사이의 채널 영역 상에 배치될 수 있다. 상기 제1 절연층(125)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(125)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 게이트 라인(110)은 상기 제1 서브화소행(PX1)에 배치된 제1 화소 전극들(150)에 전기적으로 연결되는 제1 게이트 라인(110_1)과, 상기 제2 서브화소행(PX2)에 배치된 제2 화소 전극들(160)에 전기적으로 연결되는 제2 게이트 라인(110_2)을 포함한다. 상기 제1 게이트 라인(110_1)은 상기 제1 방향(D1)을 기준으로 시계 방향으로 소정의 각도로 경사진 제5 방향(D5)을 따라 부분적으로 연장되는 제1 경사부(110a_1)와, 상기 제5 방향(D5)에 대하여 실질적으로 수직인 제6 방향(D6)을 따라 부분적으로 연장되는 제1 연결부(110b_1)를 포함한다. 상기 제1 경사부(110a_1) 및 제1 연결부(110b_1)는 제1 지그재그 형상을 가질 수 있다. 상기 제1 연결부(110b_1)는 상기 데이터 라인(130)에 중첩할 수 있다. 상기 제2 게이트 라인(110_2)은 상기 제1 방향(D1)을 기준으로 반시계 방향으로 소정의 각도로 경사진 제3 방향(D3)을 따라 부분적으로 연장되는 제2 경사부(110a_2)와, 상기 제3 방향(D3)에 대하여 실질적으로 수직인 제4 방향(D4)을 따라 부분적으로 연장되는 제2 연결부(110b_2)를 포함한다. 상기 제2 경사부(110a_2) 및 제2 연결부(110b_2)는 제2 지그재그 형상을 가질 수 있다. 상기 제2 연결부(110b_2)는 상기 데이터 라인(130)에 중첩할 수 있다. 본 실시예에서, 상기 제1 지그재그 형상 및 제2 지그재그 형상은 상기 제1 방향(D1)에 나란한 축을 기준으로 서로 대칭될 수 있다. 이와 같이, 상기 제1 게이트 라인(110_1) 및 제2 게이트 라인(110_2)은 서로 대칭되는 지그재그 형상을 가지며, 상기 제1 방향(D1)을 따라 진행될 수 있다.
상기 게이트 라인(110)은 게이트 구동부(미도시)로부터 게이트 온/오프 전압을 인가받는다. 상기 게이트 라인(110)은 예를 들어, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다. 또는, 예를 들어, 상기 게이트 라인(110)은 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO)을 포함할 수 있다.
상기 게이트 전극(111)은 상기 게이트 라인(110)에 전기적으로 연결되며, 상기 게이트 라인(110)과 실질적으로 동일한 재질을 포함한다. 예를 들어, 상기 게이트 전극(111)은 상기 게이트 라인(110)과 일체로 형성될 수 있다. 상기 게이트 전극(111)은 상기 제1 서브화소행(PX1)에서는 상기 제1 경사부(110a_1)로부터 제6 방향(D6)으로 돌출되고, 상기 제2 서브화소행(PX2)에서는 상기 제2 경사부(110a_2)로부터 제4 방향(D4)으로 돌출될 수 있다.
상기 제2 절연층(127)은 상기 게이트 전극(111)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 제2 절연층(127)은 상기 제1 절연층(125)과 동일한 재질을 포함할 수 있다.
상기 데이터 라인(130)은 상기 제2 절연층(127) 상에 배치되며, 상기 제1 절연층(125) 및 제2 절연층(127)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(120)에 전기적으로 연결된다. 상기 데이터 라인(130)은 상기 제1 방향(D1)을 따라 순차적으로 배치되는 제1 데이터 라인(130_1), 제2 데이터 라인(130_2) 및 제3 데이터 라인(130_3)을 포함한다. 상기 제1 데이터 라인(130_1), 제2 데이터 라인(130_2) 및 제3 데이터 라인(130_3)은 각각, 상기 단위 화소 그룹 내에서 절곡될 수 있다. 예를 들어, 상기 제1 데이터 라인(130_1), 제2 데이터 라인(130_2) 및 제3 데이터 라인(130_3)은 상기 제1 서브화소행(PX1)에서 제6 방향(D6)을 따라 연장되고, 상기 제2 서브화소행(PX2)에서 제4 방향(D4)을 따라 연장될 수 있다. 이와 같이, 상기 제1 데이터 라인(130_1), 제2 데이터 라인(130_2) 및 제3 데이터 라인(130_3)은 서로 나란한 절곡된 형상을 가지며, 전체적으로는 상기 제2 방향(D2)을 따라 진행될 수 있다.
상기 데이터 라인(130)은 데이터 구동부(미도시)로부터 데이터 전압을 인가받는다. 상기 데이터 라인(130)은 예를 들어, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다. 상기 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(120)에 접촉하는 상기 데이터 라인(130)의 부분은 상기 박막 트랜지스터(TFT)의 소스 전극으로 사용될 수 있다.
상기 제3 절연층(135)은 상기 데이터 라인(130)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 제3 절연층(135)은 상기 제1 절연층(125)과 동일한 재질을 포함할 수 있다.
상기 드레인 전극 패턴(140)은 상기 제3 절연층(135) 상에 배치되며, 상기 제1 절연층(125), 제2 절연층(127) 및 제3 절연층(135)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(120)에 전기적으로 연결된다. 상기 드레인 전극 패턴(140)은 상기 데이터 라인(130)에 실질적으로 나란하게 연장될 수 있다. 예를 들어, 상기 제1 서브화소행(PX1)에서 상기 드레인 전극 패턴(140)은 제6 방향(D6)을 따라 연장되고, 상기 제2 서브화소행(PX2)에서 상기 드레인 전극 패턴(140)은 제4 방향(D4)을 따라 연장될 수 있다. 상기 드레인 전극 패턴(140)은 상기 제1 서브화소행(PX1)에서는 제1 방향(D1)을 따라 좌측에 배치되는 데이터 라인(130)에 전기적으로 연결될 수 있고, 상기 제2 서브화소행(PX2)에서는 제1 방향(D1)을 따라 우측에 배치되는 데이터 라인(130)에 전기적으로 연결될 수 있다. 상기 드레인 전극 패턴(140)은 상기 데이터 라인(130)과 동일한 재질을 포함할 수 있다. 예를 들어, 상기 드레인 전극 패턴(140)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
이와 같이, 본 실시예에서, 상기 드레인 전극 패턴(140)은 상기 데이터 라인(130)과 서로 다른 층에 배치됨으로써, 상기 드레인 전극 패턴(140) 및 데이터 라인(130) 간의 간격이 충분히 작아질 수 있고, 상기 데이터 라인(130)으로 인해 상기 드레인 전극 패턴(140)에 미치는 전기적 영향도 감소할 수 있다. 그에 따라, 상기 제1 방향(D1)을 따른 상기 단위 화소 그룹의 전체적인 사이즈가 감소하여, 초고해상도를 갖는 액정표시패널을 구현할 수 있다.
상기 패시베이션층(145)은 상기 드레인 전극 패턴(140)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 패시베이션층(145)은 상기 제1 절연층(125)과 동일한 재질을 포함할 수 있다.
상기 화소 전극(150, 160)은 상기 패시베이션층(145) 상에 배치되며, 상기 패시베이션층(145)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극 패턴(140)에 전기적으로 연결된다. 상기 화소 전극(150, 160)은 투명한 도전성 물질을 포함한다. 예를 들어, 상기 화소 전극(150, 160)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 상기 화소 전극은, 상기 제1 서브화소행(PX1)에 배치되는 제1 화소 전극(150)과, 상기 제2 서브화소행(PX2)에 배치되는 제2 화소 전극(160)을 포함한다. 본 실시예에서, 상기 제1 서브화소행(PX1)에 배치되는 제1 화소 전극(150)들은 제1 방향(D1)을 따라 좌측에 배치되는 데이터 라인(130)에 전기적으로 연결되고, 상기 제2 서브화소행(PX2)에 배치되는 제2 화소 전극(160)들은 제1 방향(D1)을 따라 우측에 배치되는 데이터 라인(130)에 전기적으로 연결된다.
상기 제1 화소 전극(150)은 소정의 간격으로 이격되는 복수의 제1 슬릿부(SL1)를 포함한다. 상기 제1 슬릿부(SL1)는 예를 들어, 상기 제6 방향(D6)을 따라 부분적으로 연장될 수 있다. 상기 제1 화소 전극(150)은 상 단부(150a) 및 하 단부(150b)를 포함한다. 예를 들어, 상기 제1 화소 전극(150)의 상 단부(150a)는 상기 하 단부(150b)에 실질적으로 나란할 수 있다. 상기 제1 화소 전극(150)의 하 단부(150b)는 예를 들어, 상기 제1 게이트 라인(110_1)의 제1 경사부(110a_1)에 실질적으로 나란할 수 있다.
상기 제2 화소 전극(160)은 소정의 간격으로 이격되는 복수의 제2 슬릿부(SL2)를 포함한다. 상기 제2 슬릿부(SL2)는 예를 들어, 상기 제4 방향(D4)을 따라 부분적으로 연장될 수 있다. 상기 제2 화소 전극(160)은 상 단부(160a) 및 하 단부(160b)를 포함한다. 예를 들어, 상기 제2 화소 전극(160)의 상 단부(160a)는 상기 제1 게이트 라인(110_1)의 제1 경사부(110a_1)에 실질적으로 나란할 수 있다. 또한, 상기 제2 화소 전극(160)의 하 단부(160b)는 상기 제2 게이트 라인(110_2)의 제2 경사부(110a_2)에 실질적으로 나란할 수 있다. 이와 같이, 상기 제2 화소 전극(160)의 상 단부(160a)는 상기 제2 화소 전극(160)의 하 단부(160b)와 나란하지 않을 수 있다. 또한, 상기 제2 화소 전극(160)의 면적은 상기 제1 화소 전극(150)의 면적에 비해 더 클 수 있다.
이와 같이, 본 실시예에서, 상기 화소 전극(150, 160)은 상기 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)에서 서로 다른 방향으로 연장되는 슬릿부(SL1, SL2)를 포함함으로써, 넓은 시야각을 제공할 수 있다.
상기 유기 절연층(155)은 상기 화소 전극(150, 160)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 유기 절연층(155)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 유기 절연층(155)은 투명한 절연 물질, 예컨대 아크릴(acryl) 수지 또는 페놀(phenol) 수지를 포함할 수 있다.
상기 공통 전극(190)은 상기 유기 절연층(155) 상에 배치된다. 상기 공통 전극(190)은 상기 단위 화소 그룹에서 전체적으로 배치될 수 있다. 예를 들어, 상기 공통 전극(190)은 상기 제1 내지 제4 서브픽셀부들에 전체적으로 배치될 수 있다. 상기 공통 전극(190)은 투명한 도전성 물질, 예컨대 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 보호층(195)은 상기 공통 전극(190) 상에 배치된다. 상기 보호층(195)은 예를 들어, 투명한 절연 물질을 포함할 수 있다.
이와 같이, 액정표시패널이 본 실시예에 따른 어레이 기판을 포함하는 경우, 액정이 수직 배향되고 어레이 기판 및 대향 기판 사이에 형성된 전계에 의해 회전하여 계조가 구현되는 TN(twisted nematic) 모드와 달리, 본 실시예에 따른 어레이 기판에 포함되는 화소 전극(150, 160) 및 공통 전극(190)으로부터 형성되는 전계에 의해 수평 배향된 액정 분자들이 회전함으로써 계조를 구현하는 PLS (plane to line switching) 모드가 구현될 수 있다.
또한, 본 실시예에 따른 어레이 기판은, 매트릭스 형태로 배열되는 단위 화소 그룹이, 상기 단위 화소 그룹의 배열 방향(즉, D1 방향 및 D2 방향)에 대해 지그재그 형상으로 연장되는 게이트 라인(110) 및 데이터 라인(130)을 포함하고, 상기 데이터 라인(130)은 드레인 전극 패턴(140)과 서로 다른 층에 배치됨으로써, 상기 데이터 라인(130) 및 드레인 전극 패턴(140) 간의 간격이 감소할 수 있고, 그에 따라 액정표시패널의 해상도를 증가시킬 수 있다.
도 3a 내지 도 3h는 도 2의 어레이 기판의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 제1 베이스 기판(100) 상에 버퍼층(115)을 형성하고, 상기 버퍼층(115) 상에 반도체 패턴(120)을 형성한다. 상기 반도체 패턴(120)은 폴리 실리콘(poly-crystalline silicon)을 포함한다. 상기 폴리 실리콘은 비정질 실리콘(amorphous silicon)의 탈수소 공정 및 후속되는 결정화 공정에 의해 형성될 수 있다. 예를 들어, 상기 폴리 실리콘은 300℃ 이상의 온도에서 적용되는 저온 폴리 실리콘(LTPS) 공정을 통해 형성될 수 있다.
도 3b를 참조하면, 상기 반도체 패턴(120)이 형성된 제1 베이스 기판(100) 상에 제1 절연층(125)을 형성하고, 상기 제1 절연층(125) 상에 게이트 라인(110) 및 게이트 전극(111)을 형성한다. 상기 게이트 라인(110)은 예를 들어, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다. 또는, 예를 들어, 상기 게이트 라인(110)은 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO)을 포함할 수 있다. 상기 게이트 전극(111)은 상기 게이트 라인(110)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(111)은 상기 게이트 라인(110)과 일체로 형성될 수 있다. 상기 게이트 전극(111)은 상기 반도체 패턴(120)과 중첩한다. 예를 들어, 상기 게이트 전극(111)은 상기 반도체 패턴(120)의 중앙 부분에 중첩할 수 있다.
도 3c를 참조하면, 상기 게이트 전극(111)이 배치된 제1 베이스 기판(100) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 게이트 전극(111)에 중첩할 수 있다. 이어서, 상기 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여, 노출된 제1 절연층(125)을 제거한다. 그에 따라, 상기 반도체 패턴(120)의 양 단부가 노출될 수 있다. 다음으로, 상기 포토레지스트 패턴(PR)이 배치된 반도체 패턴(120) 상에 n+ 이온을 도핑한다.
도 3d 및 도 3e를 참조하면, 상기 이온 도핑에 의해, 상기 반도체 패턴(120)의 양 단부에 저농도 도핑 영역(120L)이 형성된다. 이어서, 상기 저농도 도핑 영역(120L)이 형성된 제1 베이스 기판(100) 상에 제2 절연층(127)을 형성한다.
도 3f를 참조하면, 상기 제2 절연층(127) 내에 상기 저농도 도핑 영역(120L)의 제1 부분을 노출시키는 제1 콘택홀(CNT1)을 형성하고, 상기 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(120)에 접촉하는 데이터 라인(130)을 형성한다. 상기 데이터 라인(130)은 평면에서 볼 때, 단위 화소 그룹 내에서 절곡된 형상을 가질 수 있다.
도 3g를 참조하면, 상기 데이터 라인(130)이 형성된 제1 베이스 기판(100) 상에 제3 절연층(135)을 형성하고, 상기 제3 절연층(135) 상에 드레인 전극 패턴(140)을 형성한다. 상기 드레인 전극 패턴(140)은 상기 제2 절연층(127) 및 제3 절연층(135)을 관통하여 상기 저농도 도핑 영역(120L)의 제2 부분을 노출시키는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(120)에 접촉한다. 상기 드레인 전극 패턴(140)은 평면 상에서, 상기 데이터 라인(130)과 실질적으로 나란하게 연장될 수 있다.
도 3h를 참조하면, 상기 드레인 전극 패턴(140)이 배치된 제1 베이스 기판(100) 상에 패시베이션층(145)을 형성하고, 상기 패시베이션층(145) 내에 상기 드레인 전극 패턴(140)의 일부를 노출시키는 제3 콘택홀(CNT3)을 형성하며, 상기 제3 콘택홀(CNT3) 상에 상기 드레인 전극 패턴(140)과 접촉하는 화소 전극(150)을 형성한다. 상기 화소 전극(150)은 복수의 슬릿부(SL1)를 포함한다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함할 수 있다.
다시, 도 2 및 도 3h를 참조하면, 상기 화소 전극(150)이 배치된 제1 베이스 기판(100) 상에 유기 절연층(155)을 형성한다. 상기 유기 절연층(155)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 유기 절연층(155) 상에 공통 전극(190)을 형성하고, 상기 공통 전극(190)을 커버하는 보호층(195)를 더 형성한다. 상기 공통 전극(190)은 투명한 도전성 물질을 포함할 수 있다. 상기 보호층(195)은 투명한 절연 물질을 포함할 수 있다.
도 4는 도 1의 어레이 기판에 적용되는 차광 패턴을 도시한 평면도이다.
도 4를 참조하면, 본 실시예에서, 차광 패턴(BM)은 제1 서브픽셀부 및 제2 서브픽셀부에서 각각, 제6 방향(D6)을 따른 길이가 상기 제6 방향(D6)에 실질적으로 수직인 제5 방향(D5)을 따른 길이보다 더 길 수 있다. 또한, 상기 차광 패턴(BM)은 제3 서브픽셀부 및 제4 서브픽셀부에서 각각, 제4 방향(D4)을 따른 길이가 상기 제4 방향(D4)에 실질적으로 수직인 제3 방향(D3)을 따른 길이보다 더 길 수 있다. 이와 같이, 상기 차광 패턴(BM)은 단위 화소 그룹의 제1 서브픽셀부와 제3 서브픽셀부, 또는 제2 서브픽셀부와 제4 서브픽셀부에서 실질적으로 절곡된 형상을 가질 수 있다.
상기 차광 패턴(BM)은 상기 제1 서브픽셀부 및 제2 서브픽셀부에서 제1 면적을 갖는 제1 개구부(OPr) 및 제2 개구부(OPg)를 가질 수 있다. 또한, 상기 차광 패턴(BM)은 상기 제3 서브픽셀부 및 제4 서브픽셀부에서 제2 면적을 갖는 제3 개구부(OPb) 및 제4 개구부(OPw)를 가질 수 있다. 상기 제3 개구부(OPb) 및 제4 개구부(OPw)의 제2 면적들은 상기 제1 개구부(OPr) 및 제2 개구부(OPg)의 제1 면적들보다 더 클 수 있다.
도 5는 도 1의 어레이 기판 및 도 4의 차광 패턴이 결합된 액정표시패널을 도시한 평면도이다. 도 6은 도 5에 도시된 액정표시패널의 II-II 라인을 따라 절단한 단면도이다.
도 1, 도 2, 도 4, 도 5 및 도 6을 참조하면, 본 실시예에 따른 액정표시패널은 어레이 기판(10), 액정층(20) 및 대향 기판(30)을 포함한다. 상기 어레이 기판(10)은 도 2에 도시된 어레이 기판과 실질적으로 동일한다. 따라서, 중복된 구성에 대한 설명은 생략한다.
상기 대향 기판(30)은 제2 베이스 기판(300), 차광 패턴(BM), 컬러필터 패턴(310) 및 오버코팅층(320)을 포함한다.
상기 제2 베이스 기판(300)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제1 베이스 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 차광 패턴(BM)은 상기 제1 서브화소행(PX1)에서 제1 개구부(OPr) 및 제2 개구부(OPg)를 갖고, 상기 제2 서브화소행(PX2)에서 제3 개구부(OPb) 및 제4 개구부(OPw)를 갖는다. 상기 제1 내지 제4 개구부들(OPr, OPg, OPb, OPw)은 상기 어레이 기판(10)의 화소 전극(150, 160)에 형성된 슬릿부들(SL1, SL2)에 중첩할 수 있다.
상기 컬러필터 패턴(310)은 상기 제1 내지 제4 개구부들(OPr, OPg, OPb, OPw) 중 적어도 어느 하나에 대응하여 상기 제2 베이스 기판(300) 상에 배치된다. 상기 컬러필터 패턴(310)은 적색, 녹색 및 청색 컬러필터 패턴을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(310)은 상기 제1 개구부(OPr)에 대응하는 적색 컬러필터 패턴, 상기 제2 개구부(OPg)에 대응하는 녹색 컬러필터 패턴 및 제3 개구부(OPb)에 대응하는 청색 컬러필터 패턴을 포함할 수 있다. 상기 제4 개구부(OPw)에는 상기 컬러필터 패턴(310)이 배치되지 않을 수 있다. 또는, 상기 제4 개구부(OPw)에 대응하는 제2 베이스 기판(300) 상에는 백색 컬러필터 패턴이 배치될 수 있다. 이와 같이, 본 실시예에서 상기 컬러필터 패턴(310)은 적색(R), 녹색(G), 청색(B), 백색(W)의 4가지 색의 사각 배열을 갖는 펜타일(Pentile) 구조를 가질 수 있다. 이 경우, 상기 펜타일(Pentile) 구조 중 청색에 대응하는 개구부는 다른 색에 대응하는 개구부보다 더 클 수 있다. 예를 들어, 제3 개구부(OPb)의 면적은 제1 개구부(OPr) 및 제2 개구부(OPg)의 면적보다 더 클 수 있다. 또한, 상기 펜타일 구조 중 백색에 대응하는 개구부는 상기 청색에 대응하는 개구부와 실질적으로 동일한 면적을 가질 수 있다. 예를 들어, 상기 제4 개구부(OPw)의 면적은 상기 제3 개구부(OPb)의 면적과 실질적으로 동일할 수 있다. 이와 같이, 본 실시예에서는, 청색 컬러필터 패턴에 대응하는 개구 면적이 적색 또는 녹색 컬러필터 패턴에 대응하는 개구 면적보다 더 큼으로써, 사용자의 시각계에 적합한 화이트 밸런스(white balance)를 구현할 수 있다.
상기 오버코팅층(320)은 실질적으로 평탄한 표면을 가질 수 있다.
이상에서와 같이, 본 실시예에 따른 액정표시패널은 단위 화소 그룹에 포함된 제1 게이트 라인(110_1)을 기준으로 상하로 구분되는 서브픽셀부들이 서로 다른 개구 면적을 가짐으로써, 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)의 경계(interface)에서 발생하는 휘도 저하를 감소시키고, 넓은 시야각을 제공할 수 있다.
나아가, 상기 단위 화소 그룹에 포함되는 복수의 서브픽셀부 중 미리 설정된 색(예를 들어, 청색)을 투과시키는 서브픽셀부가 다른 색(예를 들어, 적색, 녹색 등)을 투과시키는 서브픽셀부 보다 더 넓은 개구 면적을 가짐으로써, 액정표시패널의 휘도 및 화이트 밸런스를 향상시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다. 도 8은 도 7에 도시된 어레이 기판의 III-III 라인을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 어레이 기판은 제1 방향(D1) 및 상기 제1 방향(D1)에 실질적으로 수직하는 제2 방향(D2)을 따라 매트릭스 형태로 배열되는 단위 화소 그룹을 포함한다. 상기 단위 화소 그룹은, 제1 서브화소행(PX1) 및 상기 제1 서브화소행(PX1)에 인접한 제2 서브화소행(PX2)에 배치되는 복수의 서브픽셀부들을 포함한다. 예를 들어, 상기 단위 화소 그룹은 상기 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)에서, 각각 3개의 서브픽셀부들을 포함할 수 있다. 비록 도 7에서는 상기 단위 화소 그룹이 각각의 서브화소행에서 3개의 서브픽셀부들을 포함하는 구조가 도시되었으나, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 단위 화소 그룹의 서브픽셀부 구조는 이에 한정되지 않는다. 이하, 상기 제1 방향(D1)을 따라 상기 제1 서브화소행(PX1)에 배치되는 3개의 서브픽셀부를 제1, 제2 및 제3 서브픽셀부로 지칭하고, 상기 제1 방향(D1)을 따라 상기 제2 서브화소행(PX2)에 배치되는 3개의 서브픽셀부를 제4, 제5 및 제6 서브픽셀부로 지칭한다.
도 7 및 도 8의 실시예는, 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)에 3개의 서브픽셀부들이 포함되고, 각각의 서브화소행(PX1, PX2)에서 가장 오른쪽에 배치되는 화소 전극의 면적이 넒으며, 데이터 라인(130) 및 드레인 전극 패턴(140)이 형성되는 층의 배치가 다른 점을 제외하면, 도 1 및 도 2에 도시된 실시예와 실질적으로 동일한다. 이하, 중복된 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판은 제1 베이스 기판(100), 버퍼층(115), 게이트 라인(110), 데이터 라인(130), 제1 절연층(125), 제2 절연층(127), 제3 절연층(135), 박막 트랜지스터(TFT), 패시베이션층(145) 및 화소 전극(150, 160, 170, 180)을 포함한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(111), 반도체 패턴(120) 및 드레인 전극 패턴(140)을 포함한다.
상기 제1 베이스 기판(100)은 투명한 절연 기판을 포함한다.
상기 버퍼층(115)은 상기 제1 베이스 기판(100) 상에 배치된다.
상기 반도체 패턴(120)은 상기 버퍼층(115) 상에 배치된다. 상기 반도체 패턴(120)은 저온 폴리 실리콘(low temperature poly-silicon; LTPS) 공정을 통해 형성될 수 있다.
상기 제1 절연층(125)은 상기 반도체 패턴(120)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 제1 절연층(125)은 상기 반도체 패턴(120) 중 저농도 도핑 영역(lightly doped drain)(120L) 사이의 채널 영역 상에 배치될 수 있다.
상기 게이트 라인(110)은 상기 제1 서브화소행(PX1)에 배치된 제1 화소 전극들(150)과 제3 화소 전극(170)에 전기적으로 연결되는 제1 게이트 라인(110_1) 및 상기 제2 서브화소행(PX2)에 배치된 제4 화소 전극들(180)과 제2 화소 전극(160)에 전기적으로 연결되는 제2 게이트 라인(110_2)을 포함한다. 상기 제1 게이트 라인(110_1)은 상기 제1 방향(D1)을 기준으로 시계 방향으로 경사진 제5 방향(D5)을 따라 부분적으로 연장되는 제1 경사부(110a_1)와, 상기 제5 방향(D5)에 대하여 실질적으로 수직인 제6 방향(D6)을 따라 부분적으로 연장되는 제1 연결부(110b_1)를 포함한다. 상기 제1 경사부(110a_1) 및 제1 연결부(110b_1)는 제1 지그재그 형상을 가질 수 있다. 상기 제1 연결부(110b_1)는 상기 데이터 라인(130)에 중첩할 수 있다. 상기 제2 게이트 라인(110_2)은 상기 제1 방향(D1)을 기준으로 반시계 방향으로 경사진 제3 방향(D3)을 따라 부분적으로 연장되는 제2 경사부(110a_2)와, 상기 제3 방향(D3)에 대하여 실질적으로 수직인 제4 방향(D4)을 따라 부분적으로 연장되는 제2 연결부(110b_2)를 포함한다. 상기 제2 경사부(110a_2) 및 제2 연결부(110b_2)는 제2 지그재그 형상을 가질 수 있다. 상기 제2 연결부(110b_2)는 상기 데이터 라인(130)에 중첩할 수 있다. 상기 제1 지그재그 형상 및 제2 지그재그 형상은 상기 제1 방향(D1)에 나란한 축을 기준으로 서로 대칭될 수 있다. 이와 같이, 상기 제1 게이트 라인(110_1) 및 제2 게이트 라인(110_2)은 서로 대칭되는 지그재그 형상을 가지며, 전체적으로는 상기 제1 방향(D1)을 따라 진행될 수 있다.
상기 게이트 전극(111)은 상기 게이트 라인(110)에 전기적으로 연결되며, 예를 들어, 상기 게이트 전극(111)은 상기 게이트 라인(110)과 일체로 형성될 수 있다. 상기 게이트 전극(111)은 상기 제1 서브화소행(PX1)에서 상기 제1 경사부(110a_1)로부터 제6 방향(D6)으로 돌출되고, 상기 제2 서브화소행(PX2)에서 상기 제2 경사부(110a_2)로부터 제4 방향(D4)으로 돌출될 수 있다.
상기 제2 절연층(127)은 상기 게이트 라인(110) 및 게이트 전극(111)을 커버하며, 상기 제1 베이스 기판(100) 상에 배치된다.
상기 드레인 전극 패턴(140)은 상기 제2 절연층(127) 상에 배치되며, 상기 제2 절연층(127)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(120)에 전기적으로 연결된다. 구체적으로, 상기 드레인 전극 패턴(140)은 상기 제2 콘택홀(CNT2)에 의해 노출되는 상기 저농도 도핑 영역(120L)의 제1 부분에 직접 접촉할 수 있다. 상기 드레인 전극 패턴(140)은, 예를 들어, 상기 제1 서브화소행(PX1)에서 제6 방향(D6)을 따라 연장되고, 상기 제2 서브화소행(PX2)에서 제4 방향(D4)을 따라 연장될 수 있다.
상기 제3 절연층(135)은 상기 드레인 전극 패턴(140)이 배치된 제1 베이스 기판(100) 상에 배치된다.
상기 데이터 라인(130)은 상기 제3 절연층(135) 상에 배치되며, 상기 제2 절연층(127) 및 제3 절연층(135)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(120)에 전기적으로 연결된다. 구체적으로, 상기 데이터 라인(130)은 상기 제1 콘택홀(CNT1)에 의해 노출되는 상기 저농도 도핑 영역(120L)의 제2 부분에 직접 접촉할 수 있다. 상기 데이터 라인(130)은 상기 제1 방향(D1)을 따라 순차적으로 배열되는 제1 데이터 라인(130_1), 제2 데이터 라인(130_2), 제3 데이터 라인(130_3) 및 제4 데이터 라인(130_4)을 포함한다. 상기 제1 데이터 라인(130_1), 제2 데이터 라인(130_2), 제3 데이터 라인(130_3) 및 제4 데이터 라인(130_4)은 각각, 상기 단위 화소 그룹 내에서 절곡된 형상을 가질 수 있다. 예를 들어, 상기 제1 데이터 라인(130_1), 제2 데이터 라인(130_2), 제3 데이터 라인(130_3) 및 제4 데이터 라인(130_4)은 상기 제1 서브화소행(PX1)에서는 제6 방향(D6)을 따라 연장되고, 상기 제2 서브화소행(PX2)에서는 제4 방향(D4)을 따라 연장될 수 있다.
이와 같이, 본 실시예에서, 상기 드레인 전극 패턴(140)은 상기 데이터 라인(130)과 서로 다른 층에 배치됨으로써, 상기 드레인 전극 패턴(140) 및 데이터 라인(130) 간의 간격이 충분히 작아질 수 있고, 상기 데이터 라인(130)으로 인해 상기 드레인 전극 패턴(140)에 미치는 전기적 영향도 감소할 수 있다. 그에 따라, 상기 제1 방향(D1)을 따른 상기 단위 화소 그룹의 전체적인 사이즈가 감소하여, 초고해상도를 갖는 액정표시패널를 구현할 수 있다.
상기 패시베이션층(145)은 상기 데이터 라인(130)이 배치된 제1 베이스 기판(100) 상에 배치된다.
상기 화소 전극(150, 160, 170, 180)은 상기 패시베이션층(145) 상에 배치되며, 상기 패시베이션층(145) 및 제3 절연층(135)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극 패턴(140)에 전기적으로 연결된다. 상기 화소 전극은, 상기 제1 서브화소행(PX1)에 배치되는 제1 화소 전극(150)들과 제3 화소 전극(170), 및 상기 제2 서브화소행(PX2)에 배치되는 제4 화소 전극(180)들과 제2 화소 전극(160)을 포함한다. 본 실시예에서, 상기 제1 서브화소행(PX1)에 배치되는 제1 화소 전극들(150) 및 제3 화소 전극(170)은 상기 제1 방향(D1)을 따라 좌측에 배치되는 데이터 라인(130)에 전기적으로 연결되고, 상기 제2 서브화소행(PX2)에 배치되는 제4 화소 전극들(180) 및 제2 화소 전극(160)은 상기 제1 방향(D1)을 따라 우측에 배치되는 데이터 라인(130)에 전기적으로 연결된다.
상기 제1 화소 전극(150)들은 제1 서브픽셀부 및 제2 서브픽셀부에 배치된다. 상기 제1 화소 전극(150)들은, 소정의 간격으로 이격되는 복수의 제1 슬릿부(SL1)를 포함한다. 상기 제1 슬릿부(SL1)는 예를 들어, 상기 제6 방향(D6)을 따라 부분적으로 연장될 수 있다. 상기 제1 화소 전극(150)은 상 단부(150a) 및 하 단부(150b)를 포함한다. 예를 들어, 상기 제1 화소 전극(150)의 상 단부(150a)는 상기 하 단부(150b)에 실질적으로 나란할 수 있다. 상기 제1 화소 전극(150)의 하 단부(150b)는 예를 들어, 상기 제1 경사부(110a_1)에 실질적으로 나란할 수 있다.
상기 제3 화소 전극(170)은 제3 서브픽셀부에 배치된다. 상기 제3 화소 전극(170)은, 소정의 간격으로 이격되는 복수의 제1 슬릿부(SL1)를 포함한다. 상기 제1 슬릿부(SL1)는 예를 들어, 상기 제6 방향(D6)을 따라 부분적으로 연장될 수 있다. 상기 제3 화소 전극(170)은 상 단부(170a) 및 하 단부(170b)를 포함한다. 예를 들어, 상기 제3 화소 전극(170)의 상 단부(170a)는 상기 하 단부(170b)에 나란하지 않을 수 있다. 예를 들어, 상기 제3 화소 전극(170)의 상 단부(170a)는 상기 제2 게이트 라인(110_2)의 제2 경사부(110a_2)에 실질적으로 나란할 수 있다. 또한, 상기 제3 화소 전극(170)의 하 단부(170b)는 상기 제1 게이트 라인(110_1)의 상기 제1 경사부(110a_1)에 실질적으로 나란할 수 있다. 이와 같이, 상기 제3 화소 전극(170)의 면적은 상기 제1 화소 전극(150)의 면적에 비해 더 클 수 있다. 본 실시예에서는, 단위 화소 그룹의 제3 서브픽셀부에 상기 제3 화소 전극(170)이 배치되는 것으로 도시되었으나, 이는 예시적인 것으로서, 다른 실시예에서는, 상기 제3 서브픽셀부에도 상기 제3 화소 전극(170) 대신에 상기 제1 화소 전극(150)이 더 배치될 수 있다.
상기 제4 화소 전극(180)들은 제4 서브픽셀부 및 제5 서브픽셀부에 배치된다. 상기 제4 화소 전극(180)들은, 소정의 간격으로 이격되는 복수의 제2 슬릿부(SL2)를 포함한다. 상기 제2 슬릿부(SL2)는 예를 들어, 상기 제4 방향(D4)을 따라 부분적으로 연장될 수 있다. 상기 제4 화소 전극(180)은 상 단부(180a) 및 하 단부(180b)를 포함한다. 예를 들어, 상기 제4 화소 전극(180)의 상 단부(180a)는 상기 하 단부(180b)에 실질적으로 나란할 수 있다. 상기 제4 화소 전극(180)의 하 단부(180b)는 예를 들어, 상기 제2 게이트 라인(110_2)의 제2 경사부(110a_2)에 실질적으로 나란할 수 있다.
상기 제2 화소 전극(160)은 제6 서브픽셀부에 배치된다. 상기 제2 화소 전극(160)은 소정의 간격으로 이격되는 복수의 제2 슬릿부(SL2)를 포함한다. 상기 제2 슬릿부(SL2)는 예를 들어, 상기 제4 방향(D4)을 따라 부분적으로 연장될 수 있다. 상기 제2 화소 전극(160)은 상 단부(160a) 및 하 단부(160b)를 포함한다. 예를 들어, 상기 제2 화소 전극(160)의 상 단부(160a)는 상기 제1 게이트 라인(110_1)의 제1 경사부(110a_1)에 실질적으로 나란할 수 있다. 또한, 상기 제2 화소 전극(160)의 하 단부(160b)는 상기 제2 게이트 라인(110_2)의 제2 경사부(110a_2)에 실질적으로 나란할 수 있다. 이와 같이, 상기 제2 화소 전극(160)의 상 단부(160a)는 상기 제2 화소 전극(160)의 하 단부(160b)와 나란하지 않을 수 있다. 상기 제2 화소 전극(160)의 면적은 상기 제4 화소 전극(170)의 면적에 비해 더 클 수 있다.
이와 같이, 본 실시예에서, 상기 화소 전극(150, 160, 170, 180)은 상기 제1 서브화소행(PX1) 및 제2 서브화소행(PX2)을 따라 서로 다른 방향으로 연장되는 슬릿부들(SL1, SL2)을 가짐으로써, 넓은 시야각을 제공할 수 있다.
도 9는 도 7의 어레이 기판에 적용되는 차광 패턴을 도시한 평면도이다.
도 9를 참조하면, 본 실시예에서, 차광 패턴(BM)은 제1 서브픽셀부, 제2 서브픽셀부 및 제3 서브픽셀부에서 각각, 제6 방향(D6)을 따른 길이가 상기 제6 방향(D6)에 실질적으로 수직인 제5 방향(D5)을 따른 길이보다 더 길 수 있다. 또한, 상기 차광 패턴(BM)은 제4 서브픽셀부, 제5 서브픽셀부 및 제6 서브픽셀부에서 각각, 제4 방향(D4)을 따른 길이가 상기 제4 방향(D4)에 실질적으로 수직인 제3 방향(D3)을 따른 길이보다 더 길 수 있다. 이와 같이, 상기 차광 패턴(BM)은 단위 화소 그룹의 제1 서브픽셀부와 제4 서브픽셀부, 제2 서브픽셀부와 제5 서브픽셀부, 또는 제3 서브픽셀부와 제6 서브픽셀부에서 실질적으로 절곡된 형상을 가질 수 있다.
상기 차광 패턴(BM)은 상기 제1 서브픽셀부, 제2 서브픽셀부, 제4 서브픽셀부 및 제5 서브픽셀부에서 제1 면적을 갖는 제1 개구부(OPr1), 제2 개구부(OPg1), 제4 개구부(OPr2) 및 제5 개구부(OPg2)를 가질 수 있다. 또한, 상기 차광 패턴(BM)은 상기 제3 서브픽셀부 및 제6 서브픽셀부에서 제2 면적을 갖는 제3 개구부(OPb1) 및 제6 개구부(OPb2)를 가질 수 있다. 상기 제3 개구부(OPb1) 및 제6 개구부(OPb2)의 제2 면적들은 상기 제1 개구부(OPr1), 제2 개구부(OPg1), 제4 개구부(OPr2) 및 제5 개구부(OPg2)의 제1 면적들보다 더 클 수 있다.
도 10은 도 7의 어레이 기판 및 도 9의 차광 패턴이 결합된 액정표시패널을 도시한 평면도이다. 도 11은 도 10에 도시된 액정표시패널의 IV-IV 라인을 따라 절단한 단면도이다.
도 7, 도 8, 도 9, 도 10 및 도 11을 참조하면, 본 실시예에 따른 액정표시패널은 어레이 기판(10), 액정층(20) 및 대향 기판을 포함한다. 상기 어레이 기판(10)은, 컬러필터 패턴(310), 차광 패턴(BM), 공통 전극(190) 및 보호층(195)을 더 포함하는 점을 제외하면, 도 8에 도시된 어레이 기판과 실질적으로 동일한다. 따라서, 중복된 구성에 대한 설명은 생략한다.
상기 컬러필터 패턴(310)은 상기 화소 전극(150, 160, 170, 180)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 차광 패턴(BM)은 상기 컬러필터 패턴(310)에 부분적으로 중첩한다. 상기 컬러필터 패턴(310)은 상기 제1 내지 제6 개구부들(OPr1, OPg1, OPb1, OPr2, OPg2, OPb2) 중 적어도 어느 하나에 대응한다. 상기 컬러필터 패턴(310)은 적색, 녹색 및 청색 컬러필터 패턴을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(310)은 상기 제1 개구부(OPr1)와 제4 개구부(OPr2)에 대응하는 적색 컬러필터 패턴, 상기 제2 개구부(OPg1)와 제5 개구부(OPg2)에 대응하는 녹색 컬러필터 패턴, 및 제3 개구부(OPb1)와 제6 개구부(OPb2)에 대응하는 청색 컬러필터 패턴을 포함할 수 있다. 이와 같이, 본 실시예에서 상기 컬러필터 패턴(310)은 적색(R), 녹색(G), 청색(B)의 3가지 색의 스트라이프(stripe) 배열을 갖는 RGB 스트라이프 구조를 가질 수 있다. 이 경우, 상기 RGB 스트라이프 구조 중 청색에 대응하는 개구부는 다른 색에 대응하는 개구부보다 더 클 수 있다. 예를 들어, 제3 개구부(OPb1) 및 제6 개구부(OPb2)의 면적은 제1 개구부(OPr1), 제2 개구부(OPg1), 제4 개구부(OPr2) 및 제5 개구부(OPg2)의 면적보다 더 클 수 있다. 또한, 상기 제3 개구부(OPb1)의 면적은 상기 제6 개구부(OPb2)의 면적과 실질적으로 동일할 수 있다.
상기 공통 전극(190)은 상기 컬러필터 패턴(310) 및 차광 패턴(BM)이 배치된 제1 베이스 기판(100) 상에 배치된다. 상기 공통 전극(190)은 상기 단위 화소 그룹에서 전체적으로 배치될 수 있다. 예를 들어, 상기 공통 전극(190)은 상기 제1 내지 제6 서브픽셀부들에 전체적으로 배치될 수 있다.
상기 보호층(195)은 상기 공통 전극(190) 상에 배치된다.
상기 대향 기판은 제2 베이스 기판(300)을 포함한다. 상기 제2 베이스 기판(300)은 투명한 절연 기판을 포함한다.
이상에서와 같이, 본 실시예에 따른 액정표시패널은 단위 화소 그룹에 포함된 제3 데이터 라인(130_3)을 기준으로 좌우로 구분되는 서브픽셀부들이 서로 다른 개구 면적을 가짐으로써, 상기 서브픽셀부들의 경계(interface)에서 발생하는 휘도 저하를 감소시키고, 넓은 시야각을 제공할 수 있다.
나아가, 상기 단위 화소 그룹에 포함되는 복수의 서브픽셀부 중 미리 설정된 색(예를 들어, 청색)을 투과시키는 서브픽셀부가 다른 색(예를 들어, 적색, 녹색 등)을 투과시키는 서브픽셀부 보다 더 넓은 개구 면적을 가짐으로써, 액정표시패널의 휘도 및 화이트 밸런스를 향상시킬 수 있다.
도 12a 내지 도 12g는 도 11의 액정표시패널에 포함된 어레이 기판의 제조방법을 도시한 단면도들이다.
도 12a를 참조하면, 제1 베이스 기판(100) 상에 버퍼층(115)을 형성하고, 상기 버퍼층(115) 상에 반도체 패턴(120)을 형성한다. 상기 제1 절연층(125)은 상기 반도체 패턴(120) 상에 형성되어, 상기 반도체 패턴(120)을 전체적으로 커버한다. 상기 제1 절연층(111) 상에는 게이트 라인(110) 및 게이트 전극(111)을 형성한다. 상기 게이트 전극(111)은 상기 반도체 패턴(120)에 중첩한다. 예를 들어, 상기 게이트 전극(111)은 상기 반도체 패턴(120)의 중앙 부분에 중첩할 수 있다. 상기 게이트 전극(111)은 상기 게이트 라인(110)과 일체로 형성될 수 있다. 상기 반도체 패턴(120)은 폴리 실리콘(poly-crystalline silicon)을 포함한다. 상기 폴리 실리콘은 저온 폴리 실리콘(low temperature poly-silicon; LTPS) 공정을 통해 형성될 수 있다.
도 12b를 참조하면, 상기 게이트 전극(111)이 배치된 제1 베이스 기판(100) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 게이트 전극(111)에 중첩할 수 있다. 이어서, 상기 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여, 노출된 제1 절연층(125)을 제거한다. 그에 따라, 상기 반도체 패턴(120)의 양 단부가 노출될 수 있다. 다음으로, 상기 포토레지스트 패턴(PR)이 배치된 반도체 패턴(120) 상에 n+ 이온을 도핑한다.
도 12c를 참조하면, 상기 이온 도핑에 의해, 상기 반도체 패턴(120)의 양 단부에 저농도 도핑 영역(120L)이 형성된다. 이어서, 상기 저농도 도핑 영역(120L)이 형성된 제1 베이스 기판(100) 상에 제2 절연층(127)을 형성한다.
도 12d를 참조하면, 상기 제2 절연층(127) 내에 상기 저농도 도핑 영역(120L)의 제1 부분을 노출시키는 제2 콘택홀(CNT2)을 형성하고, 상기 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(120)에 접촉하는 드레인 전극 패턴(140)을 형성한다.
도 12e를 참조하면, 상기 드레인 전극 패턴(140)이 형성된 제1 베이스 기판(100) 상에 제3 절연층(135)을 형성하고, 상기 제3 절연층(135) 상에 데이터 라인(130)을 형성한다. 상기 데이터 라인(130)은 상기 제2 절연층(127) 및 제3 절연층(135)을 관통하여 상기 저농도 도핑 영역(120L)의 제2 부분을 노출시키는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(120)과 접촉한다. 상기 데이터 라인(130)은 평면에서 볼 때, 단위 화소 그룹 내에서 절곡된 형상을 가질 수 있다.
도 12f를 참조하면, 상기 데이터 라인(130)이 형성된 제1 베이스 기판(100)상에 패시베이션층(145)을 형성하고, 상기 패시베이션층(145) 및 제3 절연층(135) 내에 상기 드레인 전극 패턴(140)의 일부를 노출시키는 제3 콘택홀(CNT3)을 형성하여, 상기 제3 콘택홀(CNT3) 상에 상기 드레인 전극 패턴(140)과 접촉하는 화소 전극(150)을 형성한다. 상기 화소 전극(150)은 복수의 슬릿부(SL1)를 포함한다.
도 12g를 참조하면, 상기 화소 전극(150)이 배치된 제1 베이스 기판(100) 상에 컬러필터 패턴(310)을 형성한다. 상기 컬러필터 패턴(310)은 적색, 녹색 또는 청색 컬러필터 패턴을 포함할 수 있다. 상기 컬러필터 패턴(310)은 상기 화소 전극(150)에 중첩한다. 상기 컬러필터 패턴(310)의 단부에 중첩되도록 상기 베이스 기판(100) 상에 차광 패턴(BM)을 더 형성한다. 상기 차광 패턴(BM)의 제1 개구부(OPr1)를 통해 상기 컬러필터 패턴(310)이 부분적으로 노출될 수 있다. 이어서, 상기 컬러필터 패턴(310) 및 차광 패턴(BM)이 배치된 제1 베이스 기판(100) 상에 공통 전극(190) 및 보호층(195)을 순차적으로 형성한다.
이와 같이, 본 발명의 실시예들에 따른 어레이 기판 및 이를 갖는 액정표시패널에 따르면, 매트릭스 형태로 배열되는 단위 화소 그룹이, 상기 단위 화소 그룹의 배열 방향에 대해 지그재그 형상으로 연장되는 게이트 라인 및 데이터 라인을 포함하고, 상기 데이터 라인은 드레인 전극과 서로 다른 층에 배치됨으로써, 상기 데이터 라인 및 드레인 전극 간의 간격을 감소시킬 수 있고, 그에 따라 액정표시패널의 해상도를 증가시킬 수 있다.
또한, 단위 화소 그룹에 포함된 어느 일 데이터 라인 또는 게이트 라인을 기준으로 구분되는 서브픽셀부들이 서로 다른 개구 면적을 가짐으로써, 상기 서브픽셀부들 간의 경계에서 발생하는 휘도 저하를 감소시키고, 넓은 시야각을 제공할 수 있다.
나아가, 단위 화소 그룹에 포함되는 복수의 서브픽셀부 중 미리 설정된 색을 투과시키는 서브픽셀부가 다른 색을 투과시키는 서브픽셀부 보다 더 넓은 개구 면적을 가짐으로써, 액정표시패널의 휘도 및 화이트 밸런스를 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 어레이 기판 20: 액정층
30: 대향 기판 100: 제1 베이스 기판
110: 게이트 라인 111: 게이트 전극
115: 버퍼층 120: 반도체 패턴
125: 제1 절연층 127: 제2 절연층
130: 데이터 라인 135: 제3 절연층
140: 드레인 전극 패턴 145: 패시베이션층
150, 160, 170, 180: 화소 전극
155: 유기 절연층 190: 공통 전극
195: 보호층 300: 제2 베이스 기판
310: 컬러필터 패턴 320: 오버코팅층
BM: 차광 패턴 CNT1, CNT2, CNT3: 콘택홀
PX1: 제1 서브화소행 PX2: 제2 서브화소행
SL1, SL2: 슬릿부

Claims (20)

  1. 복수의 서브화소들을 포함하는 제1 서브화소행 및 상기 제1 서브화소행에 인접하는 제2 서브화소행을 포함하는 단위 화소를 갖는 어레이 기판에 있어서, 상기 단위 화소는,
    베이스 기판 상에서 제1 방향으로 진행하며 서로 인접하는 복수의 게이트 라인들;
    각각의 상기 게이트 라인에 연결되는 게이트 전극;
    상기 게이트 전극에 중첩하는 반도체 패턴;
    상기 반도체 패턴의 제1 부분에 전기적으로 연결되고, 상기 게이트 라인들에 교차하는 제2 방향으로 진행하는 복수의 데이터 라인들;
    상기 반도체 패턴의 제1 부분으로부터 이격된 제2 부분에 전기적으로 연결되는 드레인 전극 패턴; 및
    상기 드레인 전극 패턴에 전기적으로 연결되는 복수의 화소 전극들을 포함하고,
    각각의 상기 게이트 라인 및 데이터 라인은 상기 단위 화소 내에서 절곡되어, 상기 제1 서브화소행 및 제2 서브화소행에 배치된 서브화소들이 상기 제1 방향 또는 제2 방향을 기준으로 하여 상이한 면적을 갖도록 구분하는 어레이 기판.
  2. 제1항에 있어서, 상기 반도체 패턴은 폴리 실리콘 재질을 포함하는 것을 특징으로 하는 어레이 기판.
  3. 제1항에 있어서, 상기 게이트 라인은,
    상기 제1 방향에 대해 제1 지그재그 형상으로 연장되는 제1 게이트 라인; 및
    상기 제1 방향에 수직인 제2 방향을 기준으로 상기 제1 지그재그 형상에 대칭되는 제2 지그재그 형상을 갖는 제2 게이트 라인을 포함하는 것을 특징으로 하는 어레이 기판.
  4. 제3항에 있어서, 상기 제1 게이트 라인은,
    상기 제1 방향에 대해 경사진 제3 방향을 따라 연장되는 제1 연장부; 및
    상기 제1 연장부를 서로 연결하는 제1 연결부를 포함하고,
    상기 제2 게이트 라인은,
    상기 제1 방향을 기준으로 상기 제3 방향과 반대로 경사진 제4 방향을 따라 연장되는 제2 연장부; 및
    상기 제2 연장부를 서로 연결하는 제2 연결부를 포함하는 것을 특징으로 하는 어레이 기판.
  5. 제3항에 있어서, 상기 제1 게이트 라인에 전기적으로 연결되는 화소 전극들은 상기 제1 방향을 따라 제1 측에 배치된 데이터 라인과 전기적으로 연결되고,
    상기 제2 게이트 라인에 전기적으로 연결되는 화소 전극들은 상기 제1 방향을 따라 상기 제1 측에 반대되는 제2 측에 배치된 데이터 라인과 전기적으로 연결되는 것을 특징으로 하는 어레이 기판.
  6. 제3항에 있어서, 상기 데이터 라인은,
    상기 제1 게이트 라인에 전기적으로 연결되는 화소 전극들이 배치되는 행을 따라 상기 제2 방향에 대해 경사진 제5 방향으로 연장되고,
    상기 제2 게이트 라인에 전기적으로 연결되는 화소 전극들이 배치되는 행을 따라 상기 제2 방향에 대해 상기 제5 방향과 반대로 경사진 제6 방향을 따라 연장되는 것을 특징으로 하는 어레이 기판.
  7. 제1항에 있어서, 상기 드레인 전극 패턴은 상기 데이터 라인들과 서로 다른 층에 배치되는 것을 특징으로 하는 어레이 기판.
  8. 제7항에 있어서, 상기 드레인 전극 패턴 및 상기 데이터 라인의 사이에 배치되는 절연층을 더 포함하는 것을 특징으로 하는 어레이 기판.
  9. 제8항에 있어서, 상기 데이터 라인은, 상기 드레인 전극 패턴을 커버하는 절연층을 관통하는 제1 콘택홀을 통해 상기 반도체 패턴의 제1 부분에 직접 접촉하는 것을 특징으로 하는 어레이 기판.
  10. 제8항에 있어서, 상기 드레인 전극 패턴은, 상기 데이터 라인들을 커버하는 절연층을 관통하는 제2 콘택홀을 통해 상기 반도체 패턴의 제2 부분에 직접 접촉하는 것을 특징으로 하는 어레이 기판.
  11. 제1항에 있어서, 상기 화소 전극들은 상기 게이트 라인을 기준으로 서로 다른 방향으로 연장되는 복수의 슬릿부들을 포함하는 것을 특징으로 하는 어레이 기판.
  12. 복수의 서브화소들을 포함하는 제1 서브화소행 및 상기 제1 서브화소행에 인접하는 제2 서브화소행을 포함하는 단위 화소를 갖는 어레이 기판;
    상기 어레이 기판에 마주하는 대향 기판; 및
    상기 어레이 기판 및 대향 기판의 사이에 배치되는 액정층을 포함하고,
    상기 어레이 기판은,
    베이스 기판 상에서 제1 방향으로 진행하며 서로 인접하는 복수의 게이트 라인들;
    각각의 상기 게이트 라인에 연결되는 게이트 전극;
    상기 게이트 전극에 중첩하는 반도체 패턴;
    상기 반도체 패턴의 제1 부분에 전기적으로 연결되고, 상기 게이트 라인들에 교차하는 제2 방향으로 진행하는 복수의 데이터 라인들;
    상기 반도체 패턴의 제1 부분으로부터 이격된 제2 부분에 전기적으로 연결되는 드레인 전극 패턴; 및
    상기 드레인 전극 패턴에 전기적으로 연결되는 복수의 화소 전극들을 포함하며,
    각각의 상기 게이트 라인 및 데이터 라인은 상기 단위 화소 내에서 절곡되어, 상기 제1 서브화소행 및 제2 서브화소행에 배치된 서브화소들이 상기 제1 방향 또는 제2 방향을 기준으로 하여 상이한 면적을 갖도록 구분하는 액정표시패널.
  13. 제12항에 있어서, 상기 게이트 라인은,
    상기 제1 방향에 대해 제1 지그재그 형상으로 연장되는 제1 게이트 라인; 및
    상기 제1 방향에 수직인 제2 방향을 기준으로 상기 제1 지그재그 형상에 대칭되는 제2 지그재그 형상을 갖는 제2 게이트 라인을 포함하는 것을 특징으로 하는 액정표시패널.
  14. 제13항에 있어서,
    상기 화소 전극들에 중첩하는 컬러필터 패턴; 및
    상기 게이트 라인들, 게이트 전극, 반도체 패턴 및 데이터 라인들에 중첩하는 차광 패턴을 더 포함하는 것을 특징으로 하는 액정표시패널.
  15. 제14항에 있어서, 상기 차광 패턴은, 상기 화소 전극들에 중첩하는 복수의 개구부들을 갖고,
    상기 개구부들은, 어느 하나의 상기 게이트 라인 또는 데이터 라인을 기준으로 양측에 배치되는 개구부들의 개구 면적이 서로 다른 것을 특징으로 하는 액정표시패널.
  16. 제15항에 있어서, 상기 컬러필터 패턴은, 적색 컬러필터 패턴, 녹색 컬러필터 패턴 및 청색 컬러필터 패턴을 포함하는 것을 특징으로 하는 액정표시패널.
  17. 제16항에 있어서, 상기 컬러필터 패턴은 RGB 스트라이프 구조 또는 펜타일(Pentile) 구조로 배열되고,
    상기 차광 패턴은 적어도 어느 하나의 상기 청색 컬러필터 패턴에 중첩하는 개구부의 개구 면적이, 상기 적색 컬러필터 패턴 및 녹색 컬러필터 패턴에 중첩하는 개구부의 개구 면적보다 더 큰 것을 특징으로 하는 액정표시패널.
  18. 제17항에 있어서, 상기 컬러필터 패턴은 펜타일 구조로 배열되고,
    상기 화소 전극들은, 상기 제1 방향을 따라, 상기 제1 게이트 라인에 전기적으로 연결되는 제1 및 제2 화소 전극과, 상기 제2 게이트 라인에 전기적으로 연결되는 제3 및 제4 화소 전극을 포함하며,
    상기 제3 화소 전극 및 제4 화소 전극 중 적어도 어느 하나는, 상기 제1 화소 전극 및 제2 화소 전극 보다 큰 면적을 갖는 것을 특징으로 하는 액정표시패널.
  19. 제17항에 있어서, 상기 컬러필터 패턴은 RGB 스트라이프 구조로 배열되고,
    상기 화소 전극들은, 상기 제1 방향을 따라, 상기 제1 게이트 라인에 전기적으로 연결되는 제1, 제2 및 제3 화소 전극과, 상기 제2 게이트 라인에 전기적으로 연결되는 제4, 제5 및 제6 화소 전극을 포함하며,
    상기 제3 및 제6 화소 전극 중 적어도 어느 하나는, 상기 제1, 제2, 제4 및 제5 화소 전극보다 큰 면적을 갖는 것을 특징으로 하는 액정표시패널.
  20. 제14항에 있어서, 상기 컬러필터 패턴 및 상기 차광 패턴은 상기 어레이 기판에 배치되는 것을 특징으로 하는 액정표시패널.
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