JP4524563B2 - 薄膜トランジスタ、回路装置および液晶ディスプレイ - Google Patents

薄膜トランジスタ、回路装置および液晶ディスプレイ Download PDF

Info

Publication number
JP4524563B2
JP4524563B2 JP2003579284A JP2003579284A JP4524563B2 JP 4524563 B2 JP4524563 B2 JP 4524563B2 JP 2003579284 A JP2003579284 A JP 2003579284A JP 2003579284 A JP2003579284 A JP 2003579284A JP 4524563 B2 JP4524563 B2 JP 4524563B2
Authority
JP
Japan
Prior art keywords
thin film
film transistor
active layer
drain region
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003579284A
Other languages
English (en)
Other versions
JPWO2003081676A1 (ja
Inventor
雅人 平松
正清 松村
幹彦 西谷
嘉伸 木村
良高 山元
Original Assignee
株式会社 液晶先端技術開発センター
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 液晶先端技術開発センター filed Critical 株式会社 液晶先端技術開発センター
Publication of JPWO2003081676A1 publication Critical patent/JPWO2003081676A1/ja
Application granted granted Critical
Publication of JP4524563B2 publication Critical patent/JP4524563B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters

Description

技術分野
本発明は、薄膜トランジスタ、該薄膜トランジスタを含む回路装置、前記薄膜トランジスタを含む液晶ディスプレイおよび前記回路装置を含む液晶ディスプレイに関する。
背景技術
薄膜トランジスタ（以下「ＴＦＴ」という。）は、例えば、液晶ディスプレイの画素用スイッチング素子として、あるいは周辺回路の構成素子として用いられる。
薄膜トランジスタは、一導電型に形成された半導体からなる活性層を含む。活性層は、該活性層の一部の半導体へ他の導電型不純物が高濃度に導入されて形成されたソース領域およびドレイン領域を含む。これらソース領域とドレイン領域との間に位置するチャネル領域の上方または下方に、ゲート絶縁膜を介して、ゲート電極が形成されている。
活性層としては、例えばｎチャネル型多結晶シリコン膜（Ｐｏｌｙ−Ｓｉ膜）が用いられる。
ソース領域、ドレイン領域およびチャネル領域を有する活性層を含む薄膜トランジスタを一枚の基板上に複数個形成した場合、活性層内の一つ一つの結晶粒の粒径や面方位の違いによって、各薄膜トランジスタの電気特性にばらつきが生じるという問題がある。この問題を解決する手段として、結晶粒の粒径の大きさを大きくすることが要求される。
一枚の基板上に直接または間接的に形成された半導体層の結晶粒の粒径を大きくする方法について、いくつかの報告がある（例えば非特許文献１を参照。）。しかしながら、これらの技術では、半導体層の面内方向での結晶方位を制御することができない。
薄膜トランジスタを含む回路装置の電気特性のばらつきは、前記結晶方位に依存することについて、いくつかの報告がある（例えば非特許文献２を参照。）。これについて、図１５を参照して説明する。
図１５に、従来の薄膜トランジスタにおける半導体からなる活性層の結晶粒および結晶粒界の一例を説明するための概略平面図を示す。図１５において、半導体膜の部分を示しており、１００は半導体の結晶粒、１０１は結晶粒界、１０２は活性層、１０３は活性層１０２内における電流が流れる方向を示す。活性層１０２とは、一導電型に形成された半導体からなる層である。
活性層１０２内の結晶粒１００または結晶粒界１０１の数に依存して、薄膜トランジスタの電気特性が異なる。多数の結晶粒界１０１を含む活性層１０２内を電流が矢印１０３で示す方向に流れるときには、電流が各結晶粒界１０１を横切る回数が各薄膜トランジスタで異なるため一枚の基板上で各薄膜トランジスタの特性がばらつく課題がある。
前記した多結晶シリコン膜の一部を活性層１０２として用いて該活性層を含む薄膜トランジスタを形成する場合、活性層内に存在する個々のシリコンの結晶粒１００の結晶方位を制御することができず、結晶方位によるデバイス特性のばらつきを小さくすることが難しい。特にチャネルサイズが小さいとき、一つの結晶粒１００の活性層１０２内に占める割合が大きく、従来の薄膜トランジスタでは電気特性のばらつきを小さくすることができないという問題点がある。
このような各薄膜トランジスタの特性がばらつく要因は、多結晶シリコンからなる活性層１０２内に存在する結晶粒界１０１が、高いポテンシャルバリアハイトを形成することで薄膜トランジスタの電界効果移動度を低下させることについて、いくつかの論文に報告されている（例えば非特許文献３を参照。）。
電気伝導の担体である電子または正孔が移動する方向を横切る方向に存在する結晶粒界１０１と、おおむね同移動方向に沿って存在する結晶粒界１０１とでは、薄膜トランジスタの電気特性に与える影響が異なる。
この結果、同一基板上に形成された薄膜トランジスタであるにもかかわらず各薄膜トランジスタについて電気的特性が異なる課題がある（例えば非特許文献４を参照。）。
非特許文献１：松村正清、「エキシマレーザを用いた巨大結晶粒Ｓｉ薄膜の形成」（日本表面科学会誌「表面科学」、第２１巻、第５号、第２７８〜２８７頁（第３４〜４３頁）、２０００年、日本表面科学会発行
非特許文献２：ベルント・ゲーベル（Ｂｅｒｎｄ Ｇｏｅｂｅｌ）他、アイトリプルイー、電子デバイス会報誌（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔ．Ｄｅｖ．）、第４８巻、第５号、第８９７から９０５頁、２００１年５月
非特許文献３：レビンソン（Ｌｅｖｉｎｓｏｎ）他、（応用物理学会誌（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、第５３巻、第２号、第１１９３〜１２０２頁（１９８２年２月）
非特許文献４：財団法人 新機能素子研究開発協会、「三次元回路素子研究開発プロジェクト」、第８７〜１０４頁、平成３年１０月２３日発行
発明の開示
本発明の目的は、薄膜トランジスタの電気特性のばらつきを小さくする、薄膜トランジスタ、薄膜トランジスタを含む回路装置、薄膜トランジスタを含む液晶ディスプレイおよび回路装置を含む液晶ディスプレイを提供することにある。
本発明に係る半導体装置は、基板と、この基板上に設けられ開き角が２０度以上の扇型状又は台形状に設けられた一導電型半導体層と、この一導電型半導体層に設けられたトランジスタとを含む。本発明によれば、トランジスタの電気的特性の移動度のばらつきが小さい。
本発明に係る薄膜トランジスタは、一導電型半導体層と、該半導体層内に互いに離隔して設けられたソース領域およびドレイン領域と、該半導体層上または該半導体層下に絶縁膜を介して設けられたゲート電極とを含む薄膜トランジスタであって、前記ソース領域およびドレイン領域間に設けられたチャネル領域と前記ソース領域との接合面の長さと、前記チャネル領域と前記ドレイン領域との接合面の長さとが異なることを特徴とする。
本発明によれば、本発明によれば、薄膜トランジスタの電気的特性の移動度のばらつきが小さい効果がある。
好ましくは、前記半導体層はほぼ台形またはほぼ扇形の平面形状を有する。
好ましくは、前記台形または前記扇形は２０度以上の開き角度を有する。前記台形においては、非平行の２直線がなす角度をいう。
好ましくは、前記半導体層は１以上の結晶粒界を含み、前記結晶粒界は、前記半導体層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸びている。
好ましくは、前記半導体層は２以上の結晶粒界を含み、各結晶粒界は、前記半導体層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、また各結晶粒界は、前記台形または前記扇形の開き角に対応して前記半導体層の面内方向に伸びている。
好ましくは、前記半導体層は２以上の結晶粒界を含み、各結晶粒界は、前記半導体層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、また互いに隣接する２つの結晶粒界は、開き角度をもって前記半導体層の面内方向に伸びている。
好ましくは、前記半導体層は２以上の結晶粒界を含み、各結晶粒界は、前記半導体層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、また互いに隣接する２つの結晶粒界は、前記半導体層の面内方向に平行である。
好ましくは、前記チャネル領域と前記ソース領域との接合面の前記長さの中間位置と前記チャネル領域と前記ドレイン領域との接合面の前記長さの中間位置とを結ぶ仮想線と前記結晶粒界の伸長方向に伸びる仮想線とがなす角度と、前記チャネル領域と前記ソース領域との接合面の前記長さと前記チャネル領域と前記ドレイン領域との接合面の前記長さとで規定される開き角度との差が２０度以上である。
本発明に係る回路装置は、基板と、該基板に直接または間接的に形成された前記薄膜トランジスタであってＮ型の薄膜トランジスタと、前記基板に直接または間接的に形成された前記薄膜トランジスタであってＰ型の薄膜トランジスタとを含む回路装置であって、前記Ｎ型の薄膜トランジスタと前記Ｐ型の薄膜トランジスタとは点対称の位置に配置されている。
本発明に係る液晶ディスプレイは、前記した薄膜トランジスタを含む。
本発明に係る他の液晶ディスプレイは、前記した回路装置を含む。
発明を実施するための最良の形態
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
半導体からなる活性層中の半導体の結晶方位に依存する薄膜トランジスタのデバイス特性のばらつきを小さくするために形成された活性層は、ほぼ台形（以下「台形状」という。）又は、ほぼ扇形（以下「扇形状」という。）の平面形状を有する。台形状または扇形状の開き角度がある角度以上になるように形成された半導体層は、半導体の結晶または結晶粒のいろいろな面方位が平均化されるという利点がある。前記台形の「開き角」は、非平行の２直線がなす角度をいう。
大きな粒径を有する結晶粒からなり、結晶粒界が放射状に伸びる、例えば円形の平面形状を有する多結晶シリコン膜の一部を活性層として用いる場合には、例えば、次のような利点がある。後述するように、第１の扇形状の活性層にＮ型の薄膜トランジスタを形成し、第２の扇形状の活性層にＰ型の薄膜トランジスタを形成して互いに相対するように点対称の位置に一つの結晶粒内に作製することにより、従来と比べてより優れた相補性を示す相補型回路装置（以下「ＣＭＯＳ装置」という。）を作製することができる。台形状又は扇形状の半導体層には、薄膜トランジスタ、ＣＭＯＳ装置などダイオードなどのトランジスタを形成してもよい。
前記非特許文献２のような、半導体の結晶についての二次元方向の結晶方位と電界効果移動度とについての考察を参考にして、前記扇形の開き角と前記移動度との関係について検討した。
図２に、前記多結晶シリコン膜のような半導体膜の一部を活性層としたときにおける、扇形状の結晶の中心軸と（００１）方向とがなす角度に対する電界効果移動度の変化について扇形の開き角度を変えて行った実験を説明する図を示す。
図２において、１はほぼ円形（以下「円形状」という。）の半導体膜、２は扇形状の結晶、Ａは扇形状の結晶の中心軸、Ｂは（００１）方向、θは扇形の開き角度、Ｃは扇形状の結晶の中心軸Ａと（００１）方向Ｂとがなす角度を示す。
図３に、前記実験の結果である電界効果移動度の方位依存性についての図を示す。扇形の開き角度θにおける、扇形状の結晶の中心軸Ａの方位と相対的な前記移動度との関係が示されている。
図３に示すように、扇形の開き角度θ（図２）が大きいとき、前記移動度のばらつきが小さい。すなわち、扇形状の結晶の中心軸Ａ（図２）が（００１）方向Ｂから外れたとき、前記移動度に差がほとんどない。また、扇形状の結晶の中心軸Ａを（００１）方向Ｂとしたとき、その他の方向が含まれる方がばらつきが小さい。図３からわかるように、扇形の開き角度θを２０度以上とすることにより、前記移動度のばらつきがほぼ５％以内におさまる。
すなわち、薄膜トランジスタが形成される活性層は、２０度以上の開き角度θを有する扇形状であるとき、活性層内の半導体（例えばシリコン）の結晶方位にばらつきがあっても、薄膜トランジスタの電気特性の移動度のばらつきは十分小さい。
前記薄膜トランジスタは、半導体からなる活性層と、該活性層上または該活性層下の少なくとも一部に直接または間接的に形成されたゲート電極とを含む。活性層は、ゲート電極層の下方まはた上方に位置するチャネル領域と、チャネル領域の側方に位置するソース領域およびドレイン領域とを有する。
チャネル領域とソース領域との接合面の長さの中間位置と、チャネル領域とドレイン領域との接合面の長さの中間位置とを結ぶ仮想線Ｌｍと、結晶粒界の伸長方向に伸びる仮想線Ｌｇとがなす角度をα（以下「トランジスタの向きについての角度」という。）とする。また、チャネル領域とソース領域との接合面の長さと、チャネル領域とドレイン領域との接合面の長さとで規定される開き角度をβとする。前記活性層が１以上の結晶粒界を含むとき、αとβとの差が２０度以上であるように、活性層を配置することにより、薄膜トランジスタの電気特性は良好であり、またそのばらつきが小さい。複数の結晶粒界の方向について、放射状または平行のいずれであってもよい。
また、第１の扇形状の活性層に形成されたＮ型の薄膜トランジスタおよび第２の扇形状の活性層に形成されたＰ型の薄膜トランジスタを互いに相対するように点対称の位置に一つの結晶粒内に作製することにより、薄膜トランジスタの電気特性が等しくなり、後述するように、設計されたとおりの相補性を示す相補型回路が得られる。
実施の形態１
図１（ａ）は、本発明に係る薄膜トランジスタの実施の形態１の概略構成を示す平面図、図１（ｂ）は図１（ａ）の断面図、図１（ｃ）は、本実施の形態１に係る他の薄膜トランジスタの概略構成を示す平面図、図１（ｄ）は図１（ｃ）の断面図をそれぞれ示す。
図１において、１０は薄膜トランジスタ、１１は一導電型半導体例えばｎ型シリコン（Ｓｉ）からなるほぼ台形状の平面形状を有する活性層、１２は半導体層１１内に高濃度不純物が注入して設けられたソース領域、１３は半導体層１１内に高濃度不純物が注入して設けられたドレイン領域、１４はソース領域１２とドレイン領域１３との間に位置するチャネル領域１６の上方に設けられたゲート電極、１５はゲート絶縁膜を示す。
また、図１において、１７はソース領域１２とドレイン領域１３が形成されている方向（ソース−ドレイン方向１７と記す。）を示す。また、Ｗｓは、チャネル領域１６とソース領域１２との接合面の長さを示す。すなわち、Ｗｓは、ソース領域１２のゲート電極１４の端部近傍での幅寸法（同方向における幅寸法を含む。）を示す。Ｗｄは、チャネル領域１６とドレイン領域１３との接合面の長さを示す。すなわち、Ｗｄは、ドレイン領域１３のゲート電極１４の端部近傍での幅寸法を示す。ソース−ドレイン方向１７は、ソース領域１２からドレイン領域１３へキャリアが流れる方向（チャネル方向）を示す。
本実施の形態１では、半導体からなる活性層１１内のソース領域１２およびドレイン領域１３と、ソース領域１２とドレイン領域１３との間に位置するチャネル領域１６の上方または下方に形成されたゲート電極１４とを含む薄膜トランジスタにおいて、チャネル領域１６とソース領域１２との接合面のゲート電極１４の端部近傍の幅寸法（長さ）Ｗｓと、チャネル領域１６とドレイン領域１３との接合面のゲート電極１４の端部近傍の幅寸法（長さ）Ｗｄとが異なる。
すなわち、Ｗｓ＞Ｗｄ（図１（ａ）、（ｂ））、または、Ｗｓ＜Ｗｄである（図１（ｃ）、（ｄ））。
活性層１１は、ほぼ台形またはほぼ扇形の平面形状を有する。前記ほぼ台形および前記ほぼ扇形は、Ｗｓ＞ＷｄまたはＷｓ＜Ｗｄの関係を満たす形状を含む。
ゲート電極１４が活性層１１の下方に位置する場合については、活性層１１の下方にゲート絶縁膜を介してゲート電極１４が形成されることを除いて同様であるので、図示を省略する。
図４に、本実施の形態１に係る台形状の活性層１１の概略形状と、該台形の開き角度θを示す概略平面図とを示す。
本実施の形態１では、図４に示すように、前記台形または扇形状の活性層１１は、２０度以上の開き角度θを有する。既に図２、図３を参照して説明したように、中心軸Ａ方向以外の方向が、より多く含まれている方が電界効果移動度のばらつきが小さいため、前記台形の開き角度θが２０度以上であるとき、前記電界効果移動度のばらつきがほぼ５％以内におさまり、デバイス特性のばらつきが小さくなる。扇形の場合も同様である。
図５（ａ）〜（ｄ）に、それぞれ台形状の活性層１１における結晶粒界２１についての概略平面図を示す。
図５（ａ）、（ｂ）に、本実施の形態１に従う活性層１１の結晶粒界２１を示す。比較のために、図５（ｃ）、（ｄ）に、従来の形態に従う活性層１１の結晶粒界２１を示す。
本実施の形態１では、図５（ａ）、（ｂ）に示すように、活性層１１のソース−ドレイン方向と当該活性層１１内の結晶粒界の方向とがほぼ一致するように、当該活性層１１が配置されている。
本実施の形態１では、図５（ａ）、（ｂ）に示すように、ソース−ドレイン方向１７、すなわち、電気伝導の担体である電子あるいは正孔の移動する方向に概略平行な方向に結晶粒界２１が存在するので、結晶粒界２１によるポテンシャルバリアが担体移動方向に存在しないため、薄膜トランジスタの電気特性は良好である。これに対して、図５（ｃ）、（ｄ）に示すように、ソース−ドレイン方向１７を横切る向きの結晶粒界２１が存在する場合、結晶粒界２１によるポテンシャルバリア数が電流量に影響するため前記電気特性は良好でない。
図６（ａ）に、結晶粒界２１が放射状に伸びる円形状の半導体膜１の概略平面図を、図６（ｂ）に、該円形の半導体膜１における活性層１１ａ〜１１ｅの形成位置の例を示す概略平面図を示す。
２２は活性層１１ａ〜１１ｅ内における電流が流れる方向を示す。
本実施の形態１では、薄膜トランジスタの主要部をなす活性層は、結晶粒界が放射状に伸びる半導体膜、例えば図６（ａ）、（ｂ）の円形状の半導体膜１の一部を用いて形成されている。図６（ｂ）に示すように、活性層１１ａ、１１ｂ、１１ｃは、活性層１１のソース−ドレイン方向１７（すなわち、電流が流れる方向２２）と前記放射方向とがほぼ一致する位置にある。
これにより、ソース−ドレイン方向１７、すなわち、電気伝導の担体である電子あるいは正孔の移動する方向に沿って結晶粒界２１が存在するので、薄膜トランジスタの電気特性は良好である。
上記回路装置は、基板と、この基板上に設けられた多数の結晶粒界を有する半導体膜と、この半導体膜に設けられ前記結晶粒界と平行な方向に電流が流れる薄膜トランジスタとを含む。この回路装置によれば、基板上に形成される薄膜トランジスタは、電気的特性のばらつきは小さい。
上記回路装置は、基板と、この基板上に設けられた多数の結晶粒界を有する半導体膜と、この半導体膜の同一結晶方位に複数個設けられ前記結晶粒界と平行な方向に電流が流れる薄膜トランジスタとを含む。この回路装置によれば、基板上に形成される薄膜トランジスタは、ばらつきの小さな電気的特性が得られる。
これに対して、図６（ｂ）の活性層１１ｄ、１１ｅは、本実施の形態１によらない場合であり、ソース−ドレイン方向１７（すなわち、電流が流れる方向２２）を横切る向きの結晶粒界２１が存在するので、前記電気特性は良好でない。
図７に、本実施の形態１の薄膜トランジスタの概略平面図を示す。
図７において、３２はソース電極、３３はドレイン電極、４２はソース領域１２とソース電極３２との電気的接続のために形成されたコンタクトホール、４３はドレイン領域１３とドレイン電極３３との電気的接続のために形成されたコンタクトホールを示す。コンタクトホール４２、４３は、電流が結晶粒界２１に沿って流れ、電流密度が均一になるように、ソース領域１２およびドレイン領域１３のそれぞれにこれらの幅方向に多数個並べて配置されている。
図７に示す薄膜トランジスタ１０では、ソース領域１２のゲート電極１４の端部近傍の幅寸法は、ドレイン領域１３のゲート電極１４の端部近傍の幅寸法より大きい。活性層１１はほぼ扇形の平面形状を有する。図示は省略するが、ドレイン領域１３のゲート電極１４の端部近傍の幅寸法がソース領域１２のゲート電極１４の端部近傍の幅寸法より大きい場合であってもよい。
《製造工程》
図８（ａ）〜図１０（ｒ）に、本実施の形態１の薄膜トランジスタの製造工程における概略断面図を示す。
まず、図８（ａ）に示すように、液晶ディスプレイ作製用のガラス基板５１上に、プラズマＣＶＤ法によって基板温度５００℃、堆積時間４０分間の条件で、８００ｎｍの膜厚を有する下地酸化膜（ＳｉＯ２膜）５２を形成する。
次に、図８（ｂ）に示すように、Ｓｉ２Ｈ６ガスを流速１５０ｃｃｃｍ、圧力８Ｐａの条件で供給している間に、ＬＰ（ｌｏｗ ｐｒｅｓｓｕｒｅ）−ＣＶＤ法によって、基板温度４５０℃、堆積時間７０分間の条件で、１００ｎｍの膜厚を有する、活性層形成用のａ−Ｓｉ（アモルファスシリコン）膜５３を形成する。その後、ドーパントとしてボロン５４をイオンシャワードーピング法によりドーイングする。
次に、図８（ｃ）に示すように、ＫｒＦ（フッ化クリプトン）エキシマレーザ光５５を３５０ｍＪ・ｃｍ−２の強度で照射する。中心で弱くかつ周辺で強いレーザ光強度を有し、同心円の断面形状を有するレーザ光を照射することにより、大きな粒径を有する結晶粒からなる円板状の多結晶シリコン膜５６（図８（ｄ））が得られる。
次に、図８（ｄ）に示すように、ＬＰ−ＣＶＤ法によって基板温度５００℃、堆積時間１０分間の条件で、１０ｎｍの膜厚を有する保護酸化膜（ＳｉＯ２膜）５７を形成する。
次に、図８（ｅ）に示すように、レジスト材を塗布し、露光および現像を行って、パターニングされたレジスト膜５８を形成する。
次に、図８（ｆ）に示すように、レジスト膜５８をマスクとして、保護酸化膜５７および多結晶シリコン膜５６を、ＢＣｌ３＋ＣＨ４ガスを用いたドライエッチング法により加工する。このとき、保護酸化膜５７および多結晶シリコン膜５６は、図１（ａ）、（ｃ）に示したような台形状（活性層１１の平面形状）、あるいは図７に示したような扇形状（活性層１１の平面形状）に加工する。
次に、図８（ｆ）のレジスト膜５８を、図８（ｇ）に示すように除去する。
次に、図９（ｈ）に示すように、ＬＰ−ＣＶＤ法によって基板温度５００℃、堆積時間６０分間の条件で、１００ｎｍの膜厚を有するゲート酸化膜（ＳｉＯ２膜）５９を形成する。
次に、図９（ｉ）に示すように、スパッタリング法によって基板温度１００℃、堆積時間１０分間の条件で、１００ｎｍの膜厚を有する、ゲート電極形成用のＭｏ（モリブデン）膜６０を形成する。
次に、図９（ｊ）に示すように、レジスト材を塗布し、露光および現像を行って、パターニングされたレジスト膜６１を形成する。
次に、図９（ｋ）に示すように、レジスト膜６１をマスクとし、ＢＣｌ３＋ＣＨ４ガスを用いたドライエッチング法によりＭｏ膜６０を加工し、ゲート電極６２を形成する。
次に、図９（ｋ）に示すレジスト膜６１を、図１０（ｌ）に示すように除去する。
次に、図９（ｍ）に示すように、プラズマＣＶＤによって基板温度５００℃、堆積時間２０分間の条件で、２００ｎｍの膜厚を有するパッシベーション膜（ＳｉＯ２膜）６３を形成する。
次に、図９（ｎ）に示すように、レジスト材を塗布し、露光および現像を行って、パターニングされたレジスト膜６４を形成する。
次に、図９（ｏ）に示すように、レジスト膜６４をマスクとし、ＣＨＦ３＋Ｏ２ガスを用いたドライエッチング法によりコンタクトホール６５を形成する。
次に、図９（ｏ）に示すレジスト膜６４を、図１０（ｐ）に示すように除去する。
次に、図１０（ｑ）に示すように、ソース領域およびドレイン領域を形成するためにリン６６のイオンドーピングを行った後、５００℃の窒素雰囲気中でドーパントの活性化アニールを３時間行って、ソース領域６７およびドレイン領域６８を形成する。６９はソース領域６７とドレイン領域６８との間に位置するチャネル領域を示す。
次に、図１０（ｒ）に示すように、スパッタリング法によって基板温度１００℃、堆積時間１０分間の条件で、１００ｎｍの膜厚を有する、電極用Ａｌ（アルミニウム）膜７０を形成する。
次に、図１０（ｓ）に示すように、レジスト材を塗布し、露光および現像を行って、パターニングされたレジスト膜７１を形成する。
次に、図１０（ｔ）に示すように、レジスト膜７０をマスクとし、ＢＣｌ３＋ＣＨ４ガスを用いたドライエッチング法によりＡｌ膜７０を加工し、ソース電極７２、ドレイン電極７３およびゲート電極（ゲート電極６２の取り出し電極）７４を形成する。
最後に、図１０（ｔ）に示すレジスト膜７１を、図１０（ｕ）に示すように除去する。これにより、薄膜トランジスタ１０が製造される。
実施の形態２
図１１（ａ）に、本実施の形態２の相補型回路装置（以下「ＣＭＯＳ装置」という。）の平面図、図１１（ｂ）にその回路図を示す。
図において、８０は相補型回路装置、８１はＰ型薄膜トランジスタ、８２はＮ型薄膜トランジスタ、９１はＰ型薄膜トランジスタ８１のソース領域８３に接続されたソース電極、９２はＰ型薄膜トランジスタ８１のゲート電極８４およびＮ型薄膜トランジスタ８２のゲート電極８５に接続された入力電極、９３はＰ型薄膜トランジスタ８１のドレイン領域８６とＮ型薄膜トランジスタ８２のドレイン領域８７とに接続された出力電極、９４はＮ型薄膜トランジスタ８２のソース領域８８に接続されたソース電極を示す。
コンタクトホール９５、９６、９７、９８は、電流が結晶粒界２１に沿って流れ、電流密度が均一になるように、ソース領域８３、８８およびドレイン領域８６、８７のそれぞれにこれらの幅方向に多数個並べて配置されている。
図１１（ａ）に示す相補型回路装置８０のＰ型薄膜トランジスタ８１では、ソース領域８３のゲート電極８４の端部近傍の幅寸法は、ドレイン領域８６のゲート電極８４の端部近傍の幅寸法より大きい。また、活性層８９はほぼ扇形の平面形状を有する。相補型回路装置８０のＮ型薄膜トランジスタ８２では、ソース領域８８のゲート電極８５の端部近傍の幅寸法は、ドレイン領域８７のゲート電極８５の端部近傍の幅寸法より大きい。また、活性層９０はほぼ扇形の平面形状を有する。
すなわち、本実施の形態２では、１つの結晶粒からなる円形状の半導体膜１において、それぞれがほぼ扇形の平面形状を有するＮ型の薄膜トランジスタ８２およびＰ型の薄膜トランジスタ８１をこれらが互いに相対するように点対称の位置に作製し、相補型回路装置を構成した。
本実施の形態２では、半導体膜１が１つの結晶粒からなることから、従来と比べてより優れた相補性を示す相補型回路装置８０が得られる。
《製造工程》
図１２（ａ）、（ｂ）に、本実施の形態２の相補型回路装置の製造工程における概略断面図を示す。
本実施の形態２では、前記実施の形態１の製造工程における図１０（ｑ）に示すようなイオンドーピング工程において、Ｐ型にすべき薄膜トランジスタ８１にイオンドーピング処理がされないようにレジスト膜７６でマスクした後、Ｎ型にすべき薄膜トランジスタ８２にのみ例えばリン６６をドーピングする。その後、逆に、Ｎ型にすべき薄膜トランジスタ８２にイオンドーピング処理がされないようにレジスト膜７７でマスクした後、Ｐ型にすべき薄膜トランジスタ８１にのみ例えばボロン７８をドーピングする。
前記ドーピングの後、５００℃の窒素雰囲気中でドーパントの活性化アニールを３時間行う。
実施の形態３
前記記実施の形態１における製造工程では、図８（ｃ）において、ａ−Ｓｉ膜５３にＫｒＦエキシマレーザ光５５を照射して多結晶シリコン膜５６（図８（ｄ））を得ることについて、中心で弱くかつ周辺で強いレーザ光強度を有し、同心円の断面形状を有するレーザ光を照射することにより、大きな粒径を有する結晶粒からなる円板状の多結晶シリコン膜５６（図８（ｄ））が得られるとした。この多結晶シリコン膜５６は、図２、図６（ａ）、（ｂ）および図７の円形状の半導体膜１に相当する。
図１３（ａ）に、図８（ｃ）とは別のＫｒＦエキシマレーザ光５５の照射方法を示す概略斜視図、図１３（ｂ）に、その結果、形成された結晶粒を示す概略平面図を示す。
図１３（ａ）に示すように、ＫｒＦエキシマレーザ光５５を３５０ｍＪ・ｃｍ−２の強度で照射する。レーザ光強度が中心線７５上で弱く、外側ほど強くなるようにレーザ光強度を調整することにより、図１３（ｂ）に示すように、中心線７５から該中心線７５と直角の方向に外側に長く伸びる大きな結晶粒３１を有する多結晶シリコン膜が得られる。これらの細長い結晶粒３１を有する半導体膜においては、結晶粒界２１が平行に伸びている。図１４（ａ）に、図１３（ｂ）に示した、結晶粒界２１が平行に伸びる細長い結晶粒３１の概略平面図、図１４（ｂ）に、細長い結晶粒３１における活性層１１の配置例を示す概略平面図を示す。
活性層１１が図において上方に位置するものほど、該活性層を含む薄膜トランジスタにおける電気特性は良好である。一方、活性層１１が図において下方に位置するものほど、前記電気特性は良好でない。
すなわち、本実施の形態１では、薄膜トランジスタの主要部をなす活性層は、結晶粒界が平行に伸びる、半導体からなる層である。結晶粒は、例えば図１４（ａ）、（ｂ）に示すように細長い結晶粒３１である。活性層１１ｇ、１１ｈ、１１ｉ、１１ｍは、ほぼ台形の平面形状を有する。活性層１１ｆ、１１ｊ、１１ｋ、１１ｌは、ほぼ長方形の平面形状を有する活性層であり、比較のために示す。
活性層１１ｆ、１１ｇ、１１ｈ、１１ｉのソース−ドレイン方向（すなわち電流が流れる方向）は、前記平行方向に沿うように配置されている。これにより、ソース−ドレイン方向１７、すなわち、電気伝導の担体である電子あるいは正孔の移動する方向に沿って結晶粒界２１が存在するので、薄膜トランジスタの電気特性は良好である。
これに対して、図１４（ｂ）に示す活性層１１ｊ、１１ｋ、１１ｌ、１１ｍは、ソース−ドレイン方向を横切る向きの結晶粒界２１が存在する度合いが高いので、前記電気特性は良好でない。前記活性層が１以上の結晶粒界を含むとき、チャネル領域とソース領域との接合面の長さの中間位置とチャネル領域とドレイン領域との接合面の長さの中間位置とを結ぶ仮想線と結晶粒界の伸長方向に伸びる仮想線とがなす角度（以下「トランジスタの向きについての角度」という。）と、チャネル領域とソース領域との接合面の前記長さとチャネル領域とドレイン領域との接合面の前記長さとで規定される開き角度との差が２０度以上であるように、活性層を配置することにより、薄膜トランジスタの電気特性は良好であり、またそのばらつきが小さい。
なお、液晶ディスプレイにおける画素のスイッチング素子として、あるいは周辺回路の構成素子として、以上説明した本発明に係る薄膜トランジスタを用いることにより、高性能の液晶ディスプレイを実現することができる。
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
図１は、本発明の実施の形態１に係る薄膜トランジスタおよび別の薄膜トランジスタの概略構成を示す図であって、（ａ）は本発明の実施の形態１に係る薄膜トランジスタの概略構成を示す平面図、（ｂ）は（ａ）の断面図、（ｃ）は本実施の形態１に係る別の薄膜トランジスタの概略構成を示す平面図、（ｄ）は（ｃ）の断面図である。
図２は、円形状の半導体膜における、扇形状の結晶の中心軸と（００１）方向とがなす角度に対する電界効果移動度の変化を扇形の開き角度を変えて行った実験を説明する図である。
図３は、図２の実験の結果である電界効果移動度の方位依存性を示す図で、扇形の開き角度θにおける、扇形状の結晶の中心軸Ａの方位と相対移動度との関係を示す図である。
図４は、本実施の形態１に係る活性層の概略形状と、台形の開き角を示す概略平面図である。
図５は、結晶粒界を示す図であって、（ａ）〜（ｄ）はそれぞれ活性層における結晶粒界を示す概略平面図である。
図６は、円形状の半導体膜を示す図であって、（ａ）は結晶粒界が放射状に伸びる円形状の半導体膜の概略平面図、（ｂ）は円形状の半導体膜における活性層の配置例を示す概略平面図である。
図７は、本実施の形態１の薄膜トランジスタの概略平面図である。
図８は、本実施の形態１の薄膜トランジスタの製造工程における図であって、（ａ）〜（ｇ）は、本実施の形態１の薄膜トランジスタの製造工程における概略断面図である。
図９は、本実施の形態１の薄膜トランジスタの製造工程における図であって、（ｈ）〜（ｏ）は、本実施の形態１の薄膜トランジスタの製造工程における概略断面図である。
図１０は、本実施の形態１の薄膜トランジスタの製造工程における図であって、（ｐ）〜（ｕ）は、本実施の形態１の薄膜トランジスタの製造工程における概略断面図である。
図１１は、本実施の形態２の相補型回路装置を示す図であって、（ａ）は本実施の形態２の相補型回路装置の平面図、（ｂ）はその回路図である。
図１２は、本実施の形態２の相補型回路装置の製造工程における図であって、（ａ）、（ｂ）は、本実施の形態２の相補型回路装置の製造工程における概略断面図である。
図１３は、本発明の実施の形態３を示す図であって、（ａ）は、図８（ｃ）とは別のレーザの照射方法を示す概略斜視図、（ｂ）は、その結果、形成された本発明の実施の形態３の結晶粒を示す概略平面図である。
図１４は、細長い結晶粒を示す図であって、（ａ）は複数の結晶粒界が平行に伸びる細長い結晶粒の概略平面図、（ｂ）は細長い結晶粒における活性層の配置例を示す概略平面図である。
図１５は、従来の薄膜トランジスタにおける半導体からなる活性層の結晶粒および結晶粒界の一例を説明するための概略平面図である。

Claims (12)

  1. 基板と、
    該基板上に設けられた、複数の結晶粒からなる半導体層と、
    平面形状が２０度以上の開き角の台形の形状である活性層を前記半導体層に有するトランジスタとを含み、
    該トランジスタは、ソース領域およびドレイン領域の一方を前記活性層の長辺側に有し、かつ他方を前記活性層の短辺側に有し、
    隣接する前記結晶粒の間の結晶粒界は、前記ソース領域から前記ドレイン領域に向かう方向または前記ドレイン領域から前記ソース領域に向かう方向に沿って伸びている、薄膜半導体装置。
  2. 平面形状が２０度以上の開き角の台形の形状である活性層を複数の結晶粒からなる半導体層に有する薄膜トランジスタであって、
    該薄膜トランジスタは、ソース領域およびドレイン領域の一方を前記活性層の長辺側に有し、かつ、他方を前記活性層の短辺側に有し、
    前記隣接する結晶粒の間の結晶粒界は、前記ソース領域から前記ドレイン領域方向に向かう方向または前記ドレイン領域から前記ソース領域に向かう方向に沿って伸びており、
    前記ソース領域と前記ドレイン領域の間に設けられたチャネル領域と前記ソース領域との接合面の長さと、前記チャネル領域と前記ドレイン領域との接合面の長さとが異なる、薄膜トランジスタ。
  3. 前記結晶粒界は、前記活性層における長辺から短辺に向かう方向又は短辺から長辺に向かう方向に沿って伸びている、請求項２に記載の薄膜トランジスタ。
  4. 前記活性層はシリコンである、請求項２または３に記載の薄膜トランジスタ。
  5. 前記活性層は１以上の結晶粒界を含み、
    前記結晶粒界は、前記活性層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸びている、請求項２ないし４のいずれか１項に記載の薄膜トランジスタ。
  6. 前記活性層は２以上の結晶粒界を含み、
    各結晶粒界は、前記活性層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、
    また各結晶粒界は、前記台形の開き角に対応して前記活性層の面内方向に伸びている、請求項２ないし５のいずれか１項に記載の薄膜トランジスタ。
  7. 前記活性層は２以上の結晶粒界を含み、
    各結晶粒界は、前記活性層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、また互いに隣接する２つの結晶粒界は、開き角度をもって前記活性層の面内方向に伸びている、請求項２に記載の薄膜トランジスタ。
  8. 前記活性層は２以上の結晶粒界を含み、
    各結晶粒界は、前記活性層のソース領域からドレイン領域に向かう方向または前記ドレイン領域からソース領域に向かう方向に伸び、また互いに隣接する２つの結晶粒界は、前記活性層の面内方向に平行である、請求項２に記載の薄膜トランジスタ。
  9. 前記チャネル領域と前記ソース領域との接合面の前記長さの中間位置と前記チャネル領域と前記ドレイン領域との接合面の前記長さの中間位置とを結ぶ仮想線と前記結晶粒界の伸長方向に伸びる仮想線とがなす角度と、
    前記チャネル領域と前記ソース領域との接合面の前記長さと前記チャネル領域と前記ドレイン領域との接合面の前記長さとで規定される開き角度との差が２０度以上である、請求項５ないし８のいずれか１項に記載の薄膜トランジスタ。
  10. 基板と、
    該基板に直接または間接的に形成された、請求項２から９のいずれか１項に記載の薄膜トランジスタであってＮ型の薄膜トランジスタと、
    前記基板に直接または間接的に形成された、請求項２から９のいずれか１項に記載の薄膜トランジスタであってＰ型の薄膜トランジスタとを含む回路装置であって、
    前記Ｎ型の薄膜トランジスタと前記Ｐ型の薄膜トランジスタとは点対称の位置に配置されている、回路装置。
  11. 請求項２から９のいずれか１項に記載の薄膜トランジスタを含む、液晶ディスプレイ。
  12. 請求項１０に記載の回路装置を含む、液晶ディスプレイ。
JP2003579284A 2002-03-25 2003-03-04 薄膜トランジスタ、回路装置および液晶ディスプレイ Expired - Lifetime JP4524563B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002082451 2002-03-25
JP2002082451 2002-03-25
PCT/JP2003/002511 WO2003081676A1 (fr) 2002-03-25 2003-03-04 Transistor a film mince, systeme de circuit et afficheur a cristaux liquides

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009096401A Division JP2009158982A (ja) 2002-03-25 2009-04-10 薄膜トランジスタ、回路装置および液晶ディスプレイ

Publications (2)

Publication Number Publication Date
JPWO2003081676A1 JPWO2003081676A1 (ja) 2005-08-25
JP4524563B2 true JP4524563B2 (ja) 2010-08-18

Family

ID=28449143

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003579284A Expired - Lifetime JP4524563B2 (ja) 2002-03-25 2003-03-04 薄膜トランジスタ、回路装置および液晶ディスプレイ
JP2009096401A Pending JP2009158982A (ja) 2002-03-25 2009-04-10 薄膜トランジスタ、回路装置および液晶ディスプレイ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009096401A Pending JP2009158982A (ja) 2002-03-25 2009-04-10 薄膜トランジスタ、回路装置および液晶ディスプレイ

Country Status (6)

Country Link
US (2) US7118946B2 (ja)
JP (2) JP4524563B2 (ja)
KR (1) KR100660691B1 (ja)
CN (1) CN100365827C (ja)
TW (1) TWI231603B (ja)
WO (1) WO2003081676A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4496756B2 (ja) * 2003-10-27 2010-07-07 セイコーエプソン株式会社 電気光学装置および電子機器
KR100600341B1 (ko) * 2004-11-17 2006-07-18 삼성에스디아이 주식회사 구동 트랜지스터 및 그것을 채용한 유기 발광 표시 장치
KR100624314B1 (ko) 2005-06-22 2006-09-19 삼성에스디아이 주식회사 발광표시장치 및 박막트랜지스터
US20070096233A1 (en) * 2005-10-13 2007-05-03 In Gyun Jeon Cmos image sensor
US7560321B2 (en) * 2006-03-17 2009-07-14 Advanced Lcd Technologies Development Center Co., Ltd. Crystallization method, thin film transistor manufacturing method, thin film transistor, display, and semiconductor device
KR20120008055A (ko) * 2009-04-17 2012-01-25 더 보드 오브 트러스티스 오브 더 유니버시티 오브 일리노이 발광 반도체 소자들 및 방법들
US9214568B2 (en) * 2012-12-12 2015-12-15 The Hong Kong University Of Science And Technology Thin film transistor with two-dimensional doping array
TWI621270B (zh) * 2013-02-07 2018-04-11 群創光電股份有限公司 薄膜電晶體元件與薄膜電晶體顯示裝置
CN103985761B (zh) * 2013-02-07 2017-04-12 群创光电股份有限公司 薄膜晶体管元件与薄膜晶体管显示装置
KR20150054040A (ko) 2013-11-08 2015-05-20 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치
CN103715095B (zh) * 2013-12-27 2016-01-20 北京京东方光电科技有限公司 掩膜版组、薄膜晶体管及制作方法、阵列基板、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548095A (ja) * 1991-08-07 1993-02-26 Canon Inc 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5586163A (en) * 1978-12-23 1980-06-28 Fujitsu Ltd Mis semiconductor device
JPS57172770A (en) * 1981-04-16 1982-10-23 Toshiba Corp Insulating gate type field effect transistor
JPS6245070A (ja) * 1985-08-21 1987-02-27 Mitsubishi Electric Corp 絶縁ゲ−ト電界効果トランジスタ
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4032443B2 (ja) * 1996-10-09 2008-01-16 セイコーエプソン株式会社 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置
EP1049144A4 (en) * 1997-12-17 2006-12-06 Matsushita Electronics Corp THIN SEMICONDUCTOR LAYER, METHOD AND DEVICE THEREOF, SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING SAME
JP2000133807A (ja) * 1998-10-22 2000-05-12 Seiko Epson Corp 多結晶シリコン薄膜トランジスタ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548095A (ja) * 1991-08-07 1993-02-26 Canon Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7608891B2 (en) 2009-10-27
TWI231603B (en) 2005-04-21
US7118946B2 (en) 2006-10-10
KR100660691B1 (ko) 2006-12-21
CN100365827C (zh) 2008-01-30
TW200304706A (en) 2003-10-01
KR20040093175A (ko) 2004-11-04
CN1643699A (zh) 2005-07-20
WO2003081676A1 (fr) 2003-10-02
JP2009158982A (ja) 2009-07-16
US20070023759A1 (en) 2007-02-01
US20050161738A1 (en) 2005-07-28
JPWO2003081676A1 (ja) 2005-08-25

Similar Documents

Publication Publication Date Title
JP2009158982A (ja) 薄膜トランジスタ、回路装置および液晶ディスプレイ
US5420048A (en) Manufacturing method for SOI-type thin film transistor
JP5530656B2 (ja) 半導体装置、モジュール及び電子機器
US5512494A (en) Method for manufacturing a thin film transistor having a forward staggered structure
TWI224398B (en) Thin film transistor, method for manufacturing same, and liquid crystal display device using same
JP2006093715A (ja) 薄膜トランジスタの製造方法
JP2001127302A (ja) 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置
WO2018000478A1 (zh) 薄膜晶体管的制造方法及阵列基板的制造方法
WO2017070868A1 (zh) N型tft的制作方法
US20080073654A1 (en) Display device and fabrication method thereof
JPH10209465A (ja) 半導体装置およびその作製方法
JP4209619B2 (ja) 半導体装置の作製方法
Deng et al. Fabrication of high-performance bridged-grain polycrystalline silicon TFTs by laser interference lithography
JP2523019B2 (ja) 電界効果型半導体装置
JPH11214696A (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP3845566B2 (ja) 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス
JP2000332255A (ja) 薄膜トランジスタ及びその製造方法
JP3949650B2 (ja) アクティブマトリクス型表示装置の作製方法
KR100809519B1 (ko) 다결정 실리콘 박막 트랜지스터의 제조 방법
JP4397599B2 (ja) 半導体装置の作製方法
JP2705550B2 (ja) Ｃｍｏｓ薄膜トランジスタおよびその製造方法
JP2010186967A (ja) 薄膜トランジスタおよびその製造方法
JP3662881B2 (ja) 薄膜トランジスタ
KR100631019B1 (ko) 박막 트랜지스터 및 그 제조방법
JP3293568B2 (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090409

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100330

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100511

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100519

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4524563

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140611

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term