JP2010186967A - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】オフリーク電流が低減した薄膜トランジスタを提供する。
【解決手段】本発明に係るシリコン薄膜トランジスタ10は、絶縁性基板7上に形成されたゲート電極1と、ゲート電極1を覆うように形成された絶縁膜2と、絶縁膜2上に形成された半導体層30であって、絶縁膜2を介してゲート電極1上にチャネル領域33を有する半導体層30と、チャネル領域33を挟むように、チャネル領域33の周囲に形成されたソース電極51、52およびドレイン電極61、62とを備えており、チャネル領域33は、微結晶シリコン領域32と、微結晶シリコン領域32よりも高抵抗であるアモルファスシリコン領域31とに分かれており、微結晶シリコン領域32とアモルファスシリコン領域31とがチャネル長方向に交互に並んでいる。
【選択図】図1
【解決手段】本発明に係るシリコン薄膜トランジスタ10は、絶縁性基板7上に形成されたゲート電極1と、ゲート電極1を覆うように形成された絶縁膜2と、絶縁膜2上に形成された半導体層30であって、絶縁膜2を介してゲート電極1上にチャネル領域33を有する半導体層30と、チャネル領域33を挟むように、チャネル領域33の周囲に形成されたソース電極51、52およびドレイン電極61、62とを備えており、チャネル領域33は、微結晶シリコン領域32と、微結晶シリコン領域32よりも高抵抗であるアモルファスシリコン領域31とに分かれており、微結晶シリコン領域32とアモルファスシリコン領域31とがチャネル長方向に交互に並んでいる。
【選択図】図1
Description
本発明は、薄膜トランジスタおよび薄膜トランジスタの製造方法に関する。
結晶シリコンを用いた薄膜トランジスタは、アモルファスシリコン薄膜トランジスタに比べて、電界効果移動度などの電気特性が優れている。そのため、アクティブ型液晶表示装置およびイメージセンサなどの駆動回路に用いられるようになっている。
特許文献1には、エキシマレーザの照射によりチャネル領域の全ての部分が多結晶シリコン薄膜となった多結晶シリコン薄膜トランジスタおよびその製造方法が開示されている。特許文献1に記載の方法では、薄膜トランジスタの特性が均一な結晶シリコン薄膜トランジスタを有するアクティブマトリクス回路基板の製造を実現している。
しかしながら、多結晶シリコン薄膜トランジスタには以下のような問題がある。多結晶シリコンは、アモルファスシリコンと比較し電界効果移動度が向上しているものの、マイナスバイアス時にチャネルを流れる電流(オフリーク電流)を小さくすることができない。そのため、多結晶シリコン薄膜トランジスタでは、より高いオフリーク電流が発生し、ホットキャリア効果が生じやすいといった問題が生じる。
この問題を解決するために、例えば、多結晶シリコン薄膜トランジスタに対してLDD(Lightly Doped Drain)を設けて、ホットキャリア効果の発生を回避する手法が開発されている。
また、特許文献2には、LDDを多結晶シリコン薄膜トランジスタに設ける代わりに、アモルファスシリコンホットキャリア抑制領域を設けることにより、ホットキャリア効果の発生を回避する多結晶シリコン薄膜トランジスタが開示されている。
上述のように、多結晶シリコン薄膜トランジスタには、より高いオフリーク電流が発生する。
図3は、従来の多結晶シリコン薄膜トランジスタの構成を示す断面図である。従来の結晶シリコン薄膜トランジスタ100は、絶縁性基板107上に形成されたゲート電極101と、ゲート電極101を覆うように形成された絶縁膜102と、絶縁膜102上に形成された半導体層130と、半導体層130上に形成されたコンタクト層104と、ソース電極151、152およびドレイン電極161、162とを備えている。また、絶縁膜102を介してゲート電極101と重なる位置において、チャネル領域133が形成されている。図3に示すように、従来の結晶シリコン薄膜トランジスタ100は、チャネル領域133がすべて結晶化された半導体膜132で構成されている。そのため、ゲート電圧を制御してもチャネル領域133を高抵抗化することが難しく、オフリーク電流の発生を抑制することが難しい。そのため、従来の多結晶シリコン薄膜トランジスタでは、TFT特性としての良好なIon/Ioff比を得ることが困難である。
特許文献2に記載の薄膜トランジスタは、基板上にゲートおよびゲート絶縁層が形成されており、その上に、第1アモルファスシリコン層、パターン化絶縁層および第2アモルファスシリコン層が形成されている。この薄膜トランジスタにおいては、パターン化絶縁層形成のため、第1アモルファスシリコン層と第2アモルファスシリコン層とを真空中で連続形成することができない。よって、第1アモルファスシリコン層と第2アモルファスシリコン層との界面に不純物を取り込みやすくなり、それにより特性の劣化が生じやすくなる。また、レーザ照射エネルギーを第2パターン化アモルファスシリコン層で吸収させることにより、第1アモルファスシリコン層にホットキャリア抑制領域を形成しているため、レーザ照射のエネルギーばらつきによって、ホットキャリア抑制領域の厚みがばらつき、特性にばらつきが生じてしまう。また、パターン化絶縁層領域を完全に溶融させるレーザエネルギーを照射した場合には、ホットキャリア抑制領域を形成したい部分にもレーザ照射による熱エネルギーが多く伝わることとなる。そのため、溶融の膜厚方向の制御が難しい。
そこで、本発明は上記の問題点に鑑みてなされたものであり、その目的は、オフリーク電流が低減した薄膜トランジスタを提供することにある。
本発明に係る薄膜トランジスタは、上記課題を解決するために、基板上に形成されたゲート電極と、上記ゲート電極を覆うように形成されたゲート絶縁層と、上記ゲート絶縁層上に形成された半導体層であって、上記ゲート絶縁層を介して上記ゲート電極上にチャネル領域を有する半導体層と、上記チャネル領域を挟むように、上記チャネル領域の周囲の上記半導体層上に形成されたソース電極およびドレイン電極とを備えており、上記チャネル領域は、第1領域と、第1領域よりも高抵抗である第2領域とに分かれており、第1領域と第2領域とがチャネル長方向に交互に並んでいる構成である。
ここでチャネル長方向とは、ソース電極からドレイン電極へ最短で向かう方向と平行な方向をいう。
上記構成によれば、本発明に係る薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁層と、ゲート絶縁層上に形成された半導体層と、半導体層上に形成されたソース電極およびドレイン電極とを備えている。半導体層には、ゲート絶縁膜を介してゲート電極と重なる位置に、チャネル領域が形成されている。ソース電極およびドレイン電極は、チャネル領域を挟むように、チャネル領域の周囲に形成されている。さらに、この薄膜トランジスタでは、チャネル領域が第1領域と第2領域とに分かれており、第1領域と第2領域とがチャネル長方向に交互に並んでいる。第2領域は、第1領域よりも抵抗が大きい。すなわち、チャネル領域内で、抵抗が相対的に低い領域と相対的に高い領域とがチャネル長方向に交互に並んでいる。このため、抵抗が相対的に低い領域のみからなるチャネル領域を有する薄膜トランジスタと比較し、チャネル領域の抵抗値が大きくなり、電流抑制効果が働く。これにより薄膜トランジスタのオフリーク電流が低減するため、電気特性に優れた薄膜トランジスタを提供することができる。
なお、製造の容易さという観点から、上記チャネル領域は、2つの上記第2領域と、該2つの第2領域に挟まれた上記第1領域とからなることが好ましい。
また、本発明に係る薄膜トランジスタにおいては、上記第1領域は、結晶半導体によって形成されており、上記第2領域は、非晶質半導体によって形成されていることが好ましい。
上記構成によれば、チャネル領域が非晶質半導体と結晶半導体とから構成されている。非晶質半導体は、結晶半導体に比べて電気抵抗が大きい。これにより、結晶半導体をチャネル領域に有する薄膜トランジスタの優れた電気特性を保持しながら、チャネル領域の抵抗値を大きくすることができる。したがって、電気特性により優れた薄膜トランジスタを提供することができる。
また、本発明に係る薄膜トランジスタにおいては、上記半導体層はシリコン層であり、上記第1領域は、微結晶シリコンによって形成されており、上記第2領域は、アモルファスシリコンによって形成されていることが好ましい。
微結晶シリコン薄膜トランジスタは、電界効果移動度などの電気特性が優れている。一方、アモルファスシリコンは、微結晶シリコンに比べて、電気抵抗が大きい。上記構成によれば、チャネル領域がアモルファスシリコンと結晶シリコンとから構成されている。そのため、微結晶シリコン薄膜トランジスタの優れた電気特性を保持しながら、チャネル領域の抵抗値を大きくすることができる。したがって、電気特性により優れた薄膜トランジスタを提供することができる。また、微結晶シリコンへの結晶化は、多結晶シリコンより低いレーザエネルギーでおこなうことができる。そのため、一般的な多結晶シリコンを用いる場合よりもプロセスマージンが広くなる。
本発明に係る薄膜トランジスタの製造方法は、上記課題を解決するために、基板上に形成されたゲート電極と、該ゲート電極を覆うように形成されたゲート絶縁層と、該ゲート絶縁層上に形成された半導体層であって、該ゲート絶縁膜を介して該ゲート電極上にチャネル領域を有する非晶質半導体層と、該チャネル領域を挟むように、該チャネル領域の周囲の該非晶質半導体層上に形成されたソース電極およびドレイン電極とを備えている薄膜トランジスタの製造方法であって、上記ソース電極および上記ドレイン電極のパターニングにより、上記ソース電極と上記ドレイン電極との間に位置する、上記非晶質半導体層の一部を露出させる第1露出工程と、上記第1露出工程により生じた上記非晶質半導体層の露出部分を、溶融および冷却することにより結晶化させて結晶半導体領域を形成する結晶化工程と、上記ソース電極および上記ドレイン電極それぞれの上記結晶半導体領域に近い側の端部領域を除去することにより、上記結晶半導体領域に隣接する上記非晶質半導体層を露出させて、上記結晶半導体領域と露出した上記非晶質半導体層とを含む上記チャネル領域を形成する第2露出工程とを包含する構成である。
ここで、端部領域とは、端部とその端部の近傍の領域とを含む部分をいう。
上記構成によれば、非晶質半導体層を形成し、次いで、その上層にソース電極およびドレイン電極をパターニングにより形成する際に、非晶質半導体層の一部を露出させる。この露出部分は、ソース電極とドレイン電極との間に位置する。次いで、この非晶質半導体層の露出部分を溶融し、冷却することにより、この非晶質半導体層の露出部分を結晶化させて、結晶半導体領域を形成する。次いで、ソース電極およびドレイン電極それぞれにおいて、結晶半導体領域に近い側の端部領域を除去することにより、ソース電極およびドレイン電極の下層にある非晶質半導体層を露出させる。新たに露出した2つの非晶質半導体層(ソース電極下部にあった非晶質半導体層およびドレイン電極下部にあった非晶質半導体層)のそれぞれは、結晶半導体領域に隣接することになる。これにより、チャネル領域は、結晶半導体領域と、これに隣接し、新たに露出した非晶質半導体層とを含む構成となる。
したがって、本発明に係る薄膜トランジスタの製造方法により得られる薄膜トランジスタでは、チャネル領域が結晶半導体領域と2つの非晶質半導体層とに分かれている。また、結晶半導体領域と2つの非晶質半導体層とがチャネル長方向に交互に並んでおり、結晶半導体領域が2つの非晶質半導体層に挟まれている構造となっている。非晶質半導体は、結晶半導体よりも抵抗が大きいため、チャネル領域内で、抵抗が相対的に低い領域と相対的に高い領域とがチャネル長方向に交互に並ぶこととなる。このため、抵抗が相対的に非晶質半導体層のみからなるチャネル領域を有する薄膜トランジスタと比較し、チャネル領域の抵抗値が大きくなり、電流抑制効果が働く。これにより薄膜トランジスタのオフリーク電流が低減するため、電気特性に優れた薄膜トランジスタを提供することができる。
また、本発明に係る薄膜トランジスタの製造方法において、上記結晶化工程では、上記露出部分に対して、露出している側からレーザ照射することにより、露出した上記非晶質半導体層の一部を溶融することが好ましい。
上記構成によれば、レーザ照射によって露出している部分のみを選択的に昇温、溶融させることができる。そのため、露出している部分のみを選択的に結晶化させることができる。また、レーザ照射の強度を調節することにより、結晶化の度合いを容易に調節することができる。これにより、所望の特性を有する薄膜トランジスタを製造することができる。
また、本発明に係る薄膜トランジスタの製造方法において、上記非晶質半導体層はアモルファスシリコン層であり、上記結晶化工程では、上記露出部分を溶融および冷却することにより微結晶シリコンを形成することが好ましい。
上記構成によれば、チャネル領域が微結晶シリコンとアモルファルシリコンとからなり、これらがチャネル長方向に交互に並んだ薄膜トランジスタを製造することができる。これにより、微結晶シリコン薄膜トランジスタの優れた電気特性を保持し、かつチャネル領域の抵抗値が大きい薄膜トランジスタを製造することができる。したがって、電気特性により優れた薄膜トランジスタを提供することができる。また、微結晶シリコンへの結晶化は、多結晶シリコンより低いレーザエネルギーでおこなうことができる。そのため、一般的な多結晶シリコンを用いる場合よりもプロセスマージンが広くなる。また、プロセス工程についても、アモルファスシリコンに対する溶融および冷却工程を追加するのみで微結晶シリコンを得ることができ、一般的な多結晶シリコンプロセスで必要となるドーピング工程を用いる必要がない。
以上のように本発明に係る薄膜トランジスタでは、チャネル領域が第1領域と第1領域よりも高抵抗である第2領域とに分かれており、第1領域と第2領域とがチャネル長方向に交互に並んでいるため、オフリーク電流値が低減し、良好なIon/Ioff特性を得ることができる。
本発明に係る薄膜トランジスタの一実施形態について、図1および2に基づいて説明すれば以下の通りである。なお、本実施の形態では、薄膜トランジスタとしてシリコン薄膜トランジスタについて説明するが、これに限定されるものではない。
(薄膜トランジスタ)
図1は、本発明に係るシリコン薄膜トランジスタ(以下、Si−TFTとも称する)の構成を示す断面図である。図1に示すように、Si−TFT10は、絶縁性基板(基板)7上に形成されたゲート電極1と、ゲート電極1を覆うように絶縁性基板7上に形成された絶縁膜(ゲート絶縁層)2と、絶縁膜2上に形成された半導体層30と、半導体層30上に形成されたコンタクト層4と、コンタクト層4を覆うように絶縁膜2上に形成されたソース電極51および52ならびにドレイン電極61および62とを備えた逆スタガ型Si−TFTである。
図1は、本発明に係るシリコン薄膜トランジスタ(以下、Si−TFTとも称する)の構成を示す断面図である。図1に示すように、Si−TFT10は、絶縁性基板(基板)7上に形成されたゲート電極1と、ゲート電極1を覆うように絶縁性基板7上に形成された絶縁膜(ゲート絶縁層)2と、絶縁膜2上に形成された半導体層30と、半導体層30上に形成されたコンタクト層4と、コンタクト層4を覆うように絶縁膜2上に形成されたソース電極51および52ならびにドレイン電極61および62とを備えた逆スタガ型Si−TFTである。
半導体層30には、絶縁膜2を介してゲート電極1と重なる部分において、チャネル領域33が形成されている。半導体層30のチャネル領域33以外の部分は、アモルファスシリコン(以下、a−Siとも称する)により構成されている。
チャネル領域33は、ソース電極51、52と、ドレイン電極61、62との間のギャップ部分に位置する半導体層30内の領域である。チャネル領域33はa−Siにより構成されている2つのa−Si領域31と、微結晶シリコン(以下、微結晶Siとも称する)から構成されている1つの微結晶Si領域32とから構成されている。a−Si領域31と微結晶Si領域32とはチャネル長方向に直列に交互に並んでおり、2つのa−Si領域31の間に微結晶Si領域32が挟まれた構造となっている。また、a−Si領域31とチャネル領域33の外側の半導体層30とは連続した一体的な構成である。
ここで微結晶Siとは、多結晶シリコン(以下、p−Siとも称する)のうち、結晶の粒径が1μmよりも小さい結晶シリコンを指す。なお、必要となる移動度を達成するレーザ照射であれば、低いレーザエネルギーの方がプロセスマージン、結晶化タクトの点で有利であることから、微結晶シリコンの結晶の粒径が5nm以上10nm以下であることが好ましい。
a−Siは微結晶Siに比べ、抵抗値が大きい。そのため、微結晶Siにより構成されたチャネル領域の端部をa−Siによって構成することにより、微結晶Siにより構成されるチャネル領域を有するSi−TFTの特性を保持しつつ、チャネル領域の抵抗値を大きくすることができる。これにより、Ioff値(オフリーク電流値)が低減し、Ion/Ioff比が大きくなり、優れた電気特性を有するSi−TFTを提供できる。
なお、微結晶Siではなく粒径が1μm以上の多結晶Siを用いるものであってもよい。この場合には、多結晶Siにより構成されるチャネル領域を有するSi−TFTの特性を保持しつつ、チャネル領域の抵抗値を大きくすることができる。したがって、微結晶Siを用いた場合と同様に、Ioff値が低減し、Ion/Ioff比が大きくなり、優れた電気特性を有するSi−TFTを提供できる。
Si−TFT10は後述する本発明に係る薄膜トランジスタの製造方法を用いて製造することができる。
(薄膜トランジスタの製造方法)
薄膜トランジスタの製造方法について、図2を参照しながら以下に説明する。
薄膜トランジスタの製造方法について、図2を参照しながら以下に説明する。
まず、図2(a)に示すように、絶縁性基板7上にパターン化されたゲート電極1、絶縁膜2、パターン化された半導体層30、コンタクト層4、ソース電極51、52、およびドレイン電極61、62を形成し、逆スタガ型アモルファスSi−TFTを製造する。
絶縁性基板7上にゲート電極1を形成し、ゲート電極1を覆うように絶縁膜2を形成する。ゲート電極材料としてはTi、Al、MoおよびCuなどを用いることができる。絶縁膜材料としては酸化シリコンおよび窒化シリコンなどを用いることができる。次いで、絶縁膜2を介してゲート電極1と重なる位置にパターン化された半導体層30を形成する。ここで半導体層30は、a−Siにより構成されている。半導体層30の形成方法としては、たとえばプラズマCVD法などが挙げられる。次いで、半導体層30上に、コンタクト層4、ソース電極51、52、およびゲート電極61、62を形成する。ソース電極51とソース電極52とを積層構造にし、同様に、ドレイン電極61とドレイン電極62とを積層構造にする。ソース電極51およびドレイン電極61の電極材料としては、例えば、Ti、Al、MoおよびCuなどを用いることができる。また、ソース電極52およびドレイン電極62の電極材料としては、例えば、Ti、Al、MoおよびCuなどを用いることができる。パターン化されたソース電極等を形成する際に、エッチングによりソース電極51、52とドレイン電極61、62との間にギャップ部分を形成して半導体層30の一部を露出させ、最終的に微結晶Si領域32となる部分(以下、微結晶Si予定部とも称する)33’を画定する。このとき、ソース電極51およびソース電極52間の材質の違い、また、ドレイン電極61およびドレイン電極62間の材質の違いによるエッチングレート比から、微結晶Si予定部33’が露出しているギャップ部分の断面形状がテーパー形状になる。
なお、まず図2(a)に示すような半導体層30の一部がソース・ドレイン電極間で露出した逆スタガ型アモルファスSi−TFTが形成されればよく、その製造方法は特に限定されるものではない。
次いで、図2(b)に示すように、露出した微結晶Si予定部33’の半導体層30にレーザLを照射する。レーザLを照射することにより、微結晶Si予定部33’の半導体層30がレーザエネルギーを吸収し昇温により溶融する。溶融後、冷却して結晶化させる。これによりa−Siが微結晶Siとなり、微結晶Si領域32が形成される。レーザLとしては、レーザ照射エネルギー密度が約200mJ/cm2のエキシマレーザを用いる。これにより、結晶粒径が5nm〜20nmの微結晶Siを形成することができる。このエネルギー密度は脱水素処理が不要な程度に低エネルギーである。また、a−Siよりも電子移動度がわずかに大きい領域を形成し得るエネルギーであることが好ましい。
レーザLは、微結晶Si予定部33’にのみ照射することが好ましいが、ソース電極52およびドレイン電極62をも含めて照射するものであってもよい。この場合であっても、ソース電極51、52およびドレイン電極61、62がマスクとして働き、その下層の半導体層30にまでレーザLのエネルギーが到達することを防いでいる。このため、露出している微結晶Si予定部33’のみで結晶化が生じ、微結晶Si予定部33’以外の部分では半導体層30は結晶化せず、a−Siのまま維持される。
なお、微結晶Si領域32が形成された図2(b)に示すSi−TFTの状態では、TFTに求められるIon/Ioff特性が十分ではない。Ioff値は、レーザL照射前の図2(a)に示す状態における1e−12(A)から1e−10(A)となっている。
次いで、ギャップ部分を形成しているソース電極51、52の端部、ドレイン電極61、62の端部、およびコンタクト層4の端部の追加エッチングを行う。
追加エッチングは、テーパー形状となっているソース電極51およびドレイン電極61を、ソース電極52およびドレイン電極62よりも高いエッチングレートでエッチングすることが好ましい。具体的には、CF4、SF6、Cl2またはO2ガスを用いてドライエッチングを行うことが好ましい。
エッチングにより、ギャップ部分を形成していたソース電極51、52の端部、ドレイン電極61、62の端部、およびコンタクト層4の端部を含むそれぞれの端部近傍の部分が取り除かれ、a−Siにより構成されている半導体層30が露出し、a−Si領域31が形成される。これにより、図2(c)に示すように、追加エッチング前よりも露出部分が大きいチャネル領域33が、形成されることになる。チャネル領域33は2つのa−Si領域31と1つの微結晶Si領域32とから構成される。a−Si領域31と微結晶Si領域32とはチャネル長方向に直列に交互に並んでおり、2つのa−Si領域31の間に微結晶Si領域32が挟まれた構造となる。
微結晶Si領域32は、追加エッチングを行うことにより、レーザLを照射し終えた時点よりも薄くなっている。また、微結晶Si領域32は、a−Si領域31と比較し、層の膜厚が薄くなっている。
なお、レーザL照射側の微結晶Si領域の表面が追加エッチングにより除去され、レーザLの照射により生じた微結晶シリコンの表面荒れが除去され、バックチャネル側の平坦化が行われる。
微結晶Si−TFT10において、移動度が1〜10[cm2/Vs]程度であれば、アモルファスSi−TFT(移動度 約0.5[cm2/Vs])より移動度が大きく、多結晶Si−TFT(移動度 数十〜数百[cm2/Vs])より低い。微結晶Siは、p−Siより低いレーザエネルギーで結晶化させることができ、移動度が10[cm2/Vs]程度(もしくは、10以上)得られればTFTスペックを満たすため、多結晶Si−TFTよりもプロセスマージンが広くなる。
Si−TFT10では、アモルファスシリコン層を積層しておらず、レーザエネルギーで溶融の厚みを制御する必要はないため、レーザ照射でのばらつきを考慮して、強いエネルギーで照射することが可能となる。
以上のように本発明に係る薄膜トランジスタの製造方法によれば、チャネル領域33の抵抗値を大きくすることができるため、オフリーク電流が低減した微結晶Si−TFTを製造することができる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係る薄膜トランジスタは良好なIon/Ioff特性を有することから、アクティブマトリクス回路基板に好適に利用することができる。
1 ゲート電極
2 絶縁膜(ゲート絶縁層)
4 コンタクト層
7 絶縁性基板(基板)
10 シリコン薄膜トランジスタ(薄膜トランジスタ)
30 半導体層(非晶質半導体層)
31 a−Si領域(第2領域、非晶質半導体層)
32 微結晶Si領域(第1領域、結晶半導体領域)
33 チャネル領域
33’ 微結晶Si予定部
51、52 ソース電極
61、62 ドレイン電極
L レーザ
2 絶縁膜(ゲート絶縁層)
4 コンタクト層
7 絶縁性基板(基板)
10 シリコン薄膜トランジスタ(薄膜トランジスタ)
30 半導体層(非晶質半導体層)
31 a−Si領域(第2領域、非晶質半導体層)
32 微結晶Si領域(第1領域、結晶半導体領域)
33 チャネル領域
33’ 微結晶Si予定部
51、52 ソース電極
61、62 ドレイン電極
L レーザ
Claims (7)
- 基板上に形成されたゲート電極と、
上記ゲート電極を覆うように形成されたゲート絶縁層と、
上記ゲート絶縁層上に形成された半導体層であって、上記ゲート絶縁層を介して上記ゲート電極上にチャネル領域を有する半導体層と、
上記チャネル領域を挟むように、上記チャネル領域の周囲の上記半導体層上に形成されたソース電極およびドレイン電極とを備えており、
上記チャネル領域は、第1領域と、第1領域よりも高抵抗である第2領域とに分かれており、第1領域と第2領域とがチャネル長方向に交互に並んでいることを特徴とする薄膜トランジスタ。 - 上記チャネル領域は、2つの上記第2領域と、該2つの第2領域に挟まれた上記第1領域とからなることを特徴とする請求項1に記載の薄膜トランジスタ。
- 上記第1領域は、結晶半導体によって形成されており、
上記第2領域は、非晶質半導体によって形成されていることを特徴とする請求項1または2に記載の薄膜トランジスタ。 - 上記半導体層はシリコン層であり、
上記第1領域は、微結晶シリコンによって形成されており、
上記第2領域は、アモルファスシリコンによって形成されていることを特徴とする請求項1から3までの何れか1項に記載の薄膜トランジスタ。 - 基板上に形成されたゲート電極と、該ゲート電極を覆うように形成されたゲート絶縁層と、該ゲート絶縁層上に形成された半導体層であって、該ゲート絶縁膜を介して該ゲート電極上にチャネル領域を有する非晶質半導体層と、該チャネル領域を挟むように、該チャネル領域の周囲の該非晶質半導体層上に形成されたソース電極およびドレイン電極とを備えている薄膜トランジスタの製造方法であって、
上記ソース電極および上記ドレイン電極のパターニングにより、上記ソース電極と上記ドレイン電極との間に位置する、上記非晶質半導体層の一部を露出させる第1露出工程と、
上記第1露出工程により生じた上記非晶質半導体層の露出部分を、溶融および冷却することにより結晶化させて結晶半導体領域を形成する結晶化工程と、
上記ソース電極および上記ドレイン電極それぞれの上記結晶半導体領域に近い側の端部領域を除去することにより、上記結晶半導体領域に隣接する上記非晶質半導体層を露出させて、上記結晶半導体領域と露出した上記非晶質半導体層とを含む上記チャネル領域を形成する第2露出工程とを包含することを特徴とする薄膜トランジスタの製造方法。 - 上記結晶化工程では、上記露出部分に対して、露出している側からレーザ照射することにより、上記露出部分を溶融することを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
- 上記非晶質半導体層はアモルファスシリコン層であり、
上記結晶化工程では、上記露出部分を溶融および冷却することにより微結晶シリコンを形成することを特徴とする請求項6に記載の薄膜トランジスタの製造方法。
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WO2013018126A1 (ja) * | 2011-07-29 | 2013-02-07 | パナソニック株式会社 | 薄膜トランジスタ及びその製造方法 |
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