KR101725074B1 - 세라믹 패키지 및 그 제조방법 - Google Patents

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홍정오
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Abstract

본 개시의 일 실시 예에 따른 세라믹 패키지는 기판 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부를 포함하는 패키지 베이스, 지지부 상에 배치되며 캐비티를 덮는 리드 및 지지부와 리드 사이에 배치된 접합부를 포함하며, 접합부는 니켈(Ni)을 포함하는 도전층 및 금(Au)으로 이루어진 도금층을 포함하며, 기밀 밀봉 특성을 향상시킬 수 있으며 원가 경쟁력을 확보할 수 있다.

Description

세라믹 패키지 및 그 제조방법 {CERAMIC PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 개시는 세라믹 패키지 및 그 제조방법에 관한 것이다.
세라믹 패키지는 기판의 소성온도에 따라 저온 동시 소성 세라믹(LTCC; Low Temperature Co-fired Ceramic)과 고온 동시 소성 세라믹(HTCC; High Temperature Co-fired Ceramic) 구분될 수 있다.
저온 동시 소성 세라믹의 경우 소성온도가 900℃~1000℃ 이므로 접합부의 강도를 구현하기 어렵다.
고온 동시 소성 세라믹의 경우 1600℃이상 소성을 진행하므로 접합부로서 산화성이 매우 강한 몰리브덴(Mo), 텅스텐(W)을 사용하여야 하는데, 몰리브덴과 텅스텐은 매우 강한 환원분위기에서 소성을 진행하여야 하므로, 분위기 제어가 쉽지 않은 단점을 가진다.
금(Au)-주석(Sn)을 이용한 실링(sealing)의 경우, 금(Au)-주석(Sn)의 제조 단가 높아 제조 원가 측면에서 효율이 낮다.
따라서, 제조원가가 낮으면서 실링(sealing) 특성이 향상된 세라믹 패키지가 필요한 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1은 수정 디바이스에 관한 설명이다.
일본공개특허공보 제2003-046008호
한편, 세라믹 패키지의 경우 고온 소성을 하기 때문에 제조 원가가 높은 재료를 사용하거나 산화성이 강한 재료를 사용하므로 소성시 분위기 제어가 어려운 문제가 있다.
본 개시의 여러 목적 중 하나는 중온 소성이 가능한 세라믹 패키지를 제작하고, 세라믹 패키지와 리드를 접합하는 접합부로 니켈을 사용하여 제조 원가 경쟁력을 확보함과 동시에, 기밀 밀봉 특성이 향상될 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부를 포함하는 패키지 베이스, 지지부 상에 배치되며 상기 캐비티를 덮는 리드 및 지지부와 리드 사이에 배치된 접합부를 포함하며, 접합부는 니켈(Ni)을 포함하는 도전층 및 금(Au)으로 이루어진 도금층을 포함함으로써, 기밀 밀봉성을 향상시킬 수 있으며 원가 경쟁력을 확보할 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 세라믹 패키지는 세라믹 패키지와 리드를 접합하는 접합부로 니켈을 사용하여 제조 원가 경쟁력을 확보함과 동시에 기밀 밀봉 특성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 세라믹 패키지의 단면도를 개략적으로 도시한 것이다.
도 2는 본 개시의 일 실시 예에 따른 접합부의 실시예의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대하여 보다 상세히 설명한다. 도면에서 요소등의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 세라믹 패키지에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 세라믹 패키지의 단면도를 개략적으로 도시한 것이며, 도 2는 본 개시의 일 실시 예에 따른 접합부의 실시예의 단면도를 개략적으로 도시한 것이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 세라믹 패키지(100)는 기판(20) 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부(21)를 포함하는 패키지 베이스, 지지부(21) 상에 배치되며 캐비티를 덮는 리드(60) 및 지지부(21)와 상기 리드(60) 사이에 배치된 접합부(50)를 포함하고, 접합부는 니켈(Ni)을 포함하는 도전층 및 금(Au)으로 이루어진 도금층을 포함한다.
상기 패키지 베이스는 절연 세라믹 재질일 수 있으며, 알루미나(Al2O3)를 포함할 수 있다. 상기 절연 세라믹 재질은 1250~1400℃에서 소성이 가능한 중온 동시 소성 세라믹(MLCC; Middle Temperature Co-fired Ceramic) 일 수 있다.
상기 패키지 베이스 제조시, 알루미나 분말의 입경은 0.3~0.5μm 일 수 있으며, 바람직하게 0.3μm일 수 있다. 종래의 고온 소성(HTCC)에 사용된 알루미나 분말의 입경은 1.5μm로 비교적 조대한 입경을 가진다.
상기 알루미나 분말의 입경이 0.3~0.5μm이면, 첨가제의 비율을 증가시킬 수 있으며, 이로 인해 상기 패키지 베이스 소성온도를 낮출 수 있어 제조 공정 비용 및 시간이 감소할 수 있다.
상기 기판(10)은 상하 방향(두께 방향)으로 서로 대향하는 일면 및 타면을 가질 수 있으며, 상기 기판의 일면 상에는 회로 패턴이 형성될 수 있다.
상기 기판(10)은 단층의 평평한(flat) 세라믹 그린시트의 소결체일 수 있다.
상기 지지부(21)는 측벽 구조를 가지며, 상기 기판의 상면에 배치되어 캐비티를 형성할 수 있다.
상기 지지부(21)는 서로 다른 측벽의 폭을 갖는 측벽 구조의 세라믹 그린시트를 적층하여 형성될 수 있거나, 단일 세라믹 그린시트에 레이저(laser), 금형 등의 방법으로 홈을 내어 개구부를 형성함으로써 얻을 수 있다.
상기 패키지 베이스는 상기 기판에 상기 지지부를 배치하여 접합한 후 고온에서의 소성 공정을 진행하여 형성될 수 있다.
상기 기판(20)과 상기 지지부(21)는 동일한 물질로서 소성 공정 이후 그 경계는 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다.
본 개시의 세라믹 패키지(100)는 캐비티 내에 전자 부품을 실장할 수 있으며, 이제 한정되는 것은 아니나 상기 기판 상에 수정 진동자를 배치할 수 있다. 상기 수정 진동자(10, 22)는 기판의 일면으로부터 간격을 두고 배치된다.
상기 수정 진동자(10, 12)는 제1 및 제2 전극 패드(30)와 수정 진동자의 하면 끝단이 전기적으로 연결될 수 있도록 도전성 접착제(40)에 의해 접합될 수 있다. 즉, 상기 수정 진동자(10, 12)는 전극 패드(30) 및 도전성 접착제(40)의 높이만큼 상기 기판(10)의 일면으로부터 간격을 두어 배치될 수 있다.
상기 수정 진동자(10, 12)는 수정편을 포함하는 수정편(10)와 상기 수정편의 양면에 형성된 제1 전극(12a) 및 제2 전극(12b)을 포함할 수 있다.
상기 제1 전극(12a) 및 제2 전극(12b)은 수정편(10)의 양면에 형성되며, 제1 전극(12a)은 제1 전극 패드와 제2 전극(12b)은 제2 전극 패드와 도전성 접착제에 의하여 전기적으로 연결되도록 형성될 수 있다.
기판(20)의 하면에는 외부로부터 전기신호를 입력받기 위한 복수의 전극부(22)가 구비될 수 있으며, 복수의 전극부(22) 중 하나는 제1 전극 패드와 전기적으로 연결될 수 있고, 복수의 전극부(22) 중 또 다른 하나는 제2 전극 패드와 전기적으로 연결될 수 있다.
제1 및 2 전극 패드(30)와 전극부(22)의 전기적 연결은 기판(20)에 형성된 도전성 비아(미도시) 등에 의해 이루어질 수 있다.
또한, 복수의 전극부(22) 중 일부는 접지되는 접지전극으로 이용될 수 있다.
제1 및 제2 전극 패드(30)는 도전성 금속 물질로 이루어질 수 있으며, 예를 들면 금(Au), 은(Ag), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속물질을 사용하여 형성될 수 있다.
상기 도전성 접착제(40)는 도전성 필러 및 수지를 포함할 수 있다.
상기 도전성 필러는 은(Ag) 필러 및 은(Ag)을 도금한 구리(Cu) 필러 중 선택된 하나일 수 있으며, 상기 수지는 에폭시계 수지 및 실리콘계 수지 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다.
상기 리드(lid)(60)는 상기 캐비티를 덮도록 상기 지지부 상에 배치된다.
상기 리드(60)는 전자부품이 실장되는 내부 공간을 마감하는 형태로 배치될 수 있으며, 접합부(50)를 통해 지지부(22)에 고정 접합될 수 있다.
전자부품은 외부의 환경적 변화와 오염 등에 의해 동작 효율과 품질에 큰 영향을 받게 되므로, 패키지(100) 외부의 환경과 오염물질로부터 전자부품을 보호하기 위하여 패키지(100) 누설률(leak rate)이 매우 낮게 되도록 밀봉되어야 한다.
이를 위해, 상기 지지부(21)와 상기 리드(60) 사이에 접합부(50)을 배치하여 상기 캐비티를 덮도록 접합할 수 있다.
패키지(100) 내부는 상기 접합부(50)에 의해 상기 지지부(21)와 상기 리드(60)가 접합함으로써 기밀 밀봉되며, 진공 상태이거나 질소, 헬륨, 아르곤 등의 불활성 가스가 봉입될 수 있다.
상기 리드(60)은 금속, 세라믹 및 글라스 재료 중 적어도 하나를 포함할 수 있다.
상기 리드(60)은 도전성 금속 재질일 수 있으며, 금(Au), 은(Ag), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 구성된 그룹으로부터 선택된 적어도 하나 또는 둘 이상의 금속의 합금 물질을 사용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 리드과 지지부 사이의 틈이 형성된 경우, 내부 공간의 진공이 유지될 수 없다. 이러한 틈이 생기는 원인으로는 전자부품과 기판 사이의 접착이 제대로 이뤄지지 않을 경우, 리드과 기판 사이에 틈이 형성될 수 있다. 상기 내부공간이 진공이 유지되지 않을 경우, 전자부품에 진동이 가해질 수 있으며 이로 인해 ESR(Equivalent Serial Resistance, 등가 직렬 저항)이 증가할 수 있다.
종래의 세라믹 패키지는 몰리브덴(Mo), 텅스텐(W)으로 이루어진 도전층 상에 니켈(Ni) 도금층 및 금(Au) 도금층이 형성된 구조를 갖는 접합부 및 전극부를 포함한다. 고온동시소성세라믹인 세라믹 패키지의 경우 고온에서 소성을 진행하여야 하므로, 접합부로서 산화성이 매우 강한 몰리브덴(Mo), 텅스텐(W)을 사용하여야 하는데, 몰리브덴과 텅스텐은 매우 강한 환원분위기에서 소성을 진행하여야 하므로, 분위기 제어가 쉽지 않은 단점을 가진다.
본 개시의 일 실시 형태에 따른 접합부(50)는 니켈(Ni)을 포함하는 도전층(51) 및 금(Au)으로 이루어진 도금층(55)을 포함한다.
상기 접합부(50)와 전극부(22)는 제조시 동시에 형성될 수 있으며, 이로 인해 상기 전극부(22)는 상기 접합부(50)와 동일한 구조를 가질 수 있다.
상기 접합부(50)는 다층으로 적층된 형태일 수 있으며, 2층 이상일 수 있다.
상기 접합부(50)의 경우 상기 지지부의 표면 상에 형성된 도전층(51) 및 상기 도전층 상에 형성된 도금층(55)을 포함하며, 상기 전극부의 경우 상기 기판의 하면에 형성된 도전층 및 상기 도전층 상에 형성된 도금층을 포함한다.
상기 도전층(51)은 니켈을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다. 이로 인해, 도금 공정의 단순화와 제조 단가를 줄일 수 있다.
상기 도전층(51)의 두께는 이에 한정되지 않으나 10~15μm일 수 있다.
상기 도금층(51)은 상기 접합부 및 상기 전극부의 전기 전도도를 향상시킴과 동시에 상기 리드와 상기 세라믹 패키지 사이의 기밀성(hermeticity) 및 접합력을 향상시키는 역할을 할 수 있다.
상기 접합부(50) 및 전극부(60)는 상기 도전층(51)과 상기 도금층(55) 사이에 배치된 중간층(53)을 더 포함할 수 있다.
상기 중간층(53)은 상기 리드와 상기 세라믹 패키지의 기밀성 및 접합력을 향상시키는 역할을 할 수 있다.
상기 중간층(53)은 니켈(Ni) 및 구리(Cu) 중 선택된 하나로 이루어진 도금층일 수 있다.
상기 중간층이 니켈(Ni)로 이루어진 도금층일 경우, 도전층과 동일한 재료를 포함하므로 기밀성 및 접합력이 향상될 수 있다.
상기 중간층이 구리(Cu)로 이루어진 도금층일 경우, 상기 접합부 및 전극부는 상기 도전층과 상기 중간층 사이에 니켈-구리 합금층이 형성될 수 있다. 이로 인해, 도전층과 중간층 사이의 접합력이 향상될 수 있으며 상기 리드와 세라믹 패키지의 접합력 또한 향상될 수 있다.
본 개시의 세라믹 패키지(100)는 상기 기판(20)과 상기 지지부(21)를 관통하며 상기 접합부(50)와 상기 전극부(22)를 연결하도록 형성된 비아(미도시)를 포함할 수 있다.
상기 비아는 니켈(Ni)을 포함할 수 있다. 상기 비아는 비아홀의 내부에 니켈(Ni)을 포함하는 페이스트로 채워짐으로써 형성될 수 있다.
상기 비아로 인하여, 도금 공정 진행시 상기 접합부와 전극부의 도금층이 동시에 형성될 수 있어, 제조 공정 및 시간을 감소시킬 수 있다.
이하, 본 개시에 의한 세라믹 패키지의 제조방법에 대하여 설명한다.
본 개시의 일 실시 예에 따른 세라믹 패키지의 제조방법은 기판 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부를 준비하는 단계, 상기 지지부의 상면 및 상기 기판의 하면에 니켈(Ni)을 포함하는 도전성 페이스트를 인쇄하는 단계, 상기 기판, 상기 지지부 및 상기 도전성 페이스트를 소성하여 도전층을 갖는 세라믹 패키지를 형성하는 단계, 상기 도전층 상에 금(Au)으로 이루어진 도금층을 형성하는 단계 및 상기 캐비티를 덮도록 상기 도금층 상에 리드를 배치하는 단계를 포함한다.
상기 기판에 상기 지지부를 배치하여 접합한 후, 상기 지지부의 상면 및 상기 기판의 하면에 니켈(Ni)을 포함하는 도전성 페이스트를 인쇄한다.
상기 도전성 페이스트가 인쇄된 기판 및 지지부를 소성하여 도전층을 갖는 세라믹 패키지를 형성한다.
본 개시의 상기 세라믹 패키지는 접합부 및 전극부로서 1350℃ 이하의 중온 소성에서 견딜 수 있는 전극 재료를 사용할 수 있으며, 니켈(Ni)을 포함하는 도전층 상에 도금층을 형성함으로써 리드와 세라믹 패키지의 기밀성 및 접합력을 향상시킬 수 있으며, 제조 원가 및 시간을 감소시킬 수 있다.
상기 소성은 중환원 분위기(H2 농도 3%이하) 1400℃ 이하의 온도에서 이루어질 수 있다.
상기 소성 공정에서 상기 기판과 상기 지지부는 동일한 물질로서 소성 공정 이후 그 경계는 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다
상기 도전성 페이스트를 인쇄하는 공정 전에, 상기 기판 및 상기 지지부를 관통하도록 비아홀을 형성하는 단계를 포함할 수 있다.
상기 비아홀에 상기 도전성 페이스트를 채운 후 소성함으로써, 비아가 형성된 세라믹 패키지를 얻을 수 있다.
상기 비아는 이후의 도금 공정에서 상기 기판의 하면에 형성된 도전층 및 상기 지지부의 상면에 형성된 도전층에 동시 도금을 수행할 수 있도록 하는 역할을 할 수 있다.
상기 도전층이 형성된 세라믹 패키지는 도금 공정은 수행하여 상기 도전층 상에 금(Au)으로 이루어진 도금층을 형성한다.
상기 도금층은 상기 비아에 의하여 상기 기판의 하면에 형성된 도전층 및 상기 지지부의 상면에 형성된 도전층에 동시 도금이 수행될 수 있다.
상기 도금층을 형성하는 단계 이전에, 상기 도전층 상에 중간층을 형성하는 단계를 포함할 수 있다.
상기 중간층은 니켈(Ni) 및 구리(Cu) 중 선택된 하나로 이루어진 도금층일 수 있다.
상기 중간층을 형성하는 단계 이후에, 상기 세라믹 패키지를 열처리하는 단계를 포함할 수 있다.
상기 열처리는 상기 중간층이 구리 도금층일 경우 수행한다.
상기 열처리는 중간층이 구리 도금층이면, 니켈(Ni)과 구리(Cu) 간의 결합력을 증가시킬 수 있다. 상기 열처리하는 단계가 800℃ 이상에서 수행되면, 니켈-구리 합금층을 형성시켜 니켈과 구리 간의 결합력을 향상시킬 수 있으며, 산화성이 높은 구리의 표면 산화를 방지할 수 있다.
상기 중간층이 구리(Cu)로 이루어진 도금층일 경우, 800℃ 미만에서 열처리를 진행하면 니켈(Ni)을 포함하는 도전층과 구리(Cu)로 이루어진 중간층의 계면을 구분할 수 있으며, 800℃ 이상에서 열처리를 진행하면 니켈(Ni)을 포함하는 도전층과 구리(Cu)로 이루어진 중간층의 사이에 니켈-구리 합금층이 형성되어 니켈과 구리의 계면을 구분할 수 없다.
상기 니켈-구리 합금층은 구리 도금층 내에 니켈이 확산되어 형성될 수 있으며, 이는 제품의 열처리에 의한 구리 도금층의 산화를 방지하는 역할을 할 수 있다.
이후, 상기 리드와 상기 세라믹 패키지는 상기 도전층 및 도금층에 의해 접합될 수 있다. 이로 인해, 상기 리드와 세라믹 패키지의 접합력이 향상될 수 있으며, 기밀 밀봉으로 인하여 내부 공간의 진공이 유지될 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 제한되는 것이 아니며 첨부된 청구범위에 의해 제한하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
20: 기판 21: 지지부
22; 전극부 30: 전극 패드
40: 도전성 접착제 50: 접합부
51: 도전층 53: 중간층
55: 도금층 60: 리드

Claims (16)

  1. 기판 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부를 포함하는 패키지 베이스;
    상기 지지부 상에 배치되며 상기 캐비티를 덮는 리드; 및
    상기 지지부와 상기 리드 사이에 배치된 접합부;를 포함하며,
    상기 접합부는 니켈(Ni)을 포함하는 도전층 및 금(Au)으로 이루어진 도금층을 포함하고,
    상기 접합부는 상기 도전층과 상기 도금층 사이에 배치되며 구리(Cu) 도금층인 중간층을 더 포함하며,
    상기 접합부는 도전층과 상기 중간층 사이에 니켈-구리 합금층을 포함하는 세라믹 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 기판의 하면에 배치된 전극부;를 포함하며,
    상기 전극부는 상기 접합부와 동일한 구조를 갖는 세라믹 패키지.
  6. 제5항에 있어서,
    상기 기판 및 지지부를 관통하며 상기 접합부과 상기 전극부를 연결하도록 형성된 비아;를 포함하는 세라믹 패키지.
  7. 제6항에 있어서,
    상기 비아는 니켈(Ni)을 포함하는 세라믹 패키지.
  8. 제1항에 있어서,
    상기 세라믹 패키지는 알루미나(Al2O3)로 이루어진 세라믹 패키지.
  9. 기판 및 상기 기판 상에 배치되며 캐비티를 형성하는 측벽 구조를 갖는 지지부를 준비하는 단계;
    상기 지지부의 상면 및 기판의 하면에 니켈(Ni)을 포함하는 도전성 페이스트를 인쇄하는 단계;
    상기 기판, 상기 지지부 및 상기 도전성 페이스트를 소성하여 도전층을 갖는 세라믹 패키지를 형성하는 단계;
    상기 도전층 상에 구리(Cu) 도금층인 중간층을 형성하는 단계;
    상기 도전층 상에 금(Au)으로 이루어진 도금층을 형성하는 단계; 및
    상기 캐비티를 덮도록 상기 도금층 상에 리드를 배치하는 단계;
    를 포함하는 세라믹 패키지의 제조방법.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 기판과 상기 지지부는 알루미나(Al2O3)로 이루어진 세라믹 패키지의 제조방법.
  13. 제9항에 있어서,
    상기 지지부를 준비하는 단계는 상기 기판 및 지지부를 관통하도록 비아홀을 형성하는 단계;를 포함하는 세라믹 패키지의 제조방법.
  14. 제9항에 있어서,
    상기 중간층을 형성하는 단계 이후에,
    상기 세라믹 패키지를 열처리하는 단계;를 포함하는 세라믹 패키지의 제조방법.
  15. 제14항 있어서,
    상기 열처리하는 단계는 800℃ 이상의 온도에서 수행되는 세라믹 패키지의 제조방법.
  16. 제9항에 있어서,
    상기 소성은 1400℃ 이하의 온도에서 이루어지는 세라믹 패키지의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046008A (ja) 2001-07-26 2003-02-14 Kyocera Corp 水晶デバイス
JP2006054314A (ja) * 2004-08-11 2006-02-23 Daishinku Corp 電子部品用パッケージ及び当該電子部品用パッケージを用いた圧電振動デバイス
KR20060030928A (ko) * 2004-10-07 2006-04-12 삼성전기주식회사 마이크로 전자 부품 패키지 및 그 제조 방법
JP2008041693A (ja) * 2006-08-01 2008-02-21 Yoshikawa Kogyo Co Ltd 半導体素子収納用パッケージとそれを用いた圧電発振器、通信機器及び電子機器、並びに半導体素子収納用パッケージの製造方法
JP2013027003A (ja) * 2011-07-26 2013-02-04 Nippon Dempa Kogyo Co Ltd 圧電デバイス

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046008A (ja) 2001-07-26 2003-02-14 Kyocera Corp 水晶デバイス
JP2006054314A (ja) * 2004-08-11 2006-02-23 Daishinku Corp 電子部品用パッケージ及び当該電子部品用パッケージを用いた圧電振動デバイス
KR20060030928A (ko) * 2004-10-07 2006-04-12 삼성전기주식회사 마이크로 전자 부품 패키지 및 그 제조 방법
JP2008041693A (ja) * 2006-08-01 2008-02-21 Yoshikawa Kogyo Co Ltd 半導体素子収納用パッケージとそれを用いた圧電発振器、通信機器及び電子機器、並びに半導体素子収納用パッケージの製造方法
JP2013027003A (ja) * 2011-07-26 2013-02-04 Nippon Dempa Kogyo Co Ltd 圧電デバイス

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