JP4593802B2 - 半導体素子収納基板 - Google Patents

半導体素子収納基板 Download PDF

Info

Publication number
JP4593802B2
JP4593802B2 JP2001022433A JP2001022433A JP4593802B2 JP 4593802 B2 JP4593802 B2 JP 4593802B2 JP 2001022433 A JP2001022433 A JP 2001022433A JP 2001022433 A JP2001022433 A JP 2001022433A JP 4593802 B2 JP4593802 B2 JP 4593802B2
Authority
JP
Japan
Prior art keywords
insulating substrate
semiconductor element
insulating
substrate
lid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001022433A
Other languages
English (en)
Other versions
JP2002231846A (ja
Inventor
彰一 仲川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001022433A priority Critical patent/JP4593802B2/ja
Publication of JP2002231846A publication Critical patent/JP2002231846A/ja
Application granted granted Critical
Publication of JP4593802B2 publication Critical patent/JP4593802B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体素子収納基板に関するものであり、特に、複数の端子電極が絶縁溝により電気的導通が解除された半導体素子収納基板に関するものである。
【0002】
【従来技術】
従来、半導体素子収納用パッケージや混成集積回路装置等の半導体素子収納基板に用いられる絶縁基板は、一般にアルミナ質焼結体などの電気絶縁性のセラミック焼結体を用い、その内部及び表面に、タングステン(W)、モリブデン(Mo)、マンガン(Mn)等の高融点金属からなる複数の配線導体層を配設するとともに、各配線導体層を、絶縁基板内に設けた前記と同様の高融点金属からなるスルーホール導体で接続した構造を有している。
【0003】
また、絶縁基板の下面には、外部回路との接続のための端子電極が形成されており、その表面には電解メッキ法などにより形成されたメッキ層を有している。
【0004】
そして、絶縁基板を、例えば半導体素子収納用基板に適用した場合には、図5に示すように、その絶縁基板51のキャビティ53底面に半導体素子55をガラス、樹脂、ロウ材などの接着剤を介して接着固定するとともに、半導体素子55の各電極がキャビティ53周辺に位置する配線導体層にボンディングワイヤ57を介して電気的に接続され、金属やセラミックスからなる蓋体59が、キャビティ53を塞ぐように前記接着剤と同様の封止材を介して絶縁基板51に接合され、絶縁基板51のキャビティ53内に半導体素子55が気密に収納されていた。
【0005】
また、絶縁基板51の下面には、メタライズあるいはスパッタなどによって形成された下地電極層と、この下地電極層の表面に電解メッキ法により形成されたメッキ層とからなる複数の端子電極61が形成されており、これらの端子電極61は、絶縁基板51底面に形成された絶縁溝63により相互の電気的な接続が解除されている。これらの端子電極61は、キャビティ53周辺に形成された配線導体層にビアホール導体65により電気的に接続されている。
【0006】
これらの端子電極61には、鉄−ニッケル(Fe−Ni)合金等からなる外部リード端子(図示せず)が、銀ロウ等のロウ材を介して電気的に接続されており、これらの外部リード端子を外部回路に接続することによって、半導体素子の各電極は、ボンディングワイヤ、配線導体層、ビアホール導体及び外部リード端子を介して外部回路に電気的に接続されていた。
【0007】
従来、複数の端子電極は、絶縁基板の下面に、後述する電解メッキ法をより効率的に行うべく、メタライズあるいはスパッタなどによって連続する下地電極層を形成し、この下地電極層上に、電解メッキ法によりメッキ層を形成する。この状態では、複数の端子電極は電気的に短絡している。
【0008】
この後、複数の端子電極が導通している導通部で、蓋体と絶縁基板との接合部よりも内側の部分を、リュータにより研摩加工して除去し、各端子電極を電気的に絶縁していた。
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来の方法においては、複数の端子電極の導通部をリュータにより研摩加工して除去しているため、研摩加工により、絶縁基板の下面に絶縁溝が形成されるが、この絶縁溝は、半導体素子収納基板への半導体素子の実装工程、その後の、半導体素子収納基板への蓋体の接合工程において、もしくは、半導体素子の実装、蓋体の接合が完了した半導体素子収納基板の信頼性を確認するために実施される、温度サイクル試験などの信頼性試験において、主に蓋体と絶縁基板の熱膨張率差に起因して生じる絶縁基板の熱応力により、絶縁溝から絶縁基板の破壊が生じるという問題があった。
【0010】
具体的には、図5に示すように、従来、蓋体59と絶縁基板51との接合部67よりも内側の部分を、リュータにより研摩加工して除去し、各端子電極61を電気的に絶縁していたため、蓋体59と絶縁基板51との接合部67よりも内側に絶縁溝63が形成されている。
【0011】
ところで、本発明者等は、蓋体59と絶縁基板51の熱膨張率差に起因して生じる熱応力は、蓋体59と絶縁基板51との接合部67の内側で大きく、接合部67よりも外側になると、自由端となるため殆ど熱応力は発生しなくなることを知見した。従って、従来では、各端子電極61を電気的に絶縁する絶縁溝63が、接合部67よりも内側に存在していたため、熱応力が大きく、しかも構造上絶縁溝63に応力集中し、絶縁溝63から亀裂等の破損が生じるという問題があった。
【0012】
即ち、図5、図6に示すように、絶縁溝63が、蓋体59の絶縁基板51への接合部67よりも内側に形成されていたため、半導体素子収納基板に熱負荷が負荷されると、絶縁基板51と蓋体59の熱膨張率差に主に起因する熱変形が生じ、この熱変形により、絶縁基板51には曲げ応力が生じる。
【0013】
この曲げ応力は、図6のように変形する場合は、絶縁基板51と蓋体59との接合部67の領域内が大きく、この領域に絶縁溝63が存在すると、絶縁溝63が破壊の起点となり、破損が生じるという問題があった。
【0014】
従って、本発明は、蓋体と絶縁基板の熱膨張率差に起因して生じる熱応力による破損を抑制できる半導体素子収納基板を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明の半導体素子収納基板は、絶縁基板と、該絶縁基板上面のキャビティに収納された半導体素子と、前記絶縁基板上面に接合され前記半導体素子を密封する蓋体と、前記絶縁基板の底面に形成されるとともに、絶縁溝により電気的導通が解除された複数の端子電極とを具備する半導体素子収納基板であって、前記複数の端子電極が前記絶縁基板の側面まで引き出され、前記絶縁基板の側面に前記絶縁溝が形成されていることを特徴とする。
【0016】
蓋体と絶縁基板の熱膨張率差に起因して生じる熱応力は、蓋体と絶縁基板との接合部の内側で大きく、接合部よりも外側になると殆ど熱応力は発生しなくなるが、本発明の半導体素子収納基板では、複数の端子電極が絶縁基板の側面まで引き出され、この絶縁基板の側面に絶縁溝を形成することにより複数の端子電極相互間の電気的導通が解除されているため、絶縁溝は、蓋体と絶縁基板との接合部の外側に形成されており、この絶縁溝には殆ど熱応力は発生せず、絶縁溝からの破損を抑制することができる。
【0017】
また、絶縁基板の底面に絶縁溝を形成する場合よりも、絶縁溝の幅を広くすることができ、不用意な短絡を防止することができる。
【0018】
また、本発明は、絶縁基板と、該絶縁基板上面のキャビティに収納された半導体素子と、前記絶縁基板上面に接合され前記半導体素子を密封する蓋体と、前記絶縁基板の底面に形成されるとともに、絶縁溝により電気的導通が解除された複数の端子電極とを具備する半導体素子収納基板であって、前記複数の端子電極が前記絶縁基板の上面まで引き出され、前記絶縁溝が、前記絶縁基板の上面と側面との角部に形成されていることを特徴とする。
【0019】
これにより、複数の端子電極相互間の電気的導通を、蓋体と絶縁基板との接合部の外側で解除できるとともに、絶縁基板角部にC面を形成することと同等の効果を得ることができるため、絶縁基板角部の不用意なかけ(チッピング)を抑制でき、信頼性をさらに向上できる。
【0020】
また、本発明では、蓋体が金属からなり、絶縁基板がセラミックスからなる場合に効果的である。
【0021】
即ち、半導体素子からの発熱を効果的に放散するためには、半導体素子収納基板に接合される蓋体として、銅やアルミ、コバールなどの金属材料からなるものが好ましいが、一般的に絶縁基板の材料として、セラミック材料からなる場合は、蓋体と絶縁基板の熱膨張率差が大きくなるため、本発明を採用することにより、絶縁基板の絶縁溝からの破壊をより効果的に抑制することができる。
【0022】
【発明の実施の形態】
図1および図2は、本発明の半導体素子収納基板を説明するためのものであり、図1(a)は側面図、(b)は断面図、図2は、図1の底面図を示すものである。
【0023】
図1および図2において、符号2は主面が正方形状の絶縁基板を示している。
絶縁基板2は、アルミナ、窒化アルミ、窒化珪素、サイアロン(Si、Al、O、Nを含有)、ムライトまたは炭化珪素などを主成分とするセラミックからなることが好ましい。
【0024】
この絶縁基板2の上面には、段差部3を有する正方形状のキャビティ5が形成されており、そのキャビティ5内には半導体素子7が収容され、この半導体素子7は、段差部3表面に形成された配線導体層(図示せず)にワイヤ9により接続されている。
【0025】
半導体素子7は、絶縁基板2のキャビティ5外周を囲むように絶縁基板2表面に接合された蓋体11により気密封止されている。
【0026】
そして、図2に示すように、絶縁基板2の下面外周部の各辺中央部には、外部回路と電気的に接続するための多数の端子電極13が形成されており、これらの端子電極13は、図1に示すように、絶縁基板2の側面まで延設されて引き出され、絶縁基板2の側面に形成された絶縁溝15により、電気的な導通が阻止されている。
【0027】
即ち、多数の端子電極13は、端子電極作製時には電気的に導通しており、これらが、リュータにより研摩加工して形成された絶縁溝15により、端子電極13と電気的導通部17に分離されている。尚、絶縁溝15は、端子電極13と電気的導通部17とを分離するものであれば良く、リュータにより研摩加工した際には絶縁基板表面が少し窪んだすり傷痕が形成される。
【0028】
電気的導通部17は、例えば、絶縁基板2に形成されたメタライズ層(下地層)に電解メッキによりメッキ被覆を行う際に、多数の端子電極13に同時に電流を印加するために各端子電極13を短絡するために設けられたものである。
【0029】
絶縁溝15は、絶縁基板2の各辺にほぼ平行に形成されており、端子電極13が形成されている部分のみ形成され、即ち絶縁基板2の四隅の部分には、絶縁溝15は形成されていない。
【0030】
端子電極13には、キャビティ5の段差部3表面に形成された配線導体層が、ビアホール導体19を介して接続され、これにより端子電極13と半導体素子7が電気的に接続されている。ビアホール導体19を確実に絶縁基板2内に形成し、端子電極13にロウ材などによりリード端子などが接合される際の、ロウ材の流れによる不用意な端子電極間の短絡を防ぐため、絶縁基板2の下面から絶縁溝15までの距離hは、基板厚みの0.5倍以上とされている。
【0031】
端子電極13は、絶縁基板2表面に下地電極層、メッキ層を順次積層して形成されている。尚、絶縁基板2の側面の下地電極層には、この部分を端子電極として用いない場合には、絶縁基板2の側面の下地電極層に必ずしもメッキ層を形成する必要はない。
【0032】
以上のように形成された半導体素子収納基板では、図3に示すように、蓋体11と絶縁基板2の熱膨張率差に起因して生じる熱応力は、蓋体11と絶縁基板2との接合部21の領域内で大きくなり、接合部21よりも外側になると殆ど熱応力は発生しなくなるが、本発明の半導体素子収納基板では、絶縁溝15が、絶縁基体2の側面に形成されているため、絶縁溝15には熱応力が殆ど作用せず、この絶縁溝15からの破損を抑制することができる。
【0033】
また、本発明の半導体素子収納基板では、例えば、端子電極13を半田等を介して母基板に接合する際には、半田等を底面の端子電極だけでなく、側面の端子電極をも半田等で接合することができ、強固に接合できる。
【0034】
また、本発明では、図4に示すように、端子電極13が絶縁基板2の上面まで形成され、絶縁溝35を、絶縁基板の側面と上面の角部に形成することが望ましい。このように、絶縁溝35を角部に形成することにより、基板角部にC面加工を施した効果と同等の効果を発現させることができ、この絶縁溝35からの破損を確実に防止でき、信頼性をさらに向上できる。
【0035】
尚、本発明は前述の例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更が可能である。
【0036】
【実施例】
先ず、Al23、SiO2、MgO、CaOの原料粉末に適当な有機バインダー、可塑剤、溶剤を添加混合して泥漿を調整し、該泥漿を周知のドクターブレード法により厚さ約300μmのセラミックグリーンシートを成形した。
【0037】
その後、半導体素子を収納するためのキャビティを形成する為に、厚さ300μmのグリーンシートの所定の位置に打ち抜き加工を施した。また、各配線層間の電気的導通を取るために設けるビアホールを形成するために、セラミックグリーンシートの所望の位置に打ち抜き加工を施した。
【0038】
その後、Wを主成分とする粉末に、アルミナ粒子を添加し、有機バインダー、可塑剤、溶剤を添加混合して得た金属ペーストを、前記セラミックグリーンシートに設けたビアホール形成用の打ち抜き穴にスクリーン印刷により充填した。また、同時に所望のパターンをスクリーン印刷した。
【0039】
半導体素子収納基板の裏面に端子電極を形成するために、グリーンシートに、各端子電極の導通メタライズのパターンもスクリーン印刷して形成した。
【0040】
その後、導通メタライズのパターンが形成されたグリーンシート上に、所望のパターンが形成され、ビアホール内に金属ペーストが充填されたグリーンシートを、所望の積層数だけ積層し、さらに、その上に、キャビティ用の打ち抜き加工が施されたグリーンシートを積層し、積層成形体を作製した。この後、積層成形体の側面に、以後の工程で電解メッキを行う際に必要となる各端子電極を短絡するための導通メタライズのパターンをスクリーン印刷して形成した。
【0041】
その後、積層成形体を水素(H2)と窒素(N2)の混合ガスから成る還元性雰囲気中、約1600℃の温度で焼成して、主面が正方形状で一辺が30mm、厚さ1mmの絶縁基板を作製した。尚、キャビティは、絶縁基板表面で一辺が14mmの正方形状、半導体素子が固着される底面で一辺が8mmの正方形状とした。また、ビアホール導体は、絶縁基板の端面から0.75mmの位置に形成した。
【0042】
また、絶縁基板の大きさの違いによる本発明の効果を確認する為、主面が正方形状で一辺が20mm、厚さ1mmの絶縁基板も作製した。
【0043】
この後、導通メタライズの全表面に、ニッケル(Ni)メッキ層を形成するために、絶縁基板のキャビティに形成された配線導体層と、絶縁基板の側面に形成された導通メタライズを電気的に短絡して、電解メッキ法により、絶縁基板の底面及び側面の導通メタライズ上にメッキ層を形成した。
【0044】
その後、該評価用の絶縁基板に、一辺が30mmの絶縁基板の場合、一辺が20mmの正方形状のコバールからなる蓋体をロウ材を用いて接合した。また、絶縁基板の大きさが一辺が20mmの絶縁基板の場合、一辺が16mmの正方形状のコバールからなる蓋体を同様にして接合した。尚、本半導体素子収納基板は評価用であるため、半導体素子を実装しなかった。
【0045】
その後、本発明と比較例の半導体素子収納基板に、各端子電極が短絡している部分を、リュータ(小形グラインダ)にて除去し、本発明では図1、図4に示すように、比較例では図5に示すように導通部を切断して絶縁溝を形成した。
【0046】
即ち、試料No.1、4では、絶縁基板底面から0.6mmの位置に絶縁溝を形成した図1の半導体素子収納基板、試料No.2、5では、絶縁基板上面と側面の角部に絶縁溝を形成した図4の半導体素子収納基板、試料No.3、6では、蓋体と絶縁基板との接合部の外縁端から内側に1.5mmの位置に形成された図5の従来の半導体素子収納基板である。
【0047】
かくして、得られた評価用の半導体素子収納基板が、実使用環境などで信頼性を損なうことがないか確認する為、半導体素子収納基板の下面を加熱する試験を実施した。具体的には、該半導体素子収納基板を300℃に加熱されたヒーターブロックの上に置き、1時間保持後、絶縁基板に割れが生じるか否かを確認した。割れの確認は、浸透探傷液を用いた浸透探傷により行なった。
【0048】
また、該評価用半導体素子収納基板の実際の使用状況を想定し、長期の信頼性確認の為に、各試料5個の半導体素子収納基板に、高温設定温度125℃、低温設定温度−40℃の熱衝撃を1000サイクル加える熱衝撃試験を施し、500サイクル、1000サイクルの各々で、前記同様の断面観察により絶縁基板の破壊の有無を確認した。これらの結果を表1に記載した。
【0049】
【表1】
Figure 0004593802
【0050】
この表1から明らかなように、本発明の範囲外の試料No.3、6と比較して、本発明の試料No.1、2、4、5では、ヒーターブロック加熱試験において絶縁基板に割れが生じず、また、熱衝撃試験を1000サイクル印加しても割れが発生していないのに対して、絶縁溝を接合部の内側に形成した比較例の試料No.3、6では、絶縁溝を起点として割れが発生し、しかも、熱衝撃試験の印加回数が多くなるほど割れが発生し、信頼性が低下することが判る。
【0051】
【発明の効果】
本発明の半導体素子収納基板では、複数の端子電極が絶縁基板の側面まで引き出され、この絶縁基板の側面に絶縁溝を形成することにより複数の端子電極相互間の電気的導通が解除されているため、絶縁溝は、蓋体と絶縁基板との接合部の外側に形成されており、この絶縁溝には殆ど熱応力は発生せず、絶縁溝からの破損を抑制することができる。これにより、半導体素子収納基板が使用される環境においても、絶縁基板に破壊が生じることなく高信頼性を確保できる。このため、外部の電子回路との電気的接続を高い信頼性を持って確保できる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納基板を示すもので、(a)は側面図、(b)は断面図である。
【図2】図1の底面図である。
【図3】本発明の半導体素子収納基板に作用する熱応力を示す説明図である。
【図4】絶縁基板上面と側面の角部に絶縁溝を形成した状態を示す断面図である。
【図5】従来の半導体素子収納基板を示す断面図である。
【図6】図5の半導体素子収納基板に作用する熱応力を示す説明図である。
【符号の説明】
2・・・絶縁基板
5・・・キャビティ
7・・・半導体素子
11・・・蓋体
13・・・端子電極
15、35・・・絶縁溝

Claims (3)

  1. 絶縁基板と、該絶縁基板上面のキャビティに収納された半導体素子と、前記絶縁基板上面に接合され前記半導体素子を密封する蓋体と、前記絶縁基板の底面に形成されるとともに、絶縁溝により電気的導通が解除された複数の端子電極とを具備する半導体素子収納基板であって、前記複数の端子電極が前記絶縁基板の側面まで引き出され、前記絶縁基板の側面に前記絶縁溝が形成されていることを特徴とする半導体素子収納基板。
  2. 絶縁基板と、該絶縁基板上面のキャビティに収納された半導体素子と、前記絶縁基板上面に接合され前記半導体素子を密封する蓋体と、前記絶縁基板の底面に形成されるとともに、絶縁溝により電気的導通が解除された複数の端子電極とを具備する半導体素子収納基板であって、前記複数の端子電極が前記絶縁基板の上面まで引き出され、前記絶縁溝が、前記絶縁基板の上面と側面との角部に形成されていることを特徴とする半導体素子収納基板。
  3. 蓋体が金属からなり、絶縁基板がセラミックスからなることを特徴とする請求項1または2記載の半導体素子収納基板。
JP2001022433A 2001-01-30 2001-01-30 半導体素子収納基板 Expired - Fee Related JP4593802B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001022433A JP4593802B2 (ja) 2001-01-30 2001-01-30 半導体素子収納基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001022433A JP4593802B2 (ja) 2001-01-30 2001-01-30 半導体素子収納基板

Publications (2)

Publication Number Publication Date
JP2002231846A JP2002231846A (ja) 2002-08-16
JP4593802B2 true JP4593802B2 (ja) 2010-12-08

Family

ID=18887849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001022433A Expired - Fee Related JP4593802B2 (ja) 2001-01-30 2001-01-30 半導体素子収納基板

Country Status (1)

Country Link
JP (1) JP4593802B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012728A (ja) * 1998-06-19 2000-01-14 Nec Kansai Ltd セラミックパッケ−ジおよびセラミックパッケ−ジ型電子部品
JP2002170908A (ja) * 2000-11-29 2002-06-14 Kyocera Corp 半導体素子収納基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041431A (ja) * 1996-07-22 1998-02-13 Fuji Denka:Kk 気密封着用パッケージ
JPH11186426A (ja) * 1997-12-24 1999-07-09 Ngk Spark Plug Co Ltd 高周波トランジスタ用セラミックパッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012728A (ja) * 1998-06-19 2000-01-14 Nec Kansai Ltd セラミックパッケ−ジおよびセラミックパッケ−ジ型電子部品
JP2002170908A (ja) * 2000-11-29 2002-06-14 Kyocera Corp 半導体素子収納基板

Also Published As

Publication number Publication date
JP2002231846A (ja) 2002-08-16

Similar Documents

Publication Publication Date Title
JP6791719B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JPWO2015060387A1 (ja) 配線基板および電子装置
JP3873145B2 (ja) 半導体素子収納用パッケージ
JP2008135531A (ja) 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
JP4439291B2 (ja) 圧電振動子収納用パッケージおよび圧電装置
JP3404277B2 (ja) 半導体素子収納用パッケージ
JP4514318B2 (ja) 半導体素子収納基板
JP4593802B2 (ja) 半導体素子収納基板
JP2006332599A (ja) 電子装置
JP2851732B2 (ja) 電子部品収納用パッケージ
JPH03196664A (ja) 半導体素子収納用パッケージ
JP2000340716A (ja) 配線基板
JP2013084885A (ja) プローブカード用配線基板およびそれを用いたプローブカード
JP2003338585A (ja) 配線基板
JP4203501B2 (ja) 半導体装置
JP2004281470A (ja) 配線基板
JP3850341B2 (ja) 配線基板
JP2003179175A (ja) 配線基板
JP4562301B2 (ja) 電子部品収納用パッケージ
JP3393784B2 (ja) 電子部品収納用パッケージ
JP2000164996A (ja) セラミック配線基板
JP2746841B2 (ja) 配線基板
JP2000277872A (ja) 配線基板
JP2003158220A (ja) 配線基板
JP2784129B2 (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100819

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees