KR101713461B1 - 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 표시 장치 및 이미지 센서 - Google Patents
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Abstract
산화물 반도체 소자 (10) 는, 전극 (14, 20, 22) 중 어느 것의 금속 재료로 구성된 전극과, In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층 (18) 과, 산화물 반도체층 (18) 에 적층되고, 무기 절연층 (26) 과, 전극과 동일한 금속 재료로 구성된 보호층 (24) 을 갖는다.
Description
본 발명은 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 표시 장치 및 이미지 센서에 관한 것이다.
최근, In-Ga-Zn-O 계의 산화물 반도체 박막을 산화물 반도체층 (채널층) 에 사용한 산화물 반도체 소자, 특히 박막 트랜지스터 (Thin Film Transistor : TFT) 의 연구 개발이 활발하게 이루어지고 있다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고 (高) 이동도를 나타내고, 또한 가시광에 투명하기 때문에, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 TFT 를 형성할 수 있다.
그러나, 실용화를 위해 LCD (Liquid Crystal Display) 나 유기 EL 디스플레이 등의 구동 회로에 상기 TFT 를 사용하는 경우에는, TFT 구동시의 동작 불안정성 (ΔVth : 임계값 시프트) 이나 광 조사시의 동작 불안정성이 문제가 된다.
TFT 구동시의 동작 불안정성에 대해서는, In-Ga-Zn-O 계의 산화물이 수분이나 산소, 오염 등에 대해 내성이 낮기 때문에, In-Ga-Zn-O 계의 산화물을 주체로 한 산화물 반도체층이 대기 중에 노출되어 있으면 당해 산화물이 시간 경과에 따라 열화되어 버리는 것에서 기인한다.
또, 광 조사시의 동작 불안정성에 대해서는, LCD 의 백라이트나 유기 EL 의 청색 발광층은 λ = 450 ㎚ 정도의 발광 피크를 갖고, 발광 스펙트럼의 아래쪽 부분이 420 ㎚ 까지 계속되어 있고, 이들 광이 조사되는 In-Ga-Zn-O 계 등, In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층이, 일반적으로 가시광 단파장 영역의 광 (파장 400 ㎚ 이상 450 ㎚ 이하의 광) 에 대해 동작 불안정해지는 것에서 기인한다.
그래서, 일본 특허공보 제4982619호에는, In-Ga-Zn-O 계의 산화물을 주체로 한 산화물 반도체층의 노출면 상에 보호층을 형성하고, 산화물 반도체층을 수분 등으로부터 보호함으로써, TFT 구동시의 동작 불안정성의 개선을 도모하는 것이 개시되어 있다. 또, 이 보호막 형성시에 산소 확산 제어를 실시함으로써, 광 조사시의 동작 불안정성의 개선을 도모하는 것이 개시되어 있다.
또한, 국제 공개 제2009/075281호에는, In-Ga-Zn-O 계의 산화물을 주체로 한 산화물 반도체층을 보호하는 보호층 상에, 파장 500 ㎚ 이하의 영역에 큰 흡수 또는 반사를 갖는 수지 재료나 금속 재료로 구성된 차광막을 형성한 TFT 가 개시되어 있다.
그러나, 일본 특허공보 제4982619호의 보호층만으로는, 수분이나 산소, 오염 등에 대해 충분히 산화물 반도체층을 보호할 수 없다.
또, 국제 공개 제2009/075281호에 있어서, 보호층 상에 수지 재료로 구성된 차광막을 형성하는 것만으로는, 수분이나 산소 등에 대해 충분히 산화물 반도체층을 보호할 수 없다. 또한, 보호층 상에 단순히 금속 재료로 구성된 차광막을 형성해도, 차광막이 있는 분량만큼 쓸데없이 제조 비용이 든다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 광 조사시의 동작 안정성을 확보함과 함께, 제조 비용을 억제하면서 산화물 반도체층의 보호 기능을 높이는 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 표시 장치 및 이미지 센서를 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
<1> 금속 재료로 구성된 전극과, In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층과, 상기 산화물 반도체층에 적층되고, 무기 절연층과, 상기 전극과 동일한 금속 재료로 구성된 금속층을 포함하는 보호층을 갖는 산화물 반도체 소자.
<2> 상기 금속층의 총 두께는 50 ㎚ 이상인, <1> 에 기재된 산화물 반도체 소자.
<3> 상기 전극은, 상기 보호층을 사이에 두고 각각 상기 산화물 반도체층에 적층되고, 상기 산화물 반도체층을 통해 서로 도통 가능한 소스 전극 및 드레인 전극이고, 상기 산화물 반도체층의 상기 보호층이 배치되어 있는 측과는 반대측에 게이트 절연층을 개재하여 배치된 게이트 전극을 포함하고, 상기 금속층의 적어도 일부는, 상기 소스 전극 및 상기 드레인 전극과 동일한 금속 재료로 구성되고, 상기 보호층의 정상부에 배치되어 있는, <1> 또는 <2> 에 기재된 산화물 반도체 소자.
<4> 상기 금속층은 다층인, 상기 <1> ∼ 상기 <3> 중 어느 하나에 기재된 산화물 반도체 소자.
<5> 상기 다층의 금속층은, 상기 보호층의 정상부에 배치된 희생 금속층과, 상기 무기 절연층의 내부에 배치되고 상기 희생 금속층보다 파장 400 ㎚ 이상 450 ㎚ 이하인 광의 반사율이 높은 반사 금속층을 갖는, 상기 <4> 에 기재된 산화물 반도체 소자.
<6> 상기 금속층은 상기 게이트 전극과 동일한 금속 재료로 구성되어 있는, 상기 <3> 에 기재된 산화물 반도체 소자.
<7> 상기 무기 절연층은 상기 금속층의 금속 재료를 함유하고 있는, 상기 <1> ∼ 상기 <6> 중 어느 하나에 기재된 산화물 반도체 소자.
<8> In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층을 형성하는 공정과, 금속 재료로 구성된 전극을 형성하는 공정과, 상기 산화물 반도체층에 적층되고, 무기 절연층과, 상기 전극과 동일한 금속 재료로 구성된 금속층을 포함하는 보호층을 형성하는 공정을 갖는 산화물 반도체 소자의 제조 방법.
<9> 상기 전극을 형성하는 공정은, 상기 무기 절연층 및 산화물 반도체층에 금속 도전막을 성막하는 공정과, 상기 금속 도전막을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 보호층을 형성하는 공정 중 상기 금속층을 형성하는 공정에서는, 상기 전극을 형성하는 공정에서 상기 금속 도전막을 패터닝할 때에, 상기 소스 전극 및 드레인 전극을 형성함과 함께, 상기 무기 절연층에 상기 금속 도전막을 남기고 상기 금속층을 형성하는, <8> 에 기재된 산화물 반도체 소자의 제조 방법.
<10> 상기 <1> ∼ 상기 <7> 중 어느 하나에 기재된 산화물 반도체 소자를 구비한 표시 장치.
<11> 상기 <1> ∼ 상기 <7> 중 어느 하나에 기재된 산화물 반도체 소자를 구비한 이미지 센서.
본 발명에 따르면, 광 조사시의 동작 안정성이 확보됨과 함께, 제조 비용이 억제되면서 산화물 반도체층의 보호 기능을 높일 수 있다.
도 1 은 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 다른 예를 나타내는 모식도이다.
도 3 은 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 또 다른 예를 나타내는 모식도이다.
도 4(A) ∼ 도 4(F) 는 도 1 에 나타내는 TFT 의 일련의 제조 공정도이다.
도 5(A) ∼ 도 5(C) 는 도 4(F) 로부터 계속되는 TFT 의 일련의 제조 공정도이다.
도 6(A) ∼ 도 6(F) 는 도 2 에 나타내는 TFT 의 일련의 제조 공정도이다.
도 7(A) ∼ 도 7(E) 는 도 6(F) 로부터 계속되는 TFT 의 일련의 제조 공정도이다.
도 8 은 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치의 일부분의 개략 단면도이다.
도 9 는 도 8 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 10 은 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치의 일부분의 개략 단면도이다.
도 11 은 도 10 에 나타내는 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 12 는 파장을 가로축, ΔVth 를 세로축으로 하고, 실시예 1, 2 및 비교예 1 의 파장마다의 ΔVth 의 산출 결과를 플롯한 그래프도이다.
도 2 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 다른 예를 나타내는 모식도이다.
도 3 은 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 또 다른 예를 나타내는 모식도이다.
도 4(A) ∼ 도 4(F) 는 도 1 에 나타내는 TFT 의 일련의 제조 공정도이다.
도 5(A) ∼ 도 5(C) 는 도 4(F) 로부터 계속되는 TFT 의 일련의 제조 공정도이다.
도 6(A) ∼ 도 6(F) 는 도 2 에 나타내는 TFT 의 일련의 제조 공정도이다.
도 7(A) ∼ 도 7(E) 는 도 6(F) 로부터 계속되는 TFT 의 일련의 제조 공정도이다.
도 8 은 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치의 일부분의 개략 단면도이다.
도 9 는 도 8 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 10 은 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치의 일부분의 개략 단면도이다.
도 11 은 도 10 에 나타내는 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 12 는 파장을 가로축, ΔVth 를 세로축으로 하고, 실시예 1, 2 및 비교예 1 의 파장마다의 ΔVth 의 산출 결과를 플롯한 그래프도이다.
이하, 첨부한 도면을 참조하면서, 본 발명의 실시형태에 관련된 산화물 반도체 소자 및 산화물 반도체 소자의 제조 방법에 대해 구체적으로 설명한다. 또한, 도면 중에서 동일 또는 대응되는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 붙여 적절히 설명을 생략한다. 또, 이하에서 설명하는 경우에 사용하는 「상」및 「하」라는 용어는 편의적으로 사용하는 것으로, 방향에 구속되는 것은 아니다.
1. 산화물 반도체 소자 : 박막 트랜지스터의 개략 구성
본 발명의 실시형태에 관련된 산화물 반도체 소자는 박막 트랜지스터 : TFT나 포토다이오드 등이다. 이하에서는, 산화물 반도체 소자로서 TFT 를 일례로 들어 설명한다.
본 실시형태의 TFT 는, 적어도 게이트 전극, 게이트 절연층, 산화물 반도체층, 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여 산화물 반도체층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극 간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
TFT 의 소자 구조로서는, 게이트 전극의 위치에 근거한, 이른바 역스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (탑 게이트형이라고도 불린다) 가 있지만, 본 실시형태에서는 역스태거 구조가 사용된다.
또한, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히 「소스ㆍ드레인 전극」이라고 한다.) 의 접촉 부분에 근거하여, 이른바 탑 컨택트형, 보텀 컨택트형 중 어느 양태여도 된다.
또, 탑 게이트형이란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연층의 상측에 게이트 전극이 배치되며 게이트 절연층의 하측에 산화물 반도체층이 형성된 형태이고, 보텀 게이트형이란, 게이트 절연층의 하측에 게이트 전극이 배치되며 게이트 절연층의 상측에 산화물 반도체층이 형성된 형태이다. 또한, 보텀 컨택트형이란, 소스ㆍ드레인 전극이 산화물 반도체층보다 앞서 형성되어 산화물 반도체층의 하면이 소스ㆍ드레인 전극에 접촉되는 형태이고, 탑 컨택트형이란, 산화물 반도체층이 소스ㆍ드레인 전극보다 앞서 형성되어 산화물 반도체층의 상면이 소스ㆍ드레인 전극에 접촉되는 형태이다.
도 1 은, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1 에 나타내는 TFT (10) 는, 기판 (12) 의 일방의 주면 (主面) 상에 형성된 게이트 전극 (14) 과, 이 게이트 전극 (14) 을 덮는 게이트 절연층 (16) 과, 이 게이트 절연층 (16) 의 게이트 전극 (14) 이 배치되어 있는 측과는 반대측에 배치된 산화물 반도체층 (18) 을 갖고 있다. 또한, TFT (10) 는, 산화물 반도체층 (18) 의 게이트 절연층 (16) 이 배치되어 있는 측과 반대측에 서로 이간되어 배치된 소스 전극 (20) 및 드레인 전극 (22) 과, 이들 소스ㆍ드레인 전극 (20, 22) 과의 사이로부터 노출되는 산화물 반도체층 (18) 의 표면 상에 형성된 보호층 (24) 을 갖고 있다.
그리고, 본 예에서는 보호층 (24) 이, 산화물 반도체층 (18) 과 인접하는 무기 절연층 (26) 과, 소스ㆍ드레인 전극 (20, 22) 과 접촉되지 않고 무기 절연층 (26) 과 인접하는 금속층 (28) 으로 구성되어 있다.
도 2 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 다른 예를 나타내는 모식도이다.
도 2 에 나타내는 TFT (30) 는, TFT (10) 와 동일한, 기판 (12) 과, 게이트 전극 (14) 과, 게이트 절연층 (16) 과, 산화물 반도체층 (18) 과, 소스ㆍ드레인 전극 (20, 22) 을 갖고 있다. 또한, TFT (30) 는, TFT (10) 의 보호층 (24) 과는 구성이 상이한 보호층 (32) 을 갖고 있다.
그리고, 본 예에서는 이 보호층 (32) 이, 산화물 반도체층 (18) 과 인접하는 무기 절연층 (34) 과, 2 층 구조로 된 금속층 (36) 으로 구성되어 있다. 이 금속층 (36) 은, 무기 절연층 (34) 내에 형성된 반사 금속층 (36A) 과, 반사 금속층 (36A) 과 대향되며 무기 절연층 (34) 과 외측 (기판 (12) 방향과는 반대측) 에서 인접하는 희생 금속층 (36B) 을 갖고 있다.
도 3 은 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 컨택트형의 TFT 의 다른 예를 나타내는 모식도이다.
도 3 에 나타내는 TFT (40) 는, TFT (10) 와 동일한, 기판 (12) 과, 게이트 전극 (14) 과, 게이트 절연층 (16) 과, 산화물 반도체층 (18) 과, 소스ㆍ드레인 전극 (20, 22) 을 갖고 있다. 또한, TFT (40) 는, TFT (10) 의 보호층 (24) 과는 구성이 상이한 보호층 (42) 을 갖고 있다.
그리고, 본 예에서는 이 보호층 (42) 이, 산화물 반도체층 (18) 과 인접하는 무기 절연층 (44) 과, 무기 절연층 (44) 내에 형성된 금속층 (46) 을 갖고 있다.
또, 본 실시형태에 관련된 TFT 는, 상기 이외에도 여러 구성을 취할 수 있고, 예를 들어 기판 (12) 상에 절연층을 형성하거나, 산화물 반도체층 (18) 을 복수층으로 하거나, 산화물 반도체층 (18) 과 소스ㆍ드레인 전극 (20, 22) 의 사이에 컨택트층을 형성하거나 하는 구성이어도 된다.
이하, TFT (10, 30, 40) 의 각 구성 요소에 대해 상세히 서술한다.
<TFT 의 상세 구성>
-기판-
기판 (12) 의 형상, 구조, 크기 등에 대해서는, 막을 성막할 수 있는 주면이 있는 것을 전제로 하여 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (12) 의 재질로서는 특별히 한정은 없고, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나 그 복합 재료 등을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판이나 혹은 그 복합 재료가 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 펠레이크, 유리 파이버, 유리 비드의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료의 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 또는 스테인리스와 이종 (異種) 금속을 적층시킨 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 사용할 수 있다. 또한, 수지 기판은, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성 또는 저흡습성 등이 우수한 것이 바람직하다. 상기 수지 기판은 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하는 것이 바람직하다. 여기서, 언더코트층을 수지 기판의 편면에 형성한 경우에는, 내부 잔류 응력으로 수지 기판에 휨이 발생하기 때문에, 양면에 코트하거나 또는 저응력으로 제어한 막질 또는 적층으로 압축/인장 응력으로 제어한 것이 바람직하다. 또, 언더코트층은, 배리어성을 높이기 위해, 후술하는 게이트 절연층 (16) 등에 사용되는 재료가 바람직하다.
-게이트 전극-
게이트 전극 (14) 은 기판 (12) 의 일방의 주면 상에 형성되어 있다.
게이트 전극 (14) 을 구성하는 도전막은, 높은 도전성을 갖는 것을 사용하는 것이 바람직하고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속막이나, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용할 수 있다. 단, 후술하는 바와 같이, 금속층의 재료를 게이트 전극 (14) 과 동일한 재료로 하기 위해서는, 금속막을 사용하는 것이 바람직하다.
-게이트 절연층-
게이트 절연층 (16) 은, 게이트 전극 (14) 을 덮도록 기판 (12) 과는 반대측의 게이트 전극 (14) 의 표면 상과 기판 (12) 의 노출면 상에 적층되어 있다.
게이트 절연층 (16) 을 구성하는 절연막은, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx (x 는 질소 부정비량), SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2 개 이상 포함하는 절연막으로 해도 된다.
-산화물 반도체층-
산화물 반도체층 (18) 은, 게이트 전극 (14) 과는 반대측의 게이트 절연층 (16) 의 표면 상에 적층되어 있다.
산화물 반도체층 (18) 은, In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체를 주체로 하고 있으면 되고, 그 이외에 불순물 등을 함유 하고 있어도 된다. 여기서, 「주체」란, 산화물 반도체층 (18) 을 구성하는 구성 성분 중, 가장 많이 함유되어 있는 성분을 나타낸다.
산화물 반도체는, 비정질 또는 결정질 중 어느 것이어도 되지만, 바람직하게는 비정질 산화물 반도체가 사용된다. 반도체막을 산화물 반도체에 의해 구성하면, 비정질 실리콘의 반도체막에 비해 전하의 이동도가 훨씬 높아 저전압으로 구동시킬 수 있다. 또, 산화물 반도체를 사용하면, 통상적으로 실리콘보다 광 투과성이 높은 반도체막을 형성할 수 있다. 또, 산화물 반도체, 특히 비정질 산화물 반도체는, 저온 (예를 들어 실온) 에서 균일하게 성막이 가능하기 때문에, 플라스틱과 같은 가요성이 있는 수지 기판을 사용할 때에 특히 유리해진다.
산화물 반도체의 구성 재료로서는, In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하고 있으면, 특별히 한정되지는 않지만, In, Ga 및 Zn 중 적어도 1 종을 함유하는 산화물 (예를 들어 In-O 계) 이 바람직하다. 특히, In, Ga 및 Zn 중 적어도 2 종을 함유하는 산화물 (예를 들어 In-Zn-O 계, In-Ga-O 계, Ga-Zn-O 계) 이 바람직하고, In, Ga 및 Zn 을 모두 함유하는 산화물이 보다 바람직하다. In-Ga-Zn-O 계 산화물 반도체로서는, 결정 상태에 있어서의 조성이 InGaO3(ZnO)m (m 은 6 미만의 자연수) 으로 나타내는 산화물 반도체가 바람직하고, 특히 InGaZnO4 가 보다 바람직하다. 이 조성을 갖는 산화물 반도체의 특징으로는, 전기 전도도가 증가함으로써, 전자 이동도가 증가되는 경향을 나타낸다. 단, In-Ga-Zn-O 계의 조성비는 엄밀하게 In : Ga : Zn = 1 : 1 : 1 이 될 필요는 없다.
산화물 반도체층 (18) 의 층 구조는, 2 층 이상으로 구성되어 있어도 되고, 산화물 반도체층 (18) 이 저저항층과 고저항층으로 형성되고, 저저항층이 게이트 절연층 (16) 과 접하고, 고저항층이 소스 전극 (20) 및 드레인 전극 (22) 의 적어도 일방과 전기적으로 접하고 있는 것이 바람직하다.
산화물 반도체층 (18) 의 두께는 특별히 한정되지 않지만, 캐리어 이동의 확보 및 비용의 억제라는 양자의 관점에서 30 ㎚ 이상 60 ㎚ 이하인 것이 보다 바람직하다.
-소스ㆍ드레인 전극-
소스ㆍ드레인 전극 (20, 22) 은 게이트 절연층 (16) 과는 반대측인 산화물 반도체층 (18) 의 표면 상에 서로 간격을 두고 형성되어 있고, 게이트 전극 (14) 의 인가 전압에 의해 산화물 반도체층 (18) 과 도통할 수 있게 되어 있다.
소스ㆍ드레인 전극 (20, 22) 을 구성하는 도전막은, 높은 도전성을 갖는 것을 사용하고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속막이나, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 단, 후술하는 바와 같이, 금속층의 재료를 소스ㆍ드레인 전극 (20, 22) 과 동일한 재료로 하기 위해서는, 금속막을 사용하는 것이 바람직하다. 또, 소스ㆍ드레인 전극 (20, 22) 으로는 이들의 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
성막하는 도전막의 막두께는, 성막성이나 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 1 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 500 ㎚ 이하로 하는 것이 보다 바람직하다.
-보호층-
TFT (10, 30, 40) 의 각 보호층 (24, 32, 42) 은, 소스ㆍ드레인 전극 (20, 22) 과의 사이로부터 노출되는 산화물 반도체층 (18) 상에 적층되어, 산화물 반도체층 (18) 을 물이나 산소 등으로부터 보호하고 있다.
또, 각 보호층 (24, 32, 42) 은, 무기 절연층 (26, 34, 44) 과 금속층 (28, 36, 46) 을 포함하고 있다.
이로써, 본 실시형태에 관련된 TFT (10, 30, 40) 에서는, 보호층 (24, 32, 42) 의 외측 (기판 (12) 과는 반대측) 으로부터 산화물 반도체층 (18) 측을 향해 파장 400 ㎚ 이상 450 ㎚ 이하의 광이 입사되어도, 금속층 (28, 36, 46) 이 있기 때문에 거기에서 반사되므로, 산화물 반도체층 (18) 에 닿는 광량이 억제된다. 따라서, 산화물 반도체층 (18) 이 In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하고 있어 파장 400 ㎚ 이상 450 ㎚ 이하의 광에 약해도 (TFT 의 동작 불안정을 일으키는 것이어도), 산화물 반도체층 (18) 에 닿는 광량이 억제되기 때문에, TFT (10, 30, 40) 의 광 조사시의 동작 안정성을 확보할 수 있다.
또, 금속층 (28, 36, 46) 은, 일반적인 보호층으로서 단체 (單體) 로 사용되는 무기 절연층 (26, 34, 44) 보다 치밀성이 높기 때문에, 보호층 (24, 32, 42) 의 외측으로부터 산화물 반도체층 (18) 측을 향하는 물이나 산소 등을 투과하기 어려워, 산화물 반도체층 (18) 에 대한 보호 기능을 높일 수 있다.
또한, 차광층으로서 광을 흡수하는 흡수막을 사용하는 경우에 비해, 금속층 (28, 36, 46) 을 사용하면 광 조사에 의한 열의 발생을 억제할 수 있다.
또, 금속층 (28, 36, 46) 이외의 보호층 (24, 32, 42) 의 부분이 무기 절연층 (26, 34, 44) 이기 때문에, 수분이 투과하기 쉬운 유기 절연층인 경우에 비해 금속층 (28, 36, 46) 이 잘 녹슬지 않는다.
무기 절연층 (26, 34, 44) 의 구성 재료는 특별히 한정되지 않지만, SiO2, SiO, MgO, Al2O3, GeO, NiO, SrO, Y2O3, ZrO2, CeO2, Rb2O, Sc2O3, La2O3, Nd2O3, Sm2O3, Gd2O3, Dy2O3, Er2O3, Yb2O3, Ta2O3, Ta2O5, Nb2O5, HfO2, Ga2O3, TiO2 등의 금속 산화물, AlN, SiN, SiNxOy 등의 금속 질화물 등의 무기 재료를 들 수 있다. 그 중에서도, 성막 속도가 빠른 SiO2 나 Gd2O3 등이 바람직하고, Gd2O3 이 보다 바람직하다. 또, 산소량 조정, 조성 조정 또는 원소 도핑 등에 의해 저항률을 변화시키거나 하여 In-Ga-Zn-O 계 등 산화물 반도체층 (18) 과 동일한 재료를 사용할 수도 있다.
또한, 산화물 반도체층 (18) 과의 밀착성을 높인다는 관점에서, 무기 절연층 (26, 34, 44) 은, 산화물 반도체층 (18) 의 구성 재료의 적어도 일부의 금속을 함유하는 것이 바람직하다. 마찬가지로, 무기 절연층 (26, 34, 44) 은 금속층 (28, 36, 46) 의 금속 재료를 함유하는 것이 바람직하다.
무기 절연층 (26, 34, 44) 의 두께는, 보호 기능의 확보 및 비용의 억제라는 양자의 관점에서 1 ㎛ 이상 1 ㎜ 이하가 바람직하다. 더욱 바람직하게는 5 ㎛ 이상 100 ㎛ 이하이고, 가장 바람직하게는 10 ㎛ 이상 50 ㎛ 이하이다.
또, 무기 절연층 (26) 및 반사 금속층 (36A) 을 포함하는 무기 절연층 (34) 의 두께는 도 1 및 도 2 에 나타내는 바와 같이, 그 위에 적층되는 금속층 (28) 및 희생 금속층 (36B) 이 소스ㆍ드레인 전극 (20, 22) 과 접촉되지 않도록, 소스ㆍ드레인 전극 (20, 22) 의 두께 이상인 것이 바람직하고, 성막 미스나 패터닝 미스에 의한 오접촉을 방지하기 위해, 소스ㆍ드레인 전극 (20, 22) 의 두께 초과인 것이 바람직하다.
금속층 (28, 36, 46) 은 소스ㆍ드레인 전극 (20, 22) 과는 접촉되지 않고 (비도통이고), 그 구성 재료는, 제조시에 동일 타깃 (동일 재료) 을 사용할 수 있어, 제조 비용을 억제할 수 있다는 관점에서, 소스ㆍ드레인 전극 (20, 22) 과 동일한 것이 바람직하다. 또는, 동일한 관점에서, 금속층 (28, 36, 46) 의 구성 재료는 게이트 전극 (14) 과 동일한 것이 바람직하다. 또한, 금속층 (28, 36, 46) 의 구성 재료는, 제조 비용을 보다 억제할 수 있다는 관점에서, 소스ㆍ드레인 전극 (20, 22) 및 게이트 전극 (14) 과 동일한 것이 바람직하다.
구체적으로, 구성 재료는, Al, Cu, Ni, Mo, Cr, Ta, Ti, Au, Ag, Pt, Rh, Sn, Fe, Nb, Si, Mo-Nb 등의 금속 재료를 들 수 있다. 금속층 (28, 36, 46) 의 구성 재료는, 상기 중에서도, 파장 400 ㎚ 이상 450 ㎚ 이하의 광에 대한 반사율이 50 ％ 이상인 Ag, Al, Rh, Mo 인 것이 바람직하다.
본 실시형태의 금속층은, 금속층 (28, 36) 과 같이 적어도 그 일부가 보호층 (24, 32) 의 정상부에 형성되는 것이 바람직하다. 후술하는 바와 같이, 금속층 (28, 36) 의 형성을, 소스ㆍ드레인 전극 (20, 22) 의 형성과 동시에 실시할 수 있어 제조 프로세스를 간략화할 수 있기 때문이다.
또한, 본 실시형태의 금속층은, 금속층 (28, 46) 과 같이 단층이 아니라, 금속층 (36) 과 같이 다층인 것이 바람직하다. 다층이면, 내측에 있는 금속층의 열화를 억제시킬 수 있기 때문이다. 또, 다층의 사이에 무기 절연층이 끼워져 있는 것이 보다 바람직하다.
구체적으로, 도 2 에 나타내는 금속층 (36) 을 예로 들어 설명하면, 희생 금속층 (36B) 이 무기 절연층 (34) 을 사이에 두고 반사 금속층 (36A) 의 외측에 배치되어 있기 때문에, 외측으로부터의 물이나 산소 등을 막아낸다. 따라서, 내측에 있는 반사 금속층 (36A) 이 물이나 산소 등을 받지 않게 되어, 반사 금속층 (36A) 의 열화 (수산화 등) 를 억제할 수 있다. 이로써, 반사 금속층 (36A) 은 금속층 (36) 의 본래 기능인 반사 기능을 유지할 수 있다.
희생 금속층 (36B) 은, 물이나 산소를 막아내기 때문에, 반사 금속층 (36A) 보다 내식성이 높은 것이 바람직하다. 한편으로, 반사 금속층 (36A) 은, 희생 금속층 (36B) 보다 반사율이 높은 것이 바람직하다. 또한, 반사 금속층 (36A) 은, 희생 금속층 (36B) 이 있는 만큼 내식성을 고려할 필요성이 적기 때문에, 반사율이 높은 재료의 선택폭이 넓어진다.
금속층 (28, 36, 46) 의 총 두께는 특별히 한정되지 않지만, 금속층 (28, 36, 46) 의 전기 용량을 억제하여 발열을 회피한다는 관점에서, 50 ㎚ 이상인 것이 바람직하다.
또, 금속층 (28) 이나 희생 금속층 (36B) 은, 소스ㆍ드레인 전극 (20, 22) 과의 전기적 도통을 피하기 위해서, 무기 절연층 (26) 의 두께가 소스ㆍ드레인 전극 (20, 22) 의 두께보다 두껍게 되어, 소스ㆍ드레인 전극 (20, 22) 과 접촉하지 않는 높이로 배치되어 있다. 또한, 금속층 (46) 이나 반사 금속층 (36A) 은, 무기 절연층 (44, 34) 에 둘러싸여 있어, 소스ㆍ드레인 전극 (20, 22) 과는 접촉하지 않는다.
2. 산화물 반도체 소자의 제조 방법 : TFT 의 제조 방법
다음으로, 본 실시형태에 관련된 산화물 반도체 소자의 제조 방법으로서 TFT (10) 의 제조 방법을 일례로 들어 설명한다.
(TFT (10) 의 제조 방법)
도 4(A) ∼ 도 4(F) 및 도 5(A) ∼ 도 5(C) 는 TFT (10) 의 일련의 제조 공정도이다.
-게이트 전극 형성 공정-
먼저, 게이트 전극 형성 공정을 실시한다. 이 게이트 전극 형성 공정에서는, 도 4(A) 에 나타내는 바와 같이 기판 (12) 을 준비한다. 그리고, 도 4(B) 에 나타내는 바와 같이, 준비한 기판 (12) 상에 도전막 (14A) 을 성막한다. 이 성막 방법으로는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD (Chemical Vapor Deposition), 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려한 방법이 사용된다.
성막 후에는, 도 4(C) 에 나타내는 바와 같이, 도전막 (14A) 을 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝함으로써, 도전막 (14A) 으로부터 게이트 전극 (14) 을 형성한다. 이 때, 게이트 전극 (14) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
-게이트 절연층 형성 공정, 산화물 반도체층 형성 공정 및 무기 절연층 형성 공정-
다음으로, 게이트 절연층 형성 공정, 산화물 반도체층 형성 공정 및 무기 절연층 형성 공정을 실시한다. 이들의 형성 공정은, 게이트 절연층 형성 공정, 산화물 반도체층 형성 공정 및 무기 절연층 형성 공정으로 차례로 실시해도 되지만, 동시에 실시해도 되고, 또한 이하와 같이 성막만 차례대로 하고 패터닝은 반대의 순번으로 해도 된다.
이들 형성 공정에서는, 먼저 도 4(D) 에 나타내는 바와 같이, 게이트 전극 (14) 상 및 기판 (12) 상에 절연막 (16A), 산화물 반도체막 (18A) 및 절연막 (26A) 을 순차적으로 성막한다.
이들 성막 방법으로는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려한 방법이 사용된다. 이들 중에서도, 막두께을 제어하기 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 또한, 양산성의 관점에서 스퍼터링법이 더욱 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 성막법에 의해 진공도 및 산소 유량을 제어하여 성막할 수 있다.
또한, 절연막 (16A), 산화물 반도체막 (18A) 및 절연막 (26A) 의 성막 방법은 이것들을 연속적으로 성막할 수 있다는 점에서, 동일한 것이 바람직하다.
다음으로, 도 4(E) 에 나타내는 바와 같이, 절연막 (26A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 절연막 (26A) 으로부터 보호층 (24) 의 일부로서의 무기 절연층 (26) 을 형성한다.
다음으로, 도 4(F) 에 나타내는 바와 같이, 산화물 반도체막 (18A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 산화물 반도체막 (18A) 으로부터 산화물 반도체층 (18) 을 형성한다. 여기서, 산화물 반도체막 (18A) 의 게이트 전극 (14) 과 대향하는 채널 부분은, 무기 절연층 (26) 으로 덮여 있기 때문에, 이 무기 절연층 (26) 이 채널 부분에 대한 에칭 스토퍼의 역할을 하고 있다. 따라서, 채널 부분이 에칭에 의해 열화되는 것을 억제할 수 있다.
다음으로, 도 5(A) 에 나타내는 바와 같이, 절연막 (16A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 절연막 (16A) 으로부터 게이트 절연층 (16) 을 형성한다. 여기서, 산화물 반도체막 (18A) 의 게이트 전극 (14) 과 대향하는 채널 부분은, 무기 절연층 (26) 으로 덮여 있기 때문에, 이 무기 절연층 (26) 이 채널 부분에 대한 에칭 스토퍼의 역할을 하고 있다. 따라서, 채널 부분이 에칭에 의해 열화되는 것을 억제할 수 있다.
다음으로, 도 5(B) 에 나타내는 바와 같이, 무기 절연층 (26) 상, 산화물 반도체층 (18) 상 및 게이트 절연층 (16) 상에 금속 도전막 (20A) 을 성막한다.
이 성막 방법으로는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려한 방법이 사용된다.
-소스ㆍ드레인 전극 형성 공정 및 금속층 형성 공정-
다음으로, 도 5(C) 에 나타내는 바와 같이, 금속 도전막 (20A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝하여, 금속 도전막 (20A) 으로부터 소스ㆍ드레인 전극 (20, 22) 을 형성한다. 여기서, 보호층 (24) 의 일부로서의 금속층 (28) 은 이 이후에 형성해도 되지만, 제조 프로세스를 간략화한다는 관점에서, 금속 도전막 (20A) 을 패터닝할 때에, 소스ㆍ드레인 전극 (20, 22) 의 사이에서 무기 절연층 (26) 의 표면에 금속 도전막 (20A) 을 남기고, 금속층 (28) 을 형성하는 것이 바람직하다.
이상의 공정을 거침으로써, 도 1 에 나타내는 TFT (10) 를 제작할 수 있다.
(TFT (30) 의 제조 방법)
다음으로, 본 실시형태에 관련된 산화물 반도체 소자의 제조 방법으로서 TFT (30) 의 제조 방법을 일례로 들어 설명한다.
도 6(A) ∼ 도 6(F) 및 도 7(A) ∼ 도 7(C) 는 TFT (30) 의 일련의 제조 공정도이다.
-게이트 전극 형성 공정-
먼저, 게이트 전극 형성 공정을 실시한다. 이 게이트 전극 형성 공정은, 도 6(A) ∼ 도 6(C) 에 나타내는 바와 같이 TFT (10) 의 게이트 전극 형성 공정과 동일하다.
-게이트 절연층 형성 공정, 산화물 반도체층 형성 공정, 무기 절연층 형성 공정 및 금속층 형성 공정-
다음으로, 게이트 절연층 형성 공정, 산화물 반도체층 형성 공정, 무기 절연층 형성 공정 및 금속층 형성 공정을 실시한다. 이들의 형성 공정은, 게이트 절연층 형성 공정, 산화물 반도체층 형성 공정 및 무기 절연층 형성 공정으로 차례로 실시해도 되지만, 동시에 실시해도 되고, 또한 이하와 같이 성막만 차례대로 하고 패터닝은 반대의 순번으로 해도 된다.
이들 형성 공정에서는, 먼저 도 6(D) 에 나타내는 바와 같이, 게이트 전극 (14) 상 및 기판 (12) 상에 절연막 (16A), 산화물 반도체막 (18A), 절연막 (34A) 및 금속 도전막 (36C) 을 순차적으로 성막한다. 성막 방법은 TFT (10) 에 있어서의 각 막의 성막 방법과 동일하다.
다음으로, 도 6(E) 에 나타내는 바와 같이, 절연막 (34A) 및 금속 도전막 (36C) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 절연막 (34A) 으로부터 무기 절연층 (34) 의 일부를 형성하고, 금속 도전막 (36C) 으로부터 반사 금속층 (36A) 을 형성한다.
다음으로, 도 6(F) 에 나타내는 바와 같이, 절연막 (34B) 을, 산화물 반도체막 (18A) 상 및 반사 금속층 (36A) 상에 성막한다. 이 성막 방법으로는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려한 방법이 사용된다.
다음으로, 도 7(A) 에 나타내는 바와 같이, 절연막 (34B) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 절연막 (34B) 과 앞서 형성해 둔 일부의 무기 절연층 (34) 으로부터 보호층 (32) 의 일부로서의 무기 절연층 (34) 을 형성한다. 이 형성시에 반사 금속층 (36A) 은 무기 절연층 (34) 에 둘러싸인다.
다음으로, 도 7(B) 에 나타내는 바와 같이, 산화물 반도체막 (18A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 산화물 반도체막 (18A) 으로부터 산화물 반도체층 (18) 을 형성한다. 여기서, 산화물 반도체막 (18A) 의 게이트 전극 (14) 과 대향하는 채널 부분은, 무기 절연층 (34) 으로 덮여 있기 때문에, 이 무기 절연층 (34) 이 채널 부분에 대한 에칭 스토퍼의 역할을 하고 있다. 따라서, 채널 부분이 에칭에 의해 열화되는 것을 억제할 수 있다.
다음으로, 도 7(C) 에 나타내는 바와 같이, 절연막 (16A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝한다. 이로써, 절연막 (16A) 으로부터 게이트 절연층 (16) 을 형성한다. 여기서, 산화물 반도체막 (18A) 의 게이트 전극 (14) 과 대향하는 채널 부분은, 무기 절연층 (34) 으로 덮여 있기 때문에, 이 무기 절연층 (34) 이 채널 부분에 대한 에칭 스토퍼의 역할을 하고 있다. 따라서, 채널 부분이 에칭에 의해 열화되는 것을 억제할 수 있다.
다음으로, 도 7(D) 에 나타내는 바와 같이, 무기 절연층 (34) 상, 산화물 반도체층 (18) 상 및 게이트 절연층 (16) 상에 금속 도전막 (20A) 을 성막한다. 성막 방법은 TFT (30) 에 있어서의 각 막의 성막 방법과 동일하다.
-소스ㆍ드레인 전극 형성 공정 및 금속층 형성 공정-
다음으로, 도 7(E) 에 나타내는 바와 같이, 금속 도전막 (20A) 을, 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝하여, 금속 도전막 (20A) 으로부터 소스ㆍ드레인 전극 (20, 22) 을 형성한다. 여기서, 보호층 (32) 의 일부로서의 희생 금속층 (36B) 은 이 이후에 형성해도 되지만, 제조 프로세스를 간략화한다는 관점에서, 금속 도전막 (20A) 을 패터닝할 때에, 소스ㆍ드레인 전극 (20, 22) 의 사이에서 무기 절연층 (34) 상에 금속 도전막 (20A) 을 남기고, 희생 금속층 (36B) 을 형성하는 것이 바람직하다.
이상의 공정을 거침으로써, 도 2 에 나타내는 TFT (30) 를 제작할 수 있다.
3. 변형예
또, 본 발명을 특정한 실시형태에 대해 상세하게 설명했는데, 본 발명은 이러한 실시형태에 한정되는 것이 아니라, 본 발명의 범위내에서 다른 여러 실시형태가 가능한 것은 당업자에게 있어서 명확하다.
예를 들어, 산화물 반도체막 (18A) 의 성막 후의 어느 공정 사이에, 산화물 반도체막 (18A) (산화물 반도체층 (18)) 을 어닐링하는 공정을 실시해도 된다. 어닐링의 열처리 온도에 따라서는, 산화물 반도체막 (18A) 중의 산소가 확산되어 광 조사시의 동작 안정성을 향상시킬 수 있다. 단, 본 실시형태의 경우, 금속층 (28, 36, 46) 에 의해, 산화물 반도체막 (18A) 에 닿는 광량이 억제되기 때문에, 어닐링의 열처리 온도를 낮게 할 수 있다. 이로써, 플렉시블 기판 (12) 을 얻을 때의 재료의 선택 폭이 넓어진다.
또, TFT (10, 30) 의 제조 방법에서는, 소스ㆍ드레인 전극 (20, 22) 과 금속층 (28) 또는 희생 금속층 (36B) 의 구성 재료를 동일한 금속 재료로 하고 있지만, 게이트 전극 (14) 과 금속층 (28) 또는 희생 금속층 (36B) 의 구성 재료를 동일한 금속 재료여도 된다.
4. 응용
이상에서 설명한 본 실시형태에 관련된 TFT (10, 30, 40) 의 용도에는 특별히 한정되지는 않지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대 (大) 면적 디바이스에 사용하는 경우에 바람직하다.
또한 본 실시형태의 TFT (10, 30, 40) 는, 수지 기판을 사용한 저온 프로세스에서 제작 가능한 디바이스에 특히 바람직하고, 각종 센서, MEMS (Micro Electro Mechanical System) 등, 각종 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
5. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는 본 실시형태에 관련된 TFT (10) 를 구비하여 구성된다.
전기 광학 장치의 예로서는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로서는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서가 바람직하다.
이하, 본 실시형태에 관련된 TFT (10) 를 구비한 전기 광학 장치 또는 센서의 대표예로서 액정 표시 장치, 유기 EL 표시 장치에 대해 설명한다.
6. 액정 표시 장치
도 8 에 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해 그 일부분의 개략 단면도를 나타내고, 도 9 에 그 전기 배선의 개략 구성도를 나타낸다.
도 8 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 도 1 에 나타낸 보텀 게이트 구조로 탑 컨택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 으로 보호된 산화물 반도체층 (18) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 사이에 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또, 도 9 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에 TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (14) 은 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (20) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (22) 은 게이트 절연층 (16) 에 형성된 컨택트 홀 (116) 을 통하여 (컨택트 홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은 접지된 대향 상부 전극 (106) 과 함께 캐퍼시터 (118) 를 구성하고 있다.
이와 같은 액정 표시 장치 (100) 는, 파장 400 ㎚ 이상 450 ㎚ 이하의 광을 포함하는 백라이트가 반사되어 TFT (10) 의 보호층 (24) 의 외측으로부터 기판 (12) 측 (TFT 형성측) 을 향해 조사된다.
본 실시형태의 TFT (10) 에서는, 산화물 반도체층 (18) 측을 향하는 백라이트가 금속층 (28) 에서 반사되므로, 산화물 반도체층 (18) 에 닿는 광량이 억제된다. 따라서, 산화물 반도체층 (18) 이 In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하고 있어 파장 400 ㎚ 이상 450 ㎚ 이하의 광에 약해도, 산화물 반도체층 (18) 에 닿는 광량이 억제되기 때문에, TFT (10) 의 광 조사시의 동작 안정성을 확보할 수 있다. 그래서, 액정 표시 장치 (100) 의 신뢰성이 증대된다.
7. 유기 EL 표시 장치
도 10 에 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해 그 일부분의 개략 단면도를 나타내고, 도 11 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키기 때문에, 주사선 수와 주사선 당의 발광 시간은 반비례한다. 그래서, 고정세화, 대 (大) 화면화가 곤란해진다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐퍼시터를 형성하기 때문에 제조 비용이 비싸지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정세화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1 에 나타낸 보텀 게이트 구조의 TFT (10) 가 기판 (12) 상에 형성되어 있다. 이 기판 (12) 은 예를 들어 가요성 지지체로서, PEN 등의 플라스틱 필름이고, 절연성으로 하기 위해서 표면에 기판 절연층 (202) 을 갖는다. 그 위에 패터닝된 컬러 필터층 (204) 이 설치된다. 구동 TFT 부에 게이트 전극 (14) 을 갖고, 또한 게이트 절연층 (16) 이 게이트 전극 (14) 상에 형성된다. 게이트 절연층 (16) 의 일부에는 전기적 접속을 위해서 커넥션 홀이 형성된다. 구동 TFT 부에 산화물 반도체층 (18) 이 형성되고, 그 위에 소스 전극 (20) 및 드레인 전극 (22) 가 형성된다. 드레인 전극 (22) 과 유기 EL 소자의 화소 전극 (양극) (206) 은 연속된 일체로서, 동일 재료ㆍ동일 공정으로 형성된다. 스위칭 TFT 의 드레인 전극 (22) 과 구동 TFT 는, 커넥션 전극 (208) 에 의해 커넥션 홀에서 전기적으로 접속된다. 또한, 화소 전극부의 유기 EL 소자가 형성되는 부분을 제외하고, 전체가 절연막 (210) 으로 덮인다. 화소 전극부 상에, 발광층을 포함하는 유기층 (212) 및 음극 (214) 이 형성되고 유기 EL 소자부가 형성된다.
또, 도 11 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 과는 전기적으로 절연되어 있다. 스위칭용 TFT (10b) 의 게이트 전극 (14) 은 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (10b) 의 소스 전극 (20) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (10b) 의 드레인 전극 (22) 은 구동용 TFT (10a) 의 게이트 전극 (14) 에 접속됨과 함께, 캐퍼시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (10a) 의 소스 전극 (20) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (22) 은 유기층 (212) 에 접속된다.
이와 같은 유기 EL 표시 장치 (200) 는, 발광층으로부터의 광이 기판 (12) 측으로부터 방출되는 보텀 이미션 형태로 되어 있고, 400 ㎚ 이상 450 ㎚ 이하의 파장 광을 포함하는 광이 TFT (10) 의 보호층 (24) 의 외측 (기판 (12) 과는 반대측) 의 발광층으로부터 산화물 반도체층 (18) 측을 향해 조사된다.
본 실시형태의 TFT (10) 에서는, 산화물 반도체층 (18) 측으로 향하는 광이 금속층 (28) 에서 반사되므로, 산화물 반도체층 (18) 에 닿는 광량이 억제된다. 따라서, 산화물 반도체층 (18) 이 In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하고 있어 파장 400 ㎚ 이상 450 ㎚ 이하의 광에 약해도, 산화물 반도체층 (18) 에 닿는 광량이 억제되기 때문에, TFT (10) 의 광 조사시의 동작 안정성을 확보할 수 있다. 그래서, 유기 EL 표시 장치 (200) 의 신뢰성이 증대된다.
실시예
이하에 실시예를 설명하겠지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
(실시예 1)
실시예 1 에서는 도 1 에 나타내는 TFT (10) 와 동형 (同型) 인 TFT 를 제작하였다.
구체적으로, 실시예 1 의 TFT 의 제작에서는, 먼저 LCD 용 유리 기판을 준비하고, 이를 세정 (초음파 세정 : 알칼리 세정액, 린스, 건조 ⇒ 오존 처리) 하였다. 다음으로 DC 스퍼터로 게이트 전극용 도전막으로서 Mo-Nb 를 약 100 ㎚ 성막하였다. 성막 후에는, 도전막을 패터닝하여 게이트 전극을 형성하였다. 이 패터닝은, 포지티브 포토레지스트를 스핀 코트로 도포, 프리베이크 (90 ℃ : 핫 플레이트/1 min), 노광 (약 100 mJ/㎠), 현상, 포스트베이크 (120 ℃ : 핫 플레이트/2 min), 에칭 (시판 에칭액 : 인산 ＋ 질산 ＋ 아세트산), 세정, 건조의 순서로 실시하였다.
다음으로, 게이트 절연층용 절연막으로서 SiO2, 산화물 반도체층용 산화물 반도체막으로서 InGaZnO4 (결정 상태에 있어서의 조성 표기이지만, 실시예에서는 비정질 상태), 무기 절연층용 절연막으로서 SiO2 를 순차적으로 성막하였다.
게이트 절연층용 절연막의 성막은, 성막 온도를 350 도로 하고 성막 분위기를 SiH4 와 N2O 의 혼합 가스로 한 플라즈마 CVD 에 의해 실시하여 막의 두께를 약 100 ㎚ 로 하였다.
산화물 반도체층용 산화물 반도체막의 성막은, 성막 온도를 실온으로 하고 성막 분위기를 Ar 과 O2 의 혼합 가스로 한 DC 스퍼터에 의해 실시하여 막의 두께를 약 50 ㎚ 로 하였다.
무기 절연층용 절연막의 성막은, 성막 온도를 250 도로 하고 성막 분위기를 SiH4 와 N2O 의 혼합 가스로 한 플라즈마 CVD 에 의해 실시하여 막의 두께를 약 100 ㎚ 로 하였다.
다음으로, 포토리소그래피로 레지스트 패터닝을 실시하고, 그리고 무기 절연층용 절연막을 CHF3 가스 분위기의 드라이 에칭으로 패터닝하였다. 그리고, O2 플라즈마로 레지스트를 제거하였다. 이로써, 절연막으로부터 무기 절연층을 형성하였다.
다음으로, 포토리소그래피로 레지스트 패터닝을 실시하고, 그리고 산화물 반도체층용 산화물 반도체막을 ITO 에천트 사용의 웨트 에칭으로 패터닝하였다. 그리고, O2 플라즈마로 레지스트를 제거하였다. 이로써, 산화물 반도체막으로부터 산화물 반도체층을 형성하였다.
다음으로, 포토리소그래피로 레지스트 패터닝을 실시하고, 그리고 게이트 절연층용 절연막을 CHF3 가스 분위기의 드라이 에칭으로 패터닝하였다. 그리고, O2 플라즈마로 레지스트를 제거하였다. 이로써, 절연막으로부터 게이트 절연층을 형성하였다.
다음으로, DC 스퍼터로 소스ㆍ드레인 전극용 금속 도전막으로서 Mo 를 약 100 ㎚ 성막하였다. 성막 후에는, 이 금속 도전막을 패터닝하여 소스ㆍ드레인 전극을 형성함과 함께, 금속층을 형성하였다. 이 패터닝은, 포지티브 포토레지스트를 스핀 코트로 도포, 프리베이크 (90 ℃ : 핫 플레이트/1 min), 노광 (약 100 mJ/㎠), 현상, 포스트베이크 (120 ℃ : 핫 플레이트/2 min), 에칭 (시판 에칭액 : 인산 ＋ 질산 ＋ 아세트산), 세정, 건조의 순서로 실시하였다.
이상의 공정을 거쳐, 실시예 1 에 관련된 TFT 를 제작하였다.
(실시예 2)
실시예 2 에서는, 도 2 에 나타내는 TFT (30) 와 동형인 TFT 를 제작하였다.
구체적으로, 게이트 전극, 게이트 절연층, 산화물 반도체층, 무기 절연층 (의 일부), 소스ㆍ드레인 전극 및 금속층 (소스ㆍ드레인 전극과 동시에 형성하는 희생 금속층) 의 형성은 실시예 1 과 동일한 방법으로 형성하였다.
단, 실시예 2 에서는, 무기 절연막을 패터닝하기 전에, 무기 절연층 상에 금속막으로서의 Mo 를 DC 스퍼터로 성막해 두고, 무기 절연막의 패터닝으로 금속막도 함께 패터닝된다. 이로써, 무기 절연층의 일부와 금속층 (반사 금속층) 을 형성한다. 그리고, 이 금속층 상 및 산화물 반도체층 상에 추가로 절연막 (SiO2) 을 성막하고 패터닝하여, 무기 절연층을 형성하였다. 소스ㆍ드레인 전극 및 희생 금속층의 형성은 이 무기 절연층을 모두 형성한 후에 실시하였다.
이상의 공정을 거쳐, 실시예 2 에 관련된 TFT 를 제작하였다.
(비교예 1)
비교예 1 에서는, 소스ㆍ드레인 전극 형성시에, 희생 금속층을 형성하지 않은 것 이외에는, 도 1 에 나타내는 TFT (10) 와 동일한 방법으로 TFT 를 제작하였다.
(평가)
제작된 실시예 1, 2 및 비교예 1 에 관련된 TFT 의 광 조사시의 동작 안정성 (ΔVth) 에 대해 평가를 하였다. 또한, TFT 의 소자 사이즈는 각각 채널 길이 180 um, 채널 폭 1 ㎜ 이다.
각 TFT 는 다크 환경하에 1 시간 대기 중에 방치하고, TFT 보관 환경하에서의 실내 광의 영향을 배제하였다. 그리고, 각 TFT 에 대해 게이트 전극, 소스ㆍ드레인 전극 사이에는 전압 인가하지 않은 상태에서 보호층측부터 광 조사 (크세논 램프를 분광으로 10 uW/㎠) 하였다. 조사 시간은 10 분후의 타이밍으로 게이트 전극, 소스ㆍ드레인 전극 사이에 전압을 인가하고 Vg-Id 특성을 측정하였다 (이 때, 광 조사는 계속, 측정 파장은 400 ㎚ ∼ 500 ㎚ 사이에서 20 ㎚ 마다). 이로써, 미리 광 조사하지 않을 때의 Vg-Id 특성으로부터 Vth 를 산출한 것으로부터 파장마다의 ΔVth 를 산출하였다.
또한, 측정마다 광 조사시의 영향을 배제하기 위해서, 1 계측 (예 : 500 ㎚) 종료할 때마다 광 조사하지 않을 때의 Vg-Id 특성을 재현할 때까지, 다크 환경하에서 방치하였다. 또, Vg-Id 특성의 측정에는 반도체 파라미터ㆍ어낼라이저 (아질렌트 테크놀로지사 제조) 를 사용하였다.
파장마다의 ΔVth 의 산출 결과를 표 1 및 도 12 에 나타낸다.
표 1 및 도 12 에 나타내는 결과로부터, 비교예 1 에서는 파장 400 ㎚ ∼ 450 ㎚ 의 광 조사에 대해, ｜ΔVth｜ 가 1 V 를 상회하여 TFT 가 동작 불안정함을 알 수 있다. 특히, 파장 400 ㎚ ∼ 420 ㎚ 의 광 조사에 대해서는, ｜ΔVth｜ 가 비약적으로 커져 (나빠져) TFT 가 한층 더 동작 불안정함을 알 수 있다.
이에 비해, 실시예 1 및 2 에서는 파장 400 ㎚ ∼ 450 ㎚ 의 어느 파장의 광 조사여도, ｜ΔVth｜ 가 1 V 를 하회하여 TFT 의 동작 안정성이 확보되고 있음을 알 수 있다. 특히, 파장 400 ㎚ ∼ 420 ㎚ 의 광 조사에 대해서도, ｜ΔVth｜ 가 비약적으로 커지는 경우도 없어, TFT 의 동작 안정성이 보다 확보되어 있음을 알 수 있다.
Claims (15)
- 금속 재료로 구성된 소스 전극 및 드레인 전극과,
In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층과,
상기 산화물 반도체층에 적층되고, 무기 절연층과 금속층을 포함하는 보호층을 갖고,
상기 소스 전극 및 상기 드레인 전극은, 상기 보호층을 사이에 두고 각각 상기 산화물 반도체층에 적층되고, 상기 산화물 반도체층을 통해 서로 도통 가능하고,
상기 금속층은 다층이고,
상기 다층의 금속층은, 상기 보호층의 정상부에 배치된 희생 금속층과, 상기 무기 절연층의 내부에 배치되고 상기 희생 금속층보다 파장 400 ㎚ 이상 450 ㎚ 이하인 광의 반사율이 높은 반사 금속층을 갖고,
상기 희생 금속층은, 상기 소스 전극 및 상기 드레인 전극과 동일한 금속 재료로 구성되는, 산화물 반도체 소자. - 제 1 항에 있어서,
상기 금속층의 총 두께는 50 ㎚ 이상인, 산화물 반도체 소자. - 제 1 항에 있어서,
상기 산화물 반도체층의 상기 보호층이 배치되어 있는 측과는 반대측에 게이트 절연층을 개재하여 배치된 게이트 전극을 포함하는, 산화물 반도체 소자. - 제 2 항에 있어서,
상기 산화물 반도체층의 상기 보호층이 배치되어 있는 측과는 반대측에 게이트 절연층을 개재하여 배치된 게이트 전극을 포함하는, 산화물 반도체 소자. - 삭제
- 삭제
- 제 3 항에 있어서,
상기 희생 금속층 또는 반사 금속층은 상기 게이트 전극과 동일한 금속 재료로 구성되어 있는, 산화물 반도체 소자. - 제 4 항에 있어서,
상기 희생 금속층 또는 반사 금속층은 상기 게이트 전극과 동일한 금속 재료로 구성되어 있는, 산화물 반도체 소자. - 제 1 항에 있어서,
상기 무기 절연층은 상기 금속층의 금속 재료를 함유하고 있는, 산화물 반도체 소자. - In, Zn, Ga 및 Sn 에서 선택되는 적어도 1 종을 함유하는 산화물 반도체층을 형성하는 공정과,
상기 산화물 반도체층 상에 무기 절연층을 형성하는 공정과,
상기 무기 절연층 및 상기 산화물 반도체층에 금속 도전막을 성막하는 공정과,
상기 금속 도전막을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 금속 도전막을 패터닝할 때에, 상기 소스 전극 및 상기 드레인 전극을 형성함과 함께, 상기 무기 절연층에 상기 금속 도전막을 남기고 희생 금속층을 형성하고, 상기 산화물 반도체층에 적층되고, 상기 무기 절연층과, 상기 희생 금속층을 포함한 금속층을 포함하는 보호층을 형성하는 공정을 갖는 산화물 반도체 소자의 제조 방법으로서,
상기 소스 전극 및 상기 드레인 전극은, 상기 보호층을 사이에 두고 각각 상기 산화물 반도체층에 적층되고, 상기 산화물 반도체층을 통해 서로 도통 가능하고,
상기 금속층은 다층이고,
상기 다층의 금속층은, 상기 보호층의 정상부에 배치된 상기 희생 금속층과, 상기 무기 절연층의 내부에 배치되고 상기 희생 금속층보다 파장 400 ㎚ 이상 450 ㎚ 이하인 광의 반사율이 높은 반사 금속층을 갖고,
상기 희생 금속층은, 상기 소스 전극 및 상기 드레인 전극과 동일한 금속 재료로 구성되는, 산화물 반도체 소자의 제조 방법. - 삭제
- 제 1 항 내지 제 4 항 및 제 7 항 내지 제 9 항 중 어느 한 항에 기재된 산화물 반도체 소자를 구비한, 표시 장치.
- 삭제
- 제 1 항 내지 제 4 항 및 제 7 항 내지 제 9 항 중 어느 한 항에 기재된 산화물 반도체 소자를 구비한, 이미지 센서.
- 삭제
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