KR101688350B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR101688350B1
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히로타카 오니시
마스오 고가
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미쓰비시덴키 가부시키가이샤
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Abstract

절연 기판(1)의 배선 패턴(2) 상에 땜납부(4)와 Ni 도금 마크(5)를 도금에 의해 동시에 형성한다. 절연 기판(1) 상에 반도체 칩(6)을 실장한다. Ni 도금 마크(5)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 땜납부(4)에 전극(8)을 땜납(9)에 의해 접합한다. 절연 기판(1), 반도체 칩(6), 와이어(7), 및 전극(8)을 밀봉재(13)에 의해 밀봉한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은, 전철·풍력 발전 등에 사용되는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 절연성을 확보하기 위해서, 장치 내부에 실리콘 겔 등의 밀봉재를 주입하고 있다. 와이어 본딩 등의 공정에서 절연 기판의 위치 인식에 사용하는 구멍이 절연 기판의 배선 패턴에 마련되어 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1: 일본 특허 공개 제2002-299551호 공보
이 위치 인식용의 구멍이 땜납부 부근에 있는 경우, 땜납부로부터 흘러나온 땜납이 구멍에 흘러들어가는 경우가 있다. 그 때, 땜납은 자신의 표면 장력에 의해 구 형상이나 원반 형상의 형태로 된다. 이 때문에, 구멍의 지름이 3㎜ 이하로 작은 경우에는, 땜납이 구멍의 바닥까지 흘러들지 못해, 구멍의 상부만을 덮는 일이 있다. 따라서, 구멍 내에 밀봉재가 흘러들지 못하여 공극이 생긴다.
공극 내의 공기의 절연 강도는 실리콘 겔 등의 밀봉재의 절연 강도의 10분의 1 정도이다. 따라서, 공극 내에서는 땜납과 절연 기판 사이에 부분 방전이 발생한다고 하는 문제가 있었다. 또한, 위치 인식용의 구멍의 지름을 크게 하면 조립에 필요한 영역을 충분히 확보할 수 없다고 하는 문제가 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 부분 방전의 발생을 막을 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 절연 기판의 배선 패턴 상에 땜납부와 마크를 도금에 의해 동시에 형성하는 공정과, 상기 절연 기판 상에 반도체 칩을 실장하는 공정과, 상기 마크에 의해 상기 절연 기판의 위치를 인식하여 상기 반도체 칩에 와이어를 본딩하는 공정과, 상기 땜납부에 전극을 땜납에 의해 접합하는 공정과, 상기 절연 기판, 상기 반도체 칩, 상기 와이어, 및 상기 전극을 밀봉재에 의해 밀봉하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의해, 부분 방전의 발생을 막을 수 있다.
도 1은 본원 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅱ에 따른 단면도이다.
도 3은 본원 발명의 실시 형태 1에 따른 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 본원 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 평면도이다.
도 6은 도 5의 Ⅰ-Ⅱ에 따른 단면도이다.
도 7은 본원 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 평면도이다.
도 8은 도 7의 Ⅰ-Ⅱ에 따른 단면도이다.
도 9는 본원 발명의 실시 형태 4에 따른 반도체 장치를 나타내는 평면도이다.
도 10은 본원 발명의 실시 형태 5에 따른 반도체 장치를 나타내는 평면도이다.
도 11은 도 10의 Ⅰ-Ⅱ에 따른 단면도이다.
도 12는 본원 발명의 실시 형태 6에 따른 반도체 장치를 나타내는 평면도이다.
도 13은 도 12의 Ⅰ-Ⅱ에 따른 단면도이다.
도 14는 본원 발명의 실시 형태 7에 따른 반도체 장치를 나타내는 평면도이다.
도 15는 도 14의 Ⅰ-Ⅱ에 따른 단면도이다.
본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
(실시 형태 1)
도 1은 본원 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅱ에 따른 단면도이다. 절연 기판(1)의 상면에 배선 패턴(2)이 마련되고, 하면에 금속 패턴(3)이 마련되어 있다. 땜납부(4)가 배선 패턴(2) 상에 마련되어 있다. Ni 도금 마크(5)가 배선 패턴(2) 상에 마련되어 있다. 땜납부(4)와 마크는 동일한 재질인 Ni로 이루어진다.
반도체 칩(6)이 절연 기판(1) 상에 실장되어 있다. 와이어(7)가 반도체 칩(6)에 본딩되어 있다. 전극(8)이 땜납(9)에 의해 땜납부(4)에 접합되어 있다. 베이스판(10)이 땜납(11)에 의해 금속 패턴(3)에 접합되어 있다. 이들 전체를 케이스(12)가 덮고, 밀봉재(13)가 절연 기판(1), 반도체 칩(6), 와이어(7), 및 전극(8)을 밀봉하고 있다.
계속해서, 본 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 도 3은 본원 발명의 실시 형태 1에 따른 반도체 장치의 제조 공정을 나타내는 평면도이다. 우선, 절연 기판(1)의 배선 패턴(2) 상에 땜납부(4)와 Ni 도금 마크(5)를 도금에 의해 동시에 형성한다. 다음으로, 절연 기판(1) 상에 반도체 칩(6)을 실장한다.
다음으로, Ni 도금 마크(5)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 다음에, 땜납부(4)에 전극(8)을 땜납(9)에 의해 접합한다. 다음에, 베이스판(10)을 땜납(11)에 의해 금속 패턴(3)에 접합한다. 마지막으로, 이들 전체를 케이스(12)로 덮고, 절연 기판(1), 반도체 칩(6), 와이어(7), 및 전극(8)을 밀봉재(13)에 의해 밀봉한다.
계속해서, 본 실시 형태의 효과를 비교예와 비교하여 설명한다. 도 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다. 비교예에서는, 위치 인식용의 구멍(14)이 마련되어 있다. 땜납부(4)로부터 흘러나온 땜납(9)이 구멍(14)의 상부를 덮어 공극이 생기고, 그 공극이 원인으로 되어 땜납(9)과 절연 기판(1) 사이에 부분 방전이 발생한다고 하는 문제가 있다.
한편, 본 실시 형태에서는, 땜납부(4)로부터 흘러나온 땜납(9)이 Ni 도금 마크(5)를 덮어도 공극은 생기지 않는다. 이 때문에, 부분 방전의 발생을 막을 수 있다. 또한, Ni 도금 마크(5)의 크기를 φ 3 ㎜ 이하로 하면, 조립에 필요한 영역을 충분히 확보할 수 있다. 또한, 배선 패턴(2)이 Al인 경우, 땜납부(4)를 통상은 Ni 도금으로 제작한다. 그래서, 땜납부(4)와 Ni 도금 마크(5)를 Ni 도금에 의해 동시에 형성함으로써, 공정수를 줄일 수 있다.
(실시 형태 2)
도 5는 본원 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 평면도이다. 도 6은 도 5의 Ⅰ-Ⅱ에 따른 단면도이다. 또, 도 5에서 반도체 칩(6)이나 와이어(7)은 생략하고 있다.
실시 형태 1의 Ni 도금 마크(5) 대신에, 솔더 레지스트로 이루어지는 레지스트 마크(15)가 배선 패턴(2) 상에 배치되어 있다. 솔더 레지스트로 이루어지는 보호막(16)이 배선 패턴(2)의 외주를 덮고 있다. 이 보호막(16)과 레지스트 마크(15)를 솔더 레지스트에 의해 동시에 형성한다. 이 레지스트 마크(15)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
솔더 레지스트로 이루어지는 레지스트 마크(15)에는, 땜납부(4)로부터 흘러나온 땜납(9)이 부착되지 않기 때문에 공극도 생기지 않는다. 이 때문에, 부분 방전의 발생을 막을 수 있다. 또한, 배선 패턴(2)이 Cu이면 통상은 땜납부(4)의 주위를 솔더 레지스트로 이루어지는 보호막(16)으로 덮는다. 그래서, 보호막(16)과 레지스트 마크(15)를 솔더 레지스트에 의해 동시에 형성함으로써, 공정수를 줄일 수 있다.
(실시 형태 3)
도 7은 본원 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 평면도이다. 도 8은 도 7의 Ⅰ-Ⅱ에 따른 단면도이다. 또, 도 7에서 반도체 칩(6)이나 와이어(7)는 생략하고 있다.
솔더 레지스트로 이루이지는 보호막(16)이 절연 기판(1) 상에 마련되어 있다. 이 보호막(16)은 땜납부(4)에 배치된 개구(17)와 땜납부(4) 이외에 배치된 개구(18)를 가진다. 전극(8)이 개구(17)를 통해서 땜납부(4)에 땜납(9)에 의해 접합되어 있다. 그리고, 개구(18)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
땜납부(4)로부터 흘러나온 땜납(9)은 솔더 레지스트로 이루어지는 보호막(16)에 부착되지 않기 때문에, 개구(18)까지는 도달하지 않아, 공극도 생기지 않는다. 이 때문에, 부분 방전의 발생을 막을 수 있다. 또한, 배선 패턴(2)이 Cu이면 통상은 땜납부(4)의 주위를 솔더 레지스트로 이루어지는 보호막(16)으로 덮는다. 그래서, 보호막(16)의 형성시에 위치 맞춤 마크인 개구(18)를 형성함으로써, 공정수를 줄일 수 있다.
(실시 형태 4)
도 9는 본원 발명의 실시 형태 4에 따른 반도체 장치를 나타내는 평면도이다. 또, 도 9에서 반도체 칩(6)이나 와이어(7)는 생략하고 있다.
실시 형태 1의 Ni 도금 마크(5) 대신에, 절연 기판(1)의 배선 패턴(2)의 외주부에 노치(19)가 마련되어 있다. 이 노치(19)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
땜납부(4)로부터 흘러나온 땜납(9)이 노치(19)의 상부를 덮어도, 배선 패턴(2)의 사이드로부터 밀봉재(13)가 노치(19) 내부로 들어가기 때문에, 공극이 생기지 않는다. 이 때문에, 부분 방전의 발생을 막을 수 있다. 또, 노치(19)가 평면에서 보아 삼각형이면, 배선 패턴(2)의 사이드측이 넓게 개방되어 내부에 밀봉재가 들어가기 쉬워진다.
(실시 형태 5)
도 10은 본원 발명의 실시 형태 5에 따른 반도체 장치를 나타내는 평면도이다. 도 11은 도 10의 Ⅰ-Ⅱ에 따른 단면도이다. 또, 도 10에서 반도체 칩(6)이나 와이어(7)는 생략하고 있다.
절연 기판(1)은 홈(20)에 의해 서로 분리된 배선 패턴(21, 22)을 가진다. 땜납부(4)가 배선 패턴(21) 상에 마련되고, 실시 형태 1의 Ni 도금 마크(5) 대신에 위치 인식용의 구멍(23)이 배선 패턴(22)에 마련되어 있다. 이 구멍(23)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
땜납부(4)를 마련한 배선 패턴(21)과 위치 인식용의 구멍(23)을 마련한 배선 패턴(22)을 홈(20)에 의해 분리함으로써, 땜납부(4)로부터 흘러나온 땜납(9)이 구멍(23)에 도달하지 못하기 때문에, 부분 방전의 발생을 막을 수 있다. 그리고, 땜납(9)이 홈(20)의 상부를 덮어도, 배선 패턴(21, 22)의 사이드로부터 밀봉재(13)가 홈(20)의 내부에 들어가기 때문에, 공극이 생기지 않는다. 또한, 홈(20)의 폭을 1㎜ 이하로 하면, 조립에 필요한 영역을 충분히 확보할 수 있다.
(실시 형태 6)
도 12는 본원 발명의 실시 형태 6에 따른 반도체 장치를 나타내는 평면도이다. 도 13은 도 12의 Ⅰ-Ⅱ에 따른 단면도이다. 또, 도 12에서 반도체 칩(6)이나 와이어(7)는 생략하고 있다.
실시 형태 1의 Ni 도금 마크(5) 대신에 위치 인식용의 구멍(24)이 배선 패턴(2)에 마련되어 있다. 이 구멍(24)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 땜납부(4)와 구멍(24)의 간격은 5㎜ 이상 떨어져 있다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
땜납부(4)와 구멍(24)의 간격을 5㎜ 이상 떨어뜨려 놓는 것에 의해, 땜납부(4)로부터 흘러나온 땜납(9)이 구멍(24)에 도달하지 못하기 때문에, 부분 방전의 발생을 막을 수 있다. 또한, 와이어 본드의 영역을 넓게 확보하고 있으므로, 조립에 필요한 영역을 충분히 확보할 수 있다.
(실시 형태 7)
도 14는 본원 발명의 실시 형태 7에 따른 반도체 장치를 나타내는 평면도이다. 도 15는 도 14의 Ⅰ-Ⅱ에 따른 단면도이다. 또, 도 14에서 반도체 칩(6)이나 와이어(7)는 생략하고 있다.
절연 기판(1)은 홈(20)에 의해 서로 분리된 배선 패턴(21, 22)을 가진다. 땜납부(4)가 배선 패턴(21) 상에 마련되고, 실시 형태 1의 Ni 도금 마크(5) 대신에 위치 인식용의 구멍(24)이 배선 패턴(21)에 마련되고, 위치 인식용의 구멍(23)이 배선 패턴(22)에 마련되어 있다. 이 구멍(23, 24)에 의해 절연 기판(1)의 위치를 인식하여 반도체 칩(6)에 와이어(7)를 본딩한다. 땜납부(4)와 구멍(24)의 간격은 5㎜ 이상 떨어져 있다. 그 외의 구성 및 제조 공정은 실시 형태 1과 동일하다.
땜납부(4)를 마련한 배선 패턴(21)과 위치 인식용의 구멍(23)을 마련한 배선 패턴(22)을 홈(20)에 의해 분리함으로써, 땜납부(4)로부터 흘러나온 땜납(9)이 구멍(23)에 도달하지 못하기 때문에, 부분 방전의 발생을 막을 수 있다. 또한, 동일한 배선 패턴(21)에 마련된 땜납부(4)와 구멍(24)의 간격을 5㎜ 이상 떨어뜨려 놓는 것에 의해, 땜납부(4)로부터 흘러나온 땜납(9)이 구멍(24)에 도달하지 못하기 때문에, 부분 방전의 발생을 막을 수 있다. 이것에 의해, 부분 방전의 발생을 막으면서 설계의 자유도를 향상시킬 수 있다.
또, 실시 형태 5~7에 있어서, 위치 인식용의 구멍(23, 24) 대신에, 실시 형태 1~4와 같은 Ni 도금 마크(5), 레지스트 마크(15), 솔더 레지스트의 개구(18), 노치(19)를 이용하여도 좋다. 이것에 의해 부분 방전의 발생을 더 확실히 막을 수 있다.
1: 절연 기판
2: 배선 패턴
4: 땜납부
5: Ni 도금 마크(마크)
6: 반도체 칩
7: 와이어
8: 전극
9: 땜납
13: 밀봉재
15: 레지스트 마크(마크)
17: 개구(제 1 개구)
18: 개구(제 2 개구)
19: 노치
20: 홈
21: 배선 패턴(제 1 배선 패턴)
22: 배선 패턴(제 2 배선 패턴)
23, 24: 구멍(마크)

Claims (14)

  1. 삭제
  2. 절연 기판의 배선 패턴 상에 땜납부를 형성하는 공정과,
    상기 배선 패턴의 외주를 덮는 보호막과 상기 배선 패턴 상에 배치된 마크를 솔더 레지스트에 의해 동시에 형성하는 공정과,
    상기 절연 기판 상에 반도체 칩을 실장하는 공정과,
    상기 마크에 의해 상기 절연 기판의 위치를 인식하여 상기 반도체 칩에 와이어를 본딩하는 공정과,
    상기 땜납부에 전극을 땜납에 의해 접합하는 공정과,
    상기 절연 기판, 상기 반도체 칩, 상기 와이어, 및 상기 전극을 밀봉재에 의해 밀봉하는 공정
    을 구비하고,
    상기 마크는 상기 솔더 레지스트만으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 배선 패턴을 가지는 절연 기판과,
    상기 배선 패턴 상에 마련된 땜납부와,
    상기 배선 패턴의 외주를 덮고, 솔더 레지스트로 이루어지는 보호막과,
    상기 배선 패턴 상에 배치되고, 솔더 레지스트만으로 이루어지는 마크와,
    상기 절연 기판 상에 실장된 반도체 칩과,
    상기 반도체 칩에 본딩된 와이어와,
    상기 땜납부에 땜납에 의해 접합된 전극과,
    상기 절연 기판, 상기 반도체 칩, 상기 와이어, 및 상기 전극을 밀봉하는 밀봉재
    를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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