KR101663363B1 - 기판 휨을 감소시키기 위한 백사이드 구조들을 가진 집적 회로 - Google Patents

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Abstract

딥 트렌치 캐패시터들에 의해 유도된 웨이퍼 휨은 웨이퍼의 뒷면에 형성된 구조들에 의해 개선된다. 뒷면의 구조들은 인장 막들을 포함한다. 상기 막들은 웨이퍼의 백 사이드의 트렌치들 내에 형성될 수 있으며, 트렌치들은 막들의 효과를 향상시킨다. 일부 실시형태에서, 웨이퍼들은 3D-IC 디바이스를 형성하는데 이용된다. 일부 실시형태에서, 3D-IC 디바이스는 고전압 또는 고전력 회로를 포함한다.

Description

기판 휨을 감소시키기 위한 백사이드 구조들을 가진 집적 회로{INTEGRATED CIRCUIT WITH BACKSIDE STRUCTURES TO REDUCE SUBSTRATE WRAP}
본 개시는 휨(warp)을 감소시키기 위한 백 사이드 구조들을 가진 집적 회로 디바이스들에 관한 것이다.
집적 회로가 발명된 이후, 반도체 산업은 집적 회로 구성요소들(트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 밀도를 계속해서 향상시키도록 시도하고 있다. 가장 많은 부분에 대하여, 밀도의 향상은, 특징부(feature) 사이즈의 감소로부터 비롯되며, 주어진 영역 내에 형성될 구성요소들을 더 많아지게 한다. 이러한 향상은, 구성요소들이 본질적으로 2차원 레이아웃에서 남겨지는 동안에 행해져 왔다. 밀도에 있어서의 극적인(dramatic) 증가가 2차원 레이아웃의 한계 내에서 실현되고 있지만, 추가적인 향상을 달성하는 것은 어려웠다.
3차원 집적 회로(three-dimensional integrated circuit, 3D IC)들은 이러한 한계를 극복하도록 생성되어 왔다. 3D IC에서, 각각이 집적 회로를 포함하는 2개 이상의 반도체 바디들이 형성되고, 수직으로 정렬되고, 함께 접합된다. 디바이스 밀도를 증가시키는 다른 방법은 개별 웨이퍼들 상의 수직 디바이스 구조들을 통한 것이다. 수직 구조들은 집적 회로(IC) 디바이스에 대한 표면 영역 조건을 크게 감소시킬 수 있다. 딥 트렌치(deep trench) 커패시터들은 주목을 받고 있는 하나의 타입의 수직 디바이스 구조이다. 딥 트렌치 커패시터들은 여러 가지 커패시터들에, 가장 현저하게는 동적 랜덤 액세스 메모리(DRAM)를 형성하는데 이용될 수 있다.
도 1은 본 개시의 실시형태에 따른 프로세스에 대한 흐름도이다.
도 2 내지 도 5는 도 1의 방법에 따른 프로세싱의 여러 가지 스테이지들에서의 본 개시의 실시형태에 따른 웨이퍼를 나타낸다.
도 6은 본 개시의 다른 실시형태에 따른 프로세스에 대한 흐름도이다.
도 7 내지 도 18은 도 6의 방법에 따른 프로세싱의 여러 가지 스테이지들에서의 본 개시의 실시형태에 따른 집적 회로 디바이스를 나타낸다.
도 19 내지 도 21은 본 개시의 여러 가지 대안적인 실시형태들에 따른 집적 회로 디바이스들을 나타낸다.
도 22는 본 개시의 다른 실시형태에 따른 프로세스에 대한 흐름도이다.
도 23 내지 도 25는 본 개시의 일부 실시형태들에 따른 3D-IC 디바이스들을 나타낸다.
딥 트렌치 커패시터들을 갖는 집적 회로 디바이스들을 제조하는 과정에 걸쳐서, 커패시터들이 형성되는 웨이퍼가 휘어지게 될 수 있다. 발명자들은 이러한 휨이 복수의 도전층들을 갖는 딥 트렌치 커패시터들에서 특히 심해질 수 있다는 것을 관찰하였다. 휨은 화학적 기계적 연마와 같은 후속 프로세스들에 악 영향을 주는 범위까지 진행할 수 있다. 휨은 3D-IC 디바이스들에 형성되고 있는 웨이퍼들에 대하여 특히 문제가 될 수 있다.
발명자들은 웨이퍼들의 백 사이드 상에 인장 응력을 갖는 구조들을 형성함으로써 이러한 문제를 해결하였다. 일부 실시형태들에서, 이러한 구조들은 인장 막들이다. 일부 실시형태들에서, 이러한 구조들은 인장 재료(material)로 충전된 트렌치들을 포함한다. 웨이퍼의 백 사이드 상의 구조들은 추가적인 프로세싱을 가능하게 하도록 웨이퍼 휨을 충분히 감소시킨다. 일부 실시형태들에서, 휨은 웨이퍼들의 프런트 사이드 상의 커패시터들 위에 하나 이상의 압축 막들을 형성함으로써 추가로 감소된다.
도 1은 본 개시에 의해 제공되는 예시적인 프로세스(100)의 흐름도이다. 도 2 내지 도 5는 프로세스(100)의 여러 가지 스테이지들에서의 웨이퍼(201)를 나타낸다. 프로세스(100)는 동작 101로 개시되고, 이 동작에서는 웨이퍼(201)를 제공한다. 이 스테이지에서, 웨이퍼(201)는 도 2에 의해 나타낸 바와 같이 평평하다.
프로세스(100)는 동작 103으로 진행하고, 동작 103은 웨이퍼(201)의 앞면(202) 상에 딥 트렌치 커패시터(203)들을 형성한다. 딥 트렌치 커패시터(203)들의 재료는 높은 온도에서 퇴적되고, 웨이퍼(201)의 열 팽창 계수와 상이한 열 팽창 계수를 갖는다. 웨이퍼(201)가 냉각되는 동안에, 딥 트렌치 커패시터(203)들을 충전하는 재료는 웨이퍼(201)를 형성하는 재료보다 더 크게 줄어든다. 딥 트렌치 커패시터(203)를 충전하는 재료는 웨이퍼(201)에 부착되기 때문에, 딥 트렌치 커패시터(203)들을 충전하는 재료는, 인장 응력 하에서의 막들 또는 재료를 의미하는, 인장 막들 또는 재료가 된다. 이러한 인장 응력은 웨이퍼(201)의 앞면(202)에 압축력을 가한다. 이러한 힘은 도 3에 도시된 바와 같이 웨이퍼(201)를 휘어지게 할 수 있다.
휨(206)의 양은, 웨이퍼(201)의 표면(202) 상의 모든 점들을 바운딩하는 어떤 2개의 평면(208) 사이의 최단 거리로서 규정될 수 있다. 일부 실시형태들에서, 딥 트렌치 커패시터(203)들은, 본 개시에 의해 제공되는 휨 응력과 같은 휨 응력을 상쇄시키는 구조들이 없는 후속 프로세싱 동안에 허용될 수 있는 것보다 더 큰 휘어짐(206)으로 웨이퍼(201)를 충분히 변형시키도록 웨이퍼(201)를 압박한다. 일부 실시형태들에서, 150 ㎛는 후속 프로세싱 동안에 허용될 수 있는 최대 휨양이다.
프로세스(100)는 동작 105로 진행하고, 동작 105는 웨이퍼(201)의 백 사이드(204)에 인장 응력을 갖는 구조(205)들을 형성한다. 구조(205)들은 도 4에 도시된 바와 같이 딥 트렌치 커패시터(203)에 의해 야기되는 응력을 상쇄시키고, 휨(206)을 감소시킬 수 있다. 구조(205)들은 이 예에서 딥 트렌치 커패시터(203) 이후에 형성되는 것으로서 도시되어 있지만, 다른 실시형태들에서, 구조(205)들은 딥 트렌치 커패시터(203)들과 전체적으로 또는 부분적으로는 이전에 또는 동시에 형성될 수 있다.
일부 실시형태들에서, 동작 105에 의해 생성된 구조(205)들은 웨이퍼 휨(206)을 150 ㎛ 미만으로 감소시킨다. 일부 실시형태들에서, 동작 105에 의해 생성된 구조(205)들은, 앞면(202)의 딥 트렌치 커패시터(203)에 의해 가해지는 압축력의 크기의 적어도 50%인 크기를 갖는 압축력을 웨이퍼(201)의 백 사이드(204)에 가한다. 일부 실시형태들에서, 구조(205)들은 적어도 50%만큼 웨이퍼 휨(206)을 감소시킨다.
프로세스(100)는 동작 107로 진행하고, 동작 107은 화학적 기계적 연마이다. 동작 107은 웨이퍼(201)가 과도한 휨(206)을 가지면, 허용할 수 없는 정도까지 표면(202)에 걸쳐서 불균일하게 동작할 수 있는 동작들을 예시한다. 일부 실시형태들에서, 이들은 가장 대표적인 것이며, 동작 107은 FEOL(front-end-of-line) 프로세싱 동안에 그리고 BEOL(back-end-of-line) 프로세싱 이전에 일어난다.
프로세스(100)는 동작 109로 진행하고, 동작 109은 선택적이다. 동작 109는 딥 트렌치 커패시터(203) 위에 하나 이상의 선택적인 압축 막(207)들을 형성한다. 압축 막은, 퇴적 이후에(냉각시) 막이 부착되는 구조보다 더 작은 정도로 줄어들게 하여, 막이 압축 응력 하에 있게 하는 경향이 있는 막이다. 압축 막(207)들은 또한 딥 트렌치 커패시터(203)에 의해 유도된 응력을 균형 잡도록 할 수 있고, 도 5에 도시된 바와 같이 웨이퍼 휨(206)을 더 감소시킬 수 있다.
동작 109는 동작 109의 응력 밸런싱을 미세 조정하는 제어 장치들을 포함할 수 있다. 일부 실시형태들에서, 동작 109는 웨이퍼 휨(206)을 측정하는 것과 압축 막(207)들의 두께를 결정하는 측정을 이용하는 것을 포함한다. 유사한 절차가 동작 105의 일부로서 행해질 수 있고, 구조(205)들의 두께 또는 깊이를 결정하는데 이용될 수 있다. 일부 실시형태들에 있어서, 동작 109는 구조들(205 및 207)과 같은 휨 응력을 상쇄시키는 구조들이 없이 딥 트렌치 커패시터(203)에 의해 유도되는 휨의 20% 미만으로 웨이퍼 휨(206)을 감소시킨다.
일부 실시형태들에서, 하나 이상의 부가적인 인장 막들(도시되지 않음)은, 웨이퍼(201)의 프런트 사이드 상에 압축 막(207)들을 형성하는 것 대신에 웨이퍼(201)의 백 사이드(204) 상에 형성된다. 다른 실시형태들에서, 백 사이드(204) 상의 부가적인 인장 막들과 프런트 사이드(202) 상의 압축 막(207)들의 조합은 동작 109의 응력 밸런싱을 달성하는데 이용된다.
도 6은 프로세스(100)의 범위 내에서의 프로세스의 더욱 상세한 일례인 프로세스(300)의 흐름도를 제공한다. 도 7 내지 도 18은 프로세스(300)에 의한 제조 하에서 예시적인 IC 디바이스(200)를 나타낸다. 이 디바이스(200)는 적어도 웨이퍼(201)의 일부 및 딥 트렌치 커패시터(203)들을 포함한다.
프로세스(300)의 제1 동작 101은 반도체 기판(201)을 제공하는 것이다. 기판(201)은 반도체 바디를 포함한다. 일부 실시형태들에서, 기판(201)은 반도체의 단결정으로부터 형성된다. 반도체 바디들의 일례는, 제한 없이, 실리콘, SOI(silicon on insulator), Ge, SiC, GaAs, GaAlAs, InP, GaN 및 SiGe를 포함한다. 반도체 기판(201)는 도면들에 의해 나타내지 않고, 프로세스(300)의 동작들 이전에 또는 이와 중첩되거나, 또는 프로세스(300)의 동작들 이후에 발생할 수 있는 하나 이상의 단계들에 의해 형성되는 영역들, 구조들 및 디바이스들을 포함할 수 있다.
일부 실시형태들에서, 반도체 기판(201)은 반도체의 웨이퍼이다. 웨이퍼(201)는 300 ㎜ 이하의 직경을 가질 수 있고, 이는 현재 반도체 산업 내에서 일반적이다. 그러나, 일부 다른 실시형태들에서, 웨이퍼(201)는 300 ㎜보다 더 큰 예를 들어, 450 ㎜의 직경을 가진다. 본 개시의 프로세스들 및 구조들은, 휘어짐(wraping)에 대한 더 큰 민감성으로 인해 이러한 더 큰 직경 웨이퍼들에 대하여 특히 유용하다.
프로세스(300)는 딥 트렌치 커패시터(203)들을 형성하는 일련의 동작들 103으로 지속된다. 동작 301은 도 7에 도시된 바와 같이 반도체 기판(201)의 앞면(202)에 패턴화된 마스크(209)를 형성하는 것이다. 마스크(209)는 하나 이상의 층들을 포함할 수 있다. 어떤 적절한 재료 또는 재료들의 조합이 이용될 수 있다. 마스크(209)는, 일반적으로 포토리소그래피 마스크(도시되지 않음)를 통한 노광을 포함하는 프로세스에 의해 패턴화된 포토레지스트(이 또한 도시되지 않음)를 이용하여 리소그래피에 의해 패턴화된 하드 마스크이다. 하드 마스크 재료는 이산화 규소일 수 있다. 하드 마스크(209)에 적합하게 될 수 있는 다른 재료들의 일례는, 제한 없이, 질화 규소 및 SiON을 포함한다. 마스크층(209)은 어떤 적합한 프로세스 또는 프로세스들의 조합에 의해 형성될 수 있다.
동작 303은 도 8에 도시된 바와 같이 마스크(209)를 통하여 반도체 기판(201)을 에칭함으로써 트렌치(212)들을 형성하는 것이다. 어떤 적합한 에칭 프로세스가 이용될 수 있다. 적합한 에칭 프로세스는 일반적으로 플라즈마 에칭이다. 대부분의 실시형태들에서, 트렌치(212)들은 높은 애스펙트 비를 갖는다. 높은 애스펙트 비는 10:1 이상의 폭(216)에 대한 깊이(214)의 비이다. 일부 실시형태들에서, 트렌치(212)들은 20:1 내지 50:1의 범위의 애스펙트 비들을 갖는다. 일부 실시형태들에서, 깊이(214)는 500 내지 10,000 ㎚의 범위 내에 있다. 대부분의 실시형태들에서, 폭(216)은 약 28 내지 500 ㎚의 범위 내에 있다. 일부 실시형태들에서, 폭(216)은 50 내지 200 ㎚의 범위 내에 있다.
대부분의 실시형태들에서, 균일하게 이격되어 있고 평행한 복수의 트렌치(212)들이 존재한다. 복수는 10보다 더 큰 수일 수 있다. 일반적으로, 그 수는 100보다 더 크다. 트렌치(212)들의 인접 쌍들은, 트렌치(212)들 사이의 거리가, 트렌치 폭(216)보다 더 큰 하나 이상 순서의 크기인 트렌치(212)의 길이에 걸쳐서 대략 일정하게 남아 있으면 평행하다고 간주된다.
동작 305는 도 8 및 도 9에 도시된 바와 같이 인접한 트렌치(212) 사이에서 마스크(209)의 일부(231)를 제거하는 트리밍 프로세스이다. 일부 실시형태들에서, 동작 305는 포토레지스트 마스크를 이용하는 에칭 프로세스이다. 일부 다른 실시형태들에서, 동작 305는 위치(231)에서의 마스크(209)를 우선적으로 제거하는 마스크없는 에칭이다. 위치(231)에서의 우선적인 에칭은, 트렌치(212)들로부터 더 멀리 있는 마스크(209)의 부분들과 비교하여, 위치(231)에서 마스크(209)의 체적에 대하여 더 큰 표면을 이용하는 측면 또는 이방성 에칭을 이용함으로써 달성될 수 있다. 마스크없는 에칭 프로세스는 습식 에칭일 수 있다.
동작 309는 도 10에 도시된 바와 같이 도전성 우물(21)을 형성하도록 트렌치(212)들의 부근에서 기판(201)을 도핑하는 것이다. 도핑은 n형 또는 p형일 수 있다. 어떤 적합한 도핑 프로세스를 이용할 수 있다. 동작 307에 대한 일반적인 도핑 프로세스는 확산 도핑 프로세스이다. 예를 들어, 반도체(201)는 가열된 기판(201)을 POCl3 증기에 노출시킴으로써 인으로 도핑될 수 있다.
동작 311은 유전체 배리어(213)를 이용하여 트렌치(212)들에 막을 형성한다. 배리어(213)는 어떤 적합한 유전체(들)의 하나 이상의 층들로부터 형성될 수 있다. 배리어(213)에 대한 일반적인 구조는 2개 이상의 층들을 포함한다. 이러한 층들의 일반적인 재료는 SiO2, SiON, 및 SiN을 포함한다. 유전체 배리어(213)에 이용될 수 있는 재료의 다른 일례들은, 제한 없이, Ta2O, Al2O3 및 하이-k 유전체를 포함한다. 유전체 배리어(213)는 어떤 적합한 프로세스 또는 프로세스들의 조합에 의해 형성될 수 있다. 초기 단계는 이전 프로세싱 동안에 트렌치(212)들의 측벽들 상에 형성된 산화물들을 제거하도록 데글레이징(deglazing)될 수 있다.
동작 313은 도 11에 도시된 바와 같이 트렌치(212)들을 충전하여 커패시터(203)들을 형성하도록 도전성 재료(215)를 퇴적하는 것이다. 도전성 재료(215)는 또한 마스크(209) 위에 그리고 마스크층(209)에서 개구 내에 형성된다. 이 재료(215)는 어떤 적합한 도전성 재료일 수 있고, 여러 가지 도전성 재료의 복수의 층들을 포함할 수 있다. 사용될 수 있는 도전성 재료의 일례들은 도핑된 반도체들, 금속들, 및 금속 화합물을 포함한다. 도전성 재료(215)는 어떤 적합한 프로세스 또는 프로세스들의 조합에 의해 퇴적될 수 있다. 일부 실시형태들에서, 도전성 재료(215)는 폴리실리콘이다.
동작 313에 이어서, 도전성 재료(215)가 마스크(209) 위에 놓여 있는 곳에서부터 도전성 재료(215)를 제거하도록 화학적 기계적 연마를 적용하는 것이 일반적으로 바람직하다. 그러나, 휨(206)은, 이러한 프로세싱 스테이지에서, 연마와 간섭될 수 있다. 동작 105는 휨(206)을 감소시키기 위하여 기판(201)의 백 사이드(204) 상에 구조(205)들을 형성하는 일련의 동작들이다.
프로세스(300)에 있어서, 동작 105는 동작 315로 개시되고, 동작 315는 도 12에 도시된 바와 같이 기판(201)의 백 사이드(204) 상에 마스크(217)를 형성한다. 동작 317은 마스크(209) 내의 개구들을 통하여 기판(201)을 에칭함으로써 도 13에 도시된 바와 같이 백 사이드(204) 내에 트렌치(214)들을 형성한다. 동작 319은 트렌치(214)들을 인장 재료를 이용하여 충전하여 도 14에 도시된 바와 같이 구조(205)를 형성한다.
일부 실시형태들에서, 동작 317은, 딥 트렌치 커패시터(203)들이 형성되는 트렌치(212)들을 패터닝하는데 이용되는 마스크와 동일한 포토리소그래피 마스크를 이용하여 트렌치(214)들에 대한 패턴을 설정한다. 이러한 실시형태들의 이점은, 트렌치(214)들이 부가적인 마스크없이 형성될 수 있다는 점이다. 이러한 실시형태들은, 트렌치(214)들의 패턴이 트렌치(212)들의 패턴에 대응하는 디바이스들을 형성한다. 일부 실시형태들에서, 트렌치(214)들은 트렌치(212)들과 동일한 패턴을 가지는 반면에 이러한 트렌치들의 2 개의 세트는 깊이에 있어서 차이를 갖는다. 깊이에 있어서 차이는 웨이퍼(201) 상의 프런트 사이드 응력에 대한 백 사이드 응력을 더 잘 균형잡도록 선택될 수 있다. 일부 실시형태들에서, 트렌치(214)들의 깊이는 휨(206)의 측정에 기초하여 선택된다.
대부분의 실시형태들에서, 구조(205)의 인장 재료는, 인장 재료가 부착되는 반도체 기판(201)의 재료의 열 팽창 계수보다 더 큰 열 팽창 계수를 갖는 재료이다. 퇴적에 이어서 기판(201)의 재료 및 구조(205)들이 냉각되는 동안에, 구조(205)의 재료는 기판(201)의 재료보다 더 수축되고, 이는 기판(201)상에 백 사이드(204)에 인접하여 압축력을 가한다. 이러한 힘은 기판(201) 상에 앞면(202)에 인접하여 커패시터(203)들에 의해 가해지는 힘을 상쇄시켜, 휨(206)을 감소시킨다.
구조(205)의 인장막이 되는 재료를 퇴적하기 이전에 트렌치(214)들을 형성하는 것은, 구조(205)가 기판(201)상에 가하는 응력의 양을 크게 증가시킬 수 있다. 그럼에도 불구하고, 일부 실시형태들에서는, 트렌치(214)들이 형성되지 않는다. 그러나, 트렌치(214)들을 형성하지 않는 것은 프로세스(300)를 간단하게 하며, 구조(205)의 재료의 두께는 기판(201)의 백 사이드(204)에 균등한 응력량을 제공하기 위하여 두꺼워져야 한다. 또한, 기판(201) 상에 구조(205)에 의해 가해질 수 있는 최대 응력은, 만일 트렌치(214)들이 형성되지 않으면, 일반적으로 더 작아진다.
트렌치(212)들의 치수는 커패시터(203)에 대하여 원하는 특성을 고려하여 선택될 수 있지만, 트렌치(214)들에 대한 치수는 이와 유사하게 제한되지는 않는다. 따라서, 트렌치(214)들은 폭, 깊이, 밀도 및 확장된 영역(area) 중 하나 이상에 관하여 트렌치(212)들과는 상이할 수 있다. 일반적으로, 가해진 응력은 트렌치 패턴 밀도에 함께 증가한다. 따라서, 일부 실시형태들에서, 트렌치(214)들은 트렌치(212)들 보다 더 높은 패턴 밀도 예컨대, 각각 15% 및 23%를 갖는다. 일부 실시형태들에서, 트렌치(214)들은 트렌치(212)들보다 더 낮은 애스펙트비(폭에 대한 깊이의 비)를 갖는다. 더 낮은 애스펙트비는 프로세싱을 용이하게 한다.
동작 105에 의해 구조(205)를 형성한 이후에, 프로세스(300)는 동작 107로 진행하며, 동작 107은 일반적으로 화학적 기계적 연마인 평탄화 프로세스이다. 디바이스(200)에 대하여, 동작 107은 도전성 재료(215)가 마스크(209) 내의 개구들의 외부에 놓여 있는 곳으로부터 도전성 재료(215)를 제거하여, 도 15에 도시된 바와 같이 구조를 생성한다. 프로세스(300)는 도 16에 도시된 바와 같이 마스크(209)의 나머지 부분을 제거하는 동작 321 및 유전체 배리어 층(219)을 형성하기 위하여 산화하는 동작 323과 같은 부가적인 동작들로 진행할 수 있다.
프로세스(300)는, BEOL 프로세싱을 포함하는 부가적인 단계들로 연속될 수 있다. 일부 실시형태들에서, 이러한 연속은 도 17에 도시된 바와 같이 DTC(203) 위에 압축막(207)을 형성하는 동작 109를 포함한다. 일부 실시형태들에서, 압축막(207)은 ILD(inter-level dielectric) 층이지만, 막(207)은 DTC(203) 위에 형성되는 층들 중 어느 것일 수 있다.
대부분의 실시형태에서, 압축막(207)은 기판의 앞면(202)에서 기판(201)의 재료의 열 팽창 계수보다 더 작은 열 팽창 계수를 갖는 재료로부터 형성된다. 퇴적에 이어서 기판(201) 및 막(207)이 냉각되는 동안에, 막(207)의 재료는 기판(201)의 재료보다 더 작은 범위로 수축하고, 기판(201)의 앞면(202)에 힘을 가한다. 이러한 힘은 기판(201) 상에 커패시터(203)에 의해 가해지는 힘을 상쇄시켜, 추가적으로 휨(206)을 감소시킨다. 프로세스(300)는, 도 18에 도시된 바와 같이, 일반적으로 ILD 층(207) 내의 컨택트들에 대한 홀들을 형성하는 동작 325 및 컨택트(221)들을 형성하도록 그 홀들을 도전성 재료로 충전하는 동작 327로 연속된다.
도 6에 도시된 바와 같은 프로세스(300) 및 도 7에 도시된 바와 같은 디바이스(200)는, 단지 하나의 타입의 딥 트렌치 커패시터(203)를 나타낸다. 일반적으로, 본 개시의 개념은 어떤 타입의 딥 트렌치 커패시터를 이용해서도 적용될 수 있다. 본 개시의 방법들 및 구조들은, 2 개 이상의 도전층을 포함하는 딥 트렌치 커패시터들을 갖는 집적 회로 디바이스들에 특히 적합하다. 일부 실시형태들에서, DTC(203)들은 2 개의 도전층을 갖는다. 도전층들의 개수가 더 커질수록, 응력은 더 커진다. 따라서, 일부 실시형태들에서, DTC(203)는 3개의 도전층을 갖는다.
도 19는 2개의 도전층 구조를 갖는 딥 트렌치 커패시터(203A)를 사용하는 디바이스(200)의 일례인 디바이스(200A)를 나타낸다. 커패시터(203A)는 제1 유전체층(213A), 제1 도전층(215A), 제2 유전체층(213B), 및 제2 도전층(215B)을 포함한다. 이들 층은, 유전체층(213) 및 도전층(215)에 대하여 이전에 서술한 바와 같이 어떤 적합한 조성을 가질 수 있다. 예컨대, 유전체층(213A 및 213B)은 ONO 다층 구조일 수 있고, 도전층(215A 및 215B)는 도핑된 폴리실리콘일 수 있다.
일부 실시형태들에서, 응력 유도 구조(205)들이 딥 트렌치 커패시터(203)들과 적어도 부분적으로 동시에 형성된다. 이러한 실시형태들 중 일부에서, 이는 DTC(203)의 트렌치(212)들을 충전하는 막들(213 및 215)을 백 사이드(204)에 적용함으로써 달성된다. 일부 실시형태들에서, 트렌치(212)들은 DTC(203)를 형성하도록 충전되고, 트렌치(214)들은 동시에 응력 유도 구조(205)들을 형성하도록 충전된다. 이는 도 20에서 예시적인 디바이스(200B)에 대하여 도시된 바와 같이 응력 유도 구조(205B)를 생성한다. 구조(205B)는 딥 트렌치 커패시터들과 유사하게 보이지만, 대부분의 실시형태들에서, 구조(205)들은, 구조(205B)의 형태인 경우에도, 디바이스(200)의 회로의 어떤 부분을 형성하지 않는다.
일부 대안적인 실시형태들에서, 트렌치들은 기판(201)의 백 사이드(204)에 형성되지 않는다. 이러한 실시형태들에서, 막들(213 및 215)은 백 사이드(204)를 코팅할 수 있지만, 일반적으로, DTC(203)들에 의해 야기되는 휨을 그들 자체가 적절히 상쇄시키기에 충분한 응력을 제공하지 않는다. 일부 실시형태들에서, 부가적인 인장 막(223)은 응력 유도 구조(205)의 형성을 완료하도록 백 사이드(204) 위에 형성된다. 이는 응력 유도 구조(205C)를 가진 디바이스(200C)에 의해 도 21에 나타낸다. 일부 실시형태들에서, 충분한 두께의 인장 막(223)은, DTC(203)의 막들(213 및 215) 중 어느 것이 백 사이드(223) 위에 코팅되던지 간에 DTC(203)에 의해 야기되는 응력을 충분히 상쇄시킬 수 있다. 일반적으로, 이는 적어도 1 ㎛ 두께의 인장 막을 요구한다. 대부분의 실시형태에서, 이는 기판(201)의 프런트 사이드(202) 상에 비슷한 재료의 어떤 막보다 더 두꺼운 막이다. 인장 막들의 일례는 SiO2, SiN, SiC, SiOC, 및 폴리실리콘의 막들을 포함한다.
일부 실시형태들에서, 디바이스(200)는 3D-IC 디바이스 내에 이용된다. 웨이퍼 휨은, 특히 3D-IC 디바이스의 2개 이상의 구성요소들이 하나 이상의 웨이퍼들이 다이싱되기 전에 접합되면, 접합 및 패키징과 간섭할 수 있다. 본 개시의 구조들 및 방법들이 특히 적합하게 되는 일부 실시형태들에서, 2개의 웨이퍼들은 다이싱 이전에 함께 패키징 또는 접합된다.
일부 실시형태들에서, 3D-IC 디바이스는 고전압 또는 고전력 회로를 포함한다. 양쪽 웨이퍼들이 다이싱된 이후에도, 이러한 디바이스들에서 휨은 특정한 관심사가 될 수 있다. 고전압 및 고전력 회로들은 온도에 있어서 넓은 변동을 경험하는 경향이 있다. 휨이 열 팽창 계수에 있어서의 불일치로부터 발생하기 때문에, 3D-IC 디바이스 내의 다이(die)는, 온도가 변함에 따라 휘어지거나 휘어지지 않을 수 있다. 본 개시에 의해 제공된 응력 밸런싱 구조들이 없으면, 휘어짐 또는 휘어지지 않음은 3D-IC 디바이스 내의 다른 다이 또는 구조로부터 다이들 중 하나를 분리 또는 비적층시킬 수도 있다.
도 22는 본 개시의 일부 실시형태들에 따른 3D-IC 디바이스를 형성하는 방법(310)의 흐름도를 제공한다. 프로세스(310)는, 웨이퍼의 형태로 기판(201)를 제공하는 동작 101, 웨이퍼(201)의 앞면(202) 상에 딥 트렌치 커패시터(203)들을 형성하는 동작 103, 및 웨이퍼(201)의 백 사이드(204) 상에 인장 응력을 가진 구조(205)들을 형성하는 동작 105를 포함한다. 포함되어 있다면, 구조(205)들의 치수, 특히 트렌치(214)들의 깊이는 프런트 사이드 응력을 균형 잡도록 미세 조정될 수 있다. 동작 109은 방법(310)의 선택적인 부분이다. 동작 109는 DTC(103)들 위에 압축막(207)을 형성한다. 일부 실시형태들에서, 막(207)들의 두께는, 웨이퍼(201)의 앞면(202) 및 뒷면(204)의 응력들 사이의 밸런스를 미세 조정하는데 이용된다.
동작 329는 제2 웨이퍼에 웨이퍼(201)를 접합하는 것이며, 동작 331은 웨이퍼들을 다이싱하는 것이다. 접합은 휨(206)이 작게 유지될 때 용이하게 된다. 그럼에도 불구하고, 휨에 있어서 감소는 하나 또는 양쪽 웨이퍼들이 다이싱된 이후에도 이롭게 될 수 있다. 따라서, 일부 실시형태들에 있어서, 하나 또는 양쪽 웨이퍼들은 접합(329) 이전에 다이싱된다.
도 23은 방법(310)에 의해 생성될 수 있는 3D-IC 디바이스(500)의 일례를 제공한다. 디바이스(500)는 본 개시의 일부 실시형태들에 의해 제공되는 배선 접합된 3D-IC 디바이스들의 일례이다. 디바이스(500)는, 고전압 또는 고전력 집적 회로 디바이스(400)와, DTC(203) 및 백 사이드 응력 유도 구조(205)들을 포함하는 하나 이상의 디바이스(200)를 포함한다. 도 23의 예에서, 디바이스(500)는 이러한 2개의 디바이스 즉, 디바이스들(200A 및 200B)을 포함한다. 디바이스들(200A, 200B, 및 400)은 함께 패키징되고, 리드 프레임(515)에 배선(511)에 의해 연결된다. 디바이스(400)는 반도체 기판(401), 고전압 또는 고전력 디바이스(403), 및 금속 상호접속 구조(407)를 포함한다.
도 24는 방법(310)에 의해 생성될 수 있는 3D-IC 디바이스(510)의 일례를 제공한다. 디바이스(510)는 본 개시의 일부 실시형태들에 의해 제공되는 3D-IC 디바이스들의 일례이며, 여기서 3D-IC 디바이스의 구성요소들은 TSV(through silicon vias)에 의해 연결된다. 디바이스(510)는 고전압 또는 고전력 집적 회로 디바이스(400)와 TSV(503)에 의해 연결된 디바이스(200)를 포함한다. TSV(503)는 반도체 기판(401)을 관통하여, 디바이스(200)의 금속 상호접속 구조(209)의 땜납 범프(501)들에 연결된다. TSV(503)는 디바이스(400)의 금속 상호접속 구조(407)를 땜납 범프(501)들에 직접 연결하거나 또는 금속 상호접속 구조(407)를 통하여 땜납 범프(501)들에 연결할 수 있다. 땜납 범프(501)들은 다른 디바이스들에 3D-IC 디바이스(510)를 연결하는데 이용된다. 일부 실시형태들에서, 디바이스(200 및 400)는 다이싱 이전에 연결된다.
도 25는 방법(310)에 의해 생성될 수 있는 3D-IC 디바이스(520)의 일례를 제공한다. 이 디바이스(520)는 본 개시의 일부 실시형태들에 의해 제공되는 3D-IC 디바이스들의 일례이며, 여기서 3D-IC 디바이스의 구성요소들은 직접적인 웨이퍼간 접합에 의해 연결된다. 디바이스(520)는 고전압 또는 고전력 집적 회로 디바이스(400)와 DTC(203) 및 백사이드 응력 유도 구조(205)들을 포함하는 디바이스(200)를 포함한다. 상기 디바이스(400)의 금속 상호접속 구조(407)는, 어떤 적합한 직접 접속 방법에 의해 디바이스(200)의 금속 상호접속 구조(209)에 집적 연결된다. 적합하게 될 수 있는 직접 접속 방법들의 일례는, 예컨대 공융(eutectic) 접합, 땜납 접합, 및 열압축 접합을 포함한다. TSV(503)는 기판(402) 또는 기판(201) 중 어느 하나를 통과하여 금속 상호접속 구조들(407 및 409)과 땜납 범프(501)들 간의 접속을 형성한다. 땜납 범프(501)들은 3D-IC 디바이스(520)를 다른 디바이스들에 연결하는데 이용된다. 일부 실시형태들에서, 디바이스들(200 및 400)은 다이싱 이전에 연결된다.
본 개시는 프런트 사이드 상에 딥 트렌치 커패시터들 및 백 사이드 상에 응력 유도 구조들을 갖는 반도체 기판을 포함하는 집적 회로 디바이스를 제공한다. 백 사이드 상의 응력 유도 구조들은 딥 트렌치 커패시터들에 의해 가해지는 응력을 상쇄시키는 기판에 응력을 가하는 인장 재료를 포함한다. 백 사이드 상의 구조들은 기판의 프런트 사이드 상의 어떤 유사한 막들보다 더 두꺼운 하나 이상의 인장 막들 또는 기판의 백 사이드에 형성된 트렌치들을 충전하는 인장 재료를 포함한다.
본 개시는 웨이퍼의 프런트 사이트 상에 딥 트렌치 캐패시터들을 형성하는 것과 웨이퍼의 백사이드 상에 인장 응력을 갖는 구조들을 형성하는 것을 포함하는 집적 회로 디바이스의 제조 방법을 제공한다. 백 사이드 상의 구조들은 딥 트렌치 커패시터들에 의해 가해지는 응력을 상쇄시키는 기판 상에 응력을 가한다. 백 사이드 상의 구조들은, 프런트 사이드 상의 어떤 유사한 막들 보다 더 두꺼운 하나 이상의 인장 막들 또는 기판의 백 사이드에 형성되는 트렌치들을 충전하는 인장 재료일 수 있다.
본 개시의 구성요소들 및 특징들을 임의의 실시형태들 및 실시예들에 의해 도시 및/또는 서술하였다. 특정한 구성요소 또는 특징, 또는 그러한 구성요소 또는 특징의 넓은 또는 좁은 형성은 단지 하나의 실시형태 또는 하나의 실시예와 관련하여 서술되었지만, 이들의 넓은 또는 좁은 형성에 있어서의 모든 구성요소들 및 특징들은, 다른 구성요소들 또는 특징들과 조합될 수 있는데, 이러한 조합은 당업자에 의해 논리적인 것으로 인식될 수 있는 범위까지 행해진다.

Claims (10)

  1. 집적 회로 디바이스로서,
    프런트 사이드 및 백 사이드를 갖는 제1 반도체 기판과,
    상기 프런트 사이드 안으로 아래 방향을 향해(downwardly) 연장하는 트렌치들 내에 형성된 딥 트렌치(deep trench) 캐패시터들을 포함하는 제1 구조들 - 상기 제1 구조들은 상기 제1 반도체 기판 상에 압축 응력을 가하는 인장 재료를 포함하고, 상기 제1 구조들은, 상기 트렌치들 내에서 교대로 적층되는 프런트 사이드 유전체 및 도전성 층들을 포함하고, 상기 프런트 사이드 유전체 및 도전성 층들 중 적어도 하나는 상기 제1 반도체 기판의 프런트 사이드 상에 응력을 가하도록 구성됨 - 과,
    상기 제1 반도체 기판의 백 사이드 상에 형성되며, 상기 제1 반도체 기판 상에 압축 응력을 가하는 인장 재료를 구비하는 제2 구조들 - 상기 제2 구조들은 상기 제1 반도체 기판의 백 사이드 상에 형성된 트렌치들을 충전하는 인장 재료를 포함하고, 상기 제2 구조들은, 상기 프런트 사이드 유전체 및 도전성 층들에 일대일(one-to-one) 방식으로 대응하되, 상기 프런트 사이드 유전체 및 도전성 층들의 재료 조성들에 각각 대응하는 재료 조성들을 갖는 백 사이드 유전체 및 도전성 층들을 포함하며, 상기 백 사이드 유전체 및 도전성 층들 중 적어도 하나는 상기 제1 반도체 기판의 백 사이드 상에 응력을 가하도록 구성됨 - 과,
    상기 백 사이드 유전체 및 도전성 층들의 가장 바깥쪽(outermost) 층에 인접한 부가적인 백 사이드 층을 구비하고, 상기 부가적인 백 사이드 층은 상기 제1 반도체 기판의 백 사이드 상에 추가적인 응력을 가하는 것인 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 딥 트렌치 캐패시터들 위에 형성되는 하나 이상의 압축 막들을 더 구비하며,
    상기 압축 막들은, 딥 트렌치 캐패시터들을 포함하는 구조들에 의해 상기 제1 반도체 기판 상에 가해지는 압축 응력의 크기의 적어도 20%를 가지는 인장 응력을 상기 제1 반도체 기판 상에 가하는 것인 집적 회로 디바이스.
  3. 제1항에 있어서, 회로들이 형성되는 제2 반도체 기판을 더 구비하며,
    상기 디바이스는 3D(Three-dimensional)-IC인 것인 집적 회로 디바이스.
  4. 제3항에 있어서, 상기 제2 반도체 기판 상에 형성된 고전압 또는 고전력 회로를 더 구비하는 집적 회로 디바이스.
  5. 집적 회로 디바이스의 제조 방법으로서,
    제1 반도체 웨이퍼를 제공하는 단계와,
    상기 제1 반도체 웨이퍼의 프런트 사이드 상에, 딥 트렌치 캐패시터들을 포함하는 제1 구조들 - 상기 제1 구조들은 트렌치들 내에서 교대로 적층되는 프런트 사이트 유전체 및 도전성 층들을 포함하고, 상기 프런트 사이드 유전체 및 도전성 층들 중 적어도 하나는 상기 제1 반도체 웨이퍼의 프런트 사이드 상에 응력을 가하도록 구성됨 - 을 형성하는 단계와,
    상기 제1 반도체 웨이퍼의 백 사이드 상에 압축 응력을 유도하는 제2 구조들 - 상기 제2 구조들은 상기 제1 반도체 웨이퍼의 백 사이드 상에 형성된 트렌치들을 충전하는 인장 재료를 포함하고, 상기 제2 구조들은, 상기 프런트 사이드 유전체 및 도전성 층들에 일대일 방식으로 대응하되, 상기 프런트 사이드 유전체 및 도전성 층들의 재료 조성들에 각각 대응하는 재료 조성들을 갖는 백 사이드 유전체 및 도전성 층들을 포함하며, 상기 백 사이드 유전체 및 도전성 층들 중 적어도 하나는 상기 제1 반도체 웨이퍼의 백 사이드 상에 응력을 가하도록 구성됨 - 을 형성하는 단계와,
    상기 백 사이드 유전체 및 도전성 층들의 가장 바깥쪽(outermost) 층에 인접한 부가적인 백 사이드 층을 형성하는 단계를 포함하고, 상기 부가적인 백 사이드 층은 상기 제1 반도체 웨이퍼의 백 사이드 상에 추가적인 응력을 가하는 것인, 집적 회로 디바이스의 제조 방법.
  6. 제5항에 있어서, 형성될 프런트 및 백 사이드 구조들 중 첫번째는 상기 제1 반도체 웨이퍼가 한 방향으로 휘어지게 하며, 형성될 프런트 및 백 사이드 구조들 중 두번째는 휘어짐을 적어도 절반만큼 감소시키는 것인 집적 회로 디바이스의 제조 방법.
  7. 제5항에 있어서, 상기 제1 반도체 웨이퍼의 백 사이드 상에 압축 응력을 유도하는 제2 구조들을 형성하는 단계는, 상기 제1 반도체 웨이퍼 내에 트렌치들을 형성하고 상기 트렌치들을 인장 재료로 충전하는 단계를 포함하는 것인 집적 회로 디바이스의 제조 방법.
  8. 제5항에 있어서,
    상기 제1 반도체 웨이퍼의 프런트 사이드 상의 구조들 위에 하나 이상의 압축 막들을 형성하는 단계를 더 포함하며,
    상기 압축 막들의 두께는, 상기 제1 반도체 웨이퍼의 프런트 사이드 및 백 사이드 상의 응력을 균형 잡도록 선택되는 것인 집적 회로 디바이스의 제조 방법.
  9. 제5항에 있어서, 3D-IC를 형성하기 위하여 상기 제1 반도체 웨이퍼를 고전압 또는 고전력 집적 회로를 구비하는 제2 반도체 웨이퍼에 연결하는 단계를 더 포함하는 집적 회로 디바이스의 제조 방법.
  10. 제5항에 있어서, 웨이퍼간 접합(bonding)을 통하여 상기 제1 반도체 웨이퍼의 회로들을 제2 반도체 웨이퍼의 회로들에 연결하는 단계를 더 포함하는 집적 회로 디바이스의 제조 방법.
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