KR20210038516A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20210038516A
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wafer
layer
bonding
semiconductor device
interconnect structure
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밍-파 첸
첸-후아 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/27848—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

제1 반도체 소자가 제2 반도체 소자에 접합된 반도체 소자들이 제공된다. 접합은 제1 반도체 소자 또는 제2 반도체 소자 중 하나의 게이트 레벨, 게이트 접촉부 레벨, 제1 배선층, 중간 배선층 또는 상부 배선층에서 일어날 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
우선권 주장 및 상호 참조
본 출원은 여기에 참조로 포함된, "적층형 반도체 다이를 가지는 반도체 소자 및 그 제조 방법"이란 명칭으로 2017년 9월 29일자 출원된, 미국 가특허 출원 제62/565,557호의 이익을 주장한다.
반도체 소자는 예컨대 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 응용 분야에 사용된다. 반도체 소자는 통상적으로 반도체 기판 위에 어떤 재료의 절연 또는 유전체 층, 도전층 및 반도체 층을 순차적으로 적층하고 해당 다양한 재료층을 리소그래피 및 에칭 공정을 이용하여 패턴화하여 상부에 회로 성분 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은 주어진 면적 내에 더 많은 성분이 집적되게 하는 최소 선폭 크기의 계속적인 감소에 의해 다양한 전자 성분(예, 트랜지스터, 다이오드, 저항, 캐패시터 등)의 집적 밀도를 향상시키는 것을 계속하고 있다. 그러나, 최소 선폭 크기의 감소에 따라, 사용되는 공정 각각에 추가적인 문제점이 발생하며, 이들 추가적인 문제점은 해소되어야 한다.
본 발명의 양태는 이하와 같다.
1. 반도체 소자를 제조하는 방법으로서:
제1 반도체 기판 위에 제1 상호 접속 구조체를 형성하는 단계;
상기 제1 상호 접속 구조체와 물리적으로 접촉되도록 제1 접합층을 도포하는 단계;
제2 반도체 기판 위에 제2 상호 접속 구조체를 형성하는 단계; 및
상기 제1 접합층에 상기 제2 상호 접속 구조체를 접합하는 단계
를 포함하는 반도체 소자 제조 방법.
2. 상기 1에 있어서, 상기 제1 상호 접속 구조체는 제1 게이트 접촉부와 물리적으로 접촉된 것인 반도체 소자 제조 방법.
3. 상기 1에 있어서, 상기 제1 상호 접속 구조체는 제1 게이트 접촉부와 물리적으로 접촉된 제3 상호 접속 구조체에 인접한 것인 반도체 소자 제조 방법.
4. 상기 1에 있어서, 상기 제1 상호 접속 구조체는, 상기 제1 상호 접속 구조체와 상이한 적어도 2개의 상호 접속 구조체에 의해 상기 제1 반도체 기판으로부터 분리된 것인 반도체 소자 제조 방법.
5. 상기 4에 있어서, 상기 제2 상호 접속 구조체는 제2 게이트 접촉부와 물리적으로 접촉된 것인 반도체 소자 제조 방법.
6. 상기 4에 있어서, 상기 제2 상호 접속 구조체는 제2 게이트 접촉부와 물리적으로 접촉된 제3 상호 접속 구조체에 인접한 것인 반도체 소자 제조 방법.
7. 상기 1에 있어서, 상기 제1 반도체 기판 위에 상기 제1 상호 접속 구조체를 형성하는 단계는 제1 다마신 공정 또는 제1 듀얼 다마신 공정을 이용하는 것인 반도체 소자 제조 방법.
8. 반도체 소자를 제조하는 방법으로서:
게이트 전극 또는 게이트 전극 접촉부 중 하나와 물리적으로 접촉되도록 제1 접합 유전체 층을 성막하는 단계;
상기 제1 접합 유전체 층을 관통하고 상기 게이트 전극 또는 상기 게이트 전극 접촉부 중 상기 하나와 물리적으로 접촉되도록 제1 전도성 접합 재료를 임베딩하는 단계; 및
상기 제1 전도성 접합 재료에 직접 제1 반도체 다이의 전도성 재료를 접합하는 단계
를 포함하는 반도체 소자 제조 방법.
9. 상기 8에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 접합 유전체 층을 상기 게이트 전극과 물리적으로 접촉되도록 성막하는 것인 반도체 소자 제조 방법.
10. 상기 8에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 접합 유전체 층을 상기 게이트 전극 접촉부와 물리적으로 접촉되도록 성막하는 것인 반도체 소자 제조 방법.
11. 상기 8에 있어서, 상기 전도성 재료를 접합한 후 상기 제1 반도체 다이에 인접하게 충전 재료를 성막하는 단계를 더 포함하는 반도체 소자 제조 방법.
12. 상기 11에 있어서, 상기 충전 재료의 제1면으로부터 상기 충전 재료의 제2면까지 연장되도록 관통 충전 비아를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
13. 상기 12에 있어서, 상기 제1 반도체 다이와 상기 충전 재료 위에 제1 상호 접속 유전체 층을 성막하는 단계; 및
다마신 공정 또는 듀얼 다마신 공정 중 하나를 이용하여 상기 제1 상호 접속 유전체 층 내에 제1 상호 접속 전도성 재료를 임베딩하는 단계
를 더 포함하는 반도체 소자 제조 방법.
14. 상기 12에 있어서, 상기 제1 반도체 다이에서 상기 제1 접합 유전체 층과 반대 측의 상기 제1 반도체 다이의 측면에 제2 반도체 다이를 접합하는 단계;
상기 제2 반도체 다이에 인접하게 제2 충전 재료를 성막하는 단계; 및
상기 제2 충전 재료의 제1면으로부터 상기 제2 충전 재료의 제2면까지 연장되도록 제2 관통 충전 비아를 형성하는 단계
를 더 포함하는 반도체 소자 제조 방법.
15. 반도체 소자를 제조하는 방법으로서:
제1 반도체 웨이퍼 위에, 제1 게이트 스택, 제1 게이트 전극 접촉부, 상기 제1 게이트 전극 접촉부와 물리적으로 접촉된 제1 상호 접속 구조체 또는 상기 제1 상호 접속 구조체에 인접한 제2 상호 접속 구조체 중 하나와 물리적으로 접촉되도록, 제1 접합 유전체 층을 성막하는 단계;
상기 제1 접합 유전체 층 내에 제1 접합 도전체를 임베딩하는 단계;
상기 제1 반도체 웨이퍼와 상이한 제2 반도체 웨이퍼 위에, 제2 게이트 스택, 제2 게이트 전극 접촉부, 상기 제2 게이트 전극 접촉부와 물리적으로 접촉된 제3 상호 접속 구조체 또는 상기 제2 상호 접속 구조체에 인접한 제4 상호 접속 구조체 중 하나와 물리적으로 접촉되도록, 제2 접합 유전체 층을 성막하는 단계;
상기 제2 접합 유전체 층 내에 제2 접합 도전체를 임베딩하는 단계;
상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 활성화시키는 단계; 및
상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 접촉시키는 단계
를 포함하는 반도체 소자 제조 방법.
16. 상기 15에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 게이트 스택과 물리적으로 접촉되게 성막을 행하는 것인 반도체 소자 제조 방법.
17. 상기 15에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 게이트 전극 접촉부와 물리적으로 접촉되게 성막을 행하는 것인 반도체 소자 제조 방법.
18. 상기 15에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 상호 접속 구조체와 물리적으로 접촉되게 성막을 행하는 것인 반도체 소자 제조 방법.
19. 상기 15에 있어서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제2 상호 접속 구조체와 물리적으로 접촉되게 성막을 행하는 것인 반도체 소자 제조 방법.
20. 상기 15에 있어서, 관통 기판 비아를 노출시키도록 상기 제2 반도체 웨이퍼를 얇게 하는 단계를 더 포함하는 반도체 소자 제조 방법.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a~1b는 일부 실시예에 따른 제1 접합층의 형성을 예시한다.
도 2는 일부 실시예에 따른 제2 반도체 소자를 예시한다.
도 3은 일부 실시예에 따른 제1 반도체 소자 및 제2 반도체 소자의 접합을 예시한다.
도 4는 일부 실시예에 따른 충전재의 배치를 예시한다.
도 5는 일부 실시예에 따른 충전재의 평탄화를 예시한다.
도 6은 일부 실시예에 따른 제1 상호 접속 층의 형성을 예시한다.
도 7은 일부 실시예에 따른 제4 반도체 소자의 접합을 예시한다.
도 8은 일부 실시예에 따른 제4 반도체 소자의 관통 충전 비아에 대한 접합을 예시한다.
도 9는 일부 실시예에 따른 제2 상호 접속 층의 형성을 예시한다.
도 10a~10d는 일부 실시예에 따른 제1 웨이퍼 배선층의 접합 위치를 예시한다.
도 11a~11h는 일부 실시예에 따른 중간 웨이퍼 배선층의 접합 위치를 예시한다.
도 12a~12h는 일부 실시예에 따른 상부 웨이퍼 배선층의 접합 위치를 예시한다.
도 13a~13h는 일부 실시예에 따른 제1 웨이퍼 게이트 접촉부의 접합 위치를 예시한다.
도 14a~14h는 일부 실시예에 따른 제1 웨이퍼 게이트 스택의 접합 위치를 예시한다.
도 15a~15h는 일부 실시예에 따른 제1 웨이퍼 배선층의 웨이퍼 간 접합 위치를 예시한다.
도 16a~16h는 일부 실시예에 따른 중간 웨이퍼 배선층의 웨이퍼 간 접합 위치를 예시한다.
도 17a~17g는 일부 실시예에 따른 상부 웨이퍼 배선층의 웨이퍼 간 접합 위치를 예시한다.
도 18a~18h는 일부 실시예에 따른 제1 웨이퍼 게이트 접촉부의 웨이퍼 간 접합 위치를 예시한다.
도 19a~19h는 일부 실시예에 따른 제1 웨이퍼 게이트 스택의 웨이퍼 간 접합 위치를 예시한다.
도 20a~20b는 일부 실시예에 따른 용융 접합 공정을 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 방위 외에도 사용 중 또는 작동 중인 소자의 다른 방위를 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 방위), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
반도체 소자들을 다른 반도체 소자들에 접합하여 시스템 온 칩 구성의 시스템 온 칩을 형성하는 것에 대해 실시예들을 설명한다. 그러나, 실시예들은 다양한 소자 및 제조 방법에 활용될 수 있다.
이제 도 1a를 참조하면, 미완성 웨이퍼일 수 있는 제1 반도체 소자(100)가 예시되며, 해당 제1 반도체 소자는 제1 웨이퍼 기판(101)과 해당 제1 웨이퍼 기판(101) 내에 적어도 부분적으로 위치된 능동 소자들을 포함한다. 일 실시예에서, 제1 웨이퍼 기판(101)은 실리콘 기판일 수 있지만, 절연체 상의 반도체(SOI), 변형된 SOI 및 절연체 상의 실리콘 게르마늄과 같은 다른 기판도 사용될 수 있다. 제1 웨이퍼 기판(101)은 p-형 반도체일 수 있지만, 다른 실시예에서는 n-형 반도체일 수 있다.
제1 웨이퍼 기판(101)은 제조 공정을 위한 물리적 및 구조적 지지를 제공하는 벌크 영역(102)을 포함할 수 있다. 추가로, 제1 웨이퍼 기판(101)은 능동 및 수동 소자를 형성하는 데 사용되는 능동 영역(104)을 역시 포함한다. 그러나, 임의의 적절한 영역도 역시 사용될 수 있다.
제1 웨이퍼 분리 영역(103)(도 1a의 도면에서는 따로 예시되지 않음)의 최종적인 형성시의 초기 단계로서 제1 트렌치들이 형성될 수 있다. 제1 트렌치들은 적절한 에칭 공정과 함께 마스킹 층을 사용하여 형성될 수 있다. 일단 마스킹 층이 형성되어 패턴화되면, 제1 웨이퍼 기판(101)에 제1 트렌치들이 형성된다. 노출된 제1 웨이퍼 기판(101)은 반응성 이온 에칭(RIE)과 같은 적절한 공정을 통해 제거됨으로써 제1 웨이퍼 기판(101)에 제1 트렌치들이 형성될 수 있지만, 임의의 적절한 공정을 사용할 수 있다. 일 실시예에서, 제1 트렌치들은 제1 웨이퍼 기판(101)의 표면으로부터 예컨대 약 2500 Å과 같이 약 5000 Å 미만의 제1 깊이를 갖도록 형성될 수 있다.
제1 트렌치들을 형성하는 것 이외에, 마스킹 및 에칭 공정은 제거되지 않은 상태로 남아 있는 제1 웨이퍼 기판(101)의 부분으로부터 핀(제1 웨이퍼 기판(101)으로부터 분리된 것으로 예시되지 않음)을 추가로 형성한다. 이들 핀은 아래에 논의되는 바와 같이 다중-게이트 FinFET 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다.
일단 제1 트렌치 및 핀이 형성되면, 제1 트렌치의 일부 또는 전부에 유전체 재료가 충전될 수 있는 데, 유전체 재료는 제1 트렌치 내에서 리세스가 형성됨으로써 제1 분리 영역이 형성된다(도 1a의 단면도에서는 리세스 형성이 보여지지 않음). 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는 제1 트렌치들의 선택적인 세정 및 라이닝 후에 화학적 기상 증착(CVD) 방법(예, HARP 공정), 고밀도 플라즈마 CVD 방법, 또는 당업계에 공지된 다른 적절한 형성 방법을 이용하여 형성될 수 있다.
제1 트렌치들은 해당 제1 트렌치들과 제1 웨이퍼 기판(101)을 유전체 재료로 과충전한 후 화학적 기계적 연마(CMP), 에칭, 이들의 조합 등과 같은 적절한 공정을 통해 제1 트렌치들과 핀들의 외부의 과잉의 재료를 제거하는 것에 의해 충전될 수 있다. 일 실시예에서, 제거 공정은 핀 위에 위치된 임의의 유전체 재료도 제거함으로써 유전체 재료의 제거는 핀의 표면을 추가의 처리 단계에 노출하게 된다.
일단 제1 트렌치들이 유전체 재료로 충전되면, 유전체 재료는 이후 핀의 표면으로부터 제거되도록 리세스가 형성되어 제1 웨이퍼 분리 영역(103)이 형성될 수 있다. 리세스의 형성은 핀의 상부면에 인접한 핀의 측벽의 적어도 일부를 노출시키도록 행해질 수 있다. 유전체 재료는 핀의 상부면을 HF와 같은 에칭제 내에 침지시키는 것에 의해 습식 에칭을 이용하여 리세스가 형성될 수 있는 데, H2와 같은 다른 에칭제와 예컨대, 반응성 이온 에칭, NH3/NF3와 같은 에칭제에 의한 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 제거와 같은 다른 방법이 사용될 수 있다. 유전체 재료는 핀의 표면으로부터 예컨대 약 400 Å과 같이 약 50 Å~약 500 Å의 거리로 리세스가 형성될 수 있다. 추가로, 리세스 형성은 핀 위에 위치된 임의의 잔류 유전체 재료를 역시 제거함으로써 추가의 처리를 위해 핀이 노출되는 것을 보장한다.
제1 분리 영역이 형성된 후, 각각의 핀 위에 더미 게이트 유전체, 해당 더미 게이트 유전체 위의 더미 게이트 전극(양자 모두는 추가의 처리에 기인하야 도 1a에는 도시되지 않음) 및 제1 스페이서(명확성을 위해 역시 도시되지 않음)가 형성될 수 있다. 일 실시예에서, 더미 게이트 유전체는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 당업계에서 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있으며, 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료로 형성될 수 있다.
상기 더미 게이트 전극은 전도성 물질로 이루어지며, 폴리실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni 및 이들의 조합 등을 포함할 수 있으며, 화학적 기상 증착(CVD), 스퍼터링 성막 또는 전도성 물질을 성막하기 위해 당업계에 공지되어 사용되는 다른 기술과 같은 공정을 이용하여 형성될 수 있다. 더미 게이트 전극의 상부면은 비평면 상부면을 가질 수 있고, 더미 게이트 전극의 패턴화 또는 게이트 에칭 전에 평탄화될 수 있다.
일단 형성되면, 더미 게이트 유전체 및 더미 게이트 전극은 핀 위에 일련의 스택을 형성하도록 패턴화될 수 있다. 스택은 더미 게이트 유전체 아래의 핀의 각 측면에 위치한 다중 채널 영역을 형성한다. 스택은 예를 들어, 당업계에 공지된 성막 및 포토리소그래피 기술을 사용하여 더미 게이트 전극 상에 게이트 마스크(도 1a에 별도로 도시되지 않음)를 성막하고 패턴화함으로써 형성될 수 있다. 더미 게이트 전극 및 더미 게이트 유전체는 건식 에칭 공정을 이용하여 에칭되어 패턴화된 스택을 형성할 수 있다.
일단 스택이 패턴화되면, 제1 스페이서가 형성될 수 있다. 제1 스페이서는 스택의 양 측면 상에 형성될 수 있다. 제1 스페이서는 전형적으로 이전에 형성된 구조체 상에 스페이서 층을 블랭킷 성막시킴으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물, SiOCN(KN1), SiOCN(RP1), SiOCN(RP2), SiOC(HA2), SiOC(HA3), 이들의 조합 등을 포함할 수 있다. 제1 스페이서는 플라즈마 증강형 원자층 성막(PEALD), 열적 원자층 성막(thermal ALD), 플라즈마 증강형 화학적 기상 증착(PECVD)과 같은 성막 공정을 이용하여 성막될 수 있으며, 형성 후 경화 공정이 수행될 수 있다. 그러나, 임의의 적합한 성막 및 공정 조건이 적용될 수 있다. 이어서, 제1 스페이서를 형성하기 위해, 구조체의 수평 표면으로부터 스페이서 층을 제거하기 위한 1회 이상의 에칭에 의해 제1 스페이서가 패턴화될 수 있다.
일단 제1 스페이서가 형성되면, 더미 게이트 유전체, 더미 게이트 전극 및 제1 스페이서에 의해 보호되지 않은 핀 부분이 제거되고 제1 웨이퍼 소스/드레인 영역(105)이 재성장된다. 더미 게이트 유전체, 더미 게이트 전극 및 제1 스페이서에 의해 보호되지 않는 영역으로부터의 핀의 제거는 스택 및 제1 스페이서를 하드 마스크로서 사용하는 반응성 이온 에칭(RIE)에 의해 또는 임의의 다른 적절한 제거 공정에 의해 수행될 수 있다.
일단 핀들의 이러한 부분들이 제거되면, 하드 마스크(별도로 도시되지 않음)가 성장을 방지하기 위해 더미 게이트 전극을 덮도록 위치되고 패턴화되며, 제1 웨이퍼 소스/드레인 영역(105)이 각각의 핀과 접촉되도록 재성장될 수 있다. 일 실시예에서, 제1 웨이퍼 소스/드레인 영역(105)은 재성장될 수 있고, 일부 실시예에서, 제1 웨이퍼 소스/드레인 영역(105)은 재성장되어 스택 아래에 위치한 핀들의 채널 영역에 응력을 부여하는 스트레서(stressor)를 형성할 수 있다. 핀이 실리콘을 포함하고 FinFET가 p-형 소자인 실시예에서, 제1 웨이퍼 소스/드레인 영역(105)은 채널 영역과 다른 격자 상수를 가지는, 실리콘과 같은 재료 또는 실리콘 게르마늄과 같은 다른 재료에 의해 선택적 에피택셜 공정을 통해 재성장될 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 게르만(germane) 등의 전구물질을 사용할 수 있으며, 약 5분 내지 약 120분 동안, 예컨대, 약 30분 동안 계속할 수 있다.
일단 제1 웨이퍼 소스/드레인 영역(105)이 일단 형성되면, 핀 내에 도펀트를 추가하기 위해 적절한 도펀트를 주입함으로써 제1 웨이퍼 소스/드레인 영역(105)에 도펀트가 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p-형 도펀트가 주입되어 PMOS 소자를 형성할 수 있다. 대안적으로, 인, 비소, 안티몬 등과 같은 n-형 도펀트가 주입되어 NMOS 소자를 형성할 수 있다. 이들 도펀트는 스택 및 제1 스페이서를 마스크로서 사용하여 주입될 수 있다. 당업자는 많은 다른 공정, 단계 등이 도펀트를 주입하는 데 사용될 수 있음을 인식할 것임을 알아야 한다. 예를 들어, 당업자는 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입이 수행될 수 있음을 알 것이다. 이들 공정 중 임의의 공정이 도펀트를 주입하는 데 사용될 수 있으며, 상기 설명은 본 실시예를 상기 제시된 단계로 제한하는 것을 의미하지 않는다.
일단 제1 웨이퍼 소스/드레인 영역(105)이 형성되면, 스택 및 제1 웨이퍼 소스/드레인 영역(105) 위에 제1 웨이퍼 층간 유전체(ILD) 층(107)이 형성된다. 제1 웨이퍼 ILD 층(107)은 임의의 적합한 유전체가 사용될 수 있지만, 붕소 인 실리케이트 유리(BPSG)와 같은 물질을 포함할 수 있다. 제1 웨이퍼 ILD 층(107)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안 적으로 사용될 수 있다. 제1 웨이퍼 ILD 층(107)은 약 100 Å 내지 약 3000 Å의 두께로 형성될 수 있다. 일단 형성되면, 제1 웨이퍼 ILD 층(107)은 예를 들어 화학적 기계적 연마 공정을 이용하여 평탄화될 수 있거나, 또는 예컨대 마스킹 및 에칭 공정을 이용하여 패턴화되어 더미 게이트 전극의 재료를 노출시킬 수 있다.
일단 제1 웨이퍼 ILD 층(107)이 형성되면, 더미 게이트 전극 및 더미 게이트 유전체의 재료의 제거 및 교체가 수행된다. 일 실시예에서, 더미 게이트 전극 및 더미 게이트 유전체는, 예를 들어 더미 게이트 전극 및 더미 게이트 유전체의 재료에 선택적인 에칭제를 사용하는 습식 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 적용될 수 있다.
제1 웨이퍼 ILD 층(107)이 형성된 후에, 제1 유전체 재료, 제1 도전층, 제1 금속 재료, 일함수 층 및 제1 장벽층을 포함하는 게이트 스택용의 복수의 층(집합적으로 도 1a의 제1 웨이퍼 게이트 스택(109)으로 표시됨)이 대신에 성막된다. 일 실시예에서, 제1 유전체 재료는 원자층 성막, 화학적 기상 증착 등과 같은 공정을 통해 성막되는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료이다. 제1 유전체 재료는 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 재료 및 두께가 적용될 수 있다.
상기 제1 도전층은 티타늄 실리콘 질화물(TSN)과 같은 금속 실리사이드 재료일 수 있다. 일 실시예에서, 제1 도전층은 화학적 기상 증착과 같은 성막 공정을 이용하여 형성될 수 있지만, 성막 후 실리사이드 형성 공정과 같은 임의의 적절한 성막 방법을 이용하여 약 5 Å 내지 약 30 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 두께가 적용될 수 있다.
상기 제1 금속 재료는 장벽층으로서 제1 유전체 재료에 인접하여 형성될 수 있으며, TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 제1 금속 재료는 원자층 성막, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 이용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 성막 공정 또는 두께가 적용될 수 있다.
일함수 층은 제1 금속 재료 위에 형성되고, 일함수 층을 위한 재료는 원하는 소자의 유형을 기초로 선택될 수 있다. 포함될 수 있는 예시적인 p-형 일함수 금속은 Al, TiAlC, TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p-형 일함수 재료 또는 이들의 조합을 포함한다. 포함될 수 있는 예시적인 n-형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-형 일함수 재료 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료의 조성과 관련되며, 따라서 각각의 영역에 형성될 소자에 원하는 임계 전압(Vt)이 달성되도록 그 일함수 값을 조절하도록 일함수 층의 재료가 선택된다. 일함수 층(들)은 CVD, PVD 및/또는 다른 적절한 공정에 의해 약 5 Å 내지 약 50 Å의 두께로 성막될 수 있다.
제1 장벽층 일함수 층에 인접하여 형성될 수 있으며, 특정 실시예에서 제1 금속 재료와 유사할 수 있다. 예를 들어, 제1 장벽층은 TiN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 또한, 제1 장벽층은 원자층 성막, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 이용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 성막 공정 또는 두께가 적용될 수 있다.
금속층이 일함수 층 상에 성막될 수 있고, 후속하는 충전 공정을 돕는 시드층으로서 사용되기에 적절한 재료뿐만 아니라 일함수 층 내로 불소 원자의 이동을 차단 또는 감소시키는 데 사용될 수 있는 재료일 수 있다. 특정 실시예에서, 금속층은 임의의 적절한 성막 공정이 이용될 수 있지만, 예를 들어 원자층 성막 공정을 이용하여 불소 원자가 존재하지 않도록 형성된 결정질 텅스텐(W)일 수 있다. 금속층은 약 20 Å 내지 약 50 Å, 예컨대 약 30 Å 내지 약 40 Å의 두께로 형성될 수 있다.
일단 금속층이 형성되면, 충전 재료가 성막되어 나머지 개구를 충전한다. 일 실시예에서, 충진 재료는 Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 재료 일 수 있고, 약 1000 Å 내지 약 2000 Å, 예컨대 약 1500 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료가 사용될 수 있다.
도 1a는 충전 재료가 상기 개구를 과충전하도록 성막된 후에, 제1 유전체 재료, 제1 도전층, 제1 금속 재료, 일함수 층, 제1 장벽층, 금속층 및 충전 재료의 재료가 평탄화되어 제1 웨이퍼 게이트 스택(109)을 형성할 수 있음을 추가로 예시한다. 일 실시예에서, 상기 재료들은 연마 또는 에칭과 같은 임의의 적절한 공정이 이용될 수 있지만, 예를 들어 화학적 기계적 연마 공정을 이용하여 제1 웨이퍼 ILD 층(107)으로 평탄화될 수 있다.
일 실시예에서, 제1 웨이퍼 게이트 스택(109)은 약 1nm~약 180nm, 예컨대 약 7nm의 제1 폭(W1)을 갖도록 형성될 수 있다. 또 한, 제1 웨이퍼 게이트 스택(109)은 약 20nm~약 100 nm, 예컨대 약 30nm의 제1 높이(H1)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 1a는 제1 웨이퍼 유전체 층(113)을 통해 제1 웨이퍼 게이트 스택(109)(및 제1 웨이퍼 게이트 스택(109) 내의 개별 요소 중 하나 이상)에 전기적으로 접속되는 제1 웨이퍼 게이트 접촉부(111)의 형성을 추가로 예시한다. 일 실시예에서, 제1 웨이퍼 유전체 층(113)은 예를 들어, 약 2.9 내지 3.8의 유전 상수(k값)를 가지는 로우-k 유전체 재료, 약 2.5 미만의 k값을 가지는 울트라 로우-k(ULK) 유전체 재료, 약 2.5~약 2.9인 k값을 가지는 엑스트라 로우-k(ELK) 유전체 재료, 로우-k 유전체 재료들의 일부 조합 등으로 형성될 수 있다. 제1 웨이퍼 유전체 층(113)은 스핀-온(spin-on), CVD, ALD, 이들의 조합 등과 같은 공정을 이용하여 형성될 수 있다. 그러나, 임의의 적절한 재료 또는 제조 방법이 이용될 수 있다.
일단 제1 웨이퍼 유전체 층(113)이 제1 웨이퍼 게이트 스택(109) 위에 형성되면, 제1 웨이퍼 유전체 층(113)은 패턴화되어 제1 웨이퍼 게이트 스택(109)의 하나 이상의 층의 적어도 일부를 노출시킬 수 있다. 일 실시예에서, 제1 웨이퍼 유전체 층(113)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 사용하여 감광성 재료가 성막되고 패턴화된 에너지 소스(예, 광)에 노출된 후 현상되어 마스크를 형성하는 것으로 패턴화될 수 있다. 일단 마스크가 준비되면, 반응성 이온 에칭과 같은 이방성 에칭을 이용하여 마스크의 패턴을 하부의 제1 웨이퍼 유전체 층(113)으로 전사하고 제1 웨이퍼 게이트 스택(109)의 하나 이상의 층의 일부를 노출시킨다. 그러나, 임의의 적절한 방법을 이용하여 제1 웨이퍼 유전체 층(113)을 패턴화할 수 있다.
일단 개구가 제1 웨이퍼 유전체 층(113)을 통해 형성되면, 개구는 전도성 재료로 충전되어 제1 웨이퍼 게이트 접촉부(111)를 형성할 수 있다. 일 실시예에서, 제1 웨이퍼 게이트 접촉부(111)는 알루미늄, 구리, 이들의 합금, 이들의 조합 등의 임의의 적절한 재료가 사용될 수 있지만, Ti, W, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo 또는 WN과 같은 전도성 재료일 수 있으며, 제1 웨이퍼 유전체 층(113)의 패턴화에 의해 형성된 개구를 충전 및/또는 과충전시키도록 스퍼터링, 화학적 기상 증착, 전기 도금, 무전해 도금 등과 같은 성막 공정을 이용하여 개구에 성막될 수 있다. 일단 충전 또는 과충전되면, 제1 웨이퍼 유전체 층(113)의 패턴화에 의해 형성된 개구의 외부에 성막된 임의의 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 공정이 적용될 수 있다.
일 실시예에서, 제1 웨이퍼 게이트 접촉부(111)는 약 1nm~약 180nm, 예컨대 약 5nm의 제2 폭(W2)을 갖도록 형성될 수 있다. 또한, 제1 웨이퍼 게이트 접촉부(111)는 약 1nm~약 1000nm, 예컨대 약 5nm의 제2 높이(H2)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
제1 웨이퍼 게이트 접촉부(111)가 형성된 후에, 제2 웨이퍼 유전체 층(115) 및 제2 웨이퍼 유전체 층(115) 내의 제1 웨이퍼 금속 라인(117)이 형성되어 함께 제1 웨이퍼 상호 접속 구조체(119)(M1 금속층으로도 알려짐)를 형성할 수 있다. 일 실시예에서, 제2 웨이퍼 유전체 층(115)은 예를 들어, 약 2.9 내지 3.8의 유전 상수(k값)를 가지는 로우-k 유전체 재료, 약 2.5 미만의 k값을 가지는 울트라 로우-k(ULK) 유전체 재료, 약 2.5~약 2.9인 k값을 가지는 엑스트라 로우-k(ELK) 유전체 재료, 로우-k 유전체 재료들의 일부 조합 등으로 형성될 수 있다. 제2 웨이퍼 유전체 층(115)은 스핀-온(spin-on), CVD, ALD, 이들의 조합 등과 같은 공정을 이용하여 형성될 수 있다. 그러나, 임의의 적절한 재료 또는 제조 방법이 이용될 수 있다.
일단 제2 웨이퍼 유전체 층(115)이 제1 웨이퍼 유전체 층(113)과 제1 웨이퍼 게이트 접촉부(111) 위에 형성되면, 제2 웨이퍼 유전체 층(115)은 패턴화되어 제1 웨이퍼 금속 라인(117)을 위한 원하는 패턴을 형성할 수 있다. 일 실시예에서, 제2 웨이퍼 유전체 층(115)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 사용하여 감광성 재료가 성막되고 패턴화된 에너지 소스(예, 광)에 노출된 후 현상되어 마스크를 형성하는 것으로 패턴화될 수 있다. 일단 마스크가 준비되면, 반응성 이온 에칭과 같은 이방성 에칭을 이용하여 마스크의 패턴을 하부의 제2 웨이퍼 유전체 층(115)으로 전사한다. 그러나, 임의의 적절한 방법을 이용하여 제2 웨이퍼 유전체 층(115)을 패턴화할 수 있다.
일단 개구가 제2 웨이퍼 유전체 층(115)을 통해 형성되면, 개구는 전도성 재료로 충전되어 제1 웨이퍼 금속 라인(117)을 형성할 수 있다. 일 실시예에서, 제1 웨이퍼 금속 라인(117)은 시드층을 먼저 성막한 후 전기 도금 또는 무전해 도금 공정을 이용하여 제2 웨이퍼 유전체 층(115)을 통해 개구를 충전 및/또는 과충전하는 것에 의해 성막되는 구리와 같은 전도성 재료일 수 있다. 일단 개구가 충전 또는 과충전되면, 제2 웨이퍼 유전체 층(115)의 패턴화에 의해 형성된 개구의 외부에 성막된 임의의 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 공정이 적용될 수 있다.
일 실시예에서, 제1 웨이퍼 금속 라인(117)은 약 1nm~약 1000nm, 예컨대 약 7nm의 제3 폭(W3)을 갖도록 형성될 수 있다. 또한, 제1 웨이퍼 상호 접속 구조체(119)는 약 1nm~약 1000nm, 예컨대 약 5nm의 제3 높이(H3)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
또한, 제1 웨이퍼 게이트 접촉부(111) 및 제1 웨이퍼 금속 라인(117)은 일련의 분리된 개별 단계(예, 일련의 단일 다마신 공정들)인 것으로 설명되지만, 이는 예시적인 것으로 의도된 것으로, 한정하고자 의도된 것이 아니다. 오히려, 다른 실시예에서, 제1 웨이퍼 게이트 접촉부(111) 및 제1 웨이퍼 금속 라인(117)은 듀얼 다마신 공정과 같은 하나의 일련의 단계로 제1 웨이퍼 유전체 층(113) 및 제2 웨이퍼 유전체 층(115)을 통해 형성될 수 있다. 임의의 적절한 수의 단계가 적용될 수 있다.
도 1a는 제2 웨이퍼 유전체 층(115) 위에 제1 웨이퍼 접합층(121)의 형성을 추가로 예시한다. 제1 웨이퍼 접합층(121)은 하이브리드 접합 또는 용융 접합(산화물 간 접합으로도 지칭됨)에 사용될 수 있다. 일부 실시예에 따르면, 제1 웨이퍼 접합층(121)은 실리콘 산화물, 실리콘 질화물 등과 같은 실리콘-함유 유전체 재료로 형성된다. 제1 웨이퍼 접합층(121)은 원자층 성막(ALD), CVD, 고밀도 플라즈마 화학적 기상 증착(HDPCVD), PVD 등의 임의의 적절한 방법을 이용하여 약 1nm~약 1000nm, 예컨대 약 5nm의 제1 두께(T1)로 성막될 수 있다. 그러나, 임의의 적절한 재료, 공정 및 두께가 적용될 수 있다.
도 1b는 제1 웨이퍼 접합층(121) 내의 접합 개구의 형성 및 접합 개구 내의 제1 전도전 웨이퍼 접합 재료(123)의 형성을 예시한다. 일 실시예에서, 접합 개구는 먼저 제1 웨이퍼 접합층(121)의 상부면 위에 포토레지스트(도 1b에 별도로 도시되지 않음)를 도포하고 패턴화함으로써 형성될 수 있다. 이후 포토레지스트는 제1 웨이퍼 접합층(121)을 에칭하여 개구를 형성하는 데 사용된다. 제1 웨이퍼 접합층(121)은 건식 에칭(예, 반응성 이온 에칭(RIE) 또는 중성빔 에칭(NBE)), 습식 에칭 등에 의해 에칭될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 에칭은 제1 웨이퍼 금속 라인(117)이 제1 웨이퍼 접합층(121)의 개구를 통해 노출되도록 제1 웨이퍼 상호 접속 구조체(119) 내의 제1 웨이퍼 금속 라인(117) 상에서 정지한다.
일단 제1 웨이퍼 금속 라인(117)이 노출되면, 제1 전도성 웨이퍼 접합 재료(123)가 제1 웨이퍼 상호 접속 구조체(119) 내의 제1 웨이퍼 금속 라인(117)과 물리적 및 전기적으로 접촉되게 형성될 수 있다. 일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 장벽층, 시드층, 충전 금속, 또는 이들의 조합(별도로 예시되지 않음)을 포함할 수 있다. 예를 들어, 장벽층은 제1 웨이퍼 금속 라인(117) 위에 블랭킷 성막될 수 있다. 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 시드층은 구리와 같은 전도성 재료일 수 있고, 원하는 재료에 따라, 스퍼터링, 증발 또는 플라즈마 증강형 화학적 기상 증착(PECVD) 등과 같은 공정을 이용하여 장벽층 위에 블랭킷 성막될 수 있다. 충전 금속은 구리 또는 구리 합금과 같은 전도체일 수 있으며, 전기 도금 또는 무전해 도금과 같은 도금 공정을 통해 개구를 충전 또는 과충전시키도록 시드층 위에 성막될 수 있다. 일단 충전 금속이 성막되면, 화학적 기계적 연마와 같은 평탄화 공정을 통해 충전 금속, 시드층 및 장벽층의 과잉의 재료가 개구의 외부에서 제거될 수 있다. 그러나, 단일 다마신 공정이 설명되었지만, 듀얼 다마신 공정과 같은 임의의 적절한 방법도 적용될 수 있다.
일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 약 1nm~약 180nm, 예컨대 약 7nm의 제1 치수(D1)를 갖도록 형성될 수 있다. 또한, 제1 전도성 웨이퍼 접합 재료(123)는 약 2nm~약 2000nm, 예컨대 약 36nm의 제1 피치(P1)로 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 2는 제1 전도성 웨이퍼 접합 재료(123)를 통해 제1 웨이퍼 상호 접속 구조체(119)에 접합되는 제2 반도체 소자(200)를 예시한다. 일 실시예에서, 제2 반도체 소자(200)는 검사 완료된 공지된 완제품 칩 스택이거나 별도의 외부 접속부(예, 알루미늄 접촉 패드, 외부 구리 필라 또는 솔더 볼)이 형성되지 않은 공지된 미완성 제품 칩 스택일 수 있다. 다른 특정 실시예에서, 제2 반도체 소자(200)는 시스템 온 칩 소자, III-V족 소자, 센서 소자 또는 수동 소자일 수 있다. 임의의 적절한 구성 또는 기능이 적용될 수 있다.
일 실시예에서, 제2 반도체 소자(200)는 제1 다이 기판(201), 제1 다이 분리 영역(203), 제1 다이 핀(제1 다이 기판(201) 외부에 별도로 도시되지 않음), 제1 다이 소스/드레인 영역(205), 제1 다이 게이트 스택(207), 제1 다이 ILD 층(209), 제1 다이 게이트 접촉 유전체 층(211) 및 제1 다이 게이트 접촉부(213)를 포함할 수 있다. 일 실시예에서, 제1 다이 기판(201), 제1 다이 분리 영역(203), 제1 다이 핀, 제1 다이 소스/드레인 영역(205), 제1 다이 게이트 스택(207), 제1 다이 ILD 층(209), 제1 다이 게이트 접촉 유전체 층(211) 및 제1 다이 게이트 접촉부(213)은 도 1a와 관련하여 전술한 제1 웨이퍼 기판(101), 제1 웨이퍼 분리 영역(103), 제1 핀, 제1 웨이퍼 소스/드레인 영역(105), 제1 웨이퍼 게이트 스택(109), 제1 웨이퍼 ILD 층(107), 제1 웨이퍼 유전체 층(113) 및 제1 웨이퍼 게이트 접촉부(111)와 유사할 수 있다. 그러나, 다른 실시예에서, 제1 다이 기판(201), 제1 다이 분리 영역(203), 제1 다이 핀, 제1 다이 소스/드레인 영역(205), 제1 다이 게이트 스택(207), 제1 다이 ILD 층(209), 제1 다이 게이트 접촉 유전체 층(211) 및 제1 다이 게이트 접촉부(213)는 상이할 수 있다.
제2 반도체 소자(200)는 또한 제1 다이 유전체 층(215)을 포함할 수 있으며, 제1 다이 유전체 층(215) 내의 제1 다이 금속 라인(217)은 함께 제1 다이 상호 접속 구조체(231)(M1 금속층으로도 알려짐)를 형성할 수 있다. 일 실시예에서, 제1 다이 유전체 층(215) 및 제1 다이 금속 라인(217)은 도 1a와 관련하여 전술한 바와 같은 제1 웨이퍼 유전체 층(113) 및 제1 웨이퍼 금속 라인(117)과 유사하게 형성될 수 있다. 예를 들어, 제1 다이 유전체 층(215)은 전도성 재료로 패턴화되고 충전되어 제1 다이 금속 라인(217)을 형성하는 로우-k 유전체 재료일 수 있다. 그러나, 임의의 적절한 재료 및 공정이 적용될 수 있다.
일 실시예에서, 제1 다이 금속 라인(217)은 약 1nm~약 1000nm, 예컨대 약 5nm의 제4 폭(W4)을 갖도록 형성될 수 있다. 또한, 제1 다이 상호 접속 구조체(231)는 약 1nm~약 1000nm, 예컨대 약 5nm의 제4 높이(H4)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
선택적으로, 관통 기판 비아(202)가 제1 다이 기판(201)의 제1 면으로부터 예컨대 제1 다이 상호 접속 구조체(231)까지 전기적 접속을 제공하도록 형성될 수 있다. 일 실시예에서, 관통 기판 비아(202)은 제2 반도체 소자(200)의 최종 높이보다 더 깊은 깊이까지 제1 다이 기판(201) 내로(및 일부 실시예의 경우, 제1 다이 ILD 층(209) 및 제1 다이 게이트 접촉 유전체 층(211)을 통해) 개구를 먼저 형성하는 것에 의해 형성될 수 있다. 이어서, 개구는 장벽층 및 시드층으로 라이닝될 수 있으며, 그 지점에서 구리와 같은 전도성 재료가 시드층 상에 도금되어 개구를 충전 및/또는 과충전한다. 개구 외부의 과잉 재료는 예를 들어 평탄화 공정을 이용하여 제거되고, 제1 다이 기판(201)의 후면은 도전 재료를 노출시키고 관통 기판 비아(202)를 형성하도록 얇게 제거된다.
도 2는 추가적인 경로 옵션을 제공하기 위해 제1 다이 상호 접속 구조체(231) 위에 중간 다이 상호 접속 구조체(219)(Mx 다이 배선층으로서 기술됨)의 형성을 추가로 예시한다. 일 실시예에서, 중간 다이 상호 접속 구조체(219)는 제3 다이 유전체 층(221)을 포함할 수 있으며 해당 제3 다이 유전체 층(221) 내에는 제2 다이 금속 라인(223)이 형성될 수 있다. 일 실시예에서, 제3 다이 유전체 층(221) 및 제2 다이 금속 라인(223)은 도 1a와 관련하여 전술한 바와 같이 제1 웨이퍼 유전체 층(113) 및 제1 웨이퍼 금속 라인(117)과 유사하게 형성될 수 있다. 예를 들어, 단일 또는 듀얼 다마신 공정을 적용하여 제3 다이 유전체 층(221)을 통해 개구를 형성하고 충전할 수 있다.
또한, 제3 다이 유전체 층(221) 및 제2 다이 금속 라인(223)을 형성하는 공정을 반복하여 다른 증의 제3 다이 유전체 층(221)과 제2 다이 금속 라인(223) 중 다른 하나를 형성함으로써 중간 다이 상호 접속 구조체(219) 내에 2개의 층이 존재하도록 할 수 있다. 또한, 약 1개~약 10개의 층과 같이 임의의 적절한 수의 층이 중간 상호 접속 구조체(219)의 일부로서 형성될 수 있으며, 이러한 모든 수의 층은 전적으로 상기 실시예들의 범주 내에 포함되도록 의도된다.
일 실시예에서, 제2 다이 금속 라인(223)은 약 1nm~약 1000nm, 예컨대 약 6nm의 제5 폭(W5)으로 형성될 수 있다. 또한, 제3 다이 유전체 층(221)은 약 1nm~약 1000nm, 예컨대 약 5 nm의 제5 높이(H5)로 형성될 수 있다. 또한, 중간 다이 상호 접속 구조체(219)는 제5 높이(H5)와 층수를 곱한 전체 높이를 가질 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
마지막으로, 일단 중간 다이 상호 접속 구조체(219)가 형성되면, 상부 다이 상호 접속 구조체(225)가 제2 반도체 소자(200)에 적합한 상부 층을 제공하도록 중간 다이 상호 접속 구조체(219) 위에 형성될 수 있다. 일 실시예에서, 상부 다이 상호 접속 구조체(225)는 제3 다이 금속 라인(229)이 내부에 형성된 제4 다이 유전체 층(227)을 포함할 수 있다. 일 실시예에서, 제4 다이 유전체 층(227) 및 제3 다이 금속 라인(229)은 도 1a와 관련하여 전술한 바와 같은 제1 웨이퍼 유전체 층(113) 및 제1 웨이퍼 금속 라인(117)과 유사하게 형성될 수 있다.
일 실시예에서, 제3 다이 금속 라인(229)은 약 1nm~약 1000nm, 예컨대 7nm의 제6 폭(W6)으로 형성될 수 있다. 또한, 상부 다이 상호 접속 구조체(225)는 약 1nm~약 1000nm, 예컨대 약 5nm의 제6 높이(H6)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
일단 상부 다이 상호 접속 구조체(225)가 형성되면, 제2 반도체 소자(200)는 그 웨이퍼로부터 개별화되어(singulated) 제1 웨이퍼 접합층(121)을 통해 제1 웨이퍼 상호 접속 구조체(119)에 접합되도록 마련될 수 있다. 일 실시예에서, 상기 개별화는 쏘우 블래이드(미도시)를 사용하여 제1 다이 기판(201)을 슬라이스 절단함으로써 하나의 섹션을 다른 부분에서 분리하는 것에 의해 수행될 수 있다. 그러나, 당업자가 알고 있는 바와 같이, 개별화 공정에 쏘우 블래이드를 사용하는 것은 하나의 예시적인 실시예일 뿐이며 한정하고자 의도된 것이 아니다. 제2 반도체 소자(200)를 분리하기 위해 1회 이상의 에칭을 적용하는 것과 같은 개별화를 위한 대안적인 방법이 적용될 수 있다. 이들 방법 및 임의의 다른 적절한 방법을 적용하여 제2 반도체 소자(200)를 개별화할 수 있다.
도 3은 제1 웨이퍼 접합층(121)을 통해 제1 반도체 웨이퍼 상호 접속 구조체(119)에 대한 제2 반도체 소자(200)의 이종의(heterogeneous) 다이-웨이퍼 접합을 예시한다. 일 실시예에서, 제1 반도체 소자(100)와 제2 반도체 소자의 조합은 동일하거나 상이한 제조 기술을 이용하여 칩 스택을 형성하는데 이용될 수 있다. 예를 들어, 상기 스택은 제2 반도체 소자(200)를 이용하여 PMOS 스택을 NMOS 웨이퍼 상에 접합할 수 있다. 그러나, 상이한 처리 노드의 사용과 같은 임의의 적절한 조합이 적용될 수 있다.
일 실시예에서, 제2 반도체 소자(200)는 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)을 활성화시킴으로써 개시될 수 있는 하이브리드 접합을 이용하여 제1 웨이퍼 상호 접속 구조체(119)에 접합될 수 있다. 이러한 활성화는 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출, 이들의 조합 등을 이용하여 수행될 수 있다. 습식 처리가 적용되는 실시예에서, 예를 들어 RCA 세정이 적용될 수 있다. 활성화 공정은 예를 들어 후속하는 하이브리드 접합 공정에서 더 낮은 압력 및 온도의 적용을 허용함으로써, 상부 다이 상호 접속 구조체(225)와 제1 웨이퍼 접합층(121)의 하이브리드 접합을 지원한다.
활성화 공정 후, 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)은 화학적 세정제를 사용하여 세정될 수 있다. 일단 세정되면, 제2 반도체 소자(200)는 뒤집혀서 제1 반도체 소자(100)와 정렬된다. 일단 정렬되면, 제1 반도체 소자(100)와 제2 반도체 소자(200)는 상부 다이 상호 접속 구조체(225)가 제1 웨이퍼 접합층(121)과 물리적으로 접촉되도록 함께 합쳐진다.
일단 물리적 접촉이 이루어지면, 제1 반도체 소자(100) 및 제2 반도체 소자(200)는 열처리 및 접촉 압력을 받아 접합 공정을 지원한다. 예를 들어, 제1 반도체 소자(100) 및 제2 반도체 소자(200)는 약 200 kPa 이하의 압력 및 약 200 ℃~약 400 ℃의 온도에 노출되어 제1 웨이퍼 접합층(121)과 상부 다이 상호 접속 구조체(225)를 용융시킬 수 있다. 제1 반도체 소자(100) 및 제2 반도체 소자(200)는 이후 제3 다이 금속 라인(229) 및 제1 전도성 웨이퍼 접합 재료(123)의 재료에 대한 공융점 이상의 온도, 예컨대, 약 150℃ 내지 약 650℃에 노출됨으로써 제3 다이 금속 라인(229) 및 제1 전도성 웨이퍼 접합 재료(123)를 용융시킬 수 있다. 이러한 방식으로, 제1 반도체 소자(100)와 제2 반도체 소자(200)의 용융은 다중 접합 유형의 하이브리드 접합 소자(예, 금속-금속 접합 및 유전체-유전체 접합)를 형성한다.
그러나, 하이브리드 접합 공정은 적용할 수 있는 하나의 접합 공정이지만, 이는 예시적인 것으로 의도되며, 해당 실시예들에 한정되는 것으로 의도되지 않는다. 오히려, 산화물-산화물 접합 또는 금속-금속 접합과 같은 임의의 적절한 유형의 접합이 또한 적용될 수 있다. 임의의 적절한 유형의 접합 공정을 사용할 수 있다.
도 3은 제1 웨이퍼 상호 접속 구조체(119)에 대한 제3 반도체 소자(300)의 접합을 추가로 예시한다. 일 실시예에서, 제3 반도체 소자(300)는 제2 반도체 소자(200)와 유사하고, 제1 반도체 소자(100)와 유사하거나 상이한 기능을 가질 수 있다. 예를 들면, 제3 반도체 소자(300)는 유사한 구조(예, 반도체 기판, 능동 소자, 상부 배선층 등)를 가질 수 있다. 그러나, 임의의 적절한 구조를 적용할 수 있다.
도 4는 제2 반도체 소자(200)와 제3 반도체 소자(300) 사이에 제1 충전 재료(401)의 형성을 예시한다. 일 실시예에서, 제1 충전 재료(401)는 임의의 적절한 공정을 이용하여 성막되는 다른 산화물 또는 질화물과 같은 실리콘 이산화물, 실리콘 질화물 등의 비-중합체를 포함할 수 있다. 예를 들어, 제1 충전 재료(401)는 CVD, PECVD 또는 ALD 증착 공정, FCVD 또는 스핀-온-글래스 공정에 의해 형성될 수 있다. 다른 실시예에서, 제1 충전 재료(401)는 에폭시, 수지, 성형 가능한 중합체, 폴리이미드 등과 같은 성형 화합물을 포함할 수 있다. 성형 화합물은 실질적으로 액체 상태로 도포될 수 있으며, 이후 에폭시 또는 수지에서의 화학 반응을 통해 경화될 수 있다. 일부 실시예에서, 성형 화합물은 겔 또는 가단성 고체로서 도포된 자외선(UV) 또는 열 경화된 중합체일 수 있다.
일단 제1 충전 재료(401)가 적소에 배치되면, 제1 충전 재료(401)는 평탄화되어 추가 처리를 위한 평면을 제공할 수 있다. 일 실시예에서, 제1 충전 재료는 제1 충전 재료(401)가 제1 반도체 소자(200) 및 제3 반도체 소자(300)와 평면을 이룰 때까지 연마 플레이트가 제1 충전 재료의 재료를 연마하는 동안 연마제와 에칭제가 제1 충전 재료(401)와 접촉되게 제공되는 화학적 기계적 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
도 5는 관통 충전 비아(501)의 형성을 예시한다. 일 실시예에서, 포토레지스트(별도로 도시되지 않음)가 제1 충전 재료(401), 제2 반도체 소자(200) 및 제3 반도체 소자(300)의 상부면 위에 도포되어 패턴화될 수 있다. 이후, 포토레지스트는 개구(별도로 도시되지 않음)를 형성하기 위해 제1 충전 재료(401)를 에칭하기 위한 마스크로서 사용된다. 제1 충전 재료(401)는 건식 에칭(예, 반응성 이온 에칭(RIE) 또는 중성빔 에칭(NBE)), 습식 에칭 등에 의해 에칭될 수 있다. 포토레지스트는 화학 용매 제거, 플라즈마 애싱(ashing), 건식 스트립핑 및/또는 이와 유사한 것과 같은 적절한 포토레지스트 스트립핑 기술을 이용함으로써 제거될 수 있다.
개구는 전도성 재료로 충전될 수 있다. 전도성 재료는 장벽층, 시드층, 판금 또는 이들의 조합을 포함할 수 있으며, 예를 들어 스퍼터링, CVD, 전기 도금, 무전해 도금, 이들의 조합 등을 사용하여 성막될 수 있다. 전도성 재료는 이후 평탄화되어 관통 충전 비아(501)를 형성할 수 있다. 예를 들어, CMP와 같은 평탄화 공정이 수행됨으로써 충전 재료(401), 제2 반도체 소자(200), 제3 반도체 소자(300) 및 관통 충전 비아(501)의 상부면이 동평면이 되도록 전도성 재료를 평탄화시킬 수 있다.
일 실시예에서, 관통 충전 비아(501)는 약 1nm~약 1000nm, 예컨대 100nm의 제7 폭(W7)을 갖도록 형성될 수 있다. 또한, 관통 충전 비아(501)는 약 500nm~약 5000nm, 예컨대 약 1000nm의 제7 높이(H7)를 가질 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 6은 일단 충전 재료(401)가 평탄화되면, 중간 상호 접속 구조체(601)를 포함하는 제1 상호 접속 층(600)이 제2 반도체 소자(200), 제3 반도체 소자(300) 및 충전 재료(401) 위에 형성되어 각각의 소자를 상부의 제1 외부 접속부(603)에 상호 접속할 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 2와 관련하여 전술한 중간 다이 상호 접속 구조체(219)와 유사할 수 있다. 예를 들어, 제1 상호 접속 층(600)은 각각의 서로 상부에 적층된 하나 이상의 배선층을 포함할 수 있으며, 각각의 배선층은 다마신 또는 듀얼 다마신 제조 공정을 이용하여 형성된 유전체 층 및 금속 라인을 포함한다. 그러나, 임의의 적절한 제조 공정을 적용할 수 있다.
도 6은 상부 상호 접속 구조체(605)의 형성을 추가로 예시한다. 일 실시예에서, 상부 상호 접속 구조체(605)는 도 2와 관련하여 전술한 상부 다이 상호 접속 구조체(225)와 유사할 수 있다. 예를 들어, 상부 다이 상호 접속 구조체(225)는 다마신 또는 듀얼 다마신 성막 공정을 이용하여 형성된 상부 다이 유전체 층 및 상부 다이 금속 라인을 포함할 수 있다. 그러나, 임의의 적절한 제조 공정을 적용할 수 있다.
일단 상부 상호 접속 구조체(605)가 형성되면, 제1 외부 접속부(603)는 상부 상호 접속 구조체(605)에 전기적 접속을 위한 외부 접속점을 제공하는 데 이용될 수 있으며, 예를 들어 임의의 적절한 접속이 이용될 수 있지만, 볼 그리드 어레이(ball grid array; BGA)의 일부로서 접촉 범프일 수 있다. 제1 외부 접속부(603)가 접촉 범프인 실시예에서, 제1 외부 접속부(603)는 주석과 같은 재료 또는 은, 무연 주석 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 제1 외부 접속부(603)가 주석 땜납 범프인 실시예에서, 제1 외부 접속부(603)는 증발, 전기 도금, 인쇄, 땜납 트랜스퍼, 볼 배치 등과 같은 통상적으로 사용되는 방법을 통해 예를 들어 약 250㎛의 두께로 처음에 주석 층을 형성함으로써 형성될 수 있다. 일단 주석 층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
도 7은 제1 상호 접속 층(600)의 형성 이전에 제2 반도체 소자(200)에 제4 반도체 소자(700)가 적층되어 접합되는 다른 실시예를 예시한다. 일 실시예에서, 제4 반도체 소자(700)는 제2 반도체 소자(200)와 유사할 수 있으며, 제2 반도체 소자(200)와 함께 작동하도록 설계될 수 있다. 예를 들어, 제4 반도체 소자(700)는 반도체 기판, 능동 소자, 배선층(상부 다이 상호 접속 구조체(225)를 포함함)을 포함할 수 있다. 그러나, 다른 실시예에서 제4 반도체 소자(700)는 제2 반도체 소자(200)와 상이할 수 있다.
일 실시예에서, 제4 반도체 소자(700)는 예컨대, 도 3과 관련하여 전술한 바와 같은 하이브리드 접합 공정을 이용하여 제2 반도체 소자(200)에 접합된다. 예를 들면, 제4 반도체 소자(700)(예, 상부 다이 상호 접속 구조체(225)) 및 제2 반도체 소자(200)의 표면들은 활성화된 후 서로 물리적으로 접촉한다. 이후 접합을 강화하기 위해 열과 압력을 가한다.
도 7은 제4 반도체 소자(700)에 인접한 제2 충전 재료(703)의 형성을 추가로 예시한다. 일 실시예에서, 제2 충전 재료(703)는 도 4와 관련하여 전술한 바와 같은 충전 재료(401)와 유사할 수 있다. 예를 들어, 충전 재료(703)는 CVD, PECVD 또는 ALD와 같은 성막 공정을 통해 형성된 후 제4 반도체 소자(700)에 대해 평탄화된 실리콘 산화물과 같은 유전체 재료일 수 있다. 그러나, 임의의 적절한 재료 또는 공정이 적용될 수 있다.
일단 제2 충전 재료(703)가 평탄화되면, 제2 관통 충전 비아(705)가 제1 관통 충전 비아(501) 및 제3 반도체 소자(300)와 접촉하도록 제2 충전 재료(703)를 통해 선택적으로 형성될 수 있다. 일 실시예에서, 제2 관통 충전 비아(705)는 임의의 적절한 제조 방법이 적용될 수 있지만, 제1 관통 충전 비아(501)(도 5와 관련하여 전술됨)와 유사한 방식으로 형성될 수 있다. 또한, 일단 제2 관통 충전 비아(705)가 형성되면, 상부 상호 접속 구조체(605)가 제2 관통 충전 비아(705) 및 제4 반도체 소자(700)와 전기적 접속 상태로 형성될 수 있으며, 제1 외부 접속부(603)가 배치되거나 형성될 수 있다. 일 실시예에서, 제2 관통 충전 비아(705)는 도 5와 관련하여 전술한 바와 같은 관통 충전 비아(501)과 유사할 수 있다.
도 8은 제4 반도체 소자(700)가 제2 반도체 소자(200)(본 실시 예에서는 존재하지 않음)에 접합되어 있지 않지만, 대신에 예컨대, 관통 충전 비아(501)를 통해 제1 웨이퍼 상호 접속 구조체(119)에 전기적으로 접속된 다른 실시예를 예시한다. 이 실시예에서, 제4 반도체 소자(700)는 예를 들어 하이브리드 접합을 이용하여 제1 충전 재료(401)뿐만 아니라 관통 충전 비아(501)에 직접 접합된다. 예를 들어, 제1 충전 재료(401)는 제4 반도체 소자(700) 내의 유전체 재료(예, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231) 내의 유전체 재료)에 접합될 수 있는 반면, 관통 충전 비아(501)는 제4 반도체 소자(700) 내의 금속 라인(예, 제1 다이 금속 라인(217), 제2 다이 금속 라인(223) 또는 제3 다이 금속 라인(229))에 접합된다. 일단 제4 반도체 소자(700)가 제1 관통 충전 비아(501)에 접합되면, 제2 충전 재료(703)가 성막될 수 있고, 제2 관통 충전 비아(705)가 형성될 수 있으며, 제1 상호 접속 층(600) 및 상부 상호 접속 구조체(605)가 제2 관통 충전 비아(705) 및 제4 반도체 소자(700) 모두와 전기적 접속 상태로 형성될 수 있으며, 제1 외부 접속부(603)가 배치되거나 형성될 수 있다.
도 9는 제4 반도체 소자(700)가 제1 상호 접속 층(600)의 형성 후에 접합되는 또 다른 실시예를 예시한다. 이 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성되지만(제2 반도체 소자(200)를 포함하거나 포함하지 않음), 제1 상호 접속 층(600) 상에 제1 외부 접속부(603)를 배치하는 대신에, 제4 반도체 소자(700)는 예를 들어 하이브리드 접합을 이용하여 제1 상호 접속 층(600)에 접합된다. 예를 들어, 제1 상호 접속 층(600)은 제4 반도체 소자(700) 내의 유전체 재료(예, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231) 내의 유전체 재료)에 접합될 수 있는 반면, 제1 상호 접속 층(600) 내의 금속 라인은 제4 반도체 소자(700) 내의 금속 라인(예, 제1 다이 금속 라인(217), 제2 다이 금속 라인(223) 또는 제3 다이 금속 라인(229))에 접합된다. 일단 제4 반도체 소자(700)가 제1 상호 접속 층(600)에 접합되면, 제2 충전 재료(703)가 성막될 수 있고 제2 관통 충전 비아(705)가 형성될 수 있다.
또한, 일단 제2 충전 재료(703)가 형성되면, 제2 상호 접속 층(900)이 제4 반도체 소자(700) 위에 형성될 수 있다. 일 실시예에서, 제2 상호 접속 층(900)은 예컨대 제2 중간 상호 접속 구조체(903)(중간 상호 접속 구조체(601)와 유사함) 및 제2 상부 상호 접촉 구조체(905)(상부 상호 접속 구조체(605)와 유사함)를 갖는 것에 의해 제1 상호 접속 층(600)과 유사할 수 있다. 또한, 일단 제2 상호 접속 층(900)이 형성되면, 제1 외부 접속부(603)는 제2 상호 접속 층(900)과 접속된 상태로 배치된다.
도 10a는 제1 웨이퍼 상호 접속 구조체(119)가 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 이 실시예에서, 제1 웨이퍼 상호 접속 구조체(119)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 제1 웨이퍼 상호 접속 구조체(19)가 제1 다이 상호 접속 구조체(231)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 중간 다이 상호 접속 구조체(219)는 형성되지 않으며, 제1 다이 상호 접속 구조체(231)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 상호 접속 구조체(231) 및 제1 웨이퍼 접합층(121)은 모두 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉한다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 10a에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 10a의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 10b는 제1 웨이퍼 상호 접속 구조체(119)가 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)를 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 상호 접속 구조체(119)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231)에 접합되는 대신에, 제1 웨이퍼 상호 접속 구조체(119)가 제1 다이 게이트 접촉부(213)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 제1 다이 게이트 접촉부(213) 및 제1 다이 게이트 접촉 유전체 층(211)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 게이트 접촉 유전체 층(211) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 10b에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 10b의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 10c는 제1 웨이퍼 상호 접속 구조체(119)가 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)를 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 상호 접속 구조체(119)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 제1 웨이퍼 상호 접속 구조체(119)가 제1 다이 게이트 스택(207)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 및 제1 다이 게이트 접촉부(213)는 형성되지 않으며, 제1 다이 게이트 스택(207) 및 제1 다이 ILD 층(209)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 ILD 층게(209) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 10c에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 10c의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 10d는 제1 웨이퍼 상호 접속 구조체(119)가 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)를 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 상호 접속 구조체(119)가 상부 다이 상호 접속 구조체(225), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 제1 웨이퍼 상호 접속 구조체(119)가 중간 다이 상호 접속 구조체(219)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 중간 다이 상호 접속 구조체(219)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 중간 다이 상호 접속 구조체(219) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 10d에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 10d의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 11a는 제2 반도체 소자(200)의 상부 다이 상호 접속 구조체(225)가 제1 반도체 소자(100)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 다이 상호 접속 구조체(225)가 제1 웨이퍼 상호 접속 구조체(119) 위의 제1 웨이퍼 접합층(121)에 접합되는 대신에(전술한 바와 같이), 중간 웨이퍼 상호 접속 구조체(1101)(Mx 층으로도 지칭됨)가 제1 웨이퍼 상호 접속 구조체(119) 위에 형성된다. 일 실시예에서, 중간 웨이퍼 상호 접속 구조체(1101)는 제3 다이 유전체 층(221) 및 제2 다이 금속 라인(223)(도 2와 관련하여 설명됨)과 유사한 재료 및 공정으로 형성될 수 있는 제3 웨이퍼 유전체 층(1103) 및 제2 웨이퍼 금속 라인(1105)을 포함할 수 있다. 예를 들어, 제3 웨이퍼 유전체 층(1103)은 개구를 형성하도록 성막되고 패턴화될 수 있으며, 개구는 다마신 또는 듀얼 다마신 공정에서 전도성 재료로 충전될 수 있다. 또한, 이들 공정은 중간 웨이퍼 상호 접속 구조체(1101) 내에 원하는 수의 층을 형성하기 위해 반복될 수 있다.
일 실시예에서, 중간 웨이퍼 상호 접속 구조체(1101)는 약 1nm~약 1000nm, 예컨대, 약 10nm의 제8 높이(H8)로 형성될 수 있다. 또한, 제2 웨이퍼 금속 라인(1105)은 약 1nm~약 1000nm, 예컨대 약 7nm의 제8 폭(W8)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
일단 중간 웨이퍼 상호 접속 구조체(1101)가 형성되면, 도 1a와 관련하여 전술한 바와 같이 중간 웨이퍼 상호 접속 구조체(1101) 위에 제1 웨이퍼 접합층(121)이 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 방법을 이용하여 성막된 실리콘 산화물과 같은 유전체일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 11b는 도 1b와 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121) 내의 제1 전도성 웨이퍼 접합 재료(123)의 형성을 예시한다. 예를 들어, 제1 웨이퍼 접합층(121)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 이용하여 패턴화되어 제2 웨이퍼 금속 라인(1105)의 적어도 일부를 노출시키는 개구를 형성할 수 있으며, 개구는 다마신 또는 듀얼 다마신 공정으로 제1 전도성 웨이퍼 접합 재료(123) 로 충전된다. 그러나, 임의의 적절한 제조 방법이 적용될 수 있다.
도 11c는 일단 제1 웨이퍼 접합층(121)이 중간 웨이퍼 상호 접속 구조체(1101) 위에 형성되면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 예컨대, 하이브리드 접합을 이용하여 제1 반도체 소자(100)에 접합될 수 있음을 예시한다. 도 11c에 예시된 실시예에서, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 모두 상부 다이 상호 접속 구조체(225)를 가지며, 상부 다이 상호 접속 구조체(225)는 도 3과 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121)에 접합된다. 예를 들어, 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)은 모두 활성화된 후 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 11d는 일단 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 접합되면, 전술한 바와 같이 제1 충전 재료(401)가 성막될 수 있고 선택적인 제1 관통 충전 비아(501)가 형성될 수 있음을 예시한다. 또한, 제1 상호 접속 층(600)이 형성될 수 있으며, 외부 접속을 제공하기 위해 제1 외부 접속부(603)가 배치될 수 있다. 그러나, 임의의 다른 적절한 공정이 적용될 수 있다.
또한, 도 11d에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 11d의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 11e는 중간 웨이퍼 상호 접속 구조체(1101)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 중간 웨이퍼 상호 접속 구조체(1101)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 중간 웨이퍼 상호 접속 구조체(1101)가 제1 다이 상호 접속 구조체(231)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 중간 다이 상호 접속 구조체(219)는 형성되지 않으며, 제1 다이 상호 접속 구조체(231)가 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 상호 접속 구조체(231) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 11e에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 11e의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 11f는 제1 웨이퍼 상호 접속 구조체(119)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 중간 웨이퍼 상호 접속 구조체(1101)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231)에 접합되는 대신에, 중간 웨이퍼 상호 접속 구조체(1101)가 제1 다이 게이트 접촉부(213)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 제1 다이 게이트 접촉부(213) 및 제1 다이 게이트 접촉 유전체 층(211)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 게이트 접촉부(213) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 11f에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 11f의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 11g는 제1 웨이퍼 상호 접속 구조체(119)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 중간 웨이퍼 상호 접속 구조체(1101)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 중간 웨이퍼 상호 접속 구조체(1101)가 제1 다이 게이트 스택(207)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 및 제1 다이 게이트 접촉부(213)는 형성되지 않으며, 제1 다이 게이트 스택(207) 및 제1 다이 ILD 층(209)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 ILD 층(209) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 11g에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 11g의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 11h는 중간 웨이퍼 상호 접속 구조체(1101)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 중간 웨이퍼 상호 접속 구조체(1101)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 중간 웨이퍼 상호 접속 구조체(1101)가 중간 다이 상호 접속 구조체(219)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225)는 형성되지 않으며, 중간 다이 상호 접속 구조체(219)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 중간 다이 상호 접속 구조체(219) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 11h에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 11h의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 12a는 제2 반도체 소자(200)의 상부 다이 상호 접속 구조체(225)가 제1 반도체 소자(100)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 다이 상호 접속 구조체(225)가 제1 웨이퍼 상호 접속 구조체(119) 위의 제1 웨이퍼 접합층(121)에 접합되는 대신에(전술한 바와 같이), 상부 웨이퍼 상호 접속 구조체(1201)가 중간 웨이퍼 상호 접속 구조체(1101) 위에 형성된다. 일 실시예에서, 상부 웨이퍼 상호 접속 구조체(1201)는 제4 다이 유전체 층(227) 및 제3 다이 금속 라인(229)(도 2와 관련하여 설명됨)과 유사한 재료 및 공정으로 형성될 수 있는 제4 웨이퍼 유전체 층(1203) 및 제3 웨이퍼 금속 라인(1205)을 포함할 수 있다. 예를 들어, 제4 웨이퍼 유전체 층(1203)은 개구를 형성하도록 성막되고 패턴화될 수 있으며, 개구는 다마신 또는 듀얼 다마신 공정에서 전도성 재료로 충전될 수 있다. 또한, 이들 공정은 상부 웨이퍼 상호 접속 구조체(1201) 내에 원하는 수의 층을 형성하기 위해 반복될 수 있다.
일 실시예에서, 상부 다이 상호 접속 구조체(225)는 약 1nm~약 1000nm, 예컨대, 약 5nm의 제9 높이(H9)로 형성될 수 있다. 또한, 제3 웨이퍼 금속 라인(1205)은 약 1nm~약 1000nm, 예컨대 약 5nm의 두께로 형성될 수 있고 약 1nm~약 1000nm, 예컨대 약 7nm의 제9 폭(W9)을 가질 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
일단 상부 웨이퍼 상호 접속 구조체(1201)가 형성되면, 도 1a와 관련하여 전술한 바와 같이 상부 웨이퍼 상호 접속 구조체(1201) 위에 제1 웨이퍼 접합층(121)이 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 방법을 이용하여 성막된 실리콘 산화물과 같은 유전체일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 12b는 도 1b와 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121) 내의 제1 전도성 웨이퍼 접합 재료(123)의 형성을 예시한다. 예를 들어, 제1 웨이퍼 접합층(121)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 이용하여 패턴화되어 제3 웨이퍼 금속 라인(1205)의 적어도 일부를 노출시키는 개구를 형성할 수 있으며, 개구는 제1 전도성 웨이퍼 접합 재료(123)로 충전된다. 그러나, 임의의 적절한 제조 방법이 적용될 수 있다.
도 12c는 일단 제1 웨이퍼 접합층(121)이 상부 웨이퍼 상호 접속 구조체(1201) 위에 형성되면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 예컨대, 하이브리드 접합을 이용하여 제1 반도체 소자(100)에 접합될 수 있음을 예시한다. 도 12c에 예시된 실시예에서, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 모두 상부 다이 상호 접속 구조체(225)를 가지며, 상부 다이 상호 접속 구조체(225)는 도 3과 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121)에 접합된다. 예를 들어, 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)은 모두 활성화된 후 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 12d는 일단 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 제1 반도체 소자(100)에 접합되면, 전술한 바와 같이 제1 충전 재료(401)가 성막될 수 있고 선택적인 제1 관통 충전 비아(501)가 형성될 수 있음을 예시한다. 또한, 제1 상호 접속 층(600)이 형성될 수 있으며, 외부 접속을 제공하기 위해 제1 외부 접속부(603)가 배치될 수 있다. 그러나, 임의의 다른 적절한 공정이 적용될 수 있다.
또한, 도 12d에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 12d의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 12e는 상부 웨이퍼 상호 접속 구조체(1201)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 웨이퍼 상호 접속 구조체(1201)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 상부 웨이퍼 상호 접속 구조체(1201)가 제1 다이 상호 접속 구조체(231)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 중간 다이 상호 접속 구조체(219)는 형성되지 않으며, 제1 다이 상호 접속 구조체(231)가 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 상호 접속 구조체(231) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 12e에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 12e의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 12f는 상부 웨이퍼 상호 접속 구조체(1201)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 웨이퍼 상호 접속 구조체(1201)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231)에 접합되는 대신에, 상부 웨이퍼 상호 접속 구조체(1201)가 제1 다이 게이트 접촉부(213)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 제1 다이 게이트 접촉부(213) 및 제1 다이 게이트 접촉 유전체 층(211)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 게이트 접촉부(213) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 12f에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 12f의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 12g는 상부 웨이퍼 상호 접속 구조체(1201)가 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 웨이퍼 상호 접속 구조체(1201)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 상부 웨이퍼 상호 접속 구조체(1201)가 제1 다이 게이트 스택(207)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 및 제1 다이 게이트 접촉부(213)는 형성되지 않으며, 제1 다이 게이트 스택(207) 및 제1 다이 ILD 층(209)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 ILD 층(209) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 12g에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 12g의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 12h는 상부 웨이퍼 상호 접속 구조체(1201)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 웨이퍼 상호 접속 구조체(1201)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 상부 웨이퍼 상호 접속 구조체(1201)가 중간 다이 상호 접속 구조체(219)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225)는 형성되지 않으며, 중간 다이 상호 접속 구조체(219)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 중간 다이 상호 접속 구조체(219) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 12h에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 12h의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 13a는 제2 반도체 소자(200)의 상부 다이 상호 접속 구조체(225)가 제1 반도체 소자(100)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 다이 상호 접속 구조체(225)가 제1 웨이퍼 상호 접속 구조체(119) 위의 제1 웨이퍼 접합층(121)에 접합되는 대신에(전술한 바와 같이), 제1 웨이퍼 접합층(121)이 제1 웨이퍼 게이트 접촉부(111) 위에 형성되는 반면, 상부 웨이퍼 상호 접속 구조체(1201), 중간 웨이퍼 상호 접속 구조체(1101) 및 제1 웨이퍼 상호 접속 구조체(119)는 형성되지 않는다. 이 실시예에서, 도 1a와 관련하여 전술한 바와 같이 제1 웨이퍼 게이트 접촉부(111) 위에 제1 웨이퍼 접합층(121)이 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 방법을 이용하여 성막된 실리콘 산화물과 같은 유전체일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 13b는 도 1b와 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121) 내의 제1 전도성 웨이퍼 접합 재료(123)의 형성을 예시한다. 예를 들어, 제1 웨이퍼 접합층(121)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 이용하여 패턴화되어 제1 웨이퍼 게이트 접촉부(111)의 적어도 일부를 노출시키는 개구를 형성할 수 있으며, 개구는 제1 전도성 웨이퍼 접합 재료(123)로 충전된다. 그러나, 임의의 적절한 제조 방법이 적용될 수 있다.
그러나, 일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 하부의 제1 웨이퍼 게이트 접촉부(111)와의 접촉을 보장하도록 형성될 수 있다. 이로써, 일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 약 1nm~약 1000nm, 예컨대, 약 7nm의 제1 거리(D1)를 갖도록 형성될 수 있다. 또한, 제1 전도성 웨이퍼 접합 재료(123)는 약 2nm~약 2000nm, 예컨대 약 36nm의 제2 피치(P2)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 13c는 일단 제1 웨이퍼 접합층(121)이 제1 웨이퍼 게이트 접촉부(111) 위에 형성되면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 예컨대, 하이브리드 접합을 이용하여 제1 반도체 소자(100)에 접합될 수 있음을 예시한다. 도 13c에 예시된 실시예에서, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 모두 상부 다이 상호 접속 구조체(225)를 가지며, 상부 다이 상호 접속 구조체(225)는 도 3과 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121)에 접합된다. 예를 들어, 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)은 모두 활성화된 후 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 13d는 일단 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 제1 반도체 소자(100)에 접합되면, 전술한 바와 같이 제1 충전 재료(401)가 성막될 수 있고 선택적인 제1 관통 충전 비아(501)가 형성될 수 있음을 예시한다. 또한, 제1 상호 접속 층(600)이 형성될 수 있으며, 외부 접속을 제공하기 위해 제1 외부 접속부(603)가 배치될 수 있다. 그러나, 임의의 다른 적절한 공정이 적용될 수 있다.
또한, 도 13d에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 13d의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 13e는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 제1 웨이퍼 게이트 접촉부(111)가 제1 다이 상호 접속 구조체(231)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 중간 다이 상호 접속 구조체(219)는 형성되지 않으며, 제1 다이 상호 접속 구조체(231)가 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 상호 접속 구조체(231) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 13e에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 13e의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 13f는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231)에 접합되는 대신에, 제1 웨이퍼 게이트 접촉부(111)가 제1 다이 게이트 접촉부(213)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 제1 다이 게이트 접촉부(213) 및 제1 다이 게이트 접촉 유전체 층(211)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 게이트 접촉부(213) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 13f에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 13f의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 13g는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 제1 웨이퍼 게이트 접촉부(111)가 제1 다이 게이트 스택(207)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 및 제1 다이 게이트 접촉부(213)는 형성되지 않으며, 제1 다이 게이트 스택(207) 및 제1 다이 ILD 층(209)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 ILD 층(209) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 13g에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 13g의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 13h는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 제1 웨이퍼 게이트 접촉부(111)가 중간 다이 상호 접속 구조체(219)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225)는 형성되지 않으며, 중간 다이 상호 접속 구조체(219)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 중간 다이 상호 접속 구조체(219) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 13h에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 13h의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 14a는 제2 반도체 소자(200)의 상부 다이 상호 접속 구조체(225)가 제1 반도체 소자(100)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 상부 다이 상호 접속 구조체(225)가 제1 웨이퍼 상호 접속 구조체(119) 위의 제1 웨이퍼 접합층(121)에 접합되는 대신에(전술한 바와 같이), 제1 웨이퍼 접합층(121)이 제1 웨이퍼 게이트 스택(109) 위에 형성되는 반면, 상부 웨이퍼 상호 접속 구조체(1201), 중간 웨이퍼 상호 접속 구조체(1101), 제1 웨이퍼 상호 접속 구조체(119) 및 제1 웨이퍼 게이트 접촉부(111)는 형성되지 않는다. 이 실시예에서, 도 1a와 관련하여 전술한 바와 같이 제1 웨이퍼 게이트 스택(109) 위에 제1 웨이퍼 접합층(121)이 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 방법을 이용하여 성막된 실리콘 산화물과 같은 유전체일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 14b는 도 1b와 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121) 내의 제1 전도성 웨이퍼 접합 재료(123)의 형성을 예시한다. 예를 들어, 제1 웨이퍼 접합층(121)은 예컨대 포토리소그래피 마스킹 및 에칭 공정을 이용하여 패턴화되어 제1 웨이퍼 게이트 스택(109)의 적어도 일부를 노출시키는 개구를 형성할 수 있으며, 개구는 제1 전도성 웨이퍼 접합 재료(123)로 충전된다. 그러나, 임의의 적절한 제조 방법이 적용될 수 있다.
그러나, 일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 하부의 제1 웨이퍼 게이트 스택(109)과의 접촉을 보장하도록 형성될 수 있다. 이로써, 일 실시예에서, 제1 전도성 웨이퍼 접합 재료(123)는 약 1nm~약 1000nm, 예컨대, 약 7nm의 제2 거리(D2)를 갖도록 형성될 수 있다. 또한, 제1 전도성 웨이퍼 접합 재료(123)는 약 2nm~약 2000nm, 예컨대 약 36nm의 제3 피치(P3)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 14c는 일단 제1 웨이퍼 접합층(121)이 제1 웨이퍼 게이트 스택(109) 위에 형성되면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 예컨대, 하이브리드 접합을 이용하여 제1 반도체 소자(100)에 접합될 수 있음을 예시한다. 도 14c에 예시된 실시예에서, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 모두 상부 다이 상호 접속 구조체(225)를 가지며, 상부 다이 상호 접속 구조체(225)는 도 3과 관련하여 전술한 바와 같이 제1 웨이퍼 접합층(121)에 접합된다. 예를 들어, 상부 다이 상호 접속 구조체(225) 및 제1 웨이퍼 접합층(121)은 모두 활성화된 후 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 14d는 일단 제2 반도체 소자(200) 및 제3 반도체 소자(300)가 접합되면, 전술한 바와 같이 제1 충전 재료(401)가 성막될 수 있고 선택적인 제1 관통 충전 비아(501)가 형성될 수 있음을 예시한다. 또한, 제1 상호 접속 층(600)이 형성될 수 있으며, 외부 접속을 제공하기 위해 제1 외부 접속부(603)가 배치될 수 있다. 그러나, 임의의 다른 적절한 공정이 적용될 수 있다.
또한, 도 14d에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 14d의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 14e는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 스택(109)이 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 제1 웨이퍼 게이트 스택(109)이 제1 다이 상호 접속 구조체(231)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225) 및 중간 다이 상호 접속 구조체(219)는 형성되지 않으며, 제1 다이 상호 접속 구조체(231)가 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 제1 다이 상호 접속 구조체(231) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 14e에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 14e의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 요소의 조합이 이용될 수 있다.
도 14f는 제1 웨이퍼 게이트 접촉부(111)가 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 또는 제1 다이 상호 접속 구조체(231)에 접합되는 대신에, 제1 웨이퍼 게이트 스택(109)이 제1 다이 게이트 접촉부(213)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219) 및 제1 다이 상호 접속 구조체(231)는 형성되지 않으며, 제1 다이 게이트 접촉부(213) 및 제1 다이 게이트 접촉 유전체 층(211)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 게이트 접촉 유전체 층(211) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 14f에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 14f의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다.
도 14g는 제1 웨이퍼 게이트 스택(109)이 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 스택(109)이 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 또는 제1 다이 게이트 접촉부(213)에 접합되는 대신에, 제1 웨이퍼 게이트 스택(109)이 제1 다이 게이트 스택(207)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225), 중간 다이 상호 접속 구조체(219), 제1 다이 상호 접속 구조체(231) 및 제1 다이 게이트 접촉부(213)는 형성되지 않으며, 제1 다이 게이트 스택(207) 및 제1 다이 ILD 층(209)이 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121) 및 제1 전도성 웨이퍼 접합 재료(123)에 직접 접합된다. 예를 들어, 제1 다이 ILD 층(209) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 14g에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 14g의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 14h는 제1 웨이퍼 게이트 스택(109)이 제1 웨이퍼 접합층(121)을 통해 제2 반도체 소자(200)에 접합되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 웨이퍼 게이트 스택(109)이 상부 다이 상호 접속 구조체(225)에 접합되는 대신에, 제1 웨이퍼 게이트 스택(109)이 중간 다이 상호 접속 구조체(219)에 접합된다. 이 실시예에서, 상부 다이 상호 접속 구조체(225)는 형성되지 않으며, 중간 다이 상호 접속 구조체(219)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)에 직접 접합된다. 예를 들어, 중간 다이 상호 접속 구조체(219) 및 제1 웨이퍼 접합층(121)은 전술한 바와 같이 활성화된 다음 서로 물리적으로 접촉되도록 배치된다. 그런 다음 접합을 강화하기 위해 열과 압력을 가한다.
또한, 도 14h에 명확하게 예시되지는 않았지만, 일단 제2 반도체 소자(200)가 제1 반도체 소자(100)에 접합되면, 제3 반도체 소자(300)도 접합될 수 있고, 제1 충전 재료(401)가 성막될 수 있으며, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속 층(600)이 형성될 수 있으며, 제1 외부 접속부(603)가 도 3~6과 관련하여 전술한 바와 같이 형성될 수 있다. 유사하게, 도 14h의 실시예는 도 7~9와 관련하여 전술한 바와 같은 실시예 중 임의의 실시예에 적용될 수 있으며, 여기서 제4 반도체 소자(700), 제2 충전 재료 (703) 및/또는 제2 상호 접속 층(900)이 적용된다. 임의의 적절한 조합이 이용될 수 있다.
도 15a는 제1 반도체 소자(100)가 웨이퍼이고 제2 반도체 소자(200) 및 제3 반도체 소자(300)에 균일하게 접합되는 반면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 개별화(singulation) 전에 제2 웨이퍼(1501)의 일부인 다른 실시예를 예시한다. 이 실시예에서, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 도 2 및 도 3을 참조로 전술한 바와 같이 형성된다. 예를 들어, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 각각 제1 다이 게이트 스택(207), 제1 다이 게이트 접촉부(213) 및 제1 다이 상호 접속 구조체(231)를 갖도록 형성될 수 있다. 그러나, 제2 웨이퍼(1501)는 제1 반도체 소자(100)의 제1 웨이퍼에 접합되기 전에 개별화되지 않았다.
또한, 이 실시예에서, 제1 관통 기판 비아(1507)가 제2 웨이퍼(1501) 내에 형성될 수 있다. 일 실시예에서, 제2 관통 기판 비아(1507)는 제1 관통 기판 비아(202)(도 2와 관련하여 전술됨)와 유사한 방식 및 재료로 형성될 수 있다. 예를 들면, 개구가 제1 다이 기판(201) 내로 연장하도록 형성된 후 개구를 충전 및/또는 과충전하도록 장벽층 및 전도성 재료로 충전된다. 이후 화학적 기계적 연마 (CMP)와 같은 평탄화 공정을 이용하여 과잉의 재료가 제거된다.
제2 웨이퍼(1501) 상의 제1 다이 상호 접속 구조체(231) 상에 제2 웨이퍼 접합층(1503)이 형성될 수 있다. 일 실시예에서, 제2 웨이퍼 접합층(1503)은 도 1a와 관련하여 설명된 바와 같은 제1 웨이퍼 접합층(121)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503)은 CVD와 같은 성막 공정을 이용하여 성막되는 실리콘 산화물과 같은 접합 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
일단 제2 웨이퍼 접합층(1503)이 형성되면, 제2 전도성 웨이퍼 접합 재료(1505)가 제2 웨이퍼 접합층(1503) 내에 형성될 수 있다. 일 실시예에서, 제2 전도성 웨이퍼 접합 재료(1505)는 제1 전도성 웨이퍼 접합 재료(123)(도 1a와 관련하여 전술됨)와 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 전도성 웨이퍼 접합 재료(1505)는 초기에 제2 웨이퍼 접합층(1503)을 패턴화하여 개구를 형성한 후 구리와 같은 재료로 개구를 충전 및/또는 과충전한 다음, 화학적 기계적 연마와 같은 평탄화 공정으로 개구의 외부의 과잉의 재료를 제거하는 것으로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다
도 15b는 일단 제2 전도성 웨이퍼 접합 재료(1505)가 형성되면, 제2 전도성 웨이퍼 접합 재료(1505) 및 제2 웨이퍼 접합층(1503)은 예컨대 도 3과 관련하여 전술한 바와 같은 하이브리드 접합을 이용하여 제1 전도성 웨이퍼 접합 재료(123) 및 제1 웨이퍼 접합층(121)에 각각 접합될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503) 및 제1 웨이퍼 접합층(121)의 표면은 서로 물리적으로 접촉되도록 배치되기 전에 함께 활성화 및 정렬될 수 있다. 그 다음, 접합을 강화하고 제2 전도성 웨이퍼 접합 재료(1505)가 제1 전도성 웨이퍼 접합 재료(123)에 접합되는 것을 보장하기 위해 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 15c는 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)의 제1 다이 기판(201)을 얇게 형성하는 것을 예시한다. 일 실시예에서, 제2 웨이퍼(1501)는 화학적 기계적 평탄화와 같은 평탄화 공정을 이용하여 얇게 형성될 수 있다. 그러나, 연마 또는 일련의 1회 이상의 에칭과 같은 임의의 다른 적절한 평탄화 공정이 역시 적용될 수 있다.
도 15d는 일단 제2 관통 기판 비아(1507)가 노출되면, 제1 상호 접속 층(600)이 제2 웨이퍼(1501)의 후면 상에 제2 관통 기판 비아(1507)와 전기적으로 접속되게 형성될 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 예를 들어, 유전체 층이 성막되어 패턴화될 수 있고, 그에 따라 형성되는 개구는 다마신 또는 듀얼 다마신 공정을 이용하여 전도성 재료로 충전될 수 있다. 그러나, 제1 상호 접속층(600)은 임의의 적절한 재료 및 공정을 이용하여 형성될 수 있다.
도 15d는 제1 상호 접속층(600)과 접속되는 제1 외부 접속부(603)의 형성 및/또는 배치를 추가로 예시한다. 일 실시예에서, 제1 외부 접속부(603)는 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 15e는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 간 접합이 형성되는 다른 실시예를 예시한다. 그러나, 이 실시예에서는 제1 웨이퍼 상호 접속 구조체(119)가 제1 다이 상호 접속 구조체(231)(도 15a~15d와 관련하여 전술됨)에 접합되는 대신에, 제1 웨이퍼 상호 접속 구조체(119)는 상부 다이 상호 접속 구조체(225)에 접합된다. 예를 들면, 도 15e에 예시된 바와 같이, 제1 웨이퍼 상호 접속 구조체(119)(제1 반도체 소자(100) 상에 제공된)는 상부 다이 상호 접속 구조체(225)(제2 웨이퍼(1501) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 상호 접속 구조체(119) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 상부 다이 상호 접속 구조체(225) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 웨이퍼 상호 접속 구조체(119)와 상부 다이 상호 접속 구조체(225)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 15e에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 15f는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 15a~15d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 중간 다이 상호 접속 구조체(219)에 접합된다. 예를 들면, 도 15f에 예시된 바와 같이, 중간 다이 상호 접속 구조체(219))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 상호 접속 구조체(119)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 상호 접속 구조체(119) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 중간 다이 상호 접속 구조체(219) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 다이 상호 접속 구조체(219))와 제1 웨이퍼 상호 접속 구조체(119)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 15f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 15g는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 15a~15d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 접촉부(213)에 접합된다. 예를 들면, 도 15g에 예시된 바와 같이, 제1 다이 게이트 접촉부(213))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 상호 접속 구조체(119)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 상호 접속 구조체(119) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 접촉부(213) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 접촉부(213)와 제1 웨이퍼 상호 접속 구조체(119)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 15g에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 15h는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 15a~15d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 스택(207)에 접합된다. 예를 들면, 도 15h에 예시된 바와 같이, 제1 다이 게이트 스택(207))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 상호 접속 구조체(119)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 상호 접속 구조체(119) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 스택(207) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 스택(207)과 제1 웨이퍼 상호 접속 구조체(119)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 15h에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 16a는 제1 반도체 소자(100)가 웨이퍼이고 제2 반도체 소자(200) 및 제3 반도체 소자(300)에 균일하게 접합되는 반면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 개별화(singulation) 전에 제2 웨이퍼(1501)의 일부인 다른 실시예를 예시한다. 이 실시예에서, 제2 웨이퍼(1501) 상의 제1 다이 상호 접속 구조체(231) 상에 제2 웨이퍼 접합층(1503)이 형성될 수 있다. 일 실시예에서, 제2 웨이퍼 접합층(1503)은 도 1a와 관련하여 설명된 바와 같은 제1 웨이퍼 접합층(121)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 성막 공정을 이용하여 성막되는 실리콘 산화물과 같은 접합 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
일단 제2 웨이퍼 접합층(1503)이 형성되면, 제2 전도성 웨이퍼 접합 재료(1505)가 제2 웨이퍼 접합층(1503) 내에 형성될 수 있다. 일 실시예에서, 제2 전도성 웨이퍼 접합 재료(1505)는 제1 전도성 웨이퍼 접합 재료(123)(도 1a와 관련하여 전술됨)와 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 전도성 웨이퍼 접합 재료(1505)는 초기에 제2 웨이퍼 접합층(1503)을 패턴화하여 개구를 형성한 후 구리와 같은 재료로 개구를 충전 및/또는 과충전한 다음, 화학적 기계적 연마와 같은 평탄화 공정으로 개구의 외부의 과잉의 재료를 제거하는 것으로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다
도 16b는 일단 제2 전도성 웨이퍼 접합 재료(1505)가 형성되면, 제2 전도성 웨이퍼 접합 재료(1505) 및 제2 웨이퍼 접합층(1503)은 예컨대 도 3과 관련하여 전술한 바와 같은 하이브리드 접합을 이용하여 제1 전도성 웨이퍼 접합 재료(123) 및 제1 웨이퍼 접합층(121)에 각각 접합될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503) 및 제1 웨이퍼 접합층(121)의 표면은 서로 물리적으로 접촉되도록 배치되기 전에 함께 활성화 및 정렬될 수 있다. 그 다음, 접합을 강화하고 제2 전도성 웨이퍼 접합 재료(1505)가 제1 전도성 웨이퍼 접합 재료(123)에 접합되는 것을 보장하기 위해 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 16c는 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)의 제2 기판을 얇게 형성하는 것을 예시한다. 일 실시예에서, 제2 웨이퍼(1501)는 화학적 기계적 평탄화와 같은 평탄화 공정을 이용하여 얇게 형성될 수 있다. 그러나, 연마 또는 일련의 1회 이상의 에칭과 같은 임의의 다른 적절한 평탄화 공정이 역시 적용될 수 있다.
도 16d는 일단 제2 관통 기판 비아(1507)가 노출되면, 제1 상호 접속 층(600)이 제2 웨이퍼(1501)의 후면 상에 제2 관통 기판 비아(1507)와 전기적으로 접속되게 형성될 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 제1 상호 접속층(600)은 임의의 적절한 재료 및 공정을 이용하여 형성될 수 있다.
도 16d는 제1 상호 접속층(600)과 접속되는 제1 외부 접속부(603)의 형성 및/또는 배치를 추가로 예시한다. 일 실시예에서, 제1 외부 접속부(603)는 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 16e는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 간 접합이 형성되는 다른 실시예를 예시한다. 그러나, 이 실시예에서는 중간 웨이퍼 상호 접속 구조체(1101)가 제1 다이 상호 접속 구조체(231)(도 16a~16d와 관련하여 전술됨)에 접합되는 대신에, 중간 웨이퍼 상호 접속 구조체(1101)는 상부 다이 상호 접속 구조체(225)에 접합된다. 예를 들면, 도 16f에 예시된 바와 같이, 중간 웨이퍼 상호 접속 구조체(1101)(제1 반도체 소자(100) 상에 제공된)는 상부 다이 상호 접속 구조체(225)(제2 웨이퍼(1501) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 중간 웨이퍼 상호 접속 구조체(1101) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 상부 다이 상호 접속 구조체(225) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 웨이퍼 상호 접속 구조체(1101)와 상부 다이 상호 접속 구조체(225)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 16f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 16f는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 16a~16d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 중간 다이 상호 접속 구조체(219)에 접합된다. 예를 들면, 도 16f에 예시된 바와 같이, 중간 다이 상호 접속 구조체(219))(제2 웨이퍼(1501) 상에 제공된)는 중간 웨이퍼 상호 접속 구조체(1101)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 중간 웨이퍼 상호 접속 구조체(1101) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 중간 다이 상호 접속 구조체(219) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 다이 상호 접속 구조체(219))와 중간 웨이퍼 상호 접속 구조체(1101)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 16f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 16g는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 16a~16d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 접촉부(213)에 접합된다. 예를 들면, 도 16g에 예시된 바와 같이, 제1 다이 게이트 접촉부(213))(제2 웨이퍼(1501) 상에 제공된)는 중간 웨이퍼 상호 접속 구조체(1101)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 중간 웨이퍼 상호 접속 구조체(1101) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 접촉부(213) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 접촉부(213)와 중간 웨이퍼 상호 접속 구조체(1101)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 16g에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 16h는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 16a~16d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 스택(207)에 접합된다. 예를 들면, 도 16h에 예시된 바와 같이, 제1 다이 게이트 스택(207))(제2 웨이퍼(1501) 상에 제공된)는 중간 웨이퍼 상호 접속 구조체(1101)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 중간 웨이퍼 상호 접속 구조체(1101) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 스택(207) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 스택(207)과 중간 웨이퍼 상호 접속 구조체(1101)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 16h에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 17a는 제1 반도체 소자(100)가 웨이퍼이고 제2 반도체 소자(200) 및 제3 반도체 소자(300)에 균일하게 접합되는 반면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 개별화(singulation) 전에 제2 웨이퍼(1501)의 일부인 다른 실시예를 예시한다. 이 실시예에서, 제2 웨이퍼(1501) 상의 제1 다이 상호 접속 구조체(231) 상에 제2 웨이퍼 접합층(1503)이 형성될 수 있다. 일 실시예에서, 제2 웨이퍼 접합층(1503)은 도 1a와 관련하여 설명된 바와 같은 제1 웨이퍼 접합층(121)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 성막 공정을 이용하여 성막되는 실리콘 산화물과 같은 접합 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
일단 제2 웨이퍼 접합층(1503)이 형성되면, 제2 전도성 웨이퍼 접합 재료(1505)가 제2 웨이퍼 접합층(1503) 내에 형성될 수 있다. 일 실시예에서, 제2 전도성 웨이퍼 접합 재료(1505)는 제1 전도성 웨이퍼 접합 재료(123)(도 1a와 관련하여 전술됨)와 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 전도성 웨이퍼 접합 재료(1505)는 초기에 제2 웨이퍼 접합층(1503)을 패턴화하여 개구를 형성한 후 구리와 같은 재료로 개구를 충전 및/또는 과충전한 다음, 화학적 기계적 연마와 같은 평탄화 공정으로 개구의 외부의 과잉의 재료를 제거하는 것으로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다
도 17b는 일단 제2 전도성 웨이퍼 접합 재료(1505)가 형성되면, 제2 전도성 웨이퍼 접합 재료(1505) 및 제2 웨이퍼 접합층(1503)은 예컨대 도 3과 관련하여 전술한 바와 같은 하이브리드 접합을 이용하여 제1 전도성 웨이퍼 접합 재료(123) 및 제1 웨이퍼 접합층(121)에 각각 접합될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503) 및 제1 웨이퍼 접합층(121)의 표면은 서로 물리적으로 접촉되도록 배치되기 전에 함께 활성화 및 정렬될 수 있다. 그 다음, 접합을 강화하고 제2 전도성 웨이퍼 접합 재료(1505)가 제1 전도성 웨이퍼 접합 재료(123)에 접합되는 것을 보장하기 위해 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 17c는 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)의 제2 기판을 얇게 형성하는 것을 예시한다. 일 실시예에서, 제2 웨이퍼(1501)는 화학적 기계적 평탄화와 같은 평탄화 공정을 이용하여 얇게 형성될 수 있다. 그러나, 연마 또는 일련의 1회 이상의 에칭과 같은 임의의 다른 적절한 평탄화 공정이 역시 적용될 수 있다.
도 17d는 일단 제2 관통 기판 비아(1507)가 노출되면, 제1 상호 접속 층(600)이 제2 웨이퍼(1501)의 후면 상에 제2 관통 기판 비아(1507)와 전기적으로 접속되게 형성될 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 제1 상호 접속층(600)은 임의의 적절한 재료 및 공정을 이용하여 형성될 수 있다.
도 17d는 제1 상호 접속층(600)과 접속되는 제1 외부 접속부(603)의 형성 및/또는 배치를 추가로 예시한다. 일 실시예에서, 제1 외부 접속부(603)는 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 17e는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 간 접합이 형성되는 다른 실시예를 예시한다. 그러나, 이 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 17a~17d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 중간 다이 상호 접속 구조체(219)에 접합된다. 예를 들면, 도 17e에 예시된 바와 같이, 중간 다이 상호 접속 구조체(219)(제2 웨이퍼(1501) 상에 제공된)는 상부 웨이퍼 상호 접속 구조체(1201)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 상부 웨이퍼 상호 접속 구조체(1201) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 중간 다이 상호 접속 구조체(219) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 다이 상호 접속 구조체(219)와 상부 웨이퍼 상호 접속 구조체(1201)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 17e에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 17f는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 17a~17d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 접촉부(213)에 접합된다. 예를 들면, 도 17f에 예시된 바와 같이, 제1 다이 게이트 접촉부(213)(제2 웨이퍼(1501) 상에 제공된)는 상부 웨이퍼 상호 접속 구조체(1201)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 상부 웨이퍼 상호 접속 구조체(1201) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 접촉부(213) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 접촉부(213) 및 상부 웨이퍼 상호 접속 구조체(1201)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 17f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 17g는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 17a~17d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 스택(207)에 접합된다. 예를 들면, 도 17g에 예시된 바와 같이, 제1 다이 게이트 스택(207))(제2 웨이퍼(1501) 상에 제공된)는 상부 웨이퍼 상호 접속 구조체(1201)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 상부 웨이퍼 상호 접속 구조체(1201) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 스택(207) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 스택(207)과 상부 웨이퍼 상호 접속 구조체(1201)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 17g에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 18a는 제1 반도체 소자(100)가 웨이퍼이고 제2 반도체 소자(200) 및 제3 반도체 소자(300)에 균일하게 접합되는 반면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 개별화(singulation) 전에 제2 웨이퍼(1501)의 일부인 다른 실시예를 예시한다. 이 실시예에서, 제2 웨이퍼(1501) 상의 제1 다이 상호 접속 구조체(231) 상에 제2 웨이퍼 접합층(1503)이 형성될 수 있다. 일 실시예에서, 제2 웨이퍼 접합층(1503)은 도 1a와 관련하여 설명된 바와 같은 제1 웨이퍼 접합층(121)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 성막 공정을 이용하여 성막되는 실리콘 산화물과 같은 접합 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
일단 제2 웨이퍼 접합층(1503)이 형성되면, 제2 전도성 웨이퍼 접합 재료(1505)가 제2 웨이퍼 접합층(1503) 내에 형성될 수 있다. 일 실시예에서, 제2 전도성 웨이퍼 접합 재료(1505)는 제1 전도성 웨이퍼 접합 재료(123)(도 1a와 관련하여 전술됨)와 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 전도성 웨이퍼 접합 재료(1505)는 초기에 제2 웨이퍼 접합층(1503)을 패턴화하여 개구를 형성한 후 구리와 같은 재료로 개구를 충전 및/또는 과충전한 다음, 화학적 기계적 연마와 같은 평탄화 공정으로 개구의 외부의 과잉의 재료를 제거하는 것으로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다
도 18b는 일단 제2 전도성 웨이퍼 접합 재료(1505)가 형성되면, 제2 전도성 웨이퍼 접합 재료(1505) 및 제2 웨이퍼 접합층(1503)은 예컨대 도 3과 관련하여 전술한 바와 같은 하이브리드 접합을 이용하여 제1 전도성 웨이퍼 접합 재료(123) 및 제1 웨이퍼 접합층(121)에 각각 접합될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503) 및 제1 웨이퍼 접합층(121)의 표면은 서로 물리적으로 접촉되도록 배치되기 전에 함께 활성화 및 정렬될 수 있다. 그 다음, 접합을 강화하고 제2 전도성 웨이퍼 접합 재료(1505)가 제1 전도성 웨이퍼 접합 재료(123)에 접합되는 것을 보장하기 위해 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 18c는 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)의 제2 기판을 얇게 형성하는 것을 예시한다. 일 실시예에서, 제2 웨이퍼(1501)는 화학적 기계적 평탄화와 같은 평탄화 공정을 이용하여 얇게 형성될 수 있다. 그러나, 연마 또는 일련의 1회 이상의 에칭과 같은 임의의 다른 적절한 평탄화 공정이 역시 적용될 수 있다.
도 18d는 일단 제2 관통 기판 비아(1507)가 노출되면, 제1 상호 접속 층(600)이 제2 웨이퍼(1501)의 후면 상에 제2 관통 기판 비아(1507)와 전기적으로 접속되게 형성될 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 제1 상호 접속층(600)은 임의의 적절한 재료 및 공정을 이용하여 형성될 수 있다.
도 18d는 제1 상호 접속층(600)과 접속되는 제1 외부 접속부(603)의 형성 및/또는 배치를 추가로 예시한다. 일 실시예에서, 제1 외부 접속부(603)는 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 18e는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 간 접합이 형성되는 다른 실시예를 예시한다. 그러나, 이 실시예에서는 제1 웨이퍼 게이트 접촉부(111)가 제1 다이 상호 접속 구조체(231)(도 18a~18d와 관련하여 전술됨)에 접합되는 대신에, 제1 웨이퍼 게이트 접촉부(111)는 상부 다이 상호 접속 구조체(225)에 접합된다. 예를 들면, 도 18e에 예시된 바와 같이, 제1 웨이퍼 게이트 접촉부(111)(제1 반도체 소자(100) 상에 제공된)는 상부 다이 상호 접속 구조체(225)(제2 웨이퍼(1501) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 접촉부(111) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 상부 다이 상호 접속 구조체(225) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 웨이퍼 게이트 접촉부(111)와 상부 다이 상호 접속 구조체(225)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 18e에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 18f는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 18a~18d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 중간 다이 상호 접속 구조체(219)에 접합된다. 예를 들면, 도 18f에 예시된 바와 같이, 중간 다이 상호 접속 구조체(219))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 접촉부(111)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 접촉부(111) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 중간 다이 상호 접속 구조체(219) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 다이 상호 접속 구조체(219))와 제1 웨이퍼 게이트 접촉부(111)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 18f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 18g는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 18a~18d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 접촉부(213)에 접합된다. 예를 들면, 도 18g에 예시된 바와 같이, 제1 다이 게이트 접촉부(213))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 접촉부(111)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 접촉부(111) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 접촉부(213) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 접촉부(213)와 제1 웨이퍼 게이트 접촉부(111)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 18g에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 18h는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 18a~18d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 스택(207)에 접합된다. 예를 들면, 도 18h에 예시된 바와 같이, 제1 다이 게이트 스택(207))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 접촉부(111)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 접촉부(111) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 스택(207) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 스택(207)과 제1 웨이퍼 게이트 접촉부(111)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 18h에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 19a는 제1 반도체 소자(100)가 웨이퍼이고 제2 반도체 소자(200) 및 제3 반도체 소자(300)에 균일하게 접합되는 반면, 제2 반도체 소자(200) 및 제3 반도체 소자(300)는 개별화(singulation) 전에 제2 웨이퍼(1501)의 일부인 다른 실시예를 예시한다. 이 실시예에서, 제2 웨이퍼(1501) 상의 제1 다이 상호 접속 구조체(231) 상에 제2 웨이퍼 접합층(1503)이 형성될 수 있다. 일 실시예에서, 제2 웨이퍼 접합층(1503)은 도 1a와 관련하여 설명된 바와 같은 제1 웨이퍼 접합층(121)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제1 웨이퍼 접합층(121)은 CVD와 같은 성막 공정을 이용하여 성막되는 실리콘 산화물과 같은 접합 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
일단 제2 웨이퍼 접합층(1503)이 형성되면, 제2 전도성 웨이퍼 접합 재료(1505)가 제2 웨이퍼 접합층(1503) 내에 형성될 수 있다. 일 실시예에서, 제2 전도성 웨이퍼 접합 재료(1505)는 제1 전도성 웨이퍼 접합 재료(123)(도 1a와 관련하여 전술됨)와 유사한 재료와 방식으로 형성될 수 있다. 예를 들어, 제2 전도성 웨이퍼 접합 재료(1505)는 초기에 제2 웨이퍼 접합층(1503)을 패턴화하여 개구를 형성한 후 구리와 같은 재료로 개구를 충전 및/또는 과충전한 다음, 화학적 기계적 연마와 같은 평탄화 공정으로 개구의 외부의 과잉의 재료를 제거하는 것으로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다
도 19b는 일단 제2 전도성 웨이퍼 접합 재료(1505)가 형성되면, 제2 전도성 웨이퍼 접합 재료(1505) 및 제2 웨이퍼 접합층(1503)은 예컨대 도 3과 관련하여 전술한 바와 같은 하이브리드 접합을 이용하여 제1 전도성 웨이퍼 접합 재료(123) 및 제1 웨이퍼 접합층(121)에 각각 접합될 수 있다. 예를 들어, 제2 웨이퍼 접합층(1503) 및 제1 웨이퍼 접합층(121)의 표면은 서로 물리적으로 접촉되도록 배치되기 전에 함께 활성화 및 정렬될 수 있다. 그 다음, 접합을 강화하고 제2 전도성 웨이퍼 접합 재료(1505)가 제1 전도성 웨이퍼 접합 재료(123)에 접합되는 것을 보장하기 위해 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
도 19c는 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)의 제2 기판을 얇게 형성하는 것을 예시한다. 일 실시예에서, 제2 웨이퍼(1501)는 화학적 기계적 평탄화와 같은 평탄화 공정을 이용하여 얇게 형성될 수 있다. 그러나, 연마 또는 일련의 1회 이상의 에칭과 같은 임의의 다른 적절한 평탄화 공정이 역시 적용될 수 있다.
도 19d는 일단 제2 관통 기판 비아(1507)가 노출되면, 제1 상호 접속 층(600)이 제2 웨이퍼(1501)의 후면 상에 제2 관통 기판 비아(1507)와 전기적으로 접속되게 형성될 수 있음을 예시한다. 일 실시예에서, 제1 상호 접속 층(600)은 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 제1 상호 접속층(600)은 임의의 적절한 재료 및 공정을 이용하여 형성될 수 있다.
도 19d는 제1 상호 접속층(600)과 접속되는 제1 외부 접속부(603)의 형성 및/또는 배치를 추가로 예시한다. 일 실시예에서, 제1 외부 접속부(603)는 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 적용될 수 있다.
도 19e는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 간 접합이 형성되는 다른 실시예를 예시한다. 그러나, 이 실시예에서는 제1 웨이퍼 게이트 스택(109)이 제1 다이 상호 접속 구조체(231)(도 19a~19d와 관련하여 전술됨)에 접합되는 대신에, 제1 웨이퍼 게이트 스택(109)은 상부 다이 상호 접속 구조체(225)에 접합된다. 예를 들면, 도 19e에 예시된 바와 같이, 제1 웨이퍼 게이트 스택(109)(제1 반도체 소자(100) 상에 제공된)는 상부 다이 상호 접속 구조체(225)(제2 웨이퍼(1501) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 스택(109) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 상부 다이 상호 접속 구조체(225) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 웨이퍼 게이트 스택(109)과 상부 다이 상호 접속 구조체(225)는 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 19e에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 19f는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 19a~19d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 중간 다이 상호 접속 구조체(219)에 접합된다. 예를 들면, 도 19f에 예시된 바와 같이, 중간 다이 상호 접속 구조체(219))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 스택(109)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 스택(109) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 중간 다이 상호 접속 구조체(219) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 중간 다이 상호 접속 구조체(219))와 제1 웨이퍼 게이트 스택(109)은 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 19f에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 19g는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 19a~19d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 접촉부(213)에 접합된다. 예를 들면, 도 19g에 예시된 바와 같이, 제1 다이 게이트 접촉부(213))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 스택(109)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 스택(109) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 접촉부(213) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 접촉부(213)와 제1 웨이퍼 게이트 스택(109)은 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 19g에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
도 19h는 제1 반도체 소자(100)와 제2 웨이퍼(1501) 사이에 균일한 웨이퍼 사이의 접합이 형성되는 다른 실시예를 예시한다. 그러나, 본 실시예에서는 제1 반도체 소자(100)가 제1 다이 상호 접속 구조체(231)(도 19a~19d와 관련하여 전술됨)에 접합되는 대신에, 제1 반도체 소자(100)는 제1 다이 게이트 스택(207)에 접합된다. 예를 들면, 도 19h에 예시된 바와 같이, 제1 다이 게이트 스택(207))(제2 웨이퍼(1501) 상에 제공된)는 제1 웨이퍼 게이트 스택(109)(제1 반도체 소자(100) 상에 제공된)에 접합된다. 예를 들어, 제1 웨이퍼 접합층(121)(및 이와 관련된 제1 전도성 웨이퍼 접합 재료(123))은 제1 웨이퍼 게이트 스택(109) 상에 형성될 수 있고, 제2 웨이퍼 접합층(1503)(및 이와 관련된 제2 전도성 웨이퍼 접합 재료(1505))은 제1 다이 게이트 스택(207) 상에 형성될 수 있다.
일단 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)이 형성되면, 제1 다이 게이트 스택(207)과 제1 웨이퍼 게이트 스택(109)은 예컨대 하이브리드 접합을 이용하여 제1 웨이퍼 접합층(121)과 제2 웨이퍼 접합층(1503)과 함께 접합된다. 일 실시예에서, 제1 웨이퍼 접합층(121) 및 제2 웨이퍼 접합층(1503)은 모두 활성화되어 서로 정렬되고 물리적으로 접촉되게 배치될 수 있다. 이후 접합을 강화시키고 제1 전도성 웨이퍼 접합 재료(123) 및 제2 전도성 웨이퍼 접합 재료(1505)가 접합되는 것도 보장하도록 전술한 바와 같이 열과 압력이 가해질 수 있다. 그러나, 임의의 적절한 접합 공정이 적용될 수 있다.
또한, 도 19h에 명시적으로 예시되지는 않았지만, 일단 제1 반도체 소자(100)와 제2 웨이퍼(1501)가 함께 접합되면, 추가적인 처리가 수행될 수 있다. 예를 들어, 제2 관통 기판 비아(1507)를 노출시키기 위해 제2 웨이퍼(1501)를 얇게 형성하고, 제2 관통 기판 비아(1507)와 접속되게 제1 상호 접속층(600)을 형성하고, 제1 외부 접속부(603)를 제1 상호 접속층(600)과 접속되게 형성할 수 있다.
상기 실시예에서 설명한 바와 같이 웨이퍼와 다이를 접합함으로써, 소자 레벨, 금속 게이트 레벨 또는 배선층에 칩들의 추가의 집적을 달성할 수 있다. 이로써, 소자들을 집적하기 위해 완성되고 시험 완료된 우수한 칩을 기다릴 필요가 없다. 이러한 옵션은 특히 칩 온 웨이퍼(CoW) 기술에 사용되는 실시예에서 보다 신속한 전기적 신호 및 더 큰 집적 유연성을 제공하는 보다 짧은 라우팅 경로를 허용한다.
도 20은 제2 반도체 소자(200)와 제3 반도체 소자(300)가 용융 공정을 이용하여 제1 반도체 소자(100)에 접합되는 다른 실시예를 예시한다. 이 실시예에서, 제1 반도체 소자(100)는 중간 웨이퍼 상호 접속 구조체(1101) 또는 상부 웨이퍼 상호 접속 구조체(1201)가 아닌, 제1 웨이퍼 상호 접속 구조체(119)를 갖도록 형성될 수 있다. 그러나, 다른 실시예에서, 제2 반도체 소자(200)와 제3 반도체 소자(300)는 중간 웨이퍼 상호 접속 구조체(1101) 또는 상부 웨이퍼 상호 접속 구조체(1201)에 접합될 수 있다.
또한, 상기 제2 반도체 소자(200) 및 상기 제3 반도체 소자(300)는 제1 다이 상호 접속 구조체(231)를 갖도록 형성될 수 있다. 추가적으로, 그러나, 용융 접합 공정에 의한 접합을 위해, 제3 접합층(2001)이 제1 다이 상호 접속 구조체(231) 위에 형성될 수 있다. 일 실시예에서, 제3 접합층(2001)은 제1 웨이퍼 접합층(121)(도 1과 관련하여 설명됨)과 유사한 재료 및 공정을 사용하여 형성될 수 있다. 예를 들어, 제3 접합층(2001)은 화학적 기상 증착 공정을 이용하여 산화물로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 성막 방법이 적용될 수 있다.
일단 제3 접합층(2001)이 형성되면, 제3 접합층(2001)은 하이브리드 접합 공정 대신에 용융 접합 공정과 같은 방법을 이용하여 제1 웨이퍼 상호 접속 구조체(119)에 접합될 수 있다. 예를 들어, 제3 접합층(2001) 및 제2 웨이퍼 유전체 층(115) 모두는 도 3과 관련하여 전술한 바와 같이 활성화될 수 있다. 일단 활성화되면, 제3 접합층(2001) 및 제2 웨이퍼 유전체 층(115)은 제3 접합층(2001)이 제1 웨이퍼 상호 접속 구조체(119) 내의 제1 웨이퍼 금속 라인(117) 중 하나 이상을 피복한 상태로 접합 공정을 개시하도록 서로 물리적으로 접촉되게 배치된다.
일단 용융 접합 공정이 개시되면, 접합 강화를 돕기 위해 제3 접합층(2001) 및 제1 웨이퍼 배선(l19)에 열이 가해질 수 있다. 일 실시예에서, 제3 접합층(2001) 및 제1 웨이퍼 상호 접속 구조체(119)는 약 350 ℃와 같이 약 300 ℃ 내지 약 400 ℃의 온도로 가열될 수 있다. 그러나, 임의의 적절한 온도가 적용될 수 있다.
도 20b는 일단 제2 반도체 소자(200)와 제3 반도체 소자(300)가 용융 접합되면, 충전 재료(401)가 성막되어 평탄화될 수 있고, 제1 관통 충전 비아(501)가 형성될 수 있으며, 제1 상호 접속층(600)이 형성될 수 있고, 제1 외부 접속부(603)가 형성되거나 배치될 수 있다. 이 실시예에서, 제1 상호 접속층(600) 및 제1 관통 충전 비아(501)는 제2 반도체 소자(200) 및 제3 반도체 소자(300)를 제1 반도체 소자(100)뿐만 아니라 제1 외부 접속부(603)에 접속하는 데 사용된다.
일 실시예에서, 반도체 소자를 제조하는 방법은: 제1 다마신 공정 또는 제1 듀얼 다마신 공정을 이용하여 제1 반도체 기판 위에 제1 배선층을 형성하는 단계; 상기 제1 배선층과 물리적으로 접촉되도록 제1 접합층을 도포하는 단계; 제2 다마신 공정 또는 제2 듀얼 다마신 공정을 이용하여 제2 반도체 기판 위에 제2 배선층을 형성하는 단계; 및 상기 제1 접합층에 상기 제2 배선층을 접합하는 단계를 포함한다. 일 실시예에서, 상기 제1 배선층은 제1 게이트 접촉부와 물리적으로 접촉될 수 있다. 일 실시예에서, 상기 제1 배선층은 제1 게이트 접촉부와 물리적으로 접촉된 제3 배선층에 인접할 수 있다. 일 실시예에서, 상기 제1 배선층은 해당 제1 배선층과 상이한 적어도 2개의 배선층에 의해 상기 제1 반도체 기판으로부터 분리될 수 있다. 일 실시예에서, 상기 제2 배선층은 제2 게이트 접촉부와 물리적으로 접촉될 수 있다. 일 실시예에서, 상기 제2 배선층은 제2 게이트 접촉부와 물리적으로 접촉된 제3 배선층에 인접할 수 있다. 일 실시예에서, 상기 제2 배선층은 해당 제2 배선층과 상이한 적어도 2개의 배선층에 의해 상기 제2 반도체 기판으로부터 분리될 수 있다.
다른 실시예에서, 반도체 소자를 제조하는 방법은: 게이트 전극 또는 게이트 전극 접촉부 중 하나와 물리적으로 접촉되도록 제1 접합 유전체 층을 성막하는 단계; 상기 제1 접합 유전체 층을 관통하고 상기 게이트 전극 또는 상기 게이트 전극 접촉부 중 상기 하나의 게이트 전극 또는 게이트 전극 접촉부와 물리적으로 접촉되도록 제1 전도성 접합 재료를 임베딩하는 단계; 및 상기 제1 전도성 접합 재료에 직접 제1 반도체 다이의 전도성 재료를 접합하는 단계를 포함한다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 접합 유전체 층을 상기 게이트 전극과 물리적으로 접촉되도록 성막할 수 있다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 접합 유전체 층을 상기 게이트 전극 접촉부와 물리적으로 접촉되도록 성막할 수 있다 일 실시예에서, 상기 방법은 상기 전도성 재료를 접합한 후 상기 제1 반도체 다이에 인접하게 충전 재료를 성막하는 단계를 더 포함할 수 있다 일 실시예에서, 상기 방법은 상기 충전 재료의 제1면으로부터 상기 충전 재료의 제2면까지 연장되도록 관통 충전 비아를 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 방법은 상기 제1 반도체 다이와 상기 충전 재료 위에 제1 상호 접속 유전체 층을 성막하는 단계; 및 다마신 공정 또는 듀얼 다마신 공정 중 하나를 이용하여 상기 제1 상호 접속 유전체 층 내에 제1 상호 접속 전도성 재료를 임베딩하는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 방법은 상기 제1 반도체 다이에서 상기 제1 접합 유전체 층과 대향된 상기 제1 반도체 다이의 측면에 제2 반도체 다이를 접합하는 단계; 상기 제2 반도체 다이에 인접하게 제2 충전 재료를 성막하는 단계; 및 상기 제2 충전 재료의 제1면으로부터 상기 제2 충전 재료의 제2면까지 연장되도록 제2 관통 충전 비아를 형성하는 단계를 더 포함할 수 있다.
또 다른 실시예에서, 반도체 소자를 제조하는 방법은: 제1 반도체 웨이퍼 위에, 제1 게이트 스택, 제1 게이트 전극 접촉부, 상기 제1 게이트 전극 접촉부와 물리적으로 접촉된 제1 배선층 또는 상기 제1 배선층에 인접한 제2 배선층 중 하나와 물리적으로 접촉되도록, 제1 접합 유전체 층을 성막하는 단계; 상기 제1 접합 유전체 층 내에 제1 접합 도전체를 임베딩하는 단계; 상기 제1 반도체 웨이퍼와 상이한 제2 반도체 웨이퍼 위에, 제2 게이트 스택, 제2 게이트 전극 접촉부, 상기 제2 게이트 전극 접촉부와 물리적으로 접촉된 제3 배선층 또는 상기 제2 배선층에 인접한 제4 배선층 중 하나와 물리적으로 접촉되도록, 제2 접합 유전체 층을 성막하는 단계; 상기 제2 접합 유전체 층 내에 제2 접합 도전체를 임베딩하는 단계; 상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 활성화시키는 단계; 및 상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 접촉시키는 단계를 포함한다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 게이트 스택과 물리적으로 접촉되게 성막을 행할 수 있다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 게이트 전극 접촉부와 물리적으로 접촉되게 성막을 행할 수 있다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제1 배선층과 물리적으로 접촉되게 성막을 행할 수 있다. 일 실시예에서, 상기 제1 접합 유전체 층을 성막하는 단계는 상기 제2 배선층과 물리적으로 접촉되게 성막을 행할 수 있다. 일 실시예에서, 상기 방법은 관통 기판 비아를 노출시키도록 상기 제2 반도체 웨이퍼를 얇게 하는 단계를 더 포함할 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서:
    제1 반도체 웨이퍼 기판 위에 제1 상호 접속 구조체를 형성하는 단계;
    상기 제1 상호 접속 구조체와 물리적으로 접촉되도록 제1 접합층을 도포하는 단계;
    제2 반도체 다이 기판 위에 제2 상호 접속 구조체를 형성하는 단계 - 상기 제2 반도체 다이 기판은 상기 제2 반도체 다이 기판을 완전히 관통하는 기판 관통 비아(through substrate via; TSV)를 포함함 - ;
    상기 TSV를 포함하는 상기 제2 반도체 다이 기판 위에 상기 제2 상호 접속 구조체를 형성한 후에, 이종의(heterogeneous) 다이-웨이퍼 접합을 형성하기 위해 상기 제1 접합층에 상기 제2 상호 접속 구조체를 접합하는 단계; 및
    상기 제1 접합층에 상기 제2 상호 접속 구조체를 접합한 후에, 상기 제2 반도체 다이 기판 위에 상호 접속 층을 형성하는 단계
    를 포함하고, 상기 TSV는 상기 상호 접속 층과 상기 제1 상호 접속 구조체 사이에 전기적 접속을 제공하는 것인, 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제1 상호 접속 구조체는 제1 게이트 접촉부와 물리적으로 접촉된 것인 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 제1 상호 접속 구조체는 제1 게이트 접촉부와 물리적으로 접촉된 제3 상호 접속 구조체에 인접한 것인 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 제1 상호 접속 구조체는, 상기 제1 상호 접속 구조체와 상이한 적어도 2개의 상호 접속 구조체에 의해 상기 제1 반도체 웨이퍼 기판으로부터 분리된 것인 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 제1 반도체 웨이퍼 기판 위에 상기 제1 상호 접속 구조체를 형성하는 단계는 제1 다마신 공정 또는 제1 듀얼 다마신 공정을 이용하는 것인 반도체 소자 제조 방법.
  6. 반도체 소자를 제조하는 방법으로서:
    반도체 웨이퍼 위에, 게이트 전극 또는 게이트 전극 접촉부 중 하나와 물리적으로 접촉되도록 제1 접합 유전체 층을 성막하는 단계;
    상기 제1 접합 유전체 층을 관통하고 상기 게이트 전극 또는 상기 게이트 전극 접촉부 중 상기 하나와 물리적으로 접촉되도록 제1 전도성 접합 재료를 임베딩하는 단계;
    제1 반도체 다이를 형성하는 단계 - 상기 제1 반도체 다이는 반도체 다이 기판을 완전히 관통하는 기판 관통 비아(TSV) 및 전도성 재료를 포함함 - ;
    상기 TSV를 포함하는 상기 제1 반도체 다이를 형성한 후에, 이종의 다이-웨이퍼 접합을 형성하기 위해 상기 제1 전도성 접합 재료에 직접 상기 제1 반도체 다이의 상기 전도성 재료를 접합하는 단계; 및
    상기 제1 전도성 접합 재료에 직접 상기 제1 반도체 다이의 상기 전도성 재료를 접합한 후에, 상기 제1 반도체 다이 위에 상호 접속 층을 형성하는 단계
    를 포함하고, 상기 TSV는 상기 상호 접속 층과 상기 제1 전도성 접합 재료 사이에 전기적 접속을 제공하는 것인, 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 전도성 재료를 접합한 후 상기 제1 반도체 다이에 인접하게 충전 재료를 성막하는 단계를 더 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서, 상기 충전 재료의 제1면으로부터 상기 충전 재료의 제2면까지 연장되도록 관통 충전 비아를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 제1 반도체 다이 위에 상호 접속 층을 형성하는 단계는,
    상기 제1 반도체 다이와 상기 충전 재료 위에 제1 상호 접속 유전체 층을 성막하는 단계; 및
    다마신 공정 또는 듀얼 다마신 공정 중 하나를 이용하여 상기 제1 상호 접속 유전체 층 내에 제1 상호 접속 전도성 재료를 임베딩하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  10. 반도체 소자를 제조하는 방법으로서:
    제1 반도체 웨이퍼 위에, 제1 게이트 스택, 제1 게이트 전극 접촉부, 상기 제1 게이트 전극 접촉부와 물리적으로 접촉된 제1 상호 접속 구조체 또는 상기 제1 상호 접속 구조체에 인접한 제2 상호 접속 구조체 중 하나와 물리적으로 접촉되도록, 제1 접합 유전체 층을 성막하는 단계;
    상기 제1 접합 유전체 층 내에 제1 접합 도전체를 임베딩하는 단계;
    상기 제1 반도체 웨이퍼와 상이한 제2 반도체 다이 기판 위에, 제2 게이트 스택, 제2 게이트 전극 접촉부, 상기 제2 게이트 전극 접촉부와 물리적으로 접촉된 제3 상호 접속 구조체 또는 상기 제3 상호 접속 구조체에 인접한 제4 상호 접속 구조체 중 하나와 물리적으로 접촉되도록, 제2 접합 유전체 층을 성막하는 단계 - 상기 제2 반도체 다이 기판은 상기 제2 반도체 다이 기판을 완전히 관통하는 기판 관통 비아(TSV)를 포함함 - ;
    상기 제2 접합 유전체 층 내에 제2 접합 도전체를 임베딩하는 단계;
    상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 활성화시키는 단계;
    상기 TSV를 포함하는 상기 제2 반도체 다이 기판 위에 상기 제2 접합 유전체 층을 성막하고, 상기 제2 접합 유전체 층 내에 제2 접합 도전체를 임베딩하고, 상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 활성화시킨 후에, 이종의 다이-웨이퍼 접합을 형성하기 위해 상기 제1 접합 유전체 층과 상기 제2 접합 유전체 층을 접촉시키는 단계; 및
    상기 이종의 다이-웨이퍼 접합을 형성한 후에, 상기 제2 반도체 다이 기판 위에 상호 접속 층을 형성하는 단계
    를 포함하고, 상기 TSV는 상기 상호 접속 층과 상기 제1 접합 도전체 사이에 전기적 접속을 제공하는 것인, 반도체 소자 제조 방법.
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