KR101662384B1 - 반도체 발광 장치 및 그 제조 방법 - Google Patents

반도체 발광 장치 및 그 제조 방법 Download PDF

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Abstract

실시형태에 따른 반도체 발광 장치는, 반도체층과, 상기 반도체층의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다도 위쪽으로 돌출된 밀봉 부재와, 상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과, 상기 반도체층 및 상기 형광체층과, 상기 밀봉 부재 사이에 설치된 절연막을 구비한다. 상기 밀봉 부재의 돌출부의 코너부는 둥글게 되어 있다.

Description

반도체 발광 장치 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}
후술하는 실시형태는 대체로 반도체 발광 장치 및 그 제조 방법에 관한 것이다.
종래부터, 웨이퍼상에 반도체층을 결정 성장시켜, 이 반도체층상에 전극을 형성하고, 수지체에 의해 밀봉한 후, 웨이퍼를 제거하고, 반도체층의 노출면상에 형광체층을 형성하고, 개편화함으로써, 반도체 발광 장치를 제조하는 방법이 제안되어 있다. 이 방법에 의하면, 웨이퍼상에 형성된 미세한 구조체를 그대로 패키지화할 수 있어, 미세한 반도체 발광 장치를 효율적으로 제조할 수 있다.
본 발명의 실시형태는 신뢰성이 높은 반도체 발광 장치 및 그 제조 방법에 관한 것이다.
실시형태에 따른 반도체 발광 장치는, 반도체층과, 상기 반도체층의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다 위쪽으로 돌출된 밀봉 부재와, 상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과, 상기 반도체층 및 상기 형광체층과, 상기 밀봉 부재 사이에 설치된 절연막을 구비한다. 상기 밀봉 부재의 돌출부의 코너부는 둥글게 되어 있다.
실시형태에 따른 반도체 발광 장치는, 반도체층과, 상기 반도체층에 접속된 전극과, 상기 반도체층 및 상기 전극을 포함하는 구조체의 하면 및 측면을 덮는 밀봉 부재와, 상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과, 상기 반도체층과 상기 밀봉 부재 사이, 및 상기 형광체층과 상기 밀봉 부재 사이에 형성된 절연막을 구비한다. 상기 밀봉 부재는 금속 부분과 수지 부분을 갖는다. 상기 금속 부분의 단부(端部)는, 상기 절연막을 개재하여 상기 전극의 단부(端部)에 올라타 있다.
실시형태에 따른 반도체 발광 장치의 제조 방법은, 기판상에 반도체층을 성장시키는 공정과, 상기 반도체층을 선택적으로 제거하여 복수 부분으로 분단하고, 상기 기판에서의 상기 복수 부분의 상호간에 상당하는 영역에 홈을 형성하는 공정과, 상기 홈의 코너부를 둥글게 하는 공정과, 상기 기판 및 상기 반도체층을 덮고, 상기 코너부도 덮도록 절연막을 형성하는 공정과, 상기 절연막상에 밀봉 부재를 형성하는 공정과, 상기 기판을 제거하는 공정과, 상기 반도체층 및 상기 절연막에서의 상기 기판에 대향하고 있던 면을 덮도록 형광체층을 형성하는 공정을 포함한다.
도 1의 A는 제1 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 1의 B는 그 하면도이다.
도 2a는 도 1의 A에 도시된 영역 A를 예시하는 일부 확대 단면도이고, 도 2b는 그 하면도이다.
도 3a 및 도 3b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 4a 및 도 4b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 5a 및 도 5b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 6a 및 도 6b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 7a 및 도 7b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 8a 및 도 8b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 9a 및 도 9b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 10a 및 도 10b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 11a 및 도 11b는 제1 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 12는 비교예에 따른 반도체 발광 장치의 제조 방법을 예시하는 평면도이다.
도 13a는 제1 시뮬레이션에서 상정한 반도체 발광 장치의 모델을 도시하는 도면이고, 도 13b는 도 13a의 모델을 이용한 시뮬레이션 결과를 도시하는 도면이다.
도 14a는 도 13a의 일부 확대도이고, 도 14b는 도 13b의 일부 확대도이다.
도 15a는 제2 시뮬레이션에서 상정한 반도체 발광 장치의 모델을 도시하는 도면이고, 도 15b는 도 15a의 모델을 이용한 시뮬레이션 결과를 도시하는 도면이다.
도 16은 제1 실시형태의 제1 변형예에 따른 반도체 발광 장치를 예시하는 단면도이다.
도 17a는 제1 실시형태의 제2 변형예에 따른 반도체 발광 장치를 예시하는 사시도이고, 도 17b는 이 반도체 발광 장치를 실장 기판에 실장한 상태를 예시하는 측면도이다.
도 18은 제2 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 평면도이다.
도 19a는 제3 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 19b는 도 19a에 도시된 영역 C를 예시하는 일부 확대 단면도이다.
도 20은 제3 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
도 21의 A는 제4 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 21의 B는 그 하면도이다.
도 22의 A는 도 21의 A에 도시된 영역 D를 예시하는 일부 확대 단면도이고, 도 22의 B는 도 21의 B에 도시된 영역 E를 예시하는 일부 확대 평면도이다.
이하, 도면을 참조하면서 본 발명의 실시형태에 대해서 설명한다.
우선, 제1 실시형태에 대해서 설명한다.
도 1의 A는 본 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 1의 B는 그 하면도이다.
도 2a는 도 1의 A에 도시된 영역 A를 예시하는 일부 확대 단면도이고, 도 2b는 영역 B를 예시하는 일부 확대 단면도이다.
한편, 도 2b에서는, 도면을 보기 쉽게 하기 위해서, 반도체층(10), n측 전극(11n), p측 전극(11p) 및 배선층(13)만을 나타내고 있다. 또한, 이들 부재에 대해서도, 형상을 나타내는 능선은 도시를 생략하고 있다.
도 1의 A 및 도 1의 B에 도시된 바와 같이, 본 실시형태에 따른 반도체 발광 장치(1)의 전체 형상은 직방체이다. 반도체 발광 장치(1)에는, 반도체층(10)이 설치되어 있다. 반도체층(10)은, 예컨대 갈륨질화물(GaN)을 포함하는 화합물 반도체에 의해 형성되고, 하층측으로부터 순서대로, p형 클래드층, 활성층 및 n형 클래드층이 적층된 LED(Light Emitting Diode: 발광 다이오드)층이다. 두께 방향에서 봤을 때, 반도체층(10)의 형상은 직사각형, 예컨대 정방형이며, 4개의 코너부에서는 p형 클래드층 및 활성층이 제거되고, n형 클래드층이 노출되어 있다. 또한 반도체층(10)의 상면(10a)에는, 그 주기가 반도체층(10)의 출사광의 파장과 같은 정도인 미세한 요철이 형성되어 있다. 또한 n형 클래드층, 활성층 및 p형 클래드층은 반도체층(10)의 일부이지만, 도 1의 A 및 도 1의 B에서는 구별되어 있지 않다. 후술하는 다른 도면에 대해서도 마찬가지이다.
반도체층(10)의 하면상에는, n측 전극(11n) 및 p측 전극(11p)이 설치되어 있다. n측 전극(11n)은 반도체층(10)의 n형 클래드층에 접속되어 있고, p측 전극(11p)은 반도체층(10)의 p형 클래드층에 접속되어 있다. n측 전극(11n)에서는, 반도체층(10)측에, 예컨대 알루미늄(Al)층이 설치되어 있고, 그 위에 금(Au)층이 적층되어 있다. p측 전극(11p)은, 예컨대 은(Ag)에 의해 형성되어 있다.
또한 각 도면에서는, 반도체층(10)에서 봤을 때, n측 전극(11n) 및 p측 전극(11p)은 아래쪽에 배치되어 있지만, 이 상하 방향은 중력의 방향과는 무관계이다. 또한, 도 1의 A와 도 1의 B 및 도 2a와 도 2b를 참조한 반도체 발광 장치(1)의 구성의 설명에서는, 상하의 표기는 도면과 일치하고 있지만, 후술하는 제조 방법의 설명에서는, 설명의 편의를 위해, 상하의 표기를 적절하게 변경한다.
반도체층(10), n측 전극(11n) 및 p측 전극(11p)을 포함하는 구조체의 하면 및 측면을 덮도록, 밀봉 부재(12)가 설치되어 있다. 또한 본 명세서에서 「덮다」란, 덮는 것과 덮이는 것이 접촉되어 있는 경우 및 접촉되어 있지 않는 경우의 쌍방을 포함하는 개념이다. 밀봉 부재(12)는, 배선층(13), n측 필러(14n) 및 p측 필러(14p), 흑수지 부분(15)을 포함하고 있다. 밀봉 부재(12) 중, 배선층(13), n측 필러(14n) 및 p측 필러(14p)는, 도전 재료, 예컨대 구리(Cu)를 포함하는 금속 부분이며, 흑수지 부분(15)은, 불투명 수지, 예컨대 흑색 수지를 포함하는 수지 부분이다. 밀봉 부재(12)는, 반도체층(10)의 측방에서 반도체층(10)의 상면(10a)보다 위쪽으로 돌출되어 있다.
반도체층(10)의 상면(10a)상에는, 예컨대 실리콘 산화물(SiO)을 포함하는 밀착층(17)이 설치되어 있다. 밀착층(17) 및 밀봉 부재(12)의 위쪽에는, 형광체층(18)이 설치되어 있다. 형광체층(18)에서는, 투명 수지를 포함하는 모재중에, 다수의 형광체 입자(도시 생략)가 분산되어 있다. 형광체층(18)은, 반도체 발광 장치(1)의 상부를 구성하고 있다.
반도체층(10), n측 전극(11n) 및 p측 전극(11p), 밀착층(17) 및 형광체층(18)을 포함하는 구조체와, 밀봉 부재(12) 사이에는, 절연막으로서의 패시베이션막(19)이 설치되어 있다. 패시베이션막(19)은, 절연 재료, 예컨대 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)에 의해 형성되어 있다.
패시베이션막(19)에서의 n측 전극(11n)과 배선층(13)에 의해 끼인 부분에는, 홀(19n)이 형성되어 있고, 배선층(13)의 부분(13n)은 홀(19n)을 통해 n측 전극(11n)에 접속되어 있다. 또한 패시베이션막(19)에서의 p측 전극(11p)과 배선층(13)에 의해 끼인 부분에는, 홀(19p)이 형성되어 있고, 배선층(13)의 부분(13p)은 홀(19p)을 통해 p측 전극(11p)에 접속되어 있다. 배선층(13)에서의 부분(13n)과 부분(13p)은, 상호 격리되어 있고, 절연되어 있다. 또한 배선층(13)의 다른 부분(13s)은, 반도체층(10)의 상면(10a)으로부터 계속되는 반도체층(10)의 측면을 덮고, 반도체층(10)의 상면(10a)보다 위쪽까지 연장되어, 밀봉 부재(12)의 최상부의 일부를 형성하고 있다. 부분(13s)은 차광막으로서 기능한다. 부분(13s)은 부분(13n)과 일체적으로 형성되어 있고, 반도체층(10) 측면의 전체 둘레를 링 형상(O형)으로 덮도록 형성되어 있다.
n측 필러(14n) 및 p측 필러(14p)의 형상은, 예컨대 상하 방향으로 연장되는 사각기둥형이다. n측 필러(14n)는 배선층(13)의 부분(13n)의 바로 아래 영역에 배치되어 있고, 부분(13n)에 접속되어 있다. p측 필러(14p)는, 배선층(13)의 부분(13p)의 바로 아래 영역에 배치되어 있고, 부분(13p)에 접속되어 있다.
흑수지 부분(15)은, 반도체 발광 장치(1)의 하부를 구성하고, 배선층(13) 및 패시베이션막(19)을 개재하여, 반도체층(10)의 측면 및 하면을 덮고 있다. 또한, 흑수지 부분(15)은, 배선층(13) 전체, n측 필러(14n)의 측면, p측 필러(14p)의 측면을 덮고 있다. 한편, n측 필러(14n)의 하면 및 p측 필러(14p)의 하면은, 흑수지 부분(15)의 하면(15a)에서 노출되어 있다.
그리고, 도 2a에 도시된 바와 같이, 밀봉 부재(12)에서의 반도체층(10)의 상면(10a)보다 위쪽으로 돌출된 돌출부(12a) 중, 위쪽 및 반도체층(10)측을 향한 코너부(12b)는, 일정한 곡률 반경(r)을 갖고 라운딩되어 있다. 즉 코너부(12b)는 둥글게 되어 있다. 곡률 반경(r)은, 예컨대 1 ㎛(미크론) 이상이다. 또한 일례에서는, 반도체층(10)의 두께는 4 ㎛ 내지 5 ㎛이며, 반도체층(10)의 상면(10a)에 대한 돌출부(12a)의 돌출 높이는 3 ㎛ 내지 5 ㎛이다. 밀봉 부재(12)의 돌출부(12a)는, 밀봉 부재(12)의 금속 부분, 구체적으로는 배선층(13)의 부분(13s)에 의해 구성되어 있다. 또한 돌출부(12a)에서의 반도체층(10)에 대향한 측면(12c)은, 수직면에 대하여, 위쪽을 향할수록 반도체층(10)으로부터 멀어지는 방향으로 경사져 있다.
또한, 도 1의 A와 도 1의 B 및 도 2b에 도시된 바와 같이, 배선층(13)의 단부(端部)는 n측 전극(11n)의 단부상에 패시베이션막(19)을 개재하여 올라타 있고, 아래쪽에서 봤을 때, 배선층(13)의 단부는 n측 전극(11n)의 단부와 겹쳐져 있다. 즉, 배선층(13)과 n측 전극(11n)과의 오버랩량(L)은 플러스의 범위에 있다. 또한, 배선층(13)의 부분(13p)과 부분(13n)을 분단하는 영역은, p측 전극(11p)의 바로 아래 영역에 위치하고 있다. 이 때문에, 아래쪽에서 봤을 때, 부분(13p)의 단부 및 부분(13n)의 단부는, 패시베이션막(19)을 개재하여 p측 전극(11p)과 겹쳐져 있다. 따라서, 아래쪽에서 봤을 때, 반도체층(10) 전체 또는 대부분이, 배선층(13), n측 전극(11n) 및 p측 전극(11p)에 의해 덮여 있다.
한편, 도 1의 A와 도 1의 B 및 도 2a에 도시된 바와 같이, 배선층(13)의 부분(13s)은 반도체층(10)의 측면상에 배치되어 있고, 측방에서 봤을 때, 반도체층(10) 전체 또는 대부분은 부분(13s)에 의해 덮여 있다. 전술한 바와 같이, 밀봉 부재(12)의 돌출부(12a)는 배선층(13)의 부분(13s)에 의해 구성되어 있고, 돌출부(12a)는 반도체층(10)의 상면(10a)보다도 위쪽으로 돌출되어 있기 때문에, 측방에서 봤을 때, 부분(13s)은 반도체층(10)의 상단까지 덮고 있다. 이와 같이, 측방의 전방위 및 아래쪽에서 봤을 때, 반도체층(10) 전체 또는 대부분은, n측 전극(11n), p측 전극(11p) 및 배선층(13)에 의해 덮여 있다.
다음에, 본 실시형태에 따른 반도체 발광 장치의 제조 방법에 대해서 설명한다.
도 3a 및 도 3b 내지 도 11a 및 도 11b는 본 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
이하, 도 3a 내지 도 8b에 도시하는 공정의 설명에 대해서는, 설명의 편의상, 글중의 상하의 기재를 도면의 표기와는 반대로 한다. 즉, 글중에서는, 반도체층(10)에서 봤을 때, n측 전극(11n) 및 p측 전극(11p)이 배치되어 있는 방향을「위」라고 한다.
우선, 도 3a에 도시된 바와 같이, 결정 성장용의 기판(50)을 준비한다. 기판(50)에는, 예컨대 실리콘 웨이퍼를 이용한다. 다음에, 기판(50)의 상면상의 전체면에, 예컨대 갈륨질화물(GaN)을 에피택셜 성장시켜, n형 클래드층, 활성층 및 p형 클래드층이 이 순으로 적층된 반도체층(10)을 형성한다. 반도체층(10)의 두께는, 예컨대 4 ㎛ 내지 5 ㎛로 한다.
다음에, 예컨대 포토리소그래피법에 의해, p형 클래드층 및 활성층을 선택적으로 제거하여, 반도체층(10)의 상면의 일부에서 n형 클래드층을 노출시킨다. 다음에, 반도체층(10)의 상면에서의 n형 클래드층이 노출되어 있는 영역상에 n측 전극(11n)을 형성하고, p형 클래드층이 잔류하고 있는 영역상에 p측 전극(11p)을 형성한다.
다음에, 도 3b에 도시된 바와 같이, 반도체층(10)상에 레지스트 패턴(51)을 형성한다. 레지스트 패턴(51)은, 반도체 발광 장치(1)가 형성되는 예정 영역마다, 복수의 부분으로 분단되고, 각 부분을, 예컨대 매트릭스형으로 배열시킨다. 레지스트 패턴(51)의 각 부분에 덮여 있지 않는 영역(52), 예컨대 격자형의 영역(52)은, 뒤의 공정에서 다이싱 라인이 되는 예정 영역을 포함한다.
다음에, 도 4a에 도시된 바와 같이, 레지스트 패턴(51)을 마스크로 하여, RIE(reactive ion etching: 반응성 이온 에칭) 등의 드라이 에칭을 실시하여, 반도체층(10) 및 기판(50)을 선택적으로 제거한다. 이것에 의해, 반도체층(10)을 복수의 부분으로 분단하고, 기판(50)의 상면에 홈(53)을 형성한다. 홈(53)은 영역(52)에 형성되고, 그 깊이, 즉 기판(50)과 반도체층(10)의 계면으로부터 홈(53)의 바닥면까지의 거리는, 예컨대 3 ㎛ 내지 5 ㎛이다. 반도체층(10)의 각 부분은 위쪽으로부터 봤을 때 직사각형으로 가공되고, 4개의 코너부에서 n형 클래드층이 노출된다. 이와 같이 하여, 반도체층(10)이 하이 메사(high-mesa) 가공된다. 이 때, 도 5a에 도시된 바와 같이, 홈(53)의 코너부(53a)는 예리하다. 또한, 드라이 에칭의 조건을 조정함으로써, 홈(53)의 측면을, 아래쪽으로 향할수록 홈(53)의 폭이 좁아지도록 경사지게 하여도 좋다.
다음에, 도 4b에 도시된 바와 같이, 레지스트 패턴(51)을 마스크로 하여, 웨트 에칭을 실시한다. 이것에 의해, 도 5b에 도시된 바와 같이, 홈(53)의 코너부(53a)가 둥글게 되어 있다. 이 때, 예컨대 코너부(53a)의 곡률 반경(r)을 1 ㎛ 이상으로 한다.
다음에, 도 6a에 도시된 바와 같이, 레지스트 패턴(51)(도 4b 참조)을 제거한다.
다음에, 도 6b에 도시된 바와 같이, 전체면에 절연 재료, 예컨대 실리콘 산화물 또는 실리콘 질화물을 퇴적시킴으로써, 패시베이션막(19)을 형성한다. 패시베이션막(19)은, 기판(50)의 홈(53) 내면상에도 형성된다.
다음에, 도 7a에 도시된 바와 같이, 패시베이션막(19)을 패터닝하여, n측 전극(11n)에 연통하는 홀(19n), 및 p측 전극(11p)에 연통하는 홀(19p)을 형성한다. 다음에, 전체면에 구리의 시드층(도시 생략)을 형성한다. 다음에, 뒤의 공정에서 배선층(13)을 형성하지 않는 예정 영역에, 레지스트 패턴(54)을 형성한다. 레지스트 패턴(54)은 아래쪽에서 봤을 때, n측 전극(11n)의 외부 가장자리의 내측, 또는 p측 전극(11p)의 외부 가장자리의 내측에 배치한다. 다음에 구리를, 예컨대 전해 도금법에 의해 퇴적시킨다. 이것에 의해, 레지스트 패턴(54)이 배치되어 있지 않은 영역에 배선층(13)이 형성된다. 배선층(13)의 부분(13n)은 홀(19n)을 통해 n측 전극(11n)에 접속되고, 부분(13p)은 홀(19p)을 통해 p측 전극(11p)에 접속된다. 또한 부분(13s)은 반도체층(10)의 측면상에 형성되어, 홈(53)의 코너부(53a)도 덮는다. 그리고, 아래쪽에서 봤을 때, 레지스트 패턴(54)을 n측 전극(11n)의 외부 가장자리의 내측 또는 p측 전극(11p)의 외부 가장자리의 내측에 배치함으로써, 배선층(13)의 단부는 n측 전극(11n)의 단부 및 p측 전극(11p)의 단부와 겹친다. 그 후, 레지스트 패턴(54)을 제거한다.
다음에, 도 7b에 도시된 바와 같이, 예컨대 구리를 선택적으로 퇴적시켜, n측 필러(14n) 및 p측 필러(14p)를 형성한다. n측 필러(14n)는 배선층(13)의 부분(13n)에 접속되고, p측 필러(14p)는 배선층(13)의 부분(13p)에 접속된다.
다음에, 도 8a에 도시된 바와 같이, 전체면에 에칭을 실시함으로써, 시드층을 제거한다. 이것에 의해, 배선층(13)이 복수의 부분으로 분단되고, 부분(13n)과 부분(13p)이 상호 절연된다.
다음에, 도 8b에 도시된 바와 같이, 기판(50)상의 전체면에, n측 필러(14n) 및 p측 필러(14p)를 덮도록, 흑색 수지를 도포한다. 이것에 의해, 흑수지 부분(15)이 형성된다. 또한, 배선층(13), n측 필러(14n) 및 p측 필러(14p), 흑수지 부분(15)에 의해, 밀봉 부재(12)가 형성된다.
다음에, 도 9a에 도시된 바와 같이, 기판(50)(도 8b 참조)을 제거한다. 이것에 의해, 반도체층(10)에서의 기판(50)에 접해 있던 면이 노출된다. 이후의 설명에서는, 상하의 표기를 반전시켜, 도면과 일치시킨다.
다음에, 도 9b에 도시된 바와 같이, 반도체층(10)의 노출면, 즉 상면(10a)에, 요철을 형성한다.
다음에, 도 10a에 도시된 바와 같이, 반도체층(10)의 상면(10a)상 및 밀봉 부재(12)에서의 기판(50)에 대향하고 있던 상면상의 전체면에 실리콘 산화물을 퇴적시켜, 밀착층(17)을 형성한다.
다음에, 도 10b에 도시된 바와 같이, 밀착층(17)상에 형광체층(18)을 형성한다. 이 때, 형광체층(18)을, 예컨대 170℃ 정도까지 가열한다.
다음에, 도 11a에 도시된 바와 같이, 흑수지 부분(15)의 하면을 연삭하여, n측 필러(14n)의 하면 및 p측 필러(14p)의 하면을 노출시킨다.
다음에, 도 11b에 도시된 바와 같이, 영역(52)내에 설정되는 다이싱 라인을 따라, 다이싱한다. 이 때, 다이싱 블레이드(55)는, 홈(53) 안을 통과한다. 이것에 의해, 형광체층(18) 및 흑수지 부분(15)이 반도체층(10)마다 개편화되어, 복수개의 반도체 발광 장치(1)(도 1의 A 및 1b 참조)가 일괄적으로 제조된다.
다음에, 본 실시형태의 효과에 대해서 설명한다.
도 12는 비교예에 따른 반도체 발광 장치의 제조 방법을 예시하는 평면도이다.
도 12가 도시하는 공정은 도 10b에 도시된 공정에 상당한다. 즉, 도 12는, 형광체층(18)을 형성한 직후의 상태를 나타낸다. 또한 도 12에서는, 형광체층(18)을 생략하고 있다.
비교예에 따른 반도체 발광 장치의 제조 방법에서는, 도 4b 및 도 5b에 도시된 공정을 생략하고 있다. 즉, 본 비교예에서는, 기판(50)의 홈(53)의 코너부(53a)를 둥글게 하지 않고, 따라서 밀봉 부재(12)의 돌출부(12a)의 코너부(12b)는 둥글게 되어 있지 않다.
도 12에 도시된 바와 같이, 본 비교예에서는, 기판(50)(도 8b 참조)을 제거하고, 반도체층(10) 및 밀봉 부재(12)상에 형광체층(18)(도 10b 참조)을 형성하면, 형광체층(18)을 형성하기 위한 가열 처리에 의해, 밀봉 부재(12)상의 패시베이션막(19)에 크랙(60)이 발생하는 경우가 있다. 크랙(60)은, 주로, 돌출부(12a)의 코너부(12b), 및 반도체층(10)의 코너부 부근을 기점으로서 발생한다. 패시베이션막(19)에 크랙(60)이 발생하면, 패시베이션막(19)의 환경 차단성 및 절연성이 저하되어, 반도체 발광 장치의 신뢰성이 저하한다.
이에 대하여, 본 실시형태에서는, 도 4b 및 도 5b에 도시된 공정에서, 홈(53)의 코너부(53a)를 둥글게 하는 것에 의해, 도 2a에 도시된 바와 같이, 돌출부(12a)의 코너부(12b)를 둥글게 하고 있다. 이것에 의해, 밀봉 부재(12)로부터 패시베이션막(19)에 인가되는 응력이 코너부(12b)에 집중하기 어려워져, 코너부(12b)를 기점으로 한 크랙(60)의 발생을 억제할 수 있다. 이 결과, 반도체 발광 장치(1)의 신뢰성을 향상시킬 수 있다.
이하, 본 실시형태의 효과를 나타내는 시험예에 대해서 설명한다.
본 시험예에서는, 반도체 발광 장치(1)를 모델화하고, 패시베이션막(19)의 내부 응력 분포를 시뮬레이트하였다.
우선, 제1 시뮬레이션 결과에 대해서 설명한다.
도 13a는 본 시뮬레이션에서 상정한 반도체 발광 장치의 모델을 도시하는 도면이며, 도 13b는 도 13a의 모델을 이용한 시뮬레이션 결과를 도시하는 도면이다.
도 14a는 도 13a의 일부 확대도이며, 도 14b는 도 13b의 일부 확대도이다.
도 13a 및 도 14a에 도시된 바와 같이, 본 시뮬레이션에서는, 코너부의 재료 및 치수를 이하와 같이 상정하였다. 즉, 반도체층(10)이 갈륨질화물(GaN)로 형성되어 있으며, 밀봉 부재(12)의 수지 부분[흑수지 부분(15)]이 흑수지로 형성되어 있고, 밀봉 부재(12)의 금속 부분[배선층(13), n측 필러(14n), p측 필러(14p)]이 구리(Cu)로 형성되어 있으며, 패시베이션막(19)이 실리콘 질화물(SiN)로 형성되어 있는 것으로 하였다. 또한, 밀봉 부재(12)의 돌출부(12a)의 폭을 80 ㎛로 하고, 반도체층(10)의 상면(10a)을 기준으로 한 돌출부(12a)의 높이를 3 ㎛로 하며, 상면(10a)을 기준으로 한 돌출부(12a)의 측면(12c)의 경사 각도를 75도로 하고, 패시베이션막(19)의 두께를 400 ㎚로 하였다. 또한 돌출부(12a)의 코너부(12b)는 흑수지에 의해 형성되어 있는 것으로 하였다. 또한 코너부(12b)는 둥글게 되어 있지 않는 것으로 하였다. 즉, 코너부(12b)의 곡률 반경(r)은 0으로 하였다.
이 경우, 도 13b 및 도 14b에 도시된 바와 같이, 패시베이션막(19)의 응력 분포는, 돌출부(12a)의 코너부(12b) 부근, 및 밀봉 부재(12)에서의 금속 부분과 수지 부분의 경계 부근에서 피크를 가지며, 코너부(12b) 부근의 최대 응력은 115 MPa가 되었다.
다음에, 제2 시뮬레이션 결과에 대해서 설명한다.
도 15a는 본 시뮬레이션에서 상정한 반도체 발광 장치의 모델을 도시하는 도면이며, 도 15b는 도 15a의 모델을 이용한 시뮬레이션 결과를 도시하는 도면이다.
도 15a에 도시된 바와 같이, 본 시뮬레이션으로 상정한 모델은, 전술한 제1 시뮬레이션과 비교하여, 돌출부(12a)의 코너부(12b)가 구리에 의해 형성되어 있는 점이 상이하다. 본 시뮬레이션에 의하면, 돌출부(12a)의 코너부(12b)에 차광막, 즉 배선층(13)의 부분(13s)이 배치되어 있는 경우에 가까운 시뮬레이션이 가능하다.
도 15b에 도시된 바와 같이, 본 시뮬레이션에서는, 패시베이션막(19)에서의 코너부(12b) 부근에 배치된 부분에 높은 응력이 발생하고, 최대 응력은 229 MPa였다.
이와 같이, 코너부(12b)를 둥글게 하지 않는 경우, 패시베이션막(19)의 응력 분포는, 코너부(12b) 부근에 집중하였다. 이 때문에 코너부(12b) 부근을 기점으로서, 패시베이션막(19)에 크랙(60)이 발생하는 것으로 생각된다.
또한, 본 실시형태에서는, 배선층(13)의 단부가 패시베이션막(19)을 개재하여 n측 전극(11n)의 단부에 올라타 있다. 이에 따라, 배선층(13)의 단부와 n측 전극(11n)의 단부가 겹쳐 있는 영역에 대해서는, 반도체층(10)으로부터 출사한 광, 및 형광체층(18)으로부터 출사한 광이 반사되어, 흑수지 부분(15)으로의 입사를 억제할 수 있다. 이 결과, 광의 조사에 기인하는 흑수지 부분(15)의 열화를 억제하여, 반도체 발광 장치(1)의 신뢰성을 향상시킬 수 있다. 또한, 배선층(13)과 n측 전극(11n) 및 p측 전극(11p)을 오버랩시킴으로써, 반도체층(10) 및 형광체층(18)으로부터 흑수지 부분(15)을 향해 출사된 광이 반사되어, 반도체 발광 장치(1)의 외부로 빼내어진다. 이에 따라, 원래, 흑수지 부분(15)에 흡수될 것이었던 광을 유효하게 이용할 수 있으므로, 광의 출력을 향상시킬 수 있다.
더욱이, 본 실시형태에 따른 반도체 발광 장치(1)에 있어서는, 부분(13s)이 부분(13n)과 일체적으로 형성되어 있다. 부분(13s)이 부분(13n 및 13p) 중, 어느 한쪽과 일체적으로 형성되어 있으면, 부분(13s)을, 반도체층(10) 측면의 전체 둘레를 링 형상(O형)으로 덮도록 형성할 수 있다. 이에 따라, 반도체층(10)으로부터 출사한 광이 누설되는 간극을 보다 저감시킬 수 있어, 바람직하다.
또 게다가, 부분(13s)이 부분(13n)과 일체적으로 형성되어 있기 때문에, 차광막으로 되는 부분(13s)이, 부분(13n) 및 n측 필러(14n)를 통해 외부에 접속된다. 이에 따라, (부분(13s)→부분(13n)→n측 필러(14n))의 방열 경로가 형성되어, 반도체층(10)의 방열성이 향상된다.
또, 배선층(13)의 부분(13n), 부분(13p) 및 부분(13s)이 서로 분단되어 있어도 좋다. 이 경우도, 부분(13s)은 반도체층(10) 측면의 전체 둘레를 링 형상(O형)으로 덮을 수 있기 때문에, 간극이 보다 저감되어, 바람직하다. 또한, 부분(13s)의 일부가 부분(13n)과 일체적으로 형성되고, 부분(13s)의 잔부가 부분(13p)과 일체적으로 형성되어, 이들이 서로 절연되어 있어도 좋다.
다음에, 제1 실시형태의 제1 변형예에 대해서 설명한다.
도 16은 본 변형예에 따른 반도체 발광 장치를 예시하는 단면도이다.
도 16에 도시된 바와 같이, 본 변형예에 따른 반도체 발광 장치(1a)에서는, 배선층(13)의 부분(13s)이 부분(13n)으로부터 분리되어 있다. 이것에 의해, 차광막으로서 기능하는 부분(13n)은, n측 전극(11n) 및 p측 전극(11p)의 쌍방으로부터 절연된다. 본 변형예에서의 상기 이외의 구성, 제조 방법 및 효과는, 전술한 제1 실시형태와 같다.
다음에, 제1 실시형태의 제2 변형예에 대해서 설명한다.
도 17a는 본 변형예에 따른 반도체 발광 장치를 예시하는 사시도이며, 도 17b는 이 반도체 발광 장치를 실장 기판에 실장한 상태를 예시하는 측면도이다.
도 17a에 도시된 바와 같이, 본 변형예에 따른 반도체 발광 장치(1b)에서는, n측 필러(14n) 및 p측 필러(14p)가, 흑수지 부분(15)의 하면(15a)이 아니라, 흑수지 부분(15)의 측면(15b)에서 노출되어 있다. 흑수지 부분(15)의 측면(15b)은, 형광체층(18)의 측면과 동일 평면을 구성하는 면이다.
도 17b에 도시된 바와 같이, 반도체 발광 장치(1b)를 실장 기판(100)에 실장할 때는, 실장 기판(100)의 실장면(101)에 설치된 2개의 전극 패드(102)에 대하여, 반도체 발광 장치(1b)의 흑수지 부분(15)의 측면(15b)에 노출된 n측 필러(14n) 및 p측 필러(14p)를, 땜납(103)을 통해 각각 접속한다. 이것에 의해, 반도체 발광 장치(1b)의 발광면, 즉, 형광체층(18)의 상면이, 실장 기판(100)의 실장면(101)에 대하여 대략 수직이 된다. 이 결과, 반도체 발광 장치(1b)는, 실장면(101)에 대하여 평행한 방향을 주방향으로 하여, 광을 출사할 수 있다. 본 변형예에서의 상기 이외의 구성, 제조 방법 및 효과는, 전술한 제1 실시형태와 같다.
다음에, 제2 실시형태에 대해서 설명한다.
도 18은 본 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 평면도이다.
도 18이 도시하는 공정은, 도 4a에 도시된 공정에 상당한다. 또한 도시의 편의상, 도 18에서는, 기판(50) 및 반도체층(10) 이외의 구성 요소를 생략하고 있다.
도 18에 도시된 바와 같이, 본 실시형태에서는, 반도체층(10)을 가공하여 분단할 때에, 각 부분의 코너부를 둥글게 한다. 즉, 하나의 반도체 발광 장치에 탑재되는 반도체층(10)의 형상을, 위쪽으로부터 봤을 때, 코너부가 둥글게 된 직사각형으로 한다. 이것에 의해, 반도체층(10)의 코너부에 기인하여 패시베이션막내의 응력이 집중하는 것을 억제하여, 반도체층(10)의 코너부 부근을 기점으로 하여, 패시베이션막에 크랙이 발생하는 것을 억제할 수 있다.
본 실시형태에서의 상기 이외의 구성, 제조 방법 및 효과는 전술한 제1 실시형태와 같다.
또한, 전술한 제1 실시형태에서도 본 실시형태와 마찬가지로, 반도체층(10)의 코너부를 둥글게 하여도 좋다. 이것에 의해, 패시베이션막(19)에서의 크랙의 발생을 보다 효과적으로 억제할 수 있다. 이 결과, 반도체 발광 장치의 신뢰성을 한층 더 향상시킬 수 있다.
다음에, 제3 실시형태에 대해서 설명한다.
도 19a는 본 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 19b는 도 19a에 도시된 영역 C를 예시하는 일부 확대 단면도이다.
도 19a 및 도 19b에 도시된 바와 같이, 본 실시형태에 따른 반도체 발광 장치(3)에 있어서는, 칩의 외주부에 패시베이션막(19)이 형성되어 있지 않고, 흑수지 부분(15)이 형광체층(18)에 접하고 있다. 한편, 반도체 발광 장치(3)에 있어서는, 반도체 발광 장치(1)와는 달리, 밀봉 부재(12)의 돌출부(12a)의 코너부(12b)는 둥글게 되어 있지 않다. 또한, 밀봉 부재(12)의 돌출부(12a)에서의 반도체층(10)에 대향한 측면(12c)은 반도체층(10)의 상면(10a)에 대하여 수직이다.
다음에, 본 실시형태에 따른 반도체 발광 장치의 제조 방법에 대해서 설명한다.
도 20은 본 실시형태에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 3a, 도 3b, 도 4a에 도시된 공정을 실시한다. 단, 도 4b에 도시된 웨트 에칭 공정은 생략한다. 다음에, 도 6a 및 도 6b에 도시된 공정을 실시하여, n측 전극(11n), p측 전극(11p), 패시베이션막(19)을 형성한다.
다음에, 도 20에 도시된 바와 같이, 예컨대 RIE에 의해, 다이싱 라인이 설정될 예정의 영역(52)으로부터 패시베이션막(19)을 제거한다. 이에 따라, 패시베이션막(19)이 반도체층(10)마다 분단된다.
이후의 공정은, 제1 실시형태와 마찬가지다. 즉, 도 7a 내지 도 11b에 도시된 공정을 실시한다.
다음에, 본 실시형태의 효과에 대해서 설명한다.
본 실시형태에서는, 도 20에 도시된 공정에 있어서, 패시베이션막(19)을 반도체층(10)마다 분단하고 있다. 이에 따라, 패시베이션막(19)의 내부 효력을 완화하여, 결정 성장용의 기판(50)으로 되는 실리콘 웨이퍼, 또는 밀봉 부재(12)가 되는 수지 웨이퍼의 휘어짐을 경감할 수 있다. 즉, 패시베이션막(19)과 기판(50) 사이의 열응력, 및 패시베이션막(19)과 밀봉 부재(12) 사이의 열응력을, 웨이퍼 사이즈 상당량에서 칩 사이즈 상당량으로 저감할 수 있어, 이들 열응력에 기인하는 휘어짐을 경감할 수 있다. 이에 따라, 제조 프로세스가 용이하게 되고, 완성 후의 반도체 발광 장치(3)에 잔류하는 응력이 감소하여, 크랙(60)(도 12 참조)의 발생을 억제할 수 있다.
본 실시형태에서의 상기 이외의 구성, 제조 방법 및 효과는 전술한 제1 실시형태와 마찬가지다.
한편, 본 실시형태는 다른 실시형태 및 그 변형예와 조합하여도 좋다. 예컨대, 전술한 제1 실시형태와 같이, 밀봉 부재(12)의 돌출부(12a)의 코너부(12b)(도 2a 참조)를 둥글게 하여도 좋다. 또한, 돌출부(12a)의 측면(12c)을 수직면에 대하여 경사지게 하여도 좋다.
다음에, 제4 실시형태에 대해서 설명한다.
도 21의 A는 본 실시형태에 따른 반도체 발광 장치를 예시하는 단면도이고, 도 21의 B는 그 하면도이다.
도 22의 A는 도 21의 A에 도시된 영역 D를 예시하는 일부 확대 단면도이고, 도 22의 B는 도 21의 B에 도시된 영역 E를 예시하는 일부 확대 평면도이다.
한편, 도 21의 B 및 도 22의 B에서는, 도면을 보기 쉽게 하기 위해서, 반도체층(10), n측 전극(11n), p측 전극(11p) 및 배선층(13)만을 나타내고 있다. 또한, 이들 부재에 대해서도, 형상을 나타내는 능선은 도시를 생략하고 있다.
도 21의 A와 도 21의 B 및 도 22의 A 및 도 22의 B에 도시된 바와 같이, 본 실시형태에 따른 반도체 발광 장치(4)에서는, 전술한 제1 실시형태에 관하는 반도체 발광 장치(1)(도 1의 A 및 도 1의 B 참조)와 마찬가지로, 배선층(13)의 단부가 패시베이션막(19)을 개재하여 n측 전극(11n)상 및 p측 전극(11p)상에 올라타 있으며, 부분적으로 오버랩되어 있다. 이 때문에, 아래쪽 및 측방에서 봤을 때, 반도체층(10)의 거의 전체가 n측 전극(11n), p측 전극(11p) 및 배선층(13)에 의해 덮여 있다.
한편, 반도체 발광 장치(4)에 있어서는, 반도체 발광 장치(1)와 달리, 밀봉 부재(12)의 돌출부(12a)의 코너부(12b)(도 2a 참조)는 둥글게 되어 있지 않다. 이러한 형상은, 도 4b에 도시된 웨트 에칭 공정을 생략함으로써 형성된다. 또한, 반도체 발광 장치(4)에서는, 배선층(13)의 부분(13n), 부분(13p) 및 부분(13s)이 서로 분단되어 있다.
본 실시형태에서도, 전술한 제1 실시형태와 마찬가지로, 반도체층(10) 및 형광체층(18)으로부터 출사한 광이 흑수지 부분(15)에 입사되는 것을 억제할 수 있어, 흑수지 부분(15)의 열화를 억제할 수 있다. 또한, 광을 효율적으로 빼낼 수 있기 때문에, 광의 출력을 향상시킬 수 있다.
또한, 본 실시형태에 따른 반도체 발광 장치(4)에서는, 배선층(13)의 부분(13n), 부분(13p) 및 부분(13s)이 서로 분단되어 있다. 이 경우도, 제1 실시형태와 마찬가지로, 부분(13s)을, 반도체층(10) 측면의 전체 둘레를 연속적으로 덮도록 링 형상(O형)으로 형성할 수 있다. 이에 따라, 반도체층(10)으로부터 출사된 광이 누설되는 간극을 효과적으로 저감할 수 있다. 또, 부분(13s)은 부분(13p) 또는 부분(13n)과 일체적으로 형성되어 있어도 좋다. 이에 의해서도, 부분(13s)을 링 형상으로 형성할 수 있다. 또한, 부분(13s)의 일부가 부분(13n)과 일체적으로 형성되고, 부분(13s)의 잔부가 부분(13p)과 일체적으로 형성되고, 이들이 서로 절연되어 있어도 좋다.
더욱이, 본 실시형태에서는, 도 4b에 도시된 웨트 에칭 공정을 생략하고 있기 때문에, 제조 비용을 저감할 수 있다. 본 실시형태에 있어서의 상기 이외의 구성 및 제조 방법은 전술한 제1 실시형태와 마찬가지다.
한편, 전술한 각 실시형태에서는, 흑수지 부분(15)이 흑색의 수지에 의해 형성되어 있는 예를 나타냈지만, 이것에 한정되지는 않고, 다른 색의 수지에 의해 형성되어 있어도 좋다. 예컨대, 백색 수지에 의해 형성되어 있어도 좋다.
이상 설명한 실시형태에 따르면, 신뢰성이 높은 반도체 발광 장치 및 그 제조 방법을 실현할 수 있다.
이상, 본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규 실시형태는, 그 밖의 여러가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지 생략, 치환, 변경을 행할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함되고, 특허청구의 범위에 기재된 발명 및 그 등가물의 범위에 포함된다. 또한, 전술한 각 실시형태는 서로 조합하여 실시할 수 있다.

Claims (17)

  1. 반도체층과,
    상기 반도체층의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다 위쪽으로 돌출된 밀봉 부재와,
    상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과,
    상기 반도체층 및 상기 형광체층과, 상기 밀봉 부재 사이에 설치된 절연막
    을 구비하고,
    상기 밀봉 부재의 돌출부의 코너부는 둥글게 되어 있고,
    상기 코너부의 곡률 반경은 1 ㎛ 이상인 것인 반도체 발광 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체층의 상면에 대한 상기 돌출부의 돌출 높이는 3 ㎛ 내지 5 ㎛인 것인 반도체 발광 장치.
  4. 제1항에 있어서, 상기 밀봉 부재는,
    상기 코너부를 구성하는 금속 부분과,
    수지 부분
    을 갖는 것인 반도체 발광 장치.
  5. 제1항에 있어서, 상기 돌출부에서의 상기 반도체층에 대향한 측면은, 수직면에 대하여, 위쪽을 향할수록 상기 반도체층으로부터 멀어지는 방향으로 경사져 있는 것인 반도체 발광 장치.
  6. 제1항에 있어서, 상기 반도체층은 LED층인 것인 반도체 발광 장치.
  7. 제6항에 있어서, 상기 반도체층의 상면에는 요철이 형성되어 있는 것인 반도체 발광 장치.
  8. 제7항에 있어서, 상기 요철의 주기는, 상기 반도체층의 출사광의 파장과 같은 정도인 것인 반도체 발광 장치.
  9. 제1항에 있어서, 위쪽으로부터 봤을 때, 상기 반도체층의 코너부는 둥글게 되어 있는 것인 반도체 발광 장치.
  10. 반도체층과,
    상기 반도체층의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다 위쪽으로 돌출된 밀봉 부재와,
    상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과,
    상기 반도체층 및 상기 형광체층과, 상기 밀봉 부재 사이에 설치된 절연막
    을 구비하고,
    상기 형광체층은, 상기 반도체층에 면한 제1 영역과 상기 밀봉 부재의 돌출된 부분에 면한 제2 영역를 구비하고, 상기 제1 영역은 상기 제2 영역 보다 낮게 아래쪽으로 돌출되고,
    위쪽으로부터 봤을 때, 상기 절연막으로의 응력을 억제하기 위해, 상기 반도체층의 코너부는 둥글게 되어 있는 것인 반도체 발광 장치.
  11. 반도체층과,
    상기 반도체층의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다 위쪽으로 돌출된 밀봉 부재와,
    상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과,
    상기 반도체층과 상기 밀봉 부재 사이에 설치된 절연막
    을 구비하고,
    상기 형광체층은, 상기 반도체층에 면한 제1 영역과 상기 밀봉 부재의 돌출된 부분에 면한 제2 영역을 구비하고, 상기 제1 영역은 상기 제2 영역보다 낮게 아래쪽으로 돌출되고,
    상기 절연막은, 외주부를 제외하고, 상기 밀봉 부재와 상기 형광체층 사이에, 상기 반도체층으로부터 멀어지는 방향으로 연장되는 것인 반도체 발광 장치.
  12. 반도체층과,
    상기 반도체층에 접속된 전극과,
    상기 반도체층 및 상기 전극을 포함하는 구조체의 하면 및 측면을 덮고, 상기 반도체층의 측방에서 상기 반도체층의 상면보다 위쪽으로 돌출된 밀봉 부재와,
    상기 반도체층 및 상기 밀봉 부재의 위쪽에 설치된 형광체층과,
    상기 반도체층과 상기 밀봉 부재 사이에 설치된 절연막
    을 구비하고,
    상기 형광체층은, 상기 반도체층에 면한 제1 영역과 상기 밀봉 부재의 돌출된 부분에 면한 제2 영역를 구비하고, 상기 제1 영역은 상기 제2 영역보다 낮게 아래쪽으로 돌출되고,
    상기 밀봉 부재는,
    금속 부분과,
    수지 부분
    을 갖고,
    상기 금속 부분의 단부(端部)는, 상기 절연막을 개재하여 상기 전극의 단부(端部)에 올라타 있는 것인 반도체 발광 장치.
  13. 제12항에 있어서, 상기 전극은 상기 반도체층의 하면상에 배치되어 있고,
    상기 반도체층의 측면상에는 상기 금속 부분의 일부가 배치되어 있는 것인 반도체 발광 장치.
  14. 제13항에 있어서, 상기 반도체층에 접속된 다른 전극을 더 구비하고,
    상기 금속 부분은,
    상기 전극에 접속되고, 상기 반도체층의 측면의 전체 둘레를 덮는 링 형상의 제1 부분과,
    상기 다른 전극에 접속된 제2 부분
    을 갖는 것인 반도체 발광 장치.
  15. 삭제
  16. 기판상에 반도체층을 성장시키는 공정과,
    상기 반도체층을 선택적으로 제거하여 복수의 부분으로 분단시키고, 상기 기판에 있어서의 상기 복수 부분의 상호간에 상당하는 영역에 홈을 형성하는 공정과,
    상기 홈의 바닥부의 코너부를 둥글게 하는 공정과,
    상기 기판 및 상기 반도체층을 덮고, 상기 코너부도 덮도록 절연막을 형성하는 공정과,
    상기 절연막상에 밀봉 부재를 형성하는 공정과,
    상기 기판을 제거하는 공정과,
    상기 반도체층 및 상기 절연막에 있어서의 상기 기판에 대향하여 있었던 면을 덮도록 형광체층을 형성하는 공정
    을 포함하고,
    상기 홈의 코너부를 둥글게 하는 공정은, 상기 기판에 대하여 웨트 에칭을 실시하는 공정을 포함하는 것인 반도체 발광 장치의 제조 방법.
  17. 기판상에 반도체층을 성장시키는 공정과,
    상기 반도체층을 선택적으로 제거하여 복수의 부분으로 분단시키고, 상기 기판에 있어서의 상기 복수 부분의 상호간에 상당하는 영역에 홈을 형성하는 공정과,
    상기 홈의 바닥부의 코너부를 둥글게 하는 공정과,
    상기 기판 및 상기 반도체층을 덮고, 상기 코너부도 덮도록 절연막을 형성하는 공정과,
    상기 절연막상에 밀봉 부재를 형성하는 공정과,
    상기 기판을 제거하는 공정과,
    상기 반도체층 및 상기 절연막에 있어서의 상기 기판에 대향하여 있었던 면을 덮도록 형광체층을 형성하는 공정
    을 포함하고,
    상기 형광체층을 형성하는 공정은, 상기 형광체층을 가열하는 공정을 포함하는 것인 반도체 발광 장치의 제조 방법.
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