KR101659666B1 - 인덕턴스 소자 및 인덕턴스 소자의 제조 방법 - Google Patents
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Abstract
[과제] 표면 전극층에 Ag 를 함유하는 인덕턴스 소자를 실장 기판 상에서 근접 배치해도, 인덕턴스 소자끼리가 단락되는 것을 방지할 수 있는 인덕턴스 소자 및 그 제조 방법을 제공한다.
[해결 수단] 압분 코어와, 압분 코어의 내부에 매립된 코일과, 용접에 의해 코일에 전기적으로 접속되는 단자부를 구비한 인덕턴스 소자로서, 단자부는, Cu 기재와, Cu 기재의 표면에 형성된 표면 전극층을 갖고, 표면 전극층이 Ag 또는 Ag 의 합금으로 형성되어 있고, 단자부는, 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖고, 표면 전극층은, 용접부가 땜납 접합부보다 층두께가 두껍게 형성되어 있다.
[해결 수단] 압분 코어와, 압분 코어의 내부에 매립된 코일과, 용접에 의해 코일에 전기적으로 접속되는 단자부를 구비한 인덕턴스 소자로서, 단자부는, Cu 기재와, Cu 기재의 표면에 형성된 표면 전극층을 갖고, 표면 전극층이 Ag 또는 Ag 의 합금으로 형성되어 있고, 단자부는, 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖고, 표면 전극층은, 용접부가 땜납 접합부보다 층두께가 두껍게 형성되어 있다.
Description
본 발명은, 자성 코어의 내부에 코일이 매립된 인덕턴스 소자 및 그 제조 방법에 관한 것이다.
특허문헌 1 에 코일 봉입 압분 코어에 관한 발명이 개시되어 있다. 이 코일 봉입 압분 코어는, 압분 코어와, 압분 코어에 덮이는 코일과, 코일에 전기적으로 접속되는 단자부를 갖고 있다. 압분 코어는 Fe 기 비정질 합금의 자성 분말과 바인더 수지로 형성되어 있다. 코일과 단자부는, 모두 Cu (구리) 기재로 형성되어 있다. 단자부에는, 외부 회로와의 납땜을 위하여 도금 처리에 의한 표면 처리가 실시되어 있다.
Fe 기 비정질 합금의 자성 분말과 바인더 수지로 형성된 압분 코어는 자기 특성의 향상을 위하여 성형 후에 열처리를 실시하는 것이 바람직하다고 되어 있기 때문에, 단자부의 표면 처리에 사용되는 금속은, 상기 열처리에 의해 변질되지 않는 것이 필요하다. 그래서, 특허문헌 1 에 기재된 코일 봉입 압분 코어에서는, 단자부를 형성하는 Cu 기재의 표면 처리로서, Ni 의 하지층의 표면에 Ag (은) 또는 Ag-Pd (은-팔라듐) 로 형성된 표면 전극층을 도금 처리로 형성하고 있다.
그러나, 특허문헌 1 에 기재된 코일 봉입 압분 코어와 같이, 단자부의 표면에 Ag 를 주체로 한 표면 전극층을 형성하면, 실장 기판 상에 있어서 코어끼리를 근접시켜 실장한 경우, 또는 다른 전자 부품과 접근시켜 실장한 경우에, 코일과 단자부에 통전했을 때, 표면 전극층에 함유되는 Ag 가 전지 작용에 의해 표출되고, 표출된 Ag 에 의해 이웃하는 단자부 사이가 단락될 우려가 있었다.
그래서 본 발명은, 단자부에 Ag 를 함유하는 표면 전극층을 형성한 경우에, 이 단자부와 다른 단자부 등을 접근시켜 배치해도, Ag 의 표출을 억제할 수 있도록 한 인덕턴스 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 인덕턴스 소자는, 압분 코어와, 압분 코어의 내부에 매립된 코일과, 용접에 의해 코일에 전기적으로 접속되는 단자부를 구비한 인덕턴스 소자로서, 단자부는, Cu 기재와, Cu 기재의 표면에 형성된 표면 전극층을 갖고, 표면 전극층이 Ag 또는 Ag 의 합금으로 형성되어 있고, 단자부는, 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖고, 표면 전극층은, 용접부가 땜납 접합부보다 층두께가 두껍게 형성되어 있는 것을 특징으로 하고 있다.
본 발명은, 단자부의 표면에 Ag 를 함유하는 표면 전극층을 형성함으로써, 표면 전극층이 열처리 등에 의해 변질되기 어려워진다. 그리고, 땜납 접합부에 있어서 Ag 를 함유하는 표면 전극층의 층두께를 억제함으로써, 전지 작용에 의해 표출되는 Ag 의 양을 제어할 수 있고, 이것에 의해, 실장 기판 상에서 다른 인덕턴스 소자나 다른 전자 부품과 접근시켜 실장했을 때, 표출된 Ag 에 의해 단락되는 것을 방지하기 쉬워진다. 한편, 단자부의 용접부는 Ag 를 함유하는 표면 전극층의 층두께를 크게 하고 있기 때문에, 단자부와 코일의 용접 강도를 확보할 수 있게 된다.
본 발명의 인덕턴스 소자에 있어서, 단자부는, 압분 코어에 매립되어 있는 부분과, 압분 코어로부터 노출되어 있는 부분을 갖고, 용접부는 압분 코어의 내부에 위치하고 있으며, 단자부의 압분 코어로부터 노출되어 있는 부분의 표면 전극층은, 용접부의 표면 전극층보다 층두께가 얇게 형성되어 있는 것이 바람직하다.
압분 코어로부터 노출되어 있는 부분에는 땜납이 확산되어 오기 때문에, 전지 작용에 의해 Ag 가 표출될 우려가 있다. 이 때문에, 압분 코어로부터 노출되어 있는 부분에 있어서 단자부 표면의 층두께를 얇게 함으로써, 표출되는 Ag 의 양을 억제할 수 있다.
본 발명의 인덕턴스 소자에 있어서, 용접부에 있어서의 표면 전극층의 층두께는 2 ㎛ 이상 8 ㎛ 이하이고, 땜납 접합부에 있어서의 표면 전극층의 층두께는 0.2 ㎛ 이상 1.3 ㎛ 이하인 것이 바람직하다.
용접부에 있어서의 표면 전극층의 층두께를 2 ㎛ 이상 8 ㎛ 이하로 함으로써, 코일과의 용접 강도를 확보할 수 있다. 또, 땜납 접합부에 있어서의 표면 전극층의 층두께를 0.2 ㎛ 이상 1.3 ㎛ 이하로 함으로써, 땜납 젖음성을 확보할 수 있다.
본 발명의 인덕턴스 소자에 있어서, 용접부는 저항 용접부인 것이 바람직하다.
본 발명의 인덕턴스 소자의 제조 방법은, 압분 코어와, 압분 코어의 내부에 매립된 코일과, 코일에 전기적으로 접속되는 단자부를 구비하고, 단자부가, 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖는 인덕턴스 소자의 제조 방법으로서, 단자부의 Cu 기재를 소정의 형상으로 형성하고, 단자부의 표면에, 용접부가 땜납 접합부보다 층두께가 두꺼워지도록, Ag 또는 Ag 의 합금으로 표면 전극층을 형성하는 공정과, 코일을 용접부에 용접함으로써 단자부와 코일을 전기적으로 접속하는 공정과, 압분 코어를 성형하여, 압분 코어 내에 단자부가 접속된 코일을 매립 형성하는 공정을 특징으로 하고 있다.
또한, 압분 코어에 대하여 열처리를 실시하는 공정을 갖는 것이다.
이 제조 방법에 의하면, Ag 를 함유하는 표면 전극층에 있어서, 땜납 접합부의 층두께를 억제함으로써, 전지 작용에 의해 표출되는 Ag 의 양을 제어할 수 있다.
본 발명의 인덕턴스 소자의 제조 방법에 있어서, 단자부에서는, Cu 기재의 표면에 하지층을 형성하고, 그 표면에 표면 전극층을 도금 공정으로 형성하는 것이 바람직하다.
본 발명의 인덕턴스 소자의 제조 방법에 있어서, 코일과 단자부를 저항 용접으로 용접하는 것이 바람직하다.
본 발명에 의하면, 단자부의 표면에 Ag 를 함유하는 표면 전극층을 형성함으로써, 열에 의한 표면 전극층의 변질을 방지할 수 있고, 항상 단자부 표면의 땜납의 젖음성을 양호한 상태로 할 수 있다. 나아가, 다른 인덕턴스 소자나 다른 전자 부품과의 실장 간격을 좁게 한 경우라도, 전지 효과 등에 의한 Ag 의 표출을 억제할 수 있고, 또 단자부와 코일의 용접 강도를 높게 유지할 수 있다.
도 1 은 본 발명의 실시형태에 관련된 인덕턴스 소자의 전체 구성을 일부 투시하여 나타내는 사시도이다.
도 2 는 도 1 에 나타내는 인덕턴스 소자를 실장 기판 상에 실장한 상태를 나타내는 부분 정면도이다.
도 3 은 도 2 의 영역 A 의 부분 확대 종단면도이다.
도 4 는 도 1 에 나타내는 실시형태에 있어서의 단자 전극 플레이트를 나타내는 사시도이다.
도 5 는 도 4 에 나타내는 단자 전극 플레이트에 표면 전극층을 형성하는 공정에서 사용하는 지그의 구성을 나타내는 사시도이다.
도 6 은 도 1 에 나타내는 인덕턴스 소자의 제조 공정을 나타내는 평면도이다.
도 2 는 도 1 에 나타내는 인덕턴스 소자를 실장 기판 상에 실장한 상태를 나타내는 부분 정면도이다.
도 3 은 도 2 의 영역 A 의 부분 확대 종단면도이다.
도 4 는 도 1 에 나타내는 실시형태에 있어서의 단자 전극 플레이트를 나타내는 사시도이다.
도 5 는 도 4 에 나타내는 단자 전극 플레이트에 표면 전극층을 형성하는 공정에서 사용하는 지그의 구성을 나타내는 사시도이다.
도 6 은 도 1 에 나타내는 인덕턴스 소자의 제조 공정을 나타내는 평면도이다.
이하, 본 발명의 실시형태에 관련된 인덕턴스 소자 및 인덕턴스 소자의 제조 방법에 대해서 도면을 참조하면서 상세하게 설명한다.
먼저, 도 1 ∼ 도 3 을 참조하여, 본 실시형태의 인덕턴스 소자의 구성에 대해서 설명한다.
도 1 은, 본 실시형태에 관련된 인덕턴스 소자 (1) 의 전체 구성을 일부 투시하여 나타내는 사시도이다. 도 1 에서는, 인덕턴스 소자 (1) 의 하면 (실장면) 이 위쪽을 향하는 자세로 나타나 있다. 도 2 는, 도 1 에 나타내는 인덕턴스 소자 (1) 를 실장 기판 (10) 상에 실장한 상태를 나타내는 부분 정면도이다. 도 3 은, 도 2 의 영역 (A) 의 부분 확대 종단면도이다.
도 1 에 나타내는 인덕턴스 소자 (1) 는, 압분 코어 (3) 와, 압분 코어 (3) 의 내부에 매립된 코일로서의 공심 (空芯) 코일 (2) 과, 용접에 의해 공심 코일 (2) 에 전기적으로 접속되는 1 쌍의 단자부 (4) 를 구비하여 구성된다.
공심 코일 (2) 은, 절연 피막된 도선을 나선상으로 권회하여 형성된 것이다. 공심 코일 (2) 은, 권회부 (2a) 와 권회부 (2a) 로부터 인출된 인출 단부 (2b, 2b) 를 가지고 구성된다. 공심 코일 (2) 의 감김수는 필요한 인덕턴스에 따라 적절히 설정된다.
압분 코어 (3) 는, 예를 들어 Fe 기 비정질 합금의 분말이 결착재 (바인더 수지) 에 의해 고화되어 성형된 것이다. Fe 기 비정질 합금으로는, 예를 들어, 주성분으로서의 Fe 와, Ni, Sn, Cr, P, C, B, Si (단, Ni, Sn, Cr, B, Si 의 첨가는 임의) 를 첨가하여 이루어지는 연자성 합금이다. 이와 같은 Fe 기 비정질 합금을, 예를 들어, 애터마이즈법에 의해 분말상으로, 혹은 액체 급랭법에 의해 띠상 (리본상) 으로 제조할 수 있다.
Fe 기 비정질 합금 (Fe 기 비정질 합금) 의 바람직한 조성은, 조성식이, Fe100-a-b-c-x-y-z-tNiaSnbCrcPxCyBzSit 로 나타내고, 0 at％ ≤ a ≤ 10 at％, 0 at％ ≤ b ≤ 3 at％, 0 at％ ≤ c ≤ 6 at％, 3.0 at％ ≤ x ≤ 10.8 at％, 2.2 at％ ≤ y ≤ 9.8 at％, 0 at％ ≤ z ≤ 4.2 at％, 0 at％ ≤ t ≤ 3.9 at％ 이다.
결착재로는, 에폭시 수지, 실리콘 (silicone) 수지, 실리콘 고무, 페놀 수지, 우레아 수지, 멜라민 수지, PVA (폴리비닐알코올), 아크릴 수지 등의 액상 또는 분말상의 수지 혹은 고무나, 물유리 (Na2O-SiO2), 산화물 유리 분말 (Na2O-B2O3-SiO2, PbO-B2O3-SiO2, PbO-BaO-SiO2, Na2O-B2O3-ZnO, CaO-BaO-SiO2, Al2O3-B2O3-SiO2, B2O3-SiO2), 졸겔법에 의해 생성되는 유리상 물질 (SiO2, Al2O3, ZrO2, TiO2 등을 주성분으로 하는 것) 등을 들 수 있다.
또 윤활제로서, 스테아르산아연, 스테아르산알루미늄 등을 첨가해도 된다. 결착재의 혼합비는 5 질량％ 이하, 윤활제의 첨가량은 0.1 질량％ ∼ 1 질량％ 정도이다.
도 1 에 나타내는 바와 같이, 압분 코어 (3) 에 있어서, 실장 기판에 대한 실장면 (3a) 에, 단자부 (4) 의 일부를 수납하기 위한 수납 오목부 (30) 가 형성되어 있다. 수납 오목부 (30) 는, 실장면 (3a) 의 양측에 형성되어 있고, 압분 코어 (3) 의 측면 (3b, 3c) 을 향하여 해방되어 형성되어 있다. 압분 코어 (3) 의 측면 (3b, 3c) 으로부터 돌출되는 단자부 (4) 의 일부가 실장면 (3a) 을 향하여 절곡되어, 수납 오목부 (30) 의 내부에 수납된다.
단자부 (4) 는, 박판상의 Cu 기재로 형성되어 있다. 단자부 (4) 는 압분 코어 (3) 의 내부에 매립 형성되어 공심 코일 (2) 의 인출 단부 (2b, 2b) 에 전기적으로 접속되는 접속 단부 (40) 와, 압분 코어 (3) 의 외면에 노출되고, 상기 압분 코어 (3) 의 측면 (3b, 3c) 으로부터 실장면 (3a) 에 걸쳐서 순서대로 절곡되어 형성되는 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 를 가지고 구성된다. 접속 단부 (40) 는, 공심 코일 (2) 에 용접되는 용접부이다. 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) 는, 실장 기판 (10) 에 대하여 땜납 접합되는 땜납 접합부이다. 땜납 접합부는, 단자부 (4) 중의 압분 코어 (3) 로부터 노출되어 있는 부분으로서, 적어도 압분 코어 (3) 의 외측으로 향해지는 표면을 의미하고 있다.
단자부 (4) 의 접속 단부 (40) 와 공심 코일 (2) 의 인출 단부 (2b) 는, 저항 용접에 의해 접합되어 있다.
도 2 에 나타내는 바와 같이, 인덕턴스 소자 (1) 는, 실장 기판 (10) 상에 실장된다.
실장 기판 (10) 의 표면에는 외부 회로와 도통하는 도체 패턴이 형성되고, 이 도체 패턴의 일부에 의해, 인덕턴스 소자 (1) 를 실장하기 위한 1 쌍의 랜드부 (11) 가 형성되어 있다.
도 2 에 나타내는 바와 같이, 인덕턴스 소자 (1) 에 있어서는, 실장면 (3a) 이 실장 기판 (10) 측으로 향해져, 압분 코어 (3) 로부터 외부로 노출되어 있는 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) 가 실장 기판 (10) 의 랜드부 (11) 와의 사이에서 땜납층 (12) 으로 접합된다.
납땜 공정은, 랜드부 (11) 에 페이스트상의 땜납이 인쇄 공정에서 도포된 후에, 랜드부 (11) 에 제 2 곡절부 (41a) 가 대면하도록 하여 인덕턴스 소자 (1) 가 실장되고, 가열 공정에서 땜납이 용융된다. 도 2 와 도 3 에 나타내는 바와 같이, 제 2 곡절부 (42b) 는 실장 기판 (10) 의 랜드부 (11) 에 대향하고, 제 1 곡절부 (42a) 는 인덕턴스 소자 (1) 의 측면 (3b, 3c) 에 노출되어 있기 때문에, 필레트상의 땜납층 (12) 은, 랜드부 (11) 에 고착됨과 함께, 땜납 접합부인 제 2 곡절부 (42b) 와 제 1 곡절부 (42a) 의 쌍방의 표면에 충분히 확산되어 고착된다.
도 3 에 나타내는 바와 같이, 단자부 (4) 의 표면에는, 땜납층 (12) 과의 젖음성을 향상시키기 위한 표면 전극층 (17) 이 형성되어 있다. 즉, 단자부 (4) 를 구성하는 Cu 기재 (15) 의 표면에 하지층 (16) 이 형성되고, 하지층 (16) 의 표면에 표면 전극층 (17) 이 형성되어 있다.
하지층 (16) 은, Ni 로 형성된다. 표면 전극층 (17) 은, Ag 혹은 Ag 의 합금으로 형성된다. Ag 의 합금으로는, 예를 들어 Ag-Pd 를 사용한다. 하지층 (16) 과 표면 전극층 (17) 은, 별개의 도금 공정에 의해 각각 Cu 기재 (15) 의 표리 양면에 형성된다. 여기서 실시하는 도금 처리는, 전해 도금, 무전해 도금 중 어느 것이어도 된다.
단자부 (4) 를 형성하는 Cu 기재 (15) 의 두께는 200 ㎛ 정도이다. 또 Cu 기재 (15) 의 Cu 의 재질은 특별히 한정되는 것은 아니지만, 동손 (銅損) 에 의한 공심 코일 (2) 의 효율 저하를 피하기 위하여 무산소동이 바람직하게 적용된다.
하지층 (16) 의 두께는, 1 ∼ 5 ㎛ 정도인 것이 바람직하다. 하지층 (16) 은, 표면 전극층 (17) 을 도금할 때 적절히 석출시키고, 또 Cu 기재 (15) 로부터의 확산 등을 가능한 한 억제하는 것 등을 위한 것이다.
표면 전극층 (17) 은, 도금 공정으로 형성되고, 접속 단부 (40) (용접부) 가, 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) (땜납 접합부) 보다 층두께가 두꺼워지도록 형성되어 있다. 바꿔말하면, 단자부 (4) 의 압분 코어 (3) 로부터 노출되어 있는 부분의 표면 전극층 (17) 은, 압분 코어 (3) 의 내부에 위치하는 용접부의 표면 전극층보다 층두께가 얇게 형성되어 있다.
예를 들어, 접속 단부 (40) 에 있어서의 표면 전극층 (17) 의 층두께는 2 ㎛ 이상 8 ㎛ 이하이고, 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 에 있어서의 표면 전극층 (17) 의 층두께는 0.2 ㎛ 이상 1.3 ㎛ 이하이다. 여기서, 접속 단부 (40) 에 있어서의 표면 전극층 (17) 의 층두께는 종래와 동일한 정도로서, 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 에 있어서의 표면 전극층 (17) 의 층두께는 종래보다 얇게 하는 것이 바람직하다. 이 구성에 의하면, 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 에 있어서의 Ag 의 전지 작용을 억제할 수 있다. 이것에 의해, 표면 전극층 (17) 의 Ag 가 표출되는 것을 억제할 수 있고, 실장 기판 (10) 상에서, 접근시켜 배치되어 있는 다른 인덕턴스 소자 (1) 나 다른 전자 부품의 단자부나 랜드부와의 단락을 방지할 수 있다.
표면 전극층 (17) 이 Ag 로 형성되는 경우에는, 예를 들어 유기 킬레이트 피막형의 변색 방지제로 표면 전극층 (17) 의 표면 처리를 실시하는 것이 바람직하다.
다음으로, 도 4 ∼ 도 6 을 참조하여, 본 실시형태의 인덕턴스 소자의 제조 방법에 대해서 설명한다.
도 4 는, 단자 전극 플레이트 (45) 를 나타내는 사시도이다. 도 5 는, 도 4 에 나타내는 단자 전극 플레이트 (45) 에 표면 전극층을 도금 형성하는 공정에서 사용하는 지그 (50) 의 구성을 나타내는 사시도이다. 도 6 은, 인덕턴스 소자 (1) 의 제조 공정을 나타내는 평면도이다.
도 4 에 나타내는 박판상의 단자 전극 플레이트 (45) 는, 개개의 단자부 (4) 로서 분리되기 전의 이른바 후프재이다. 단자 전극 플레이트 (45) 는, 폭 방향 (D1) 의 양단에 있어서 길이 방향 (D2) 을 따라 연장되는 브리지부 (46) 에 의해, 복수 세트의 단자부 (4) 가 방향 (D2) 을 따라 순서대로 연결된 구성이다. 이 단자 전극 플레이트 (45) 에는, 도금 처리에 의해 미리 표리 양면에 Ni 의 하지층 (16) 이 형성되어 있다.
표면 전극층 (17) 을 도금 공정으로 형성할 때, 도 5 에 나타내는 지그 (50) 가 사용된다. 단자 전극 플레이트 (45) 는, 도 5 에 나타내는 지그 (50) 내에, 길이 방향 (L) 을 향하여 삽입되어 유지된다. 이 상태로 도금 처리를 실시함으로써, 단자 전극 플레이트 (45) 의 표리 양면에 표면 전극층 (17) 이 형성된다.
지그 (50) 는, 도금액을 적정량 마스킹할 수 있는 재료이고 예를 들어 PVC (폴리염화비닐) 로 구성되고, 도 5 에 나타내는 바와 같이, 내부에는 단자 전극 플레이트 (45) 를 유지하기 위한 유지 구멍부 (51) 가 형성되어 있다. 유지 구멍부 (51) 는, 지그 (50) 의 길이 방향 (L) 을 따라, 지그 (50) 를 관통하도록 형성되어 있다. 지그 (50) 의 길이 방향 (L) 을 직교하는 단면의 형상은, 길이 방향 (L) 에 걸쳐서 동일하며, 유지 구멍부 (51) 의 폭 방향 (W) 의 중앙부 (52) 는, 그 양측의 유지부 (53, 53) 보다 높이 방향 (H) 에 있어서 넓은 개구로 되어 있다. 중앙부 (52) 의 위치 및 폭은, 이후의 공정에서 단자 전극 플레이트 (45) 로부터 취출되는 단자부 (4) 에 있어서, 압분 코어 (3) 의 내부에 매립되는 범위에 대응한다. 또, 중앙부 (52) 의 폭은, 적어도, 이후의 공정에서 두 개의 인출 단부 (2b) 와 용접되는 접속 단부 (40) 를 포함하는 범위이다.
지그 (50) 의 중앙부 (52) 와 유지부 (53) 의 높이는, 도금 공정에서 단자부 (4) 의 형성되는 표면 전극층 (17) 의 층두께 (도금 두께) 가, 접속 단부 (40) (용접부) 가, 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) (땜납 접합부) 보다 두꺼워지도록 설정된다.
단자 전극 플레이트 (45) 는, 지그 (50) 를 사용한 도금 처리를 실시함으로써, 한 번의 도금 공정으로, 중앙부 (52) 와 유지부 (53) 의 H 방향의 높이에 의해 표면 전극층 (17) 의 층두께가 각각 규정되고, 접속 단부 (40) 가, 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) 보다 두꺼워지도록 형성하는 것이 가능해진다. 도 4 와 도 6(a) 에서는, 단자 전극 플레이트 (45) 에 있어서, 표면 전극층 (17) 의 도금의 층두께를 두껍게 하는 영역이 Tm 으로 나타나 있다.
지그 (50) 를 사용한 도금 처리 후, 도 6(b) 에 나타내는 바와 같이, 단자 전극 플레이트 (45) 를, 쌍이 되는 단자부 (4) 로 분리한다. 이 절단 공정에서는, 단자부 (4) 에 상기 영역 (Tm) 이 남겨지도록, 단자 전극 플레이트 (45) 의 중앙부를 절단하여 제거한다.
다음으로 도 6(c) 의 공정에서는, 공심 코일 (2) 의 인출 단부 (2b, 2b) 와 단자부 (4) 의 접속 단부 (40) 를 저항 용접에 의해 접합한다. 접속 단부 (40) 는, 본 실시형태와 같이 Ag 를 함유하는 표면 전극층 (17) 이 형성된 접속 단부 (40) 와 Cu 로 형성된 공심 코일 (2) 의 인출 단부 (2b) 를 저항 용접하는 경우, 그 접합 강도는 Ag 를 함유하는 표면 전극층의 두께에 의존하는 경향이 있다. 본 실시형태에 있어서는, Ag 를 함유하는 표면 전극층 (17) 의 층두께가 두껍기 때문에, 저항 용접에 의한 접합 강도를 높게 유지할 수 있다.
계속해서 도 6(d) 의 공정에서는, 공심 코일 (2) 의 위치에서, 상기한 Fe 기 비정질 합금의 분말과 결착재를 가지고 이루어지는 압분 코어 (3) 를 프레스 성형하고, 공심 코일 (2) 을 압분 코어 (3) 내에 매립 형성한다. 이 때, 접속 단부 (40) 는 압분 코어 (3) 의 내부에 매립되고, 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 는 압분 코어 (3) 로부터 외부로 노출된다.
다음으로, 압분 코어 (3) 에 대하여 응력 변형의 제거에 필요한 열처리를 실시한다. 본 실시형태에서는, 전술한 조성비의 Fe 기 비정질 합금을 사용함으로써 유리 천이 온도 (Tg) 를 낮게 할 수 있고, 따라서 압분 코어 (3) 에 대한 최적 열처리 온도를 종래에 비해 낮게 할 수 있다. 여기서「최적 열처리 온도」란, Fe 기 비정질 합금에 대하여 효과적으로 응력 변형을 완화할 수 있고, 코어 로스를 최소한으로 작게 할 수 있는 열처리 온도이다. 예를 들어, N2 가스, Ar 가스 등 불활성 가스 분위기에 있어서, 승온 속도를 40 ℃/min 으로 하고, 소정의 열처리 온도에 도달하면 그 열처리 온도로 1 시간 유지하고, 그리고 코어 로스 (W) 가 가장 작아질 때의 상기 열처리 온도를 최적 열처리 온도라고 인정한다.
계속해서, 도 6(d) 상태에서 단자부 (4, 4) 를 브리지부 (46) 로부터 절단한 후, 단자부 (4, 4) 를 도 1 에 나타내는 바와 같이 절곡하여, 표면이 땜납 접합면이 된 땜납 접합부인, 제 1 곡절부 (42a) 와 제 2 곡절부 (42b) 를 형성한다.
그 후, 도 2, 도 3 에 나타내는 바와 같이, 단자부 (4) 의 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 와, 실장 기판 (10) 의 랜드부 (11) 사이를 리플로우 공정에 의해 땜납 접합한다. Pb 프리 땜납 접합시의 가열 온도는, 245 ∼ 260 ℃ 정도이다.
단자부 (4) 는, Cu 기재 (15) 의 표면에 Ni 로 이루어지는 하지층 (16) 을 개재하여, Ag 또는 Ag 의 합금으로 이루어지는 표면 전극층 (17) 이 형성된 적층 구조로 되어 있다. 이것에 의해, 350 ℃ ∼ 400 ℃ 정도의 열처리가 실시되어도, 표면 전극층 (17) 이 변질되는 것을 억제할 수 있다. 여기서, Cu 의 확산은 어느 정도 발생하고 있을 것으로 생각되지만, 표면 전극층 (17) 을 Ag 또는 Ag 의 합금으로 형성함으로써 표면 전극층 (17) 이 변질되는 것을 억제할 수 있고, 따라서, 단자부 (4) 의 납땜성을 종래보다 효과적으로 향상시키는 것이 가능해진다.
따라서, 도 2, 도 3 에 나타내는 바와 같이, 인덕턴스 소자 (1) 를 실장 기판 (10) 상에 땜납 접합할 때, Ag 또는 Ag 의 합금으로 이루어지는 표면 전극층 (17) 이 최표면에 노출된 단자부 (4) 의 땜납 젖음성은 양호하고, 단자부 (4) 와 실장 기판 (10) 의 랜드부 (11) 사이에 적절히 필레트상의 땜납층 (12) 을 형성할 수 있어, 적절하고 또한 안정적인 땜납 접합을 실시하는 것이 가능하다.
또한, 이 구성에 의하면, 제 1 곡절부 (42a) 및 제 2 곡절부 (42b) 에 있어서의 Ag 의 전지 작용을 억제할 수 있고, 이것에 의해, 표면 전극층 (17) 의 Ag 가 표출되는 것을 억제할 수 있어, 실장 기판 (10) 상에서 이웃하는 인덕턴스 소자 (1) 나 다른 전자 부품과의 사이에서 단락이 발생하는 것을 방지하기 쉬워진다.
상기한 바와 같이, 표면 전극층 (17) 이 Ag 로 형성되는 경우, 변색 대책으로서, 변색 방지제로 표면 전극층 (17) 의 표면 처리를 실시하는 것이 바람직하다. 혹은, 표면 전극층 (17) 을 Ag-Pd 로 형성함으로써 변색을 억제할 수 있다.
또한, 압분 코어 (3) 의 성형에 사용되는 비정질 합금은, 상기한 조성의 것에 한정되지 않는다. 또한 그 경우에도, 최적 열처리 온도가 350 ℃ ∼ 400 ℃ 정도가 되는 Fe 기 비정질 합금을 사용하는 것이 바람직하다.
실시예
(땜납 젖음성 평가)
JIS 규격 C0099 및 JIS C60068-2-54 에 의해, 단자부의 땜납 젖음성을 평가하였다. 이 평가에서는, 단자부에 형성한 표면 전극층의 막두께를 변경한 샘플에 대해서 땜납 젖음성을 비교하였다. 표 1 은, 땜납 젖음성 평가의 결과를 나타내는 표이다.
(1) 평가 방법
평가 방법 : 급가열 승온법
땜납 : 센주 금속 제조 M705 (Sn 96.5 ％, Ag 3 ％, Cu 0.5 ％)
측정 온도 : 245 ℃
침지 깊이 : 0.2 ㎜
침지 시간 : 5 s (초)
침지 속도 : 10 ㎜/s
가속 에이징 조건 : 온도 120 ℃, 상대 습도 85 ％ 로 8 시간
(2) 샘플
기재 : Cu (외형 8.68 ㎜ × 3.2 ㎜, 두께 0.2 ㎜)
하지층 : Ni (두께 1.1 ∼ 1.3 ㎛)
샘플수 : 각 10 개
실시예·비교예의 층 구성 :
(실시예 1) Cu 기재/하지층/표면 전극층 : Ag (두께 1.0 ∼ 1.3 ㎛), 가속 에이징 없음
(실시예 2) Cu 기재/하지층/표면 전극층 : Ag (두께 0.2 ∼ 0.3 ㎛), 가속 에이징 없음
(실시예 3) Cu 기재/하지층/표면 전극층 : Ag (두께 1.0 ∼ 1.3 ㎛), 가속 에이징 있음
(실시예 4) Cu 기재/하지층/표면 전극층 : Ag (두께 0.2 ∼ 0.3 ㎛), 가속 에이징 있음
(비교예 1) Cu 기재/하지층/표면 전극층 : Ag (두께 2.3 ∼ 2.6 ㎛), 가속 에이징 없음
(비교예 2) Cu 기재/하지층/표면 전극층 : Ag (두께 2.3 ∼ 2.6 ㎛), 가속 에이징 있음
이상의 구성의 하지층과 표면 전극층을 기재 상에 도금 처리에 의해 순서대로 형성하고, 제로 크로스 시간 (초) 을 측정하였다 (표 1).
(3) 평가 결과
표 1 의 실시예 1, 2 와 비교예 1 의 비교, 또는 실시예 3, 4 와 비교예 2 의 비교로부터 알 수 있는 바와 같이, 표면 전극층을 얇게 해도 제로 크로스 시간에 유의차는 관찰되지 않았다. 따라서, 표면 전극층을 얇게 해도 땜납 젖음성에 문제가 없음을 알았다.
또, 표 1 의 실시예 3, 4 와, 실시예 1, 2 및 비교예 1 을 비교하여 알 수 있는 바와 같이, 가속 에이징을 실시해도 제로 크로스 시간에 유의차는 관찰되지 않았다. 따라서, 표면 전극층을 얇게 한 샘플의 땜납 젖음성은 장시간 경과 후에도 문제가 없다고 생각된다. 따라서, 땜납 젖음성의 관점에서, 땜납 접합부에 있어서의 표면 전극층의 층두께는 0.2 ㎛ 이상 1.3 ㎛ 이하인 것이 바람직함을 알았다.
(용접 강도 평가)
표 2 는, 용접 강도 평가의 결과를 나타내는 표이다.
(1) 평가 방법 : 인장 시험기 (AGS-50NJ (SHIMADZU 사 제조)) 를 사용하여 실시하였다.
(2) 샘플
코일 : 띠상의 도선의 폭 치수를 0.87 ㎜, 두께 치수를 0.21 ㎜, 턴수를 7.5 턴의 코일을 제작하고, 레이저를 조사하여 피복을 제거하였다.
단자부 : Cu 기재 (외형 4.09 ㎜ × 3.2 ㎜, 두께 0.2 ㎜) 상에 하지층으로서 Ni 를 두께 1 ∼ 3 ㎛ 형성하였다.
코일과 단자부의 용접 조건 : 전압 1.15/1.6 V, 에어압 : 0.4 ㎫
단자부의 층 구성 :
(비교예 1) Cu 기재/하지층/표면 전극층 : Ag (두께 1 ∼ 3 ㎛)
(실시예 1) Cu 기재/하지층/표면 전극층 : Ag (두께 2 ∼ 4 ㎛)
(실시예 2) Cu 기재/하지층/표면 전극층 : Ag (두께 5 ∼ 8 ㎛)
이상의 구성의 인덕턴스 소자를 사용하여, 상기 인장 시험기를 사용하여, 용접 강도 (단위 N) 를 측정하였다 (표 2).
(3) 평가 결과
표 2 로부터 알 수 있는 바와 같이, 비교예 1 은 용접 강도에 편차가 있기 때문에 실용면에서 불충분하다고 판단하였다. 이에 대하여 실시예 1, 2 에서는, 용접 강도가 항상 10 N 이상이고, 또한 측정값의 편차가 적기 때문에, 충분한 용접 강도가 얻어졌다. 따라서, 용접 강도의 관점에서, 용접부에 있어서의 표면 전극층의 층두께는 2 ㎛ 이상 8 ㎛ 이하인 것이 바람직함을 알았다.
상기 실시예에 의해, 표면 전극층의 막두께를 모두 2 ㎛ 이상 8 ㎛ 이하로 한 경우, Ag 의 전지 작용에 의한 표면 전극층의 Ag 의 표출에 의해, 실장 기판 상에서 접근시켜 배치되는 다른 인덕턴스 소자나 다른 전자 부품의 단자부나 랜드부와의 단락이 발생할 가능성이 커진다. 한편, 땜납 접합부에 있어서의 표면 전극층의 막두께를 0.2 ㎛ 이상 1.3 ㎛ 이하로 얇게 하고, 용접부에 있어서의 표면 전극층의 막두께는 2 ㎛ 이상 8 ㎛ 이하로 두껍게 함으로써, 강한 용접 강도를 유지하고, 다른 인덕턴스 소자나 다른 전자 부품과의 단락의 발생을 방지할 수 있는 것을 기대할 수 있음을 알 수 있다.
본 발명에 대해서 상기 실시형태를 참조하면서 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 개량의 목적 또는 본 발명의 사상의 범위 내에 있어서 개량 또는 변경이 가능하다.
이상과 같이, 본 발명에 관련된 인덕턴스 소자는, 단자부의 표면 전극층에 Ag 또는 Ag 의 합금을 사용한 구성으로 실장 기판 상에 근접 배치해도, 인덕턴스 소자끼리가 단락되는 것을 방지할 수 있는 점에서 유용하다.
1 : 인덕턴스 소자
2 : 공심 코일 (코일)
3 : 압분 코어
4 : 단자부
10 : 실장 기판
12 : 땜납층
15 : Cu 기재
16 : 하지층
17 : 표면 전극층
40 : 접속 단부 (용접부)
42a : 제 1 곡절부 (땜납 접합부)
42b : 제 1 곡절부 (땜납 접합부)
50 : 지그
2 : 공심 코일 (코일)
3 : 압분 코어
4 : 단자부
10 : 실장 기판
12 : 땜납층
15 : Cu 기재
16 : 하지층
17 : 표면 전극층
40 : 접속 단부 (용접부)
42a : 제 1 곡절부 (땜납 접합부)
42b : 제 1 곡절부 (땜납 접합부)
50 : 지그
Claims (8)
- 압분 코어와, 상기 압분 코어의 내부에 매립된 코일과, 용접에 의해 상기 코일에 전기적으로 접속되는 단자부를 구비한 인덕턴스 소자로서,
상기 단자부는, Cu 기재와, 상기 Cu 기재의 표면에 형성된 표면 전극층을 갖고, 상기 표면 전극층이 Ag 또는 Ag 의 합금으로 형성되어 있고,
상기 단자부는, 상기 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖고,
상기 표면 전극층은, 상기 용접부가 상기 땜납 접합부보다 층두께가 두껍게 형성되어 있고,
상기 용접부에 있어서의 상기 표면 전극층의 층두께는 2 ㎛ 이상 8 ㎛ 이하이고, 상기 땜납 접합부에 있어서의 상기 표면 전극층의 층두께는 0.2 ㎛ 이상 1.3 ㎛ 이하인 것을 특징으로 하는 인덕턴스 소자. - 제 1 항에 있어서,
상기 단자부는, 상기 압분 코어에 매립되어 있는 부분과, 상기 압분 코어로부터 노출되어 있는 부분을 갖고, 상기 용접부는 상기 압분 코어의 내부에 위치하고 있고, 상기 단자부의 압분 코어로부터 노출되어 있는 부분의 상기 표면 전극층은, 상기 용접부의 표면 전극층보다 층두께가 얇게 형성되어 있는 것을 특징으로 하는 인덕턴스 소자. - 삭제
- 제 1 항 또는 제 2 항에 있어서,
상기 용접부는 저항 용접부인 것을 특징으로 하는 인덕턴스 소자. - 압분 코어와, 상기 압분 코어의 내부에 매립된 코일과, 상기 코일에 전기적으로 접속되는 단자부를 구비하고, 상기 단자부가, 상기 코일에 용접되는 용접부와, 실장 기판에 대하여 땜납 접합되는 땜납 접합부를 갖는 인덕턴스 소자의 제조 방법으로서,
상기 단자부의 Cu 기재를 소정의 형상으로 형성하고, 상기 단자부의 표면에, 상기 용접부가 상기 땜납 접합부보다 층두께가 두꺼워지도록, Ag 또는 Ag 의 합금으로 표면 전극층을 형성하는 공정과,
상기 코일을 상기 용접부에 용접함으로써 상기 단자부와 상기 코일을 전기적으로 접속하는 공정과,
상기 압분 코어를 성형하여, 상기 압분 코어 내에 상기 단자부가 접속된 상기 코일을 매립 형성하는 공정을 갖고,
상기 용접부에 있어서의 상기 표면 전극층의 층두께는 2 ㎛ 이상 8 ㎛ 이하이고, 상기 땜납 접합부에 있어서의 상기 표면 전극층의 층두께는 0.2 ㎛ 이상 1.3 ㎛ 이하인 것을 특징으로 하는 인덕턴스 소자의 제조 방법. - 제 5 항에 있어서,
상기 압분 코어를 성형한 후에, 상기 압분 코어에 대하여 열처리를 실시하는 공정을 갖는 것을 특징으로 하는 인덕턴스 소자의 제조 방법. - 제 5 항 또는 제 6 항에 있어서,
상기 단자부에서는, 상기 Cu 기재의 표면에 하지층을 형성하고, 그 표면에 표면 전극층을 도금 공정으로 형성하는 것을 특징으로 하는 인덕턴스 소자의 제조 방법. - 제 5 항 또는 제 6 항에 있어서,
상기 코일과 상기 단자부를 저항 용접으로 용접하는 인덕턴스 소자의 제조 방법.
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