KR101647082B1 - 반도체 장치 - Google Patents

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앤드류 이. 칼슨
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Abstract

본 발명의 반도체 장치는 반도체 기판 상의 게이트를 포함한다. 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함할 수 있고, 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함할 수 있다. 게이트 위에 배치된 절연 층을 관통하여 접촉부가 형성된다. 접촉부는 게이트의 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩된다. 절연 층 상에 금속 층이 배치된다. 금속 층은 게이트의 제 1 측부 쪽으로 이동된 제 1 구조를 포함한다. 제 1 구조는 접촉부와 적어도 부분적으로 중첩되고, 이에 따라 접촉부가 절연 층을 관통하여 제 1 구조를 게이트에 전기적으로 결합시키게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 트랜지스터를 형성하기 위한 반도체 공정(semiconductor processes)에 관한 것으로, 더욱 구체적으로는 반도체 기판(semiconductor substrate) 위의 레이아웃 밀도(layout density)를 증가시키기 위한 공정에 관한 것이다.
평면 트랜지스터(planar transistors)와 같은 트랜지스터들은 수십 년간 집적회로들의 핵심요소가 되어 왔다. 트랜지스터를 사용하는 과정에서, 개별적인 트랜지스터들의 크기는 공정의 개발에서의 진보와 피쳐 밀도(feature density)의 증가에 대한 요구를 통하여 꾸준히 감소하였다. 현재의 스케일링(scaling)은 32 nm 기술을 사용하고 있고, 22 nm 기술에 대하여 개발이 진행되고 있다.
NMOS와 PMOS 구조들 사이를 연결하기 위하여 사용되는 금속 1(Metal 1)(M1) 수직 배선 경로(vertical wire route)들은 표준 트랜지스터 셀 디자인에서 중요하다. M1 수직 배선 경로들은 하위 층(underlying layer)의 활성 영역(active area)들에 접촉하는 접촉부(contact)(출력(output))들에 연결될 수 있다. 추가로 M1 수직 배선 경로들은 게이트들에 접촉되는 다른 M1 배선들일 수 있다.
M1 배선들(접촉부 배선들 또는 수직 배선들)의 경로설계(routing)에 있어서 첫 번째 해결과제는, 오정렬(misalignment), 즉 오버레이 에러(overlay error) 문제이다. 현대 리소그래피에서 오정렬은 점점 더 중요한 문제가 되고 있는 바, 이는 실제적 제약(practical limitations)을 초래한다. 이러한 실제적 제약의 하나는, 작은 접촉 피쳐(contacting feature)들 사이의 오프셋(offset)이, 바람직하게는 중심점들을 일치시킴으로써, 가능한 한 작게 유지될 것이 요구된다는 점이다. 이러한 제약을 해결함으로써, 예를 들어, 하나의 접촉부(contact)가 하나의 게이트(gate) 위에 배치되고 하나의 얇은 M1 배선이 상기 접촉부 위에 중앙 정렬되어서 상기 게이트, 접촉부, 그리고 M1 배선이 모두 동일한 점 위에 중앙 정렬될 수 있게 된다.
두 번째 해결과제는, CPP(contacted poly pitch)가 기술적 한계(예를 들어, 22 nm 설계 규칙)에 접근하도록 하여야 할 필요성이다. 이러한 필요성은, 위에서 설명한 것처럼 오정렬을 회피하기 위하여 선호되는 방식인, M1 및 게이트가 중앙 정렬(concentric)된 경우에, 두 개의 접속된 게이트들 사이에 추가적인 M1 배선(수직 M1 배선과 같은 배선)을 패턴(pattern)화하는 것을 불가능하게 한다. 오정렬을 회피하면서 접촉된 게이트들 사이에 M1 수직 배선 경로를 만들 수 있다는 것은 더 고밀도의 레이아웃을 가능하게 하고, 이것은 결과적으로 제품 비용을 더 낮추며 동작이 더 빠르게 일어나도록 한다.
도 1은 하나의 게이트 바로 위로 하나의 접촉부 및 하나의 금속 층 구조를 구비한 장치의 평면도를 도시하고 있다. 본 레이아웃(100)은 접촉부들(106A, 106B)에 의하여 M1 구조들(104A, 104B)에 각각 결합된 게이트들(102A, 102B)을 포함한다. 상기 M1 구조들(104A, 104B)은 게이트들(102A, 102B)을 위한 입력 접촉부들이다. 상기 M1 구조들(104A, 104B) 간의 인접성 때문에, M1 구조들 사이에 M1 수직 배선 경로와 같은 또 다른 M1 구조를 위한 공간은 남아 있지 않다. 영역(108)은 레이아웃의 밀도로 인하여 또 다른 M1 구조의 배치가 금지되는 M1 구조들(104A, 104B) 주변의 영역을 나타내고 있다.
상기 레이아웃(100)에서 하나의 M1 수직 배선 경로를 가능하게 하기 위한 가능한 하나의 해결책은, 상기 활성 게이트들 사이의 수평 거리를 증가시키기 위하여 하나의 더미 게이트를 추가함으로써 게이트 영역(gate area)을 확대(bloat)(CPP bloat)하는 것이다. 그러나 이러한 방법은 전체적인 칩 면적을 증가시키고, 칩 면적 대비 칩 성능을 제한한다.
가능한 또 다른 해결책은, 출력(output)으로의 연결을 이루기 위하여 M1 수직 배선 경로 대신에 추가적인 로컬 인터커넥트(Local Interconnect)(LI) 층을 사용하는 것이다. 이러한 LI 층은 게이트로의 접촉부 및/또는 활성 영역으로의 접촉부를 위하여 사용될 수 있다. 그러나, 상기 LI 층의 사용은, 상기 LI 층이 가까운 M1 배선들에 단락(shorting)되는 것을 막기 위하여 추가적인 비아(additional via)(V0) 층을 필요로 한다. 이러한 추가적인 V0 층은 개발 및/또는 처리 비용을 상당량 증가시킬 수 있다.
가능한 또 다른 해결책은, 롱 웨이 금속 2(wrong way metal 2)(M2) 층을 사용하는 것이다(여기서, M2 층은 노출되고 M2 배선은 M1 배선과 동일한 방향임). 이는 다른 위치들(예를 들어, 다른 로직 게이트(logic gate)들 또는 해당 회로의 다른 부분들)로부터의 배선들이 상기 M1 배선들에 연결되도록 경로 설계하는 것을 어렵게 만든다. 추가로, 상기 M2를 CPP만큼 밀집된(tight) 피치(pitch)로 인쇄(print)하기 위해서는, 직교 방향(orthogonal direction)으로 인쇄될 수 있는 최소 피치와의 트래이드오프(tradeoff)를 고려하거나, 다수의 노광(exposure) 및 다수의 마스크(mask)들을 사용하여야 하는데, 이는 제조 비용 및 수율(yield)에 있어서 손해를 초래한다. 따라서 롱 웨이 M2 방식은 전체 설계에 걸쳐 제약사항들을 가지고 있으며, 고밀도의 M1 배선 경로 설계 능력 또는 공정 비용 및 제품 수율을 저하(compromise)시킨다.
가능한 또 다른 해결책은, 게이트 연결을 이동(transpose)시키고 증가된 레이아웃 밀도를 가능하게 하기 위하여 게이트에 헤드(head)(또는 플래그(flag))를 추가하는 것이다. 이 경우 상기 접촉부는 상기 헤드 바로 위에 (직각으로(squared)) 배치될 수 있다. 그러나 상기 헤드를 사용하는 것은 게이트 폭의 편차(deviation)를 증가시킨다. 이러한 게이트 폭의 편차는 한계 치수(critical dimension)들을 변화를 증가시키고, 수율 및 신뢰성 문제를 발생시킬 수 있다.
따라서, 개발 및 공정 비용을 최소화하고 성능 및 신뢰성을 원하는 수준으로 유지하면서도, M1 수직 배선 경로를 가능하게 함으로써 레이아웃 밀도를 증가시킬 필요가 있다. M1 수직 배선 경로를 갖는 더 고밀도의 레이아웃은 제품 비용을 낮추고 그리고/또는 더 고밀도의 레이아웃을 활용함으로써 칩의 동작 속도를 증가시킬 수 있다. 이렇게 더 고밀도의 레이아웃은 22 nm 기술과 같은 진보된 기술에서 더 빠르고 더 신뢰성 높은 CPU(Central Processing Unit)들 또는 GPU(Graphical Processing Unit)들을 생산하는 데 유용할 수 있다.
특정 실시예들에서, 반도체 장치가 제공되며, 이러한 반도체 장치는 반도체 기판 상의 게이트(gate)를 포함한다. 게이트의 한쪽 측벽은 적어도 하나의 돌출부(protrusion)를 포함할 수 있고, 게이트의 반대쪽 측벽은 적어도 하나의 함몰부(depression)를 포함할 수 있다. 절연 층(insulating layer)이 게이트 위에 실질적으로 배치될 수 있다. 접촉부(contact)가 절연 층을 관통하여 형성될 수 있다. 접촉부는 게이트에서의 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩(overlap)될 수 있다. 금속 층이 절연 층 상에 배치될 수 있다. 금속 층은 게이트의 제 1 측부(side) 쪽으로 이동(shift)된 제 1 금속 층 구조를 포함할 수 있다. 제 1 구조는 접촉부와 적어도 부분적으로 중첩될 수 있고, 이에 따라 접촉부가 절연 층을 관통하여 제 1 구조를 게이트에 전기적으로 결합시키게 된다.
특정 실시예들에서, 반도체 장치의 제조 공정이 제공되며, 이러한 제조 공정은, 반도체 기판 상에 게이트를 형성하는 것과(여기서, 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함함), 게이트 위에 실질적으로 절연 층을 형성하는 것과, 절연 층을 관통하여 접촉부를 형성하는 것과, 그리고 제 1 구조를 갖는 금속 층을 절연 층 상에 형성하는 것을 포함한다.
특정 실시예들에서, 집적 회로가 제공되며, 이러한 집적 회로는 하나 이상의 반도체 장치들을 포함한다. 반도체 장치들 중 적어도 하나의 반도체 장치는, 게이트와(여기서, 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함함), 게이트 위에 실질적으로 배치되는 절연 층과, 절연 층을 관통하여 형성되는 접촉부와, 그리고 제 1 구조를 가지며 절연 층 상에 배치되는 금속 층을 포함한다.
특정 실시예들에서, 컴퓨터 판독가능 저장 매체가 제공되며, 이러한 저장 매체는 복수의 명령들을 저장하고, 이 명령들은 실행되었을 때 반도체 장치를 제공하는 데 사용될 수 있는 하나 이상의 패턴들을 발생시키며, 이러한 반도체 장치는, 게이트와(여기서, 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함함), 게이트 위에 실질적으로 배치되는 절연 층과, 절연 층을 관통하여 형성되는 접촉부와, 그리고 제 1 구조를 가지며 절연 층 상에 배치되는 금속 층을 포함한다.
특정 실시예들에서, 컴퓨터 판독가능 저장 매체가 제공되며, 이러한 저장 매체는 복수의 명령들을 저장하고, 이 명령들은 실행되었을 때 반도체 공정에서 사용할 수 있는 하나 이상의 패턴들을 발생시키며, 이러한 반도체 공정은, 반도체 기판 상에 게이트를 형성하는 것과(여기서, 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함함), 게이트 위에 실질적으로 절연 층을 형성하는 것과, 절연 층을 관통하여 접촉부를 형성하는 것과, 그리고 제 1 구조를 갖는 금속 층을 절연 층 상에 형성하는 것을 포함한다.
도 1은 게이트 바로 위에 접촉부 및 금속 층 구조가 있는 종래 기술의 장치를 나타낸 평면도이다.
도 2a는 굴곡부(bend)를 갖춘 게이트 위에서 이동(shift)된 접촉부 및 금속 구조를 구비한 장치의 설계 레이아웃의 한 가지 실시예에 대한 평면도이다.
도 2b는 굴곡부를 갖춘 게이트 및 상기 게이트의 굴곡부에 중첩되는 접촉부를 확대하여 보여주는 도면이다.
도 3은 굴곡부를 갖춘 게이트 위에 이동된 접촉부 및 금속 구조를 구비한 레이아웃의 한 실시예를 기판 위에 형성된 모습으로 확대하여 보여주는 평면도이다.
도 4는 도 2a에서 보여진 레이아웃(100)의 (최적화된 공정 통합(optimized process integration)을 위해) 리타겟팅(retargeting)된 것을 보여주는 도면이다.
도 5는 도 2a에서 보여진 레이아웃이 웨이퍼 위에 형성된 것을 보여주는 도면이다.
도 6은 게이트 위에 이동된 접촉부 및 금속 구조를 구비한 레이아웃의 한 실시예를 기판 위에 형성된 모습으로 보여주는 단면도이다.
도 7은 굴곡부를 갖춘 게이트들 위에 이동된 다수의 접촉부들 및 금속 구조들을 구비한 레이아웃의 한 실시예를 기판 위에서 형성된 모습으로 보여주는 평면도이다.
본 발명은 여러 실시예들 및 예시적 도면들을 통한 예시적인 방법으로 설명되고 있지만, 본 발명의 기술분야에서 통상의 기술자들은 본 발명이 본 명세서에서 설명된 실시예들 및 도면들로만 한정되는 것은 아니라는 것을 인식할 것이다. 본 발명의 첨부된 도면들 및 상세한 설명은 그 개시된 특정 형태로 본 발명을 한정하기 위한 것이 아니고, 반대로, 본 발명은 첨부된 청구범위의 청구항들에 의하여 정의되는 본 발명의 원리 및 범위 안에 포함되는 모든 변형들, 균등물들, 및 대안적 형태들을 포함한다는 사실을 이해하여야 한다. 본 명세서에서 사용된 제목들은 모두 본 명세서의 구성적 용도로 사용되었을 뿐이며, 본 명세서 또는 본 청구항의 범위를 한정하기 위한 것이 아니다. 본 명세서에서, "~할 수 있다"는 용어는 강제적 의미(즉, "하여야 한다")가 아니라 허용적 의미(즉, "할 가능성이 있다")로 사용되었다. 유사하게, "포함한다", "포함하는", 및 "포함하여"라는 용어는 특정된 것에 한정됨이 없이 다른 것을 포함할 수 있음을 의미한다.
도 2a는 굴곡부를 갖춘 게이트 위에서 이동된 접촉부 및 금속 구조를 구비한 장치의 레이아웃(100)의 한 가지 실시예에 대한 평면도를 도시하고 있다. 상기 레이아웃(100)은, 예를 들어 반도체 장치들에서 사용될 수 있는바, 이러한 반도체 장치들은 중앙 처리 장치(CPU)들 및 그래픽 처리 유닛(GPU)들과 같은 그러한 것일 수 있지만 이러한 것으로만 한정되는 것은 아니다. 상기 레이아웃(100)은 상기한 바와 같은 장치들에서 사용되는 하나의 트랜지스터 또는 그 일부일 수 있다. 일부 실시예들에서, 상기 레이아웃(100)은 하나의 NMOS 또는 PMOS 레이아웃이거나, 하나의 NMOS 또는 PMOS 레이아웃의 일부일 수 있다. 상기 레이아웃(100)은 CAD(Computer-Aided-Design)로 설계된 레이아웃이거나, CAD 설계 과정에서 형성된 레이아웃일 수 있다. 일부 실시예들에서, 하나의 컴퓨터 판독 가능한 저장 매체는, 실행되었을 경우에, 반도체 공정에서 상기 레이아웃(100) 또는 상기 레이아웃(100)을 형성하기 위하여 사용되는 패턴들을 생성하는, 다수의 명령들을 저장한다.
일부 실시예들에서, 상기 레이아웃(100)은 게이트들(102A, 102B)을 포함한다. 상기 게이트들(102A, 102B) 위로는 하나의 절연 층이 증착(deposit)될 수 있다. 접촉부들(106A, 106B)은 상기 게이트들(102A, 102B)에 결합하기 위하여 상기 절연 층을 관통하여 형성된다. 상기 접촉부들(106A, 106B)은 상기 게이트들(102A, 102B)을 위한 입력 접촉부들일 수 있다.
일부 실시예들에서, 상기 게이트들(102A, 102B)은 하나 이상의 굴곡부들(108A, 108B)을 포함한다. "굴곡부(bend)"는 (본 도면에서 도시된 실시예에서 보인 바와 같이) 중심으로부터 한쪽 방향으로 굴곡되거나 이동된 게이트의 일부분을 말한다. 예를 들어, 상기 게이트의 굴곡부는 한쪽 방향으로 이동(shifted), 변위(displaced), 또는 밀려난(pushed) 양쪽 측벽들을 구비하는데, 상기 게이트의 한쪽 측벽은 돌출부(예를 들어, 튀어나오거나, 부어오르거나, 부풀어오르거나, 혹(hump)과 같은 부분)를 갖게 되고, 게이트의 반대쪽 측벽은 함몰부(예를 들어, 들어가거나 가라앉은 부위)를 갖게 된다. 상기 돌출부 및 함몰부는 게이트의 길이방향을 따라 실질적으로 서로 대향할 수 있다. 일부 실시예들에서, 상기 돌출부 및 함몰부가 일부분을 따라서는 실질적으로 서로 대향하지만, 게이트의 전체 길이에 있어서는 전혀 그렇지 않을 수 있다. 상기 돌출부 및 함몰부는 상기 게이트의 길이 방향을 따라 대략 동일한 위치에 위치할 수 있다. 일부 실시예들에서는, 기판 위에서 굴곡부를 형성하는 상기 돌출부 및 함몰부가 유사한 크기와 모양을 가질 수 있다. 일부 실시예들에서는, 기판 위에서 굴곡부를 형성하는 상기 돌출부 및 함몰부가 길이 및/또는 깊이에 있어서 서로 다를 수 있다.
본 명세서에서 설명되고 있는 "굴곡부"라는 용어는 기판 표면 위에 생성된 모양을 가리키며, 상기 표면 위의 모양을 생성하기 위하여 사용된 형태 또는 디자인을 반드시 뜻하는 것은 아니다. 예를 들어, 일부 실시예들에서, 웨이퍼 위의 굴곡부는 다른 모양들 또는 모양들의 집합으로부터 형성될 수 있다. 도 2a에 보인 것처럼, 일부 실시예들에서는, 상기 굴곡부가 직사각형의 형상들로부터 형성된다. 다른 실시예들에서는, 상기 굴곡부가 직사각형이 아닌 형상들로부터 형성된다. 예를 들어, 상기 굴곡부는, 처리과정 중에 매끄럽게 되는(예를 들어, 라운딩(rounding)되거나 병합(merge)되는), 리소그래피의 공간적 분해능(resolution) 이상의 피쳐들을 구비한 형상들(예를 들어, 날카로운 꼭지점 또는 좁은 공간들)로부터 형성될 수 있다. 예를 들어, 하나의 실시예에서, 게이트의 나머지 부분과 분리되고 리소그래피의 분해능보다 작은 일정 거리만큼 떨어진 하나의 형상은 기판 위에서 상기 게이트의 나머지 부분과 병합되어 연속적으로 굴곡부를 형성할 수 있다. 따라서, 유사하게 생긴 굴곡부들을 기판 위에 형성하기 위하여 많은 서로 다른 레이아웃 형상들의 조합들이 사용될 수 있다.
도 2b는 굴곡부(108A)를 갖춘 게이트(102A)와 상기 굴곡부에 중첩되는 접촉부(106A)를 확대하여 도시하고 있다. 도 2a 및 도 2b에 보인 것처럼, 상기 게이트(102A)는 완전한 굴곡부(full bend)(108A)를 포함한다(유사하게, 도 2a에서 게이트(102B)는 완전한 굴곡부(108B)를 포함하도록 도시되었다). 도 2b에 보인 바와 같이, 상기 굴곡부(108A)는 상기 게이트(102A)의 일부분을 중심으로부터 멀어지도록 굴곡시키거나 이동시킨다. 일부 실시예들에서(예를 들어, NMOS 및 PMOS 게이트들의 교차결합된 쌍(cross-coupled pair)과 같은, 교차결합된 장치의 경우), 단지 ½ 굴곡부(½ bend)만이 필요하다(½ 굴곡부는, 게이트의 나머지 부분이 ½ 굴곡부 이전에 게이트의 일부로부터 이동되도록, 게이트를 이동시킴). ½ 굴곡부의 예가 도 7에 도시된 실시예에서 도면부호 116으로 제시되어 있다.
도 2a 및 도 2b에 보인 것처럼, 접촉부들(106A, 106B)은 게이트들(102A, 102B) 위에 형성된다. 상기 접촉부들(106A, 106B)은, 상기 접촉부들이 상기 굴곡부들(108A, 108B)에 적어도 부분적으로 각각 중첩되도록 배치될 수 있다. 예를 들어, 상기 접촉부들이 상기 굴곡부들과 적어도 부분적으로 중첩되도록 상기 레이아웃(100)이 생성(예를 들어, 패턴화 또는 설계)될 수 있다. 일부 실시예들에서, 상기 접촉부들(106A, 106B)의 일부분은 상기 게이트들(102A, 102B)의 다른 부분들과 중첩된다. 다른 실시예들에서는, 상기 접촉부들(106A, 106B)이 상기 게이트들(102A, 102B)의 굴곡부들(108A, 108B)의 일부분들과만 중첩된다. 상기 접촉부들(106A, 106B)이 도 2a에 보인 것처럼 상기 굴곡부들(108A, 108B)과 적어도 부분적으로 중첩되기 때문에, 굴곡부가 없는 게이트(예를 들어, 도 1에 도시된 경우) 바로 위에 위치한 접촉부들보다 접촉부 사이에 더 많은 공간을 제공하기 위하여, 상기 접촉부들은 서로에게서 멀어지도록 이동(shifted) 또는 오프셋(offset)된다.
일부 실시예들에서는, 도 2a에 보인 바와 같이, M1 구조들(104A, 104B)들을 포함하는 하나의 금속 층이 기판 위에 형성된다. 상기 M1 구조들(104A, 104B)은, 상기 M1 구조들이 상기 접촉부들(106A, 106B)에 적어도 부분적으로 각각 중첩되도록 배치될 수 있다. 예를 들어, M1 구조들이 상기 접촉부들과 적어도 부분적으로 중첩되도록 상기 레이아웃(100)이 생성(예를 들어, 패턴화 또는 설계)될 수 있다. 상기 M1 구조들(104A, 104B)은 상기 접촉부들(106A, 106B)에 결합되는 M1 구조들일 수 있다. 예를 들어, 상기 M1 구조들(104A, 104B)은 상기 게이트들(102A, 102B)에 입력을 각각 제공하는 금속 배선들일 수 있다. 일부 실시예들에서, 상기 M1 구조들(104A, 104B)은, M1 구조들이 상기 게이트들(102A, 102B)의 굴곡부들(108A, 108B)과 적어도 부분적으로 중첩되도록 배치될 수 있다.
상기 M1 구조들(104A, 104B)이 상기 굴곡부들(108A, 108B)에 적어도 부분적으로 중첩되는 접촉부들(106A, 106B)과 적어도 부분적으로 중첩되기 때문에, 상기 M1 구조들 사이에 더 넓은 공간을 제공할 수 있도록 상기 M1 구조들이 서로에게서 멀리 이동 또는 분리된다. 상기 M1 구조들(104A, 104B) 사이의 증가된 공간은 추가적인 M1 구조(110)를 위하여 상기 M1 구조들 사이의 거리를 증가시킨다. 상기 M1 구조(110)는 상기 M1 구조들(104A, 104B)과 동일한 금속 층의 일부로 형성될 수 있다. 예를 들어, 상기 M1 구조(110)는 출력 접촉부(112A)를 출력 접촉부(112B)에 결합하는 하나의 금속 배선일 수 있다. 예를 들어, 상기 출력 접촉부들(112A, 112B)은 상기 레이아웃(100)의 활성 영역들(114A, 114B)에 대한 접촉부들일 수 있다(예를 들어, 도 2a에서 보여진 출력 접촉부들(112A, 112B)은 도 6에서 보여진 절연 층(122)에 형성될 수 있고, 도 2a에서 보여지는 바와 같이, 출력 접촉부들(112A, 112B)은 절연 층(122)을 관통하여 반도체 장치의 활성 영역들(114A, 114B)을 추가적인 MI 구조(110)와 같은 제 2 구조에 결합시키도록 구성될 수 있음).
도 3은, 굴곡부(108A)를 가진 게이트(102A) 위에서 이동된 접촉부(106A) 및 M1 구조(104A)로 이루어진 레이아웃(100)의 일부분의 한 실시예를 기판 위에 형성된 모습대로 확대하여 보여주는 평면도이다. 도 3에 보인 상기 레이아웃(100)의 일부는 가공된 반도체 기판(예를 들어, 반도체 웨이퍼) 위에 존재하는 하나의 레이아웃을 대표적으로 보여준다. 도 3에 보인 것처럼, 상기 M1 구조(104A)는 접촉부(106A) 및 상기 게이트(102A)의 굴곡부(108A)와 중첩된다. 상기 접촉부(106A)는 상기 게이트(102A)와 부분적으로 중첩되고, 상기 굴곡부(108A)와는 적어도 부분적으로 중첩된다. 상기 게이트(102A)의 굴곡부(108A)는 추가적인 M1 구조(110)가 상기 게이트의 M1 구조(104A) 반대쪽에 만들어지는 것을 가능하게 한다.
일부 실시예들에서, 상기 레이아웃 안의 컴포넌트들(예를 들어, 게이트(102A), 게이트(102B), M1 구조(104A) 등)이 적절하게 기능할 수 있도록, 상기 레이아웃(100)은 다음과 같은 레이아웃을 위한 최소 중첩(overlap) 및 간격(spacing) 요구사항들을 만족시키거나 상회한다. 예를 들어, 다음과 같은 값들에 대한 요구사항들이 존재할 수 있다(하지만, 이러한 것에만 한정되는 것은 아님):
(a) 접촉부(106A)와 게이트(102A) 사이의 최소 중첩 양(amount) (도 3에서의 화살표 A);
(b) 접촉부(106A)와 게이트(102A) 사이의 최소 간격 양 (도 3에서의 화살표 B);
(c) 접촉부(106A)와 M1 구조(104A) 사이의 최소 중첩 양 (도 3에서의 화살표 C);
(d) 접촉부(106A)와 추가적인 M1 구조(110) 사이의 최소 간격 양 (도 3에서의 화살표 D);
(e) 접촉부(106A)와 접촉부(112B) 사이의 최소 간격 양 (도 3에서의 화살표 E);
(f) 접촉부(106A)와 활성 영역(114B) 사이의 최소 간격 양 (도 3에서의 화살표 F);
상기 최소 중첩 및/또는 간격 크기를 결정하는 데 사용될 수 있는 요인들은, 마스크의 오정렬 에러(misalignment error)(오버레이 에러(overlay error)), Z-방향의 테이퍼(taper) 측벽 편차(sidewall variation), 한계 치수 균일성(Critical Dimension Uniformity, CDU)(리소그래피 효과로 인한 것)(이러한 변화는 도 3에서 구조들의 이중 선분들로 표현됨), 에칭 공정(etch process) 편차(예를 들어, RIE 편차), 및 정전 최소값(electrostatic minimum) 등을 포함한다(하지만, 이러한 것에만 한정되는 것은 아님).
중첩의 경우에 상기 정전 최소값은, 저항 및 일렉트로마이그래이션(electromigration)이 임의의 선택된 임계 값(threshold value)들 아래로 유지되도록 하기 위하여 컴포넌트들 사이에 필요한 접촉부 영역의 최소 크기를 나타내는 하나의 수치일 수 있다. 상기 중첩을 위한 정전 최소값은, 예를 들어, 상기 접촉부(106A)가 타원이라고 가정하고 상기 임계 값들에 근거하여 상기 타원의 면적을 계산하기 위한 특성치들(properties)을 활용하거나, 또는 예를 들어, 몬테카를로 모의실험(Monte Carlo simulation)을 이용하여, 정량적으로 결정될 수 있다. 간격의 경우에 상기 정전 최소값은, 상기 컴포넌트들 간의 간격에 사용되는 유전체(dielectric)의 브레이트 다운(break down)을 방지할 수 있는, 분리에 필요한 최소 거리를 표현하는 하나의 수치일 수 있다.
하나의 예로서, 25 nm의 폭과 60 nm 길이의 굴곡부(이러한 굴곡부는 게이트의 가장자리로부터 25 nm 이동되어있고 다시 게이트 가장자리로 굴곡되기 전에 60 nm 길이방향으로 연장됨)를 갖춘 22 nm 폭의 게이트에 대해서 앞서 나열된 최소값 (a) 내지 (f)가 계산되었다. 접촉부는, 상기 굴곡부와 중첩되도록 중심으로부터 30 nm 이동된, 40 nm 폭과 80 nm 길이를 갖춘 접촉부이다. 오버레이 에러, 측벽 편차(sidewall variation), CDU, 및 RIE 편차를 위한 최소값들은 4 시그마(sigma) RSS(Root-Sum-Square) 값들을 이용하여 계산되었다. 정전 최소값들은, 상기 접촉부가 60 nm 크기의 주축(major axis)을 갖는 타원 영역을 구비한다고 가정하고, 임계 값들은 정상 접촉부 면적의 50%가 되도록 설정함으로써 얻어진다. 이러한 경우 대략적으로 (a) 22 nm; (b) 21 nm; (c) 28 nm; (d) 28 nm; (e) 30 nm; (f) 22 nm인 최소값들이 구해진다.
계산된 상기 최소값들은 도 2a 및 도 3에 보인 레이아웃(100)과 유사한 레이아웃을 생성하도록 하는 PVBAND 모의실험을 이용하여 얻어진 값들과 비교되었다. 상기 PVBAND 모의실험에 의하여 생성된 레이아웃은 계산에 의해 얻어진 모든 상기의 최소 요구사항들을 만족하는 것으로 확인되었다. 따라서, 상기 레이아웃은 현재의 리소그래피 툴(tool)들을 이용하여 구현 가능한 것으로 확인되었으며, 게이트들에 있어서 굴곡부들의 구현과 접촉부 및 M1 구조들의 위치들을 리타겟팅하는 것을 제외하고는, 현재의 공정 기술들을 넘어 추가적인 층들 및/또는 개발 없이도 상기 레이아웃이 생성될 수 있다.
도 4 및 도 5는 도 2a에 보인 레이아웃(100)의 (최적화된 공정 통합을 위해) 리타겟된 도면 및 웨이퍼 상의 형상을 도시하고 있다. 도 4에 도시된 상기 레이아웃(100)의 실시예는, 공정 또는 설계 과정 중의 에러가 발생하는 경우에도 최소 중첩 및 간격 요구사항들이 만족될 수 있도록, 공정 통합을 위하여 최적화될 수 있다. 일부 실시예들에서, 상기 레이아웃(100)의 한계 치수들에 있어서의 공정 중 에러들의 잠재적인 영향을 더욱 감소시키기 위하여, 게이트들(102A, 102B)을 제외한 다른 피쳐들이 굴곡부들을 포함할 수 있다. 예를 들어 도 4에 보인 바와 같이, M1 구조들(104A, 104B), 추가적 M1 구조(110), 그리고 활성 영역들(114A, 114B)은 작은 굴곡부들을 포함할 수 있다. M1 구조들 및/또는 활성 영역들의 굴곡부들은, 두꺼운 구조들로부터 시작하여 굴곡부가 필요한 위치에 노치(notch)들을 잘라내거나, 얇은 구조로부터 시작하여 굴곡부가 필요한 곳을 제외한 모든 위치로 상기 구조를 확장시킴으로써 형성될 수 있다.
도 6은 게이트(102A) 위에 이동된 접촉부(106A) 및 M1 구조(104A)를 갖춘 상기 레이아웃(100)의 일 실시예에 있어서 기판(120) 위에 형성된 모습대로의 한 단면을 도시하고 있다. 도 6에 보인 것처럼, 상기 접촉부(106A)는 절연 층(122)을 관통하여 형성된다. 상기 접촉부(106A)는 게이트(102A) 및 M1 구조(104A)로부터 적어도 부분적으로 이동되어 있을 수 있다. 상기 게이트(102A)의 굴곡부(도면에는 생략됨)는, 상기 접촉부와 게이트 사이에 충분한 연결을 제공하면서도, 상기 접촉부(106A)로 하여금 게이트(102A)로부터 이동되는 것을 가능하게 한다. 상기 접촉부(106A) 및 M1 구조(104A)의 이동은 상기 게이트(102A)와 게이트(102B) 사이에 추가적인 M1 구조(110)가 배치될 수 있도록 해준다(예를 들어, 도 6에서 보여지는 바와 같이, M1 구조(104A)와 같은 제 1 구조는, 게이트(102A)와 대향하고 있는 아울러 M1 구조(104A)와 같은 제 1 구조의 다른 측부 쪽(예컨대, 도 6에서 M1 구조(104A)의 좌측 측부 쪽)에 있는 다른 게이트(102C)와 중첩되지 않으며; 게이트(102A)에서의 돌출부들 중 적어도 하나의 돌출부와 게이트(102A)에서의 함몰부들 중 적어도 하나의 함몰부는, 게이트(102A)와 적어도 하나의 다른 게이트(102B) 사이에서 금속 층 내에 추가적인 MI 구조(110)와 같은 제 2 구조가 위치하는 것을 가능하게 하고; 추가적인 MI 구조(110)와 같은 제 2 구조는, 게이트(102A)와 대향하는 아울러 추가적인 MI 구조(110)와 같은 제 2 구조의 다른 측부 쪽(예컨대, 도 6에서 추가적인 MI 구조(110)의 우측 측부 쪽)에 있는 다른 게이트(102B)와 중첩되지 않으며; 그리고 반도체 기판(120) 상에 형성되는 다른 게이트(102B)는 게이트(102A)로부터 추가적인 MI 구조(110)와 같은 제 2 구조의 반대편 측부 쪽(예컨대, 도 6에서 추가적인 MI 구조(110)의 오른편 측부 쪽)에 위치하며, 여기서 추가적인 MI 구조(110)와 같은 제 2 구조는 게이트(102A) 또는 다른 게이트(102B)와 중첩되지 않음).
도 7은 굴곡부를 갖춘 게이트들 위에 이동된 접촉부들 및 금속 층 구조들을 여러 개 구비한 레이아웃(200)의 일 실시예를 기판 위에 형성된 모양대로 보여주는 평면도이다. 도 7은 도 2a, 도 3, 도 4, 및 도 5에 보인 상기 레이아웃(100)을 포함하는 더 큰 레이아웃을 표현하고 있다. 참고로, 레이아웃(100)이 도 7에서의 레이아웃(200)의 일부분으로서 아웃라인(outline)되어 있다. 예를 들어, 상기 레이아웃(200)은 GPU를 위해 사용되는 하나의 플롭 레이아웃(flop layout)일 수 있다. 상기 레이아웃(200)은, 일부가 상기 굴곡부(108)들을 포함하는, 여러 개의 게이트(102)들을 포함할 수 있다. 간결한 설명을 위하여, 도 7에서 접촉부들, M1 구조들, 및 활성 영역들은 도면부호가 표시되지 않았다. 상기 레이아웃(200)은, 게이트들 및 접촉부들에 굴곡부들을 사용하는 것이 레이아웃의 불필요한 확대(bloat)를 방지하고 더 빠르고 더욱 신뢰성 있는 CPU들 또는 GPU들을 생산할 수 있는 더 고밀도의 레이아웃을 가능하게 한다는 것을 보여준다.
도 7은 ½ 굴곡부(116)를 갖춘 게이트(102')의 한 실시예를 보여준다. 상기 게이트(102')는 다른 게이트(예를 들어, 게이트(202''))에 교차 결합될 수 있다. 상기 게이트(102')가 교차 결합되기 때문에, 상기 게이트는 오직 ½ 굴곡부만을 필요로 할 뿐이고(즉, 게이트는 ½ 굴곡부 이후로 종단(terminate) 처리됨), 완전한 굴곡부는 필요하지 않다. 추가로, 게이트(102'')는 게이트 위에 중심이 위치하는 접촉부를 구비한 그러한 게이트의 한 예를 보여준다. 따라서, 도 7에 도시된 실시예는, 게이트 위에 중심이 위치하는 접촉부들을 구비한 게이트들이, 굴곡부를 구비함과 아울러 게이트들에 부분적으로 중첩되는 접촉부들을 구비한 게이트들과 동일한 레이아웃에 포함될 수 있는 것을 보여주며, 일부 실시예들에서, 이러한 서로 다른 종류의 게이트들 및 접촉부들은 서로 적절히 가까운 위치에 존재할 수 있다.
본 발명의 다양한 양태들에 대한 추가적인 변형 및 대안적인 실시예들은, 본 발명의 기술분야의 통상의 기술자들에게 있어서, 본 명세서를 통하여 명백하게 이해될 수 있다. 따라서, 본 명세서의 설명들은 단지 예시적일 뿐이며, 통상의 기술자들에게 본 발명을 실시하는 일반적인 방법을 설명하기 위한 것으로 이해돼야 한다. 본 명세서에서 예시되고 설명되는 본 발명의 형태들은 바람직한 실시예들로서 받아들여져야 함이 이해돼야 한다. 본 발명의 상세한 설명을 통해 통상의 기술자에게는 모두 명백하게 이해될 수 있는 바와 같이, 본 명세서에서 예시되고 설명되는 것들을 대신하는 요소들 및 재료들이 존재할 수 있고, 일부분들 및 공정들은 역순으로 구성될 수 있으며, 본 발명의 일정 특징들은 독립적으로 활용될 수 있다. 첨부된 청구범위의 청구항들에 의해 설명되는 바와 같은 본 발명의 원리 및 범위를 벗어나지 않은 채로, 본 명세서에서 설명된 요소들에 있어서의 변형들이 이루어질 수 있다.

Claims (25)

  1. 반도체 장치로서,
    반도체 기판 상의 게이트(gate)와, 여기서 상기 게이트의 한쪽 측벽은 적어도 하나의 돌출부(protrusion)를 포함하고 상기 게이트의 반대쪽 측벽은 적어도 하나의 함몰부(depression)를 포함하며;
    상기 게이트 위에 배치되는 절연 층(insulating layer)과;
    상기 절연 층을 관통하여 형성되는 접촉부(contact)와, 여기서 상기 접촉부는 상기 게이트에서의 상기 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩(overlap)되며; 그리고
    상기 절연 층 상에 배치되는 금속 층을 포함하여 구성되고,
    상기 금속 층은 상기 게이트의 제 1 측부(side) 쪽으로 이동(shift)된 제 1 구조를 포함하고, 상기 제 1 구조는 상기 접촉부와 적어도 부분적으로 중첩되어 상기 접촉부가 상기 절연 층을 관통하여 상기 제 1 구조를 상기 게이트에 전기적으로 결합시키게 되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 돌출부들 중 적어도 하나의 돌출부와 상기 함몰부들 중 적어도 하나의 함몰부는 상기 게이트의 길이(length) 중 일부분을 따라 서로 대향하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 돌출부와 상기 함몰부는 상기 게이트의 길이 전체가 아닌 일부분을 따라 서로 대향하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제 1 구조는 상기 게이트에서의 상기 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트와 대향하고 있으며 상기 제 1 구조의 다른 측부 쪽에 있는 다른 게이트와는 상기 제 1 구조가 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트에서의 돌출부들 중 적어도 하나의 돌출부와 상기 게이트에서의 상기 함몰부들 중 적어도 하나의 함몰부는, 상기 게이트와 적어도 하나의 다른 게이트 사이에서 상기 금속 층 내에 제 2 구조가 위치하는 것을 가능하게 하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 금속 층 내에 제 2 구조를 더 포함하며, 상기 제 2 구조는 상기 게이트의 제 1 측부 반대편에 있는 상기 게이트의 제 2 측부 쪽에 위치하며, 상기 제 2 구조는 상기 제 1 구조로부터 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제 2 구조는 상기 게이트와 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 게이트와 대향하고 있으며 상기 제 2 구조의 다른 측부 쪽에 있는 다른 게이트와는 상기 제 2 구조가 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 반도체 기판 상에 다른 게이트를 더 포함하고, 상기 다른 게이트는 상기 게이트로부터 상기 제 2 구조의 반대편 측부 쪽에 위치하며, 상기 제 2 구조는 상기 게이트 또는 상기 다른 게이트와 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 절연 층에 형성되는 적어도 하나의 출력 접촉부를 더 포함하고, 상기 출력 접촉부는 상기 절연 층을 관통하여 상기 장치의 활성 영역을 상기 제 2 구조에 결합시키도록 되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    CAD(Computer-Aided-Design)로 설계된 패턴(pattern)에 따라 상기 게이트에서의 상기 돌출부들 및 상기 함몰부들이 형성되는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치의 제조 공정으로서,
    반도체 기판 상에 게이트를 형성하는 단계와, 여기서 상기 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 상기 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함하며;
    상기 게이트 위에 절연 층을 형성하는 단계와;
    상기 절연 층을 관통하여 접촉부를 형성하는 단계와, 여기서 상기 접촉부는 상기 게이트에서의 상기 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩되며; 그리고
    상기 절연 층 상에 금속 층을 형성하는 단계를 포함하여 구성되고,
    상기 금속 층은 상기 게이트의 제 1 측부 쪽으로 이동된 제 1 구조를 포함하고, 상기 제 1 구조는 상기 접촉부와 적어도 부분적으로 중첩되어 상기 접촉부가 상기 절연 층을 관통하여 상기 제 1 구조를 상기 게이트에 전기적으로 결합시키게 되는 것을 특징으로 하는 반도체 장치의 제조 공정.
  14. 제13항에 있어서,
    상기 돌출부들 중 적어도 하나의 돌출부와 상기 함몰부들 중 적어도 하나의 함몰부를 상기 게이트의 길이 중 일부분을 따라 서로 대향하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  15. 제14항에 있어서,
    상기 돌출부와 상기 함몰부는 상기 게이트의 길이 전체가 아닌 일부분을 따라 서로 대향하고 있는 것을 특징으로 하는 반도체 장치의 제조 공정.
  16. 제13항에 있어서,
    상기 게이트와 대향하고 있으며 상기 제 1 구조의 다른 측부 쪽에 있는 다른 게이트와는 상기 제 1 구조가 중첩되지 않도록 상기 제 1 구조를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  17. 제13항에 있어서,
    상기 금속 층 내에 제 2 구조를 형성하는 단계를 더 포함하며, 상기 제 2 구조는 상기 게이트의 제 1 측부 반대편에 있는 상기 게이트의 제 2 측부 쪽에 위치하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  18. 제17항에 있어서,
    상기 제 2 구조가 상기 게이트와 중첩되지 않도록 상기 제 2 구조를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  19. 제17항에 있어서,
    상기 게이트와 대향하고 있으며 상기 제 2 구조의 다른 측부 쪽에 있는 다른 게이트와는 상기 제 2 구조가 중첩되지 않도록 상기 제 2 구조를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  20. 제17항에 있어서,
    상기 반도체 기판 상에 다른 게이트를 형성하는 단계를 더 포함하고, 상기 다른 게이트는 상기 게이트로부터 상기 제 2 구조의 반대편 측부 쪽에 위치하며, 상기 제 2 구조는 상기 게이트 또는 상기 다른 게이트와 중첩되지 않는 것을 특징으로 하는 반도체 장치의 제조 공정.
  21. 제17항에 있어서,
    상기 절연 층을 관통하여 상기 장치의 활성 영역을 상기 제 2 구조에 결합시키도록 상기 절연 층에 적어도 하나의 출력 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  22. 제13항에 있어서,
    CAD(Computer-Aided-Design)로 설계된 패턴에 근거하여 상기 게이트에서의 상기 돌출부들 및 상기 함몰부들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  23. 하나 이상의 반도체 장치들을 포함하는 집적 회로로서, 상기 반도체 장치들 중 적어도 하나의 반도체 장치는,
    반도체 기판 상의 게이트와, 여기서 상기 게이트의 한쪽 측벽은 적어도 하나의 돌출부를 포함하고 상기 게이트의 반대쪽 측벽은 적어도 하나의 함몰부를 포함하며;
    상기 게이트 위에 배치되는 절연 층과;
    상기 절연 층을 관통하여 형성되는 접촉부와, 여기서 상기 접촉부는 상기 게이트에서의 상기 돌출부들 중 적어도 하나의 돌출부와 적어도 부분적으로 중첩되며; 그리고
    상기 절연 층 상에 배치되는 금속 층을 포함하고,
    상기 금속 층은 상기 게이트의 제 1 측부 쪽으로 이동된 제 1 구조를 포함하고, 상기 제 1 구조는 상기 접촉부와 적어도 부분적으로 중첩되어 상기 접촉부가 상기 절연 층을 관통하여 상기 제 1 구조를 상기 게이트에 전기적으로 결합시키게 되는 것을 특징으로 하는 하나 이상의 반도체 장치들을 포함하는 집적 회로.
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