KR101606503B1

KR101606503B1 - 통신 시스템에서 다중 코드 블록들에 대한 ｃｒｃ를계산하기 위한 방법 및 장치

Info

Publication number: KR101606503B1
Application number: KR1020080067574A
Authority: KR
Inventors: 초우유에 피; 파룩 칸
Original assignee: 삼성전자주식회사
Priority date: 2007-07-12
Filing date: 2008-07-11
Publication date: 2016-03-25
Also published as: US20130061118A1; AU2008273136A1; US20090019337A1; AU2008273136B2; CN101689864A; US20120240015A1; CA2692719A1; CN103795496A; CN101689864B; JP5940722B2; CN103795496B; CN103795497A; US8862958B2; JP2016007042A; JP2012100361A; US8255761B1; US8386878B2; RU2010100829A; JP5796099B2; EP2015494B1

Abstract

순환 잉여검사(Cyclic Redundancy Checks, 이하 CRC라 칭함)를 생성하기 위한 방법 및 장치. 상기 방법은 다수의 정보 비트들을 가진 하나의 전송 블록을 위해 다수의 CRC를 계산한다. 다수의 정보 비트들을 포함하는 전송블록에 대한 전송 블록 CRC를 계산한다. 상기 전송 블록 CRC가 포함된 전송 블록은 다수의 서브 셋들로 구분되고, 상기 다수의 서브 셋들에 대한 다수의 CRC들을 계산한다. 더구나, 전송 블록 CRC는 모든 정보 비트들을 기초로 계산될 수 있다.

순환 잉여검사(Cyclic Redundancy Check), 전송 블록, 코드 블록, 순 방향 에러 정정 코드, 서브 셋(subset), Hybrid-ARQ

Description

통신 시스템에서 다중 코드 블록들에 대한 ＣＲＣ를 계산하기 위한 방법 및 장치 {METHODS AND APPARATUS TO COMPUTE CRC FOR MULTIPLE CODE BLOCKS IN A COMMUNICATION SYSTEM}

본 발명은 다중 코드 블록들에 순환 잉여검사(Cyclic Redundancy Checks, 이하 CRC라 칭함)를 생성하기 위한 방법 및 장치에 관한 것이다.

무선 통신 시스템은 일반적으로 다수의 기지국들과 다수의 단말들을 포함하는데, 하나의 기지국은 종종 단말들의 셋(set)과 통신한다. 기지국으로부터 단말로의 전송은 순 방향 통신(Downlink communication)이라 불린다. 그리고, 단말로부터 기지국으로의 전송은 역 방향 통신(Uplink communication)이라 불린다. 기지국들과 단말들 모두 무선 신호를 송수신하기 위해 다수의 안테나를 운용한다. 상기 무선 신호는 직교 주파수 분할 다중화 (Orthogonal Frequency Division Multiplexing, 이하 OFDM) 신호들 또는 코드 분할 다중 접속(Code Division Multiple Access , 이하 CDMA) 신호들 중 어느 하나일 수 있다. 단말은 개인 휴대용 정보 단말기(PDA), 노트북 또는 소형 기기 중 어느 하나일 수 있다.

3GPP LTE(Third Generation Partnership Project long term evolution) 시스 템에서 전송 블록이 클 때, 다중 코드 패킷들이 생성될 수 있도록 상기 전송 블록은 다중 코드 블록들로 분할되고, 이는 병렬 처리, 파이프 라이닝 구현, 전력 소모와 하드웨어 복잡도 간의 유연한 트레이드 오프(trade-off)를 가능하게 하는 것과 같은 장점들 때문에 유리하다.

현재의 고속 데이터 공통 채널(High Speed Data Shared Channel, 이하 HS-DSCH)설계에서는, 하나의 24 비트 CRC만이 전체 전송 블록을 위한 에러 검출 목적으로 생성된다. 만약 다중 코드 블록들이 하나의 전송 시 구간(Transmission Time Interval, 이하 TTI)에서 생성되고 전송되어 진다면, 수신기는 상기 코드 블록들 중 일부는 정확하게 복호 할 수 있지만 나머지 코드 블록들은 복호 할 수 없다. 이 경우에, 그 전송 블록에 대한 CRC는 검사하지 않을 것이기 때문에 상기 수신기는 부정 응답(non-acknowledgement, 이하 NAK)신호를 송신기로 피드백할 것이다.

본 발명은 통신 시스템에서 다중 코드 블록들에 대한 CRC들을 생성하기 위한 향상된 방법 및 장치를 제공한다.

또한 본 발명은 통신 시스템에서 에러 검출을 위한 향상된 방법 및 장치를 제공한다.

본 발명의 일 측면에 따르면,

통신을 위한 방법이 제공된다. 다수의 CRC들은 다수의 정보 비트들을 위해 계산된다. 다수의 정보 비트들을 포함하는 전송블록에 대한 전송 블록 CRC를 계산한다. 상기 전송 블록 CRC가 포함된 전송 블록은 다수의 서브 셋들로 구분되고, 상기 다수의 서브 셋들에 대한 다수의 CRC들을 계산한다. 다수의 CRC들과 다수의 정보 비트들은 제 1 노드에서 제 2 노드로 전송된다.

수신된 다수의 CRC들과 다수의 정보 비트들에 대하여, 다수의 CRC들과 다수의 정보 비트들이 제 2 노드에서 처리된다.

정보 비트들의 서브 셋(subset)은 터보 코드와 같은 특정한 종류의 순 방향 에러 정정 코드(forward error correcting code)에 의해 공동으로 부호화될 수 있다.

정보 비트들의 서브 셋(subset)과 상기 정보 비트들의 서브 셋을 기초로 계산된 적어도 하나의 CRC가 공동으로 부호화될 수 있다.

첫 번째 CRC는 정보 비트들의 첫 번째 서브 셋에 대하여 계산될 수 있고, 두 번째 CRC는 정보 비트들의 두 번째 서브 셋에 대하여 계산될 수 있다.

상기 정보 비트들의 첫 번째 서브 셋과 상기 두 번째 서브 셋은 서로 중첩될 수 있다.

선택적으로, 상기 정보 비트들의 첫 번째 서브 셋과 상기 정보 비트들의 두 번째 서브 셋이 서로 분리될 수 있다.

여전히 양자 택일로, 상기 정보 비트들의 두 번째 서브 셋은 상기 정보 비트들의 첫 번째 서브 셋을 포함할 수 있다.

다수의 CRC들 가운데 적어도 하나의 CRC는 모든 정보 비트들을 기초로 계산될 수 있다.

본 발명의 또 다른 측면에 따르면,

통신을 위한 방법이 제공된다. 정보 비트들의 적어도 하나의 전송 블록이 다수의 코드 블록들로 분할된다. 다수의 코드 블록 CRC들은 상응하는 코드 블록을 기초로 계산된 적어도 하나의 코드 블록 CRC를 가지는 다수의 코드 블록들을 위해 계산된다. 다수의 코드 블록들과 다수의 코드 블록 CRC들은 제 1 노드에서 제 2 노드로 전송된다.

다수의 코드 블록들로부터 선택된 하나의 코드 블록의 비트들은 특정한 종류의 순 방향 에러 정정 코드(forward error correcting code)를 사용하여 공동으로 부호화될 수 있다. 이 경우에, 하나의 코드 블록 CRC는 상기 공동으로 부호화된 코드 블록을 기초로 계산된다.

다수의 코드 블록 CRC들 각각은 다수의 코드 블록들 중 상응하는 하나의 코드 블록을 기초로 계산될 수 있다.

다수의 코드 블록 CRC들 각각은 다수의 코드 블록들 중 상응하는 적어도 하나의 코드 블록을 기초로 계산될 수 있다.

전송 블록 CRC는 상기 전송 블록을 분할하기 전의 전송 블록을 기초로 계산될 수 있다.

다수의 코드 블록들은 코드 블록 CRC가 생성되지 않은 적어도 하나의 코드 블록을 포함할 수 있다.

적어도 하나의 코드 블록 CRC는 다수의 코드 블록들 전부를 기초로 계산될 수 있다.

본 발명의 또 다른 측면에 따르면,

데이터 통신에서 CRC들을 생성하기 위한 장치를 제공한다. 상기 장치는 정보 데이터를 수신하기 위한 입력 포트와; 상기 정보 데이터와 CRC들을 출력하기 위한 출력 포트와; 상기 입력 포트와 출력 포트 사이에 통신적으로 연결되고, L_1차수를 가지는 CRC 생성 다항식 g(x)로 상기 정보 데이터를 변환하기 위한 L개의 쉬프트 레지스터들을 포함하는 선형 귀환 쉬프트 레지스터 부(linear feedback shift register unit)와; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부(linear feedback shift register unit) 사이에 통신적으로 연결되고, L개의 CRC 레지스터들을 포함하는 CRC 레지스터 부와; 상기 입력 포트와 상기 CRC 레지스터 부 사이에 통신적으로 연결된 제 1 스위치와; 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루 프에 통신적으로 연결된 제 2 스위치와; 상기 선형 귀환 쉬프트 레지스터 부와 상기 CRC 레지스터 부 사이에 통신적으로 연결된 제 3 스위치와; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트 사이에 통신적으로 연결되고, 상기 입력 포트와 상기 출력 포트를 연결하기 위해 제 1 위치를 가지고, 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위해 제 2 위치를 가지는 제 4 스위치로 구성된다.

상기 선형 귀환 쉬프트 레지스터 부와 상기 CRC 레지스터 부는 모두 제로 상태로 초기화될 수 있다. 상기 제 1 스위치는 상기 입력 포트를 상기 선형 귀환 쉬프트 레지스터 부에 연결하기 위해 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위해 설치될 수 있다. 상기 제 3 스위치는 상기 선형 귀환 쉬프트 레지스터 부와 상기 CRC 레지스터 부 사이의 연결을 끊기 위해 설치될 수 있다. 상기 제 4 스위치는 상기 입력 포트를 상기 출력 포트와 연결하기 위해 제 1 위치에 설치될 수 있다. 정보 데이터의 코드 블록은 상기 입력 포트를 통해서 수신될 수 있다. 상기 제 1 스위치는 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부를 연결을 끊기 위해 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결 해제하기 위하여 설치될 수 있다. 상기 제 3 스위치는 상기 선형 귀환 쉬프트 레지스터 부와 상기 CRC 레지스터 부를 연결하기 위하여 설치될 수 있다. 상기 제 4 스위치는 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위하여 제 2 위치에 설치될 수 있다. 상기 선형 귀환 쉬프트 레지스터 부는 상기 코드 블록에 대한 CRC들 을 얻기 위해 L 배만큼 위치가 이동될 수 있다.

본 발명의 또 다른 측면에 따르면,

데이터 통신에서 CRC들을 생성하기 위한 장치가 제공된다. 상기 장치는 정보 데이터를 수신하기 위한 입력 포트와; 상기 정보 데이터와 CRC들을 출력하기 위한 출력 포트와; 상기 입력 포트와 출력 포트 사이에 통신적으로 연결되고, L_1차수를 가지는 CRC 생성 다항식 g(x)로 상기 정보 데이터를 변환하기 위한 L개의 쉬프트 레지스터들을 포함하는 선형 귀환 쉬프트 레지스터 부(linear feedback shift register unit)와; 상기 L개의 쉬프트 레지스터들로/로부터 데이터 값들을 읽고 쓰기 위해 상기 L개의 쉬프트 레지스터들 중 대응하는 레지스터들에 통신적으로 연결된 L개의 상태 레지스터들(state registers)과; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부 사이에 통신적으로 연결된 제 1 스위치와; 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프에 통신적으로 연결된 제 2 스위치와; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트 사이에 통신적으로 연결되고, 상기 입력 포트와 상기 출력 포트를 연결하기 위해 제 1 위치를 가지고, 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위해 제 2 위치를 가지는 제 3 스위치로 구성된다.

상기 선형 귀환 쉬프트 레지스터 부와 상기 상태 레지스터들은 모두 제로 상태로 초기화될 수 있다. 상기 제 1 스위치는 상기 입력 포트를 상기 선형 귀환 쉬프트 레지스터 부에 연결하기 위해 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위해 설치될 수 있다. 상기 제 3 스위치는 상기 입력 포트를 상기 출력 포트와 연결하기 위해 제 1 위치에 설치될 수 있다. 정보 데이터의 코드 블록은 상기 입력 포트를 통해서 수신될 수 있다. 상기 선형 귀환 쉬프트 레지스터 부에서 상기 L개의 쉬프트 레지스터들 내의 데이터 값들은 각각 상응하는 상태 레지스터들에 기록된다. 상기 제 1 스위치는 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부의 연결을 끊기 위해 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결 해제하기 위하여 설치될 수 있다. 상기 제 3 스위치는 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위하여 제 2 위치에 설치될 수 있다. 상기 선형 귀환 쉬프트 레지스터 부는 코드 블록에 대한 CRC들을 얻기 위해 L 배만큼 위치가 이동될 수 있다. 이때, 상기 제 1 스위치는 상기 입력 포트를 상기 선형 귀환 쉬프트 레지스터 부에 연결하기 위해 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위해 설치될 수 있다. 그리고 제 3 스위치는 상기 입력 포트를 상기 출력 포트와 연결하기 위해 제 1 위치에 설치될 수 있다. 상기 상태 레지스터들 내의 데이터 값들은 상기 선형 귀환 쉬프트 레지스터 부 내에서 각각의 상응하는 쉬프트 레지스터들에 기록된다.

본 발명의 또 다른 일 측면에 따르면,

데이터 통신에서 CRC들을 생성하기 위한 장치를 제공한다. 상기 장치는 정보 데이터를 수신하기 위한 입력 포트와; 상기 정보 데이터와 CRC들을 출력하기 위한 출력 포트와; 상기 입력 포트와 상기 출력 포트 사이에 통신적으로 연결되고, L_1차수를 가지는 CRC 생성 다항식 g(x)로 상기 정보 데이터를 변환하기 위한 L개의 쉬프트 레지스터들을 포함하는 제 1 선형 귀환 쉬프트 레지스터 부(the first linear feedback shift register unit)와; 상기 제 1 선형 귀환 쉬프트 레지스터 부와 병렬로 상기 입력 포트와 상기 출력 포트 사이에 통신적으로 연결되고, L_1차수를 가지는 CRC 생성 다항식 g(x)로 상기 정보 데이터를 변환하기 위한 L개의 쉬프트 레지스터들을 포함하는 제 2 선형 귀환 쉬프트 레지스터 부와; 상기 제 1 선형 귀환 쉬프트 레지스터 부와 상기 제 2 선형 귀환 쉬프트 레지스터 부 사이의 공통 노드와 상기 입력 포트 사이에 통신적으로 연결된 제 1 스위치와; 상기 제 1 선형 귀환 쉬프트 레지스터 부에 통신적으로 연결된 제 2 스위치와; 상기 입력 포트, 상기 제 1 선형 귀환 쉬프트 레지스터 부와 상기 제 2 선형 귀환 쉬프트 레지스터 부 사이의 공통 노드와 상기 출력 포트 사이에 통신적으로 연결되고, 상기 입력 포트를 상기 출력 포트와 연결하기 위한 제 1 위치, 상기 제 1 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위한 제 2 위치, 상기 제 2 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위한 제 3 위치를 가지는 제 3 스위치와; 상기 제 2 선형 귀환 쉬프트 레지스터 부의 귀환 루프에 통신적으로 연결된 제 4 스위치로 구성된다.

제 1 선형 귀환 쉬프트 레지스터 부와 제 2 선형 귀환 쉬프트 레지스터 부와 CRC 레지스터 부는 모두 제로 상태로 초기화될 수 있다. 상기 제 1 스위치는 제 1 선형 귀환 쉬프트 레지스터 부와 제 2 선형 귀환 쉬프트 레지스터 부 사이의 공통 노드에 상기 입력 포트를 연결하기 위하여 설치될 수 있다. 상기 제 2 스위치는 제 1 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위하여 설치될 수 있다. 상기 제 3 스위치는 상기 입력 포트와 상기 출력 포트를 연결하기 위하여 제 1 위치에 설치될 수 있다. 그리고 상기 제 4 스위치는 상기 제 2 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위하여 설치될 수 있다. 정보 데이터의 코드 블록은 상기 입력 포트를 통해서 수신될 수 있다. 상기 수신된 코드 블록이 상기 정보 데이터의 마지막 코드 블록인지에 관한 결정이 이루어진다. 상기 수신된 코드 블록이 상기 정보 데이터의 마지막 코드 블록이 아닐 때, 상기 제 1 스위치는 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부의 연결을 해제하도록 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결 해제하기 위하여 설치될 수 있다. 그리고 상기 제 3 스위치는 상기 제 1 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위하여 제 2 위치에 설치될 수 있다. 상기 제 1 선형 귀환 쉬프트 레지스터 부는 상기 코드 블록에 대한 CRC들을 얻기 위해 L 배만큼 위치가 이동될 수 있다.

상기 수신된 정보 데이터의 코드 블록이 상기 정보 데이터의 마지막 코드 블록일 때, 상기 제 3 스위치는 상기 제 2 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위하여 제 3 위치에 설치될 수 있다. 그리고 상기 제 4 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결 해제하기 위하여 설치될 수 있다. 상기 제 2 선형 귀환 쉬프트 레지스터 부는 상기 코드 블록에 대한 CRC들을 얻기 위해 L 배만큼 위치가 이동될 수 있다.

본 발명의 또 다른 측면에 따르면,

데이터 통신에 있어서 CRC들을 생성하기 위한 장치가 제공된다. 상기 장치는 정보 데이터를 수신하기 위한 입력 포트와; 상기 정보 데이터와 CRC들을 출력하기 위한 출력 포트와; 상기 입력 포트와 상기 출력 포트 사이에 통신적으로 연결되고, L_1 차수를 가지는 CRC 생성 다항식 g(x)로 상기 정보 데이터를 변환하기 위한 L개의 쉬프트 레지스터들을 포함하는 선형 귀환 쉬프트 레지스터 부와; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부 사이에 통신적으로 연결된 제 1 스위치와; 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프에 통신적으로 연결된 제 2 스위치와; 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트 사이에 통신적으로 연결되고, 상기 입력 포트와 상기 출력 포트를 연결하기 위해 제 1 위치를 가지고, 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위해 제 2 위치를 가지는 제 3 스위치로 구성된다.

상기 선형 귀환 쉬프트 레지스터 부는 모두 제로 상태로 초기화될 수 있다. 상기 제 1 스위치는 상기 입력 포트를 상기 선형 귀환 쉬프트 레지스터 부에 연결하기 위하여 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결하기 위하여 설치될 수 있다. 그리고 상기 제 3 스위치는 상기 입력 포트와 상기 출력 포트를 연결하기 위하여 설치될 수 있다. 정보 데이터의 코드 블록은 상기 입력 포트를 통하여 수신될 수 있다. 상기 제 1 스위치는 상기 입력 포트와 상기 선형 귀환 쉬프트 레지스터 부를 연결 해제하기 위하여 설치될 수 있다. 상기 제 2 스위치는 상기 선형 귀환 쉬프트 레지스터 부의 귀환 루프를 연결 해제하기 위하여 설치될 수 있다. 그리고 상기 제 3 스위치는 상기 선형 귀환 쉬프트 레지스터 부와 상기 출력 포트를 연결하기 위해 제 2 위치에 설치될 수 있 다. 상기 선형 귀환 쉬프트 레지스터 부는 상기 코드 블록에 대한 CRC들을 얻기 위해 L 배만큼 위치가 이동될 수 있다.

본 발명은 다중 코드 블록에 대한 CRC들을 계산하기 위한 향상된 방법 및 장치를 제공함으로써 전송 신뢰도를 향상시키고 송수신기의 복잡도를 감소시킨다.

또한 본 발명은 다중 코드 블록에 대한 CRC들을 계산하기 위한 향상된 방법 및 장치를 제공함으로써 에러 검출 실패 확률을 감소시킬 수 있다.

직교 주파수 분할 다중화(Orthogonal Frequency Division Multiplexing, 이하 OFDM)는 주파수 도메인에서 데이터를 다중화하기 위한 기술이다. 변조 심볼들은 부 반송파들에 의해 운반된다.

도 1은 직교 주파수 분할 다중화 송수신기 체인(transceiver chain)을 나타낸 것이다. OFDM 기술을 사용하는 통신 시스템에서, 송신기 체인(110) 중 제어 신호 또는 데이터(111)는 변조기(112)에 의해 일련의 변조 심볼들로 변조되고, 이후 직/병렬 변환기(S/P, 113)에 의해 직렬 신호에서 병렬 신호로 변환된다. 역 고속 퓨리에 변환(Inverse Fast Fourier Transform, 이하 IFFT)부(114)는 주파수 도메인에서 시간 도메인으로 상기 신호들을 다수의 OFDM 심볼들로 변환하기 위하여 사용된다. 싸이클릭 프리픽스(Cyclic Prefix, 이하 CP)또는 제로 프리픽스(Zero Prefix, 이하 ZP)가 다중 경로 페이딩에 의한 영향을 피하거나 감소하기 위하여 CP 삽입기(116)에 의해 각각의 OFDM 심볼에 부가된다. 그 결과, 상기 신호는 안테나와 같은 송신기(Tx) 종단 처리기(117)에 의해 또는 양자 택일로, 유선 또는 케이블에 의해 전송된다. 수신기 체인(120)에서, 만약 완벽한 시간/주파수 동기가 이루어지면, 수신기(Rx) 종단 처리기(121)에 의해 수신된 상기 신호는 CP 제거기(122)에 의해 처리된다. 고속 퓨리에 변환(Fast Fourier Transform, 이하 FFT)부(124)는 추후 처리를 위하여 상기 수신된 신호를 시간 도메인에서 주파수 도메인으로 변환한다.

OFDM 시스템에서, 각각의 OFDM 심볼은 다수의 부 반송파들(Sub Carriers)로 구성된다. OFDM 심볼 내 각각의 부 반송파는 변조 심볼을 운반한다.

도 2는 부 반송파 1, 2, 3을 사용하는 OFDM 전송 방식을 나타낸 것이다. 각각의 OFDM 심볼은 시간 도메인에서 한정된 지속 기간(duration)를 가지고 있기 때문에, 상기 부 반송파들은 주파수 도메인에서 서로 중첩된다. 그러나 도 2에서 도시한 바와 같이, 송수신기가 완전한 주파수 동기를 가지고 있다면 샘플링 주파수에서 직교성(Orthogonality)은 유지된다. 불완전한 주파수 동기 또는 고속 이동성에 기인한 주파수 옵셋이 발생할 경우에, 샘플링 주파수에서의 상기 부 반송파들의 직교성은 파괴되고, 부 반송파 간 간섭(Inter-Carrier-Interference, 이하 ICI)을 발생시킨다.

도 3은 송 수신된 OFDM 심볼들의 시간 도메인상의 설명을 도시하고 있다. 도 3을 참조하면, 다중 경로 페이딩 때문에, 상기 수신 신호의 CP 부분(CP1, CP2)은 종종 종전 OFDM 심볼에 의해 오류가 발생 된다. 상기 CP가 충분히 길면, CP없이 상기 수신된 OFDM 심볼은 다중 경로 페이딩 채널에 의해 뒤얽힌 자기 자신의 신호만을 포함해야 한다. 일반적으로, 고속 퓨리에 변환(FFT)은 추후 주파수 도메인 처 리를 하기 위해 수신 단 측에서 행해진다. 다른 통신 방식들에 비해 OFDM 방식의 장점은 다중 경로 페이딩에 강하다. 시간 도메인에서의 다중 경로 페이딩은 주파수 도메인에서의 주파수 선택적 페이딩(frequency selective fading)으로 해석된다. 상기 CP 또는 ZP가 부가됨으로써 인접 OFDM 심볼들 사이의 심볼 간 간섭(inter-symbol-interference)이 제거되거나 크게 감소된다. 더구나, 각각의 변조 심볼이 좁은 주파수 대역을 통해 운반되기 때문에 상기 변조 심볼은 단일 경로 페이딩(single path fading)을 겪는다. 단순한 등화 기법(equalization scheme)이 주파수 선택 페이딩(frequency selection fading)을 해결하기 위하여 사용될 수 있다.

단일 반송파 변조와 주파수 도메인 등화를 이용하는 단일 반송파 주파수 분할 다중 접속(single carrier frequency division multiple access, 이하 SC-FDMA)은 OFDMA 시스템과 비슷한 성능과 복잡도를 가지는 기술이다. SC-FDMA의 한 장점은 SC-FDMA 신호가 본래 단일 반송파 구조를 가지기 때문에 더 낮은 최대 전력 대 평균 전력 비율(peak-to-average power ration, 이하 PAPR)을 가진다는 것이다. 낮은 PAPR은 일반적으로 전력 증폭기의 높은 효율성을 가져오고, 그것은 업 링크 전송에서 단말기에 특히 중요하다. SC-FDMA는 3GPP LTE 시스템에서 업 링크 다중 접속 방식으로써 선택된다.

도 4는 SC-FDMA에 대한 송수신기 체인(transceiver chain)의 일 예를 도시하고 있다. 송신 단에서 데이터 또는 제어 신호는 S/P 변환기(401)에 의해 직렬 신호에서 병렬 신호로 변환된다. DFT 변환부(402)는 시간 도메인 데이터 또는 제어 신호에 이산 퓨리에 변환(Discrete Fourier Transform, 이하 DFT)을 적용하고, 부 반 송파 맵핑부(403)에 의해 상기 시간 도메인 데이터는 일련의 부 반송파들로 맵핑된다. 낮은 PAPR을 보장하기 위해, 주파수 도메인에서 상기 DFT 출력은 일련의 인접하는 부 반송파들로 맵핑될 것이다. 그때, IFFT 변환부(404)는 상기 신호를 시간 도메인으로 다시 변환하기 위하여 상기 DFT보다 더 큰 크기를 가진 IFFT를 적용할 것이다. P/S 변환기(405)에 의해 병렬 신호를 직렬 신호로 변환한 후, CP 삽입기(406)는 데이터 또는 제어 신호에 CP를 부가한다. 그 후 상기 데이터 또는 제어 신호가 Tx 종단 처리기(407)로 전송된다. 부가된 CP를 가진 상기 처리 신호는 종종 SC-FDMA 블록으로 불린다. 상기 신호는 무선 통신 시스템에서 다중 경로 페이딩 채널과 같은 통신 채널(408)을 통과한 후, 수신기는 Rx 종단 처리기(409)에 의해 수신기 종단 처리를 수행하고, CP 제거기(410)에 의해 상기 CP를 제거하고, FFT 변환부(412)와 주파수 도메인 등화기(413)에 의해 고속 퓨리에 변환을 적용할 것이다. 상기 등화된 신호가 주파수 도메인에서 디맵핑된 후 역 이산 퓨리에 변환부(IDFT, 414)에 의해 역 이산 퓨리에 변환이 수행될 것이다. IDFT부의 출력 신호는 P/S 변환기(415)에 의해 병렬 신호로 변환한 후에, 복조와 복호 같은 추후 시간 도메인 처리를 위해 통과될 것이다.

패킷 기반 무선 데이터 통신 시스템에서, 제어 채널(예를 들어, 제어 채널 전송)을 통해 전송된 제어 신호들은 일반적으로 데이터 채널(예를 들어, 데이터 전송)을 통해 전송된 데이터 신호들을 동반한다. 제어 채널 포맷 지시자(control channel format indicator, 이하 CCFI), 응답 신호(acknowledgement signal, 이하 ACK)와 패킷 데이터 제어 채널(packet data control channel, 이하 PDCCH)을 포함 하는 제어 채널 정보는 사용자 ID, 자원할당정보, 페이로드 크기(payload size), 변조, H-ARQ 정보, MIMO 관련 정보 같은 데이터 신호를 위한 전송 포맷 정보를 운반한다.

Hybrid-ARQ는 복호(decoding) 실패를 방지하고 신뢰성을 향상하기 위하여 통신 시스템에서 널리 사용된다.

도 5는 부호기(501), 서브 패킷 생성기(502), 송수신기 체인(503), 복호기(504)를 포함하는 일반적인 H-ARQ 송수신기 체인(transceiver chain)을 도시하고 있다. 각각의 데이터 패킷은 특정한 순 방향 에러 정정(forward error correction, 이하 FEC)방식을 사용하여 부호화된다. 서브 패킷 생성기(502)에서 생성된 각각의 서브 패킷은 단지 상기 부호화된 비트들의 일 부분만을 포함해도 된다. 만약 피드백 응답 채널(feedback acknowledgement channel))(505)을 통해 NAK를 받음으로써 서브 패킷 k에 대한 전송이 실패한다면, 수신기가 패킷을 복호 하도록 돕기 위해 재전송 서브 패킷 k+1이 전송된다. 상기 재전송 서브 패킷들은 종전 서브 패킷들과 다른 부호화된 비트들을 포함해도 된다. 상기 수신기는 복호(decoding) 기회를 향상하기 위하여 상기 수신된 서브 패킷들 모두를 유연하게 결합하거나 공동으로 복호한다. 보통, 최대 전송 회수는 신뢰성, 패킷 지연, 구현 복잡도를 고려해서 결정된다.

다중 입출력(MIMO)으로 언급되는 다중 안테나 시스템은 무선통신 시스템에서 시스템의 성능을 향상하기 위하여 널리 사용된다. 도 6에 도시된 MIMO시스템에서, 송신기(601)는 독립한 신호들을 전송할 수 있는 다중 안테나들(602)을 가지고 있 고, 수신기(603)는 다중 수신 안테나들(604)을 가지고 있다. 만약 하나의 송신 안테나만이 존재하거나, 하나의 전송 데이터 스트림이 존재한다면 MIMO 시스템은 단일 입력 다중 출력(SIMO)이 된다. 만약 하나의 수신 안테나만이 존재한다면 다중 입력 단일 출력(MISO)이 된다. 만약 하나의 송신 안테나와 하나의 수신 안테나가 존재한다면 단일 입력 단일 출력(SISO)이 된다. MIMO기술은 대역폭과 전체 전송 전력의 증가 없이 스루풋(throughput)과 시스템의 영역을 상당히 증가할 수 있다. 일반적으로, MIMO 기술은 다중 안테나로 인한 공간 도메인에서의 부가적인 자유도(additional dimension of freedom)를 이용함으로써 무선통신 시스템에서의 스펙트럼 효율을 증가시킨다. 현재 많은 종류의 MIMO 기술들이 존재한다.

예를 들어, 공간 다중화 방식(Spatial Multiplexing Scheme)은 다중 안테나를 통해 다중 데이터 스트림을 전송함으로써 전송률을 증가한다. 시공간 부호와 같은 송신 다이버시티(diversity) 방법들은 다중 송신 안테나들에 의한 공간 다이버시티(diversity)를 이용한다. 수신 다이버시티 방법들은 다중 수신 안테나들에 의한 공간 다이버시티를 이용한다. 빔 포밍 기술들은 수신 신호 이득을 향상시키고, 다른 사용자들에 대한 간섭을 감소한다. 공간 분할 다중 접속(Spatial division multiple access, 이하 SDMA)은 동일한 시간/주파수 자원들을 통해 다중 사용자들로/로부터 신호 스트림을 주고 받을 수 있도록 한다. 수신기들은 다중 데이터 스트림들을 공간 기호화함으로써 다중 데이터 스트림들을 분리할 수 있다. 이러한 MIMO 전송 기술들은 서로 상호 배타적이지 않다. 사실, 많은 MIMO 기법들이 발전한 무선 통신 시스템에서 종종 사용된다.

이동 속도가 낮을 때와 같이 채널 상태가 양호한 경우, 시스템의 성능을 향상하기 위하여 폐 루프 MIMO 방식을 사용하는 것이 가능하다. 폐 루프 MIMO 시스템에서, 수신기들은 채널 조건 및/또는 선호되는 Tx MIMO 처리 방식들을 피드백한다. 송신기는 전송 방식을 최적화하기 위하여 스케줄링 우선 순위(scheduling priority), 데이터 및 자원 가용성과 같은 조건들과 함께 상기 피드백 정보를 이용한다. MIMO 프리코딩(precoding)은 보편적으로 사용되는 폐 루프 MIMO 방식이다. 프리코딩함으로써, 송신 데이터 스트림들이 다중 송신 안테나들로 전달되기 전에 매트릭스에 의해 미리 다중화된다.

도 7에서 도시한 바와 같이, Nt개의 송신 안테나들(702)과 Nr개의 수신 안테나들(704)이 존재한다고 가정한다. 상기 Nt개의 송신 안테나들(702)과 상기 Nr개의 수신 안테나들(704) 사이의 채널은 H로써 표시된다. 따라서 H는 Nt*Nr 행렬이다. 만약 송신기가 채널 H에 대한 정보를 가진다면, 상기 송신기(701)는 채널 H에 따라 가장 유리한 전송 방식을 선택할 수 있다.

예를 들어, 상기 H에 대한 정보가 송신기에서 이용 가능하다는 조건하에, 처리량(throughput)을 최대화하는 것이 목표라면, 프리코딩 행렬은 행렬 H의 우측 특이 행렬(right singular matrix)로 선택될 수 있다. 그렇게 함으로써, 수신기(703)에서 다중 데이터 스트림을 위한 효율적인 채널이 대각화될(diagonalized) 수 있고, 다중 데이터 스트림들 사이의 간섭을 제거할 수 있다. 그러나, 채널 H의 정확한 값을 피드백하기 위해 요구되는 오버 헤드는 종종 제한된다. 피드백 오버 헤드를 줄이기 위한 프리코딩 행렬들의 셋(set)은 H가 구현할 수 있는 가능한 값들의 공간을 양자화하기 위하여 정의된다. 상기 양자화와 함께, 수신기는 보통 선호되는 프리코딩 행렬의 인덱스, 랭크(rank), 선호되는 프리코딩 벡터들의 인덱스들 형태로 선호되는 프리코딩 방식을 피드백할 수 있다. 또한 상기 수신기는 상기 선호되는 프리코딩 방식을 위해 관련된 CQI(Channel Quality Indication) 값들을 피드백해도 된다.

MIMO 시스템의 또 다른 전망은 전송을 위한 다중 데이터 스트림들이 별개로 부호화되는지 아니면 함께 부호화되는지 이다. 만약 전송을 위한 모든 계층들(layers)이 함께 부호화된다면, 우리는 그것을 싱글 코드워드(single codeword, 이하 SCW) MIMO 시스템이라 부른다.

LTE 시스템에서, 전송 블록이 클 때, 상기 전송 블록은 다중 코드 패킷들이 생성될 수 있도록 하기 위해 다중 코드 블록들로 분할되고, 이것은 병렬 처리, 파이프라이닝 구현, 전력 소비와 하드웨어 복잡도 사이의 유연한 트레이드오프(trade-off)를 가능하게 하는 것과 같은 장점들 때문에 유리하다.

예로써, 도 8에서 801단계 내지 809단계는 고속 순 방향 패킷 접속(HSDPA) 시스템에서 고속 데이터 공통 채널(HS-DSCH)의 부호화 과정을 나타낸 것이다. 현재 HS-DSCH 설계에서, 전송 블록을 위한 에러 검출 목적을 위해 하나의 24-비트 CRC만이 생성된다. 만약 다중 코드 블록들이 하나의 전송 시 구간(TTI) 동안에 생성되어 전송된다면, 수신기는 코드 블록들 중 몇몇은 정확하게 복호 하겠지만 나머지들은 복호 할 수 없다. 이 경우에, 그 전송 블록에 대한 CRC는 검사하지 않을 것이기 때문에 상기 수신기는 송신기에 NAK를 피드백할 것이다.

도 9에서 참조 번호 901 내지 905는 전송 블록, 전송 블록 CRC 그리고 코드 블록 분할간의 관계를 도시하고 있다.

코드 블록 CRC를 생성하기 위해 L-비트 CRC 다항식을 사용한다고 가정한다.

상기 CRC 생성 다항식은 다음과 같이 표시된다.

(1)

일반적으로, 메시지는 다음과 같이 표시된다.

(2)

CRC 부호화는 규칙적인 형태로 수행된다. 상기 메시지의 CRC 패리티 비트들은

로 표현되고, 또한 다음과 같은 다항식으로 표현될 수 있다.

(3)

다항식,

(4)

은 g(x)에 의해 나눌 때 나머지가 0인 값을 산출한다.

상기 메시지 내의 각각의 비트가 2진수라면, 상기 메시지는 이진수 유한체(binary Galois field, 이하 GF(2))에 정의된 다항식으로서 표현될 수 있다. 그 경우에, '+'와 '-'의 연산은 같다. 즉, 만약 상기 메시지가 2진수라면, CRC가 부가 된 메시지는

또는

중 어느 하나로 표현될 수 있다. 이하 본 발명에서, 상기 메시지 비트들은 편의를 위해 이진수임을 가정한다. 그러나 본 발명에 개시된 기술 사상은 상기 메시지 비트들이 이진수가 아닌 경우에도 확실히 적용할 수 있다.

CRC가 보편적으로 이용되는 이유 중 하나는 구현하는데 단순하기 때문이다. CRC 계산은 선형 귀환 쉬프트 레지스터(LFSR)에 의해 쉽게 구현될 수 있다. LSFR은 다항식을 나누기를 위한 장치로써 사용된다.

도 10에서 도시한 바와 같이, L-비트 CRC가 사용되고, LFSR(1000)은 L개의 쉬프트 레지스터(R₀~R_L _-1)를 가진다고 가정한다. 스위치들(1001, 1003, 1005)은 초기에 X 위치에 놓여 진다. 메시지 비트 m₀, m₁, ...,and m_M _-1는 인덱스가 증가하는 순서로 한번에 하나씩 상기 LFSR(1000)로 공급된다. 마지막 비트( m_M _-1)가 LFSR(1000)에 공급된 후, 스위치들(1001, 1003, 1005)은 위치 Y로 이동된다. LFSR(1000)은 가장 오른쪽 레지스터의 출력에서 CRC를 출력하기 위하여 또 다른 L배 만큼 이동되어 진다. 도 10에서의 상기 LFSR은 단지 일 예이다. 다항식 나누기(polynomial division)와 CRC 계산을 위한 LFSR의 다른 구현들이 틀림없이 존재한다.

Hybrid-ARQ의 기능(functionality)은 채널 부호기의 출력 비트 수를 고속 데이터 공통 채널(HS-DSCH)이 맵핑된 고속 물리적 순 방향 공통 채널(High Speed Physical Downlink Shared Channel, 이하 HS-PDSCH) 셋의 총 비트 수에 매칭시킨 다. H-ARQ의 기능은 리던던시 버전(redundancy version, 이하 RV) 파라미터에 의해 제어된다. Hybrid-ARQ 기능(functionality)의 출력에서의 정확한 비트들의 셋(set)은 입력 비트들의 수, 출력 비트들의 수, 상기 RV 파라미터들에 의존한다.

도 11에서 도시한 바와 같이 H-ARQ 기능은 레이트 매칭단들(rate-matching stages)(1101, 1103)과 가상 버퍼(virtual buffer, 1105)를 포함한다. 채널 부호기의 출력 비트들은 비트 분리단(bit Separation, 1107)를 거쳐 정보 비트들과 패리티 비트들로 분리되어 레이트 매칭단으로 입력된다. 제 1 레이트 매칭단(1101)은 입력 비트의 수를 가상 IR 버퍼(1105)에 매칭시킨다. 만약 입력 비트들의 수가 상기 가상 IR 버퍼링 용량을 초과하지 않는다면, 제 1 레이트 매칭은 투명(transparent)하다. 제 2 레이트 매칭단(1103)는 전송 시구간(TTI) 동안에 상기 제 1 레이트 매칭단(1101) 출력에서의 비트들의 수를 HS-PDSCH 셋에서 이용할 수 있는 물리적 채널 비트들의 수에 매칭시킨다. 상기 제 2 레이트 매칭단의 출력 비트들은 비트 수집단(bit collection, 1109)을 통해 수집된 후 무선망으로 전송된다.

도 12는 LTE 시스템의 다운 링크 서브프레임 구조를 도시하고 있다. 전형적인 구성에서, 각각의 서브프레임은 예컨대, 세로축에 도시된 것처럼 14개의 OFDM 심볼을 포함하고, 1ms 길이이다. 상기 서브프레임 내 OFDM 심볼들이 0에서 13까지 색인 된다고 가정하자. 안테나 0과 1에 대한 기준 심볼들(reference symbols, 이하 RS)은 OFDM 심볼들 0(1201), 4(1203), 7(1205) 과 11(1207)에 위치한다. 만약 존재한다면, 안테나 2와 3의 기준 심볼들은 OFDM 심볼 1(1211)과 8(1213)에 위치한다. 제어 채널 포맷 지시자(CCFI), 응답 채널(ACK), 패킷 데이터 제어 채널(PDCCH)을 포함하는 제어 채널들은 첫 번째 하나 또는 두 개 또는 세 개의 OFDM 심볼로 전송된다. 제어 채널을 위해 사용되는 OFDM 심볼들의 수는 상기 CCFI에 의해 지시된다. 예를 들어, 상기 제어 채널들은 첫 번째 하나의 OFDM 심볼 또는 첫 번째 두 개의 OFDM 심볼들 또는 첫 번째 세 개의 OFDM 심볼들을 점유할 수 있다. 물리적 순 방향 공통 채널(Physical Downlink Shared Channel, 이하 PDSCH)과 같은 데이터 채널들은 다른 OFDM 심볼들로 전송된다.

도 13은 데이터 전송을 위한 업 링크 서브프레임 구조를 도시하고 있다. LTE 업 링크는 SC-FDMA 기반의 시스템이고, 몇몇 차이점을 가지는 OFDMA 시스템과 매우 유사하다. OFDM 심볼과 유사하게, 각각의 SC-FDMA 블록은 CP를 가진다. 데이터 전송을 위해, 기준 신호들은 4번째 SC-FDMA 블록(1301)과 11번째 SC-FDMA 블록(1303)에 위치하는 반면, SC-FDMA 블록들의 나머지는 데이터를 운반한다. 도 13은 업 링크 서브프레임의 시간 도메인 구조만을 도시하고 있다. 각각 개개의 단말(UE)에 대해, 그것의 전송은 주파수 도메인에서 전체 대역폭의 일 부분만을 점유해도 된다. 그리고, 다른 사용자들과 제어 신호들은 SC-FDMA를 통해 주파수 도메인에서 다중화된다.

본 발명에서는, 전송 신뢰도를 향상시키고 송수신기의 복잡도를 감소하기 위해 전송을 위한 다중 CRC들을 계산하기 위한 방법 및 장치를 제안한다.

본 발명을 수행하기 위해 심사숙고된 최적의 실시 예를 포함하는 많은 특별한 실시 예와 구현들을 설명함으로써 본 발명의 관점, 특징, 장점들은 이하의 상세 한 설명으로부터 쉽게 분명해진다. 또한 본 발명은 다른 실시 예들이 가능하고, 본 발명의 여러 가지 세부사항들이 본 발명의 범위를 벗어나지 않고 여러 자명한 관점에서 수정될 수 있다. 그에 따라, 도면과 발명의 상세한 설명은 본래 설명적으로 간주 되어야 하고, 제한적으로 간주 되어서는 안 된다. 본 발명은 첨부된 도면을 참고로 하여 한정하는 방법이 아닌 예시를 통한 방법으로 설명된다. 이하의 설명에서, LTE 시스템에서의 데이터 채널을 예로써 사용한다. 그러나 여기에서 설명된 기술은 분명히 LTE 시스템의 다른 채널, 다른 데이터, 제어, 또는 응용 가능한 다른 시스템에서의 다른 채널들에 사용될 수 있다.

먼저 전송 블록, 코드 블록, 코드 블록 CRC의 개념에 대하여 설명한다.

도 14는 송신 단 측에서 부호화 처리 체인(encoding processing chain)의 일 부분을 도시하고 있다. 필요하다면, 하나의 전송 시구간(TTI)에서 다중 전송 블록들은 연속적으로 연결될 수 있다. 만약 전송 블록 연결(transport block concatenation) 후 비트들의 수가 Z보다 크다면, 이것은 문제의 코드 블록의 최대 크기이고, 이때 상기 전송 블록들의 연결 후에 코드 블록 분할이 이루어진다. 본 발명에서, 상기 전송 블록들은 상기 분할 전에 전송 블록 CRC를 포함하거나, 포함하지 않아도 된다. 상기 코드 블록 분할 후에, CRC는 상기 코드 블록들 중 몇몇 또는 전부를 위해 생성될 수 있다. 코드 블록 CRC가 부착된 후 채널 부호기를 통해 채널 코딩을 수행하고 물리적 계층 Hybrid-ARQ의 기능(functionality)은 전술한 바와 같이 상기 채널 부호기의 출력 비트 수를 고속 데이터 공통 채널(HS-DSCH)이 맵핑된 고속 물리적 순 방향 공통 채널(High Speed Physical Downlink Shared Channel, 이하 HS-PDSCH) 셋의 총 비트 수에 매칭시킨다.

비록 본 발명이 개시하는 기술사상은 틀림없이 다른 것을 적용할지라도, 설명의 편의를 위해 상기 코드 블록 CRC는 모든 코드 블록을 위해 생성되는 것으로 가정한다. 쉬운 설명을 위해, 단지 하나의 전송 블록이 존재한다고 가정한다. 그러나 본 발명의 모든 실시 예들은 다수의 전송 블록들과 전송 블록 연결을 가진 경우들에 적용한다.

또한, 비록 본 발명의 개념을 설명하기 위하여 송신기 처리를 사용할지라도, 본 발명의 모든 실시 예들은 송신기와 수신기 모두에 CRC 계산을 적용한다. CRC 계산에서 상기 입력 비트들은

로 표현되고, 여기서 A는 전송 블록의 크기이다. 상기 입력 비트들을 정보 비트들로 부른다. 본 발명에서 설명되는 방법들은 하나 또는 다중의 전송 블록이 존재하는지 여부 또는 상기 전송 블록들이 전송 블록 CRC를 포함하는 것인지 여부에 관계없이 적용한다. 상기 코드 블록 CRC를 생성하기 위하여 L-비트 CRC 다항식을 사용한다고 가정한다. 상기 CRC 생성 다항식은 다음과 같이 표현된다 :

(5)

전송 블록은 다음과 같은 다항식으로 표현된다 :

(6)

코드 블록 분할과 함께 가정하면, 상기 전송 블록 메시지는 C코드 블록들로 분할된다. 코드 블록 i 내의 상기 비트들은

로 표현되고, 여기서

는

일 때 코드 블록 i의 크기이다. 코드 블록 i의 다항식 표현은 다음과 같이 표현된다 :

(7)

명백하게,

이다.

일반성을 잃지 않는다면, 도 15에서 도시한 바와 같이 상기 전송 블록(1501) 내 정보 비트들로부터 상기 코드 블록들(1503,...,1505)까지 맵핑의 자연 순서(natural order)를 가정한다.

, for

(8)

즉,

이다.

상기 전송 블록은 C 코드 블록들로 분할된다. i 번째 코드 블록 내의 정보 비트들은 다음과 같다 :

, for

(9)

이러한 방법으로, 상기 전송 블록과 상기 코드 블록들 사이의 관계는 다음과 같이 성립될 수 있다 :

(10)

더 나아가 다음과 같이 정의된다 :

, for

(11)

여기서,

는 이전 코드 블록들 내에 존재하는 정보 비트들을 포함하고, k 번째 코드 블록까지 상기 정보 비트들의 다항식 표현이다.

와

이 성립하는 것을 아는 것은 쉽다. 단순함을 위하여, 본 발명의 나머지 부분에서는 이 같은 표기들이 반복된 정의 없이 사용된다.

본 발명에 따른 제 1 실시 예에 의하면, 다수의 제2 CRC들을 갖는 다수의 제1 비트들의 송신 처리에서 또는 그러한 송신의 수신 처리에서 다수의 제1 비트들 중 적어도 하나의 비트가 서브 셋에 존재하지 않도록 적어도 하나의 CRC가 다수의 제1 비트들의 상기 서브 셋의 비트들을 근거로 계산된다.

도 16에 도시된 예에서, 전송 블록으로부터 전송 블록 CRC가 생성되고, 상기 전송 블록 CRC가 포함된 전송 블록(1601)이 코드 블록0(1603), 코드 블록1(1605), 코드 블록2(1607)로 분할된다. CB0_CRC(1609)는 상기 코드 블록 0(1603)의 정보 비트들을 기초로 계산되고, 상기 코드 블록 1(1605) 또는 상기 코드 블록 2(1607)의 정보 비트들을 기반으로 계산되지 않는다. 그렇게 함으로써, 단말(UE)은 상기 코드 블록 1(1605)과 상기 코드 블록 2(1607)에 대한 수신기 처리가 끝나기 전에 상기 코드 블록 0(1603)의 정보 비트들이 정확하게 수신되었는지 확인하기 위하여 상기 CB0_CRC(1609)를 사용한다. 이 같은 특징은 단말의 복잡도 감소와 전력 감소 측면에서 특히 유리하다. 상기 코드 블록 CRC는 상응하는 코드 블록 또는 코드 블록들을 위한 에러 검출 제공, 전력 감소 및 코드 블록들 가운데 복호 용량의 통계적 다중화를 달성할 수 있는 반복적인 터보 디코딩의 조기 정지, 하나의 코드 블록의 디코딩 에러의 경우에 다른 코드 블록들의 불필요한 디코딩을 피할 수 있는 하나의 코드 블록의 디코딩 에러 검출 등과 같은 목적들을 위하여 사용될 수 있다.

본 발명에 따른 제 2 실시 예에 의하면, 다수의 제2 CRC들을 갖는 다수의 제1 비트들의 송신에서 또는 그러한 송신의 수신 처리에서 적어도 하나의 CRC는 다수의 제1 비트들의 서브 셋을 근거로 계산되며, 상기 다수의 제1 비트들은 순 방향 에러 정정 코드의 몇몇 타입에 의해 공통으로 부호화된다.

예를 들어, 도 16에서 도시한 바와 같이, CB0_CRC(1609)는 상기 전송 블록 내 모든 비트들의 서브 셋인 코드 블록 0(1603) 내의 비트들을 기초로 계산된다. 코드 블록 0(1603) 내의 비트들은 터보 코드와 같은 몇몇 순 방향 에러 정정(FEC) 코드에 의해 공동으로 부호화된다. FEC 코딩은 때때로 채널 코딩으로 불린다. 또한 CB0_CRC(1609)는 상기 정보 비트들과 상기 CRC 비트들 모두를 위한 에러 방지를 달성하기 위하여 상기 코드 블록 0(1603) 내의 정보 비트들과 함께 공동으로 부호화된다. CRC 계산을 위한 정보 비트들의 블록과 FEC 채널 코딩을 위한 정보 비트들의 블록을 동기화함으로써, 단말(UE)은 상기 복호 과정 동안에 상기 코드 블록 CRC를 사용할 수 있고, 상응하는 코드 블록이 정확하게 복호 되는지를 결정할 수 있다. 그리고 이 과정은 병렬 또는 파이프라인과 직렬 형태로 코드 블록 CRC를 가진 각각의 코드 블록에 대해 개별적으로 행해질 수 있다.

본 발명에 따른 제 3 실시 예에 의하면, 다수의 제2 CRC들을 갖는 다수의 제1 비트들의 송신에서 또는 그러한 송신의 수신 처리에서 제1 CRC는 제1 서브 셋의 비트들을 근거로 계산되고, 제2 CRC는 제2 서브 셋의 비트들을 근거로 계산된다.

도 16은 일 예를 도시하고 있다. 이 예에서, 상기 "비트들의 서브 셋"은 코드 블록으로써 불린다. 전송 블록 CRC는 상기 전송 블록을 위해 계산된다. 이때 상기 전송 블록 CRC가 포함된 전송 블록(1601)은 3개의 코드 블록들로 분할된다. CRC는 각각의 코드 블록을 위해 계산된다. CB0_CRC(1609)는 코드 블록 0(1603)에 부가된 코드 블록 CRC이고, 코드 블록 0 내의 비트들을 기초로 얻어진다. CB1_CRC(1611)는 코드 블록 1(1605)에 부가된 코드 블록 CRC이고, 코드 블록 1 내의 비트들을 기초로 얻어진다. CB2_CRC(1613)는 코드 블록 2(1607)에 부가된 코드 블록 CRC이고, 전송 블록 CRC가 포함된 코드 블록 2 내의 비트들을 기초로 얻어진다. 또한 상기 예에서 제1 CRC가 얻어지는 비트들의 제1 서브 셋은 제2 CRC가 얻어지는 비트들의 제2 서브 셋과 중첩되지 않는다. 그러나 상기 비트들의 서브 셋들은 본 발명의 범위를 벗어나지 않고 틀림없이 중첩할 수 있다. 또한 전송하는 동안에 몇몇 서브 셋들이 모든 비트들을 포함해도 된다. 또한 본 발명을 사용하기 위해 모든 코드 블록들에 대한 CRC들을 계산하는 것은 필요하지 않다. 몇몇 코드 블록들은 코드 블록 CRC를 가지고 있지 않아도 된다. 또한 하나의 서브 셋은 다중 코드 블록들 내의 비트들을 포함할 수 있다.

예를 들어, 도 17에 도시된 바와 같이 CB0_CRC(1709)는 코드 블록 0(1703) 내의 비트들을 포함하는 비트들의 서브 셋을 기초로 얻어진다. CB1_CRC(1711)는 코드 블록 0(1703) 내의 비트들과 코드 블록 1(1705) 내의 비트들 모두를 포함하는 비트들의 서브 셋을 기초로 얻어진다. CB2_CRC(1713)는 코드 블록 0(1703) 내의 비트들과 코드 블록 1(1705) 내의 비트들과 코드 블록 2(1707) 내의 비트들 모두를 포함하는 비트들의 서브 셋을 기초로 얻어진다.

본 발명에 따른 제 4 실시 예에 의하면, 다수의 제2 CRC들을 갖는 제1 비트들의 송신에서 또는 그러한 송신의 수신 처리에서 제1 CRC가 유도된 비트들은 제2 CRC가 유도된 비트들의 서브 셋이다.

도 17은 일 예를 도시하고 있다. 설명의 편의를 위해, 단지 3개의 코드 블록들만을 예시한다. 전송 블록 CRC는 상기 전송 블록을 위하여 계산된다. 이때 상기 전송 블록 CRC가 포함된 전송 블록(1701)은 3개의 코드 블록들로 분할된다. CRC가 각각의 코드 블록을 위해 계산된다. CB0_CRC(1709)는 코드 블록 0(1703)에 부가된 코드 블록 CRC이고, 코드 블록 0(1703) 내의 비트들을 기초로 얻어진다. CB1_CRC(1711)는 코드 블록 1(1705)에 부가된 코드 블록 CRC이고, 코드 블록 0(1703) 와 코드 블록 1(1705) 내의 비트들을 기초로 얻어진다. CB2_CRC(1713)는 코드 블록 2(1707)에 부가된 코드 블록 CRC이고, 코드 블록 0(1703) 와 코드 블록 1(1705) 과 코드 블록 2(1707) 내의 비트들을 기초로 얻어진다. 그렇게 함으로써, 하나의 코드 블록을 기초로 얻어진 CRC들과 비교하여 상기 CRC들의 검출 실패 성능 을 향상시킨다. 상기 전송 블록은

라고 가정하고, 여기서 A는 상기 전송 블록의 크기이다. 만약 전송 블록 CRC(TB CRC)가 사용된다면, 상기 전송 블록 CRC는 메시지에 포함된다. 전술한 바와 같이, 상기 전송 블록

는

에 의해 표현되는 코드 블록 i를 가진 C 개의 코드 블록들로 분할된다. 하나의 CRC, 즉 CB0_CRC을 계산하고, 그것을 첫 번째 코드 블록에 부가한다. 상기 CB0_CRC는 첫 번째 코드 블록 내의 몇몇 또는 모든 비트들로부터 얻어질 수 있다. 상기 CB0_CRC는 하기 수학 식과 같이 표현된다 :

(12) CB0_CRC를 계산하는 일 예는

를 상기 CRC 생성 다항식

로 나눈 나머지를 찾는 것이고, 여기서

는 다음 식과 같이 표현된다.

(13)

여기서

는

를

로 나눈 몫이다.

또 다른 CRC, 즉 CB1_CRC를 계산하고, 그것을 두 번째 코드 블록에 부가한다. CB1_CRC는 첫 번째 코드 블록 내의 몇몇 또는 모든 비트들과 두 번째 코드 블록 내의 몇몇 또는 모든 비트들로부터 얻어질 수 있다. CB1_CRC는 하기 수학 식과 같이 표현된다 :

(14)

CB1_CRC를 계산하는 일 예는

를 CRC 생성 다항식

로 나눈 나머지를 찾는 것이고, 여기서

은 다음과 같이 표현되고

, (15)

여기서,

는

를

로 나눈 몫이다. 첫 번째 코드 블록 내의 정보 비트들과 두 번째 코드 블록 내의 정보 비트들 모두를 기초로 CB1_CRC를 얻음으로써, 상기 CB1_CRC이 첫 번째 코드 블록과 두 번째 코드 블록 내 정보 비트들의 에러를 검출하기 위해 사용될 수 있기 때문에 검출 실패 확률이 줄어든다.

분명하게, 두 개의 코드 블록 이상이 존재한다면, 비슷한 방법으로 상기 연산들을 확장할 수 있다. 예를 들어, 코드 블록 2에 첨부된 CRC는 코드 블록 0과 코드 블록 1과 코드 블록 2 내의 비트들로부터 얻어질 수 있다. 선택적으로, 하나의 코드 블록에 첨부된 CRC는 현재의 코드 블록을 포함하는 이전의 모든 코드 블록들로부터의 비트들을 기초로 얻어질 필요는 없다. 예를 들어, 코드 블록 2에 부가된 CRC는 코드 블록 1과 코드 블록 2 내의 비트들로부터 얻어질 수 있지만, 코드 블록 0 내의 비트들로부터 얻어질 수는 없다. 도 18에서 도시한 바와 같이, 전송 블록 CRC가 존재하지 않을 때에도 상기 실시 예가 적용될 수 있다. 만약 상기 코드 블록 CRC의 에러 검출이 충분히 신뢰 된다면, 전송 블록 CRC는 요구되지 않는다.

본 발명에 따른 제 5 실시 예에 의하면, 다수의 제2 CRC들을 갖는 제1 비트들의 송신에서 또는 그러한 송신의 수신 처리에서 전송 블록 CRC는 코드 블록 CRC가 계산되지 않은 적어도 하나의 서브 셋의 비트들이 존재하는 한 전송 블록에서 코드 블록 분할 전에 모든 비트들로부터 유도된다.

도 19에서 도시한 바와 같이, 전송 블록 CRC는 상기 전송 블록 내의 비트들을 기초로 계산된다. 이때 상기 전송 블록 CRC를 포함하는 전송 블록(1901)은 3개의 코드 블록으로 분할된다. 이번 예에서 CB0_CRC(1909)는 코드 블록 0(1903) 내의 비트들을 기초로 계산된다. CB1_CRC(1911)는 코드 블록 0(1903)과 코드 블록 1(1905) 내의 비트들을 기초로 계산된다. 상기 전송 블록 내의 모든 비트들을 포함하는 전송 블록 CRC가 존재하기 때문에 코드 블록 2에 대한 코드 블록 CRC가 필요하지 않다. 상기 CB0_CRC(1909)는 코드 블록 0(1903)에 대한 터보 디코딩 반복을 정지시키기 위해 사용될 수 있다. 상기 CB1_CRC(1911)는 코드 블록 1(1905)에 대한 터보 디코딩 반복을 정지시키기 위해 사용될 수 있다. 그리고 상기 TB_CRC는 코드 블록 2에 대한 터보 디코딩 반복을 정지시키기 위해 사용될 수 있다. 동시에, TB_CRC는 전체 전송 블록을 위한 에러 검출을 제공한다.

본 발명에 따른 제 6 실시 예에 의하면, 다수의 제2 CRC들을 갖는 다수의 제1 정보 비트들의 송신에서 또는 그러한 송신의 수신 처리에서 제1 CRC는 모든 정보 비트들로부터 유도되는 반면 제2 CRC는 그 정보 비트들의 서브 셋으로부터 유도된다.

도 20에서 도시한 바와 같이, 코드 블록 분할 전에 어떠한 전송 블록 CRC도 계산되지 않는다. 상기 전송 블록(2001)은 3개의 코드 블록으로 분할된다. 코드 블록 CRC는 3개의 코드 블록 각각에 대해 계산된다. CB0_CRC(2009)는 코드 블록 0(2003) 내의 비트들로부터 얻어질 수 있다. CB1_CRC(2011)는 코드 블록 1(2005) 내의 비트들로부터 얻어질 수 있다. CB2_CRC(2013)는 코드 블록 0(2003), 코드 블록 1(2005), 코드 블록 2(2007) 내의 비트들로부터 얻어질 수 있다. 상기 CB0_CRC(2009)는 코드 블록 0(2003)에 대한 터보 디코딩 반복 정지 또는 에러 검출을 위하여 사용될 수 있다. 상기 CB1_CRC(2011)는 코드 블록 1(2005)에 대한 터보 디코딩 반복 정지 또는 에러 검출을 위하여 사용될 수 있다. 그리고 상기 CB2_CRC(2013)는 코드 블록 2(2007)에 대한 터보 디코딩 반복 정지 또는 에러 검출을 위하여 사용될 수 있다. 동시에 CB2_CRC(2013)는 전체 전송 블록을 위해 에러 검출을 제공한다.

이후 실시 예에서는, 선형 귀환 쉬프트 레지스터(LFSR) 기반의 장치들이 다수의 정보 비트들을 위한 다수의 CRC들을 효율적으로 계산하기 위해 사용될 수 있다. 비록 설명의 편의상 송신 단 측의 CRC 생성을 사용할지라도, 본 발명의 기술 분야에서 통상의 지식을 가지는 자라면 상기 방법들을 수신기 처리에도 적용할 수 있다. 편의상, 상기 CRC 계산 장치는 모두 제로 상태로 초기화되어 있다. 그러나 본 발명에서 개시된 기술 사상은 상기 LFSR의 초기 상태가 제로 상태가 아닐 때에도 적용할 수 있다.

본 발명에 따른 제 7 실시 예에 의하면, 다수의 제2 정보 비트들을 위한 다수의 제1 CRC들은 하나의 CRC 계산 장치를 가지고 반복적으로 계산될 수 있다. 하 나의 CRC, 즉 CB0_CRC를 계산하고, 그것을 첫 번째 코드 블록에 부가한다. 상기 CB0_CRC는 첫 번째 코드 블록 내 비트들의 몇몇 또는 전부로부터 얻어질 수 있다. CB0_CRC는 하기의 수학 식으로 표현된다.

(16)

CB0_CRC를 계산하는 일 예는

를 상기 CRC 생성 다항식

로 나눈 나머지를 찾는 것이고, 여기서

는 다음 식과 같이 표현된다.

(17)

여기서

는

를

로 나눈 몫이다.

또 다른 CRC, 즉 CB1_CRC를 계산하고, 그것을 두 번째 코드 블록에 첨부한다. CB1_CRC는 첫 번째 코드 블록 내의 비트들과 두 번째 코드 블록 내의 비트들로부터 얻어질 수 있다. CB1_CRC는 하기 수학 식과 같이 표현된다 :

(18)

즉, CB1_CRC는

를 CRC 생성 다항식

로 나눈 나머지이고, 여기서

은 다음과 같이 표현되고

, (19)

여기서,

는

를

로 나눈 몫이다. 제1 코드 블록 내 정보 비트들과 제2 코드 블록 내 정보 비트들 모두를 기초로 CB1_CRC를 얻음으로써, 상기 CB1_CRC이 제1 코드 블록과 제2 코드 블록 내의 에러를 검출하기 위해 사용되기 때문에 검출 실패 확률이 감소한다. 비슷하게, k 번째 코드 블록에 대한 CRC는

를

로 나눈 나머지로써 계산될 수 있다. 즉,

, (20)

여기서

는

를

로 나눈 몫이다.

(21)

CRC를 계산하는 상기 방법은 간단한 CRC 계산 방법에 적당하다.

k 번째 코드 블록에 대한 CRC는 하기와 같은 수식으로 표현된다.

(22)

다시 말하면, 상기 CRC

는 상기 CRC

와 동일하다.

도 21은

일 때, 상기 CRC

를 반복적으로 계산하기 위한 회로의 일 예를 도시하고 있다.

도 21에서 도시한 바와 같이, 상기 CRC를 계산하기 위한 장치는 정보 데이터 를 수신하기 위한 입력 포트(2109), 상기 정보 데이터와 CRC를 출력하기 위한 출력 포트(2111), 상기 입력 포트(2109)와 상기 출력 포트(2111) 사이에 통신적으로 연결된 선형 귀환 쉬프트 레지스터(LFSR) 부(2100)로 구성된다. LFSR부(2100)은 L개의 쉬프트 레지스터들(2115), L개의 AND 게이트들(2113)과 L개의 XOR 게이트들(2117)을 포함한다. CRC 레지스터 부(2119)는 상기 입력 포트(2109)와 상기 LFSR 부(2100) 사이에 연결된다. 상기 CRC 레지스터 부(2119)는 L개의 CRC 레지스터들을 포함한다.

제 1 스위치(2101)는 입력 포트(2109)와 CRC 레지스터 부(2119) 사이에 위치한다. 상기 제 1 스위치(2101)는 상기 입력 포트(2109)와 CRC 레지스터 부(2119)를 연결하기 위해 X 위치를 가지고, 상기 입력 포트(2109)와 상기 CRC 레지스터 부(2119)의 연결을 끊기 위해 Y 위치를 가진다. 제 2 스위치(2103)는 LFSR 부의 귀환 루프(2100)에 위치한다. 상기 제 2 스위치는 LFSR 부의 귀환 루프(2100)에 연결하기 위해 X 위치를 가지고, 상기 LFSR 부의 귀환 루프(2100)에 연결을 끊기 위해 Y 위치를 가진다. 제 3 스위치는 상기 LFSR 부(2100)와 상기 CRC 레지스터 부(2119) 사이에 위치한다. 상기 제 3 스위치(2105)는 상기 LFSR 부(2100)와 상기 CRC 레지스터 부(2119)의 연결을 끊기 위해 X 위치를 가지고, 상기 LFSR 부(2100)와 상기 CRC 레지스터 부(2119)를 연결하기 위해 Y 위치를 가진다. 제 4 스위치(2107)는 입력 포트(2109)와 LFSR 부(2100)와 출력 포트(2111) 사이에 위치한다. 상기 제 4 스위치(2107)는 상기 입력 포트(2109)와 상기 출력 포트(2111)를 연결하기 위해 X 위치를 가지고, 상기 LFSR 부(2100)와 상기 출력 포트(2111)를 연결하기 위해 Y 위치를 가진다. 예를 들어, 상기 스위치들은 전계 효과 트랜지스터(field effect transistor)와 같은 현재의 전기적 스위치들일 수 있다.

도 21에 설명하는 장치를 작동하기 위해 상응하는 절차는 개략적으로 다음과 같다.

1. LFSR 부(2100)를 모두 0으로 초기화한다; k=0으로 설정한다; CRC 레지스터들을 0으로 초기화한다; 모든 스위치들(2101, 2103, 2105, 2107)을 X 위치에 설정한다.

2. 한번에 한 비트씩 상기 장치에

를 입력한다. 상기 LFSR 또한 매 비트 입력에 대해 한번씩 쉬프트된다.

3. 모든 스위치들(2101, 2103, 2105, 2107)을 Y 위치로 변경한다.

4. LFSR 부(2100)와 상기 CRC 레지스터들을 출력

로 L 배만큼 이동하고, 이것이 L-비트 CRC이다.

5. LFSR 부(2100)를 모두 0로 재설정한다; 모든 스위치들을 X 위치로 변경한다.

6. k를 증가한다.

7. 만약 k < C 이면, 단계 2로 간다.

k 번째 코드 블록에 첨부된 CRC는 수학 식 20 (

)에 의해 표현될 수 있다. 즉, k 번째 코드 블록의 CRC는 k 번째 코드 블록의 정보 비트들과 모든 이전 코드 블록들을 기초로 계산된다. 우리가 알 수 있는 바와 같이, 상기 회로로 각각의 코드 블록을 입력한 후 상기 CRC가 저장되어야 하고 다음 코드 블록을 위한 CRC 계산으로 어떤 점에서 뒤에 부가되는 것을 제외하고는 상기 코드 블록 CRC들의 계산은 상기 전송 블록 CRC의 계산과 동일하다. 이와 같은 방법으로, 회로들을 구분하고, 코드 블록 CRC와 전송 블록 CRC를 계산하기 위한 여분의 계산 복잡도가 피해진다. 사실, 마지막 코드 블록 CRC는 전송 블록 CRC와 같다. 이 구조는 다중 코드 블록들의 파이프 라이닝 구조와 잘 부합한다. 더구나, 전송 블록의 미스(miss) 검출 성능이 최소로 보장된다. 수학 식 20은 k 번째 코드 블록 CRC가 k 번째 코드 블록과 모든 이전의 코드 블록들의 정보 비트들만을 기초로 계산되는 경우이다.

선택적으로, 본 발명에 따른 제 8 실시 예에 의하면,

일 때, 상기 CRC

를 반복적으로 계산하기 위한 장치의 또 다른 예는 도 22에서 도시되고 있다.

도 22에서 도시한 바와 같이, 상기 회로는 정보 데이터를 수신하기 위한 입력 포트(2215), 상기 정보 데이터와 CRC를 출력하기 위한 출력 포트(2217), 상기 입력 포트(2215)와 상기 출력 포트(2217) 사이에 연결된 LFSR 부(2200)로 구성된다. 상기 LFSR 부(2200)는 L개의 쉬프트 레지스터들을 포함한다. 상기 회로는 L개의 쉬프트 레지스터들로/로부터 데이터 값들을 잃고 쓰기 위한 L개의 레지스터들 중 상응하는 레지스터에 연결된 L개의 상태 레지스터들을 더 포함한다.

제 1 스위치(2201)는 입력 포트(2215)와 LFSR 부(2200) 사이에 위치한다. 상기 제 1 스위치(2201)는 상기 입력 포트(2215)와 상기 LFSR 부(2200)를 연결하기 위해 X 위치를 가지고, 상기 입력 포트(2215)와 상기 LFSR 부(2200)의 연결을 끊기 위해 Y 위치를 가진다. 제 2 스위치(2203)는 LFSR 부(2200)의 귀환 루프에 위치한다. 상기 제 2 스위치(2203)는 상기 LFSR 부(2200)의 귀환 루프에 연결하기 위해 X 위치를 가지고, 상기 LFSR 부(2200)의 귀환 루프에 연결을 끊기 위해 Y 위치를 가진다. 제 3 스위치(2205)는 입력 포트(2215)와 LFSR 부(2200)와 출력 포트(2217) 사이에 위치한다. 상기 제 3 스위치(2205)는 상기 입력 포트(2215)를 상기 출력 포트(2217)에 연결하기 위해 X 위치를 가지고, 상기 LFSR 부(2200)와 상기 출력 포트(2217)를 연결하기 위해 Y 위치를 가진다. 상기 장치는 도 21에 도시된 장치와 같은 CRC 계산을 달성한다.

상응하는 절차는 개략적으로 다음과 같다.

1. LFSR 부(2200)를 모두 0 상태로 초기화한다; k=0으로 설정한다; 상태 레지스터들(2213)을 0으로 초기화한다; 모든 스위치들(2201, 2203, 2205)을 X 위치에 설정한다.

2. 한번에 한 비트씩 입력 포트(2215)를 통해 상기 회로로

를 입력한다. 상기 LFSR 또한 매 비트 입력마다 한번 이동된다.

3. LFSR 부(2200) 내의 쉬프트 레지스터들의 값을 상응하는 상태 레지스터들(2213)에 기록한다.; 모든 스위치들(2201, 2203, 2205)을 Y 위치로 변경한다.

4.

를 얻기 위해 LFSR 부(2200)를 L 배만큼 이동하고, 이것이 L-비트 CRC이다.

5. 모든 스위치들(2201, 2203, 2205)을 X 위치로 변경한다; 상태 레지스터들(2213)의 값을 LFSR 부(2200) 내의 상응하는 쉬프트 레지스터들에 기록한다.

6. k를 증가한다.

7. 만약 k < C 이면, 단계 2로 간다.

본 발명에 따른 제 9 실시 예에 의하면, 다중 코드 블록들을 위한 CRC들을 계산하기 위한 또 다른 방법은 두 개의 LFSR을 사용하는 것이다.

도 23에서 도시한 바와 같이, 본 회로는 정보 데이터를 수신하기 위한 입력 포트(2311)와; 상기 정보 데이터와 CRC들을 출력하기 위한 출력 포트(2313)와; 상기 입력 포트(2311)와 상기 출력 포트(2313) 사이에 연결되고 L 개의 쉬프트 레지스터들을 포함하는 제 1 LFSR 부(2300)와; 상기 입력 포트(2311)와 상기 출력 포트(2313) 사이에 연결되고, 상기 제 1 LFSR 부(2300)와 병렬로 위치하며 L 개의 쉬프트 레지스터들을 포함하는 제 2 LFSR 부(2301)로 구성된다.

제 1 스위치(2303)는 상기 입력 포트(2311)와 상기 제 1, 제 2 LFSR 부(2300, 2301) 사이의 공통 노드(2317) 사이에 위치한다. 상기 제 1 스위치(2303)는 상기 입력 포트(2311)를 공통 노드(2317)와 연결하기 위해 X 위치를 가지고, 상기 입력 포트(2311)를 상기 공통 노드(2317)와 연결을 끊기 위해 Y 위치를 가진다. 제 2 스위치(2305)는 제 1 LFSR 부(2300)의 귀환 루프에 위치한다. 상기 제 2 스위 치(2305)는 제 1 LFSR 부(2300)의 귀환 루프를 연결하기 위해 X 위치를 가지고, 제 1 LFSR 부(2300)의 귀환 루프를 연결 해제하기 위해 Y 위치를 가진다. 제 3 스위치(2307)는 상기 입력 포트(2311)와 상기 제 1, 제 2 LFSR 부(2300, 2301) 사이의 공통 노드(2317)와 상기 출력 포트(2313) 사이에 위치한다. 상기 제 3 스위치(2307)는 상기 입력 포트(2311)와 상기 출력 포트(2313)를 연결하기 위해 X 위치를 가지고, 상기 제 1 LFSR 부(2300)와 상기 출력 포트(2313)를 연결하기 위해 Y 위치를 기지고, 상기 제 2 LFSR 부(2301)와 상기 출력 포트(2313)를 연결하기 위해 Z 위치를 가진다. 제 4 스위치(2309)는 제 2 LFSR 부(2301)의 귀환 루프에 위치한다. 상기 제 4 스위치(2309)는 상기 제 2 LFSR 부(2301)의 귀환 루프를 연결하기 위해 X 위치를 가지고, 상기 제 2 LFSR 부(2301)의 귀환 루프를 연결 해제하기 위해 Z 위치를 가진다.

상기 방법은 개략적으로 다음과 같다:

1. 제 1 LFSR 부(2300)와 제 2 LFSR 부(2301)를 모두 0 상태로 초기화한다; k=0으로 설정한다; 모든 스위치들(2303, 2305, 2307, 2309)을 X 위치에 설정한다.

2. 한번에 한 비트씩 입력 포트(2311)를 통해 상기 회로로

를 입력한다. 제 1 LFSR 부(2300)와 제 2 LFSR 부(2301) 또한 매 비트 입력마다 한번 쉬프트된다.

3. 제 1 스위치(2303)를 위치 Y로 변경한다.

4. 만약 k = C- 1 이면, 단계 8로 간다; 그렇지 않으면, 스위치들(2305, 2307)을 위치 Y로 변경한다.

5.

를 얻기 위해 제 1 LFSR 부(2300)를 L 배만큼 이동하고, 이것이 k 번째 코드 블록을 위한 L-비트 CRC이다.

6. 모든 스위치들(2303, 2305, 2307)을 X 위치로 변경한다; 제 1 LFSR 부(2300)를 재설정한다.

6. k를 증가하고, 단계 2로 간다.

8. 스위치들(2305, 2307)을 Z 위치로 변경한다.

9.

를 얻기 위해 제 2 LFSR 부(2301)를 L 배만큼 이동하고, 이것이 마지막 코드 블록을 위한 L-비트 CRC이다.

상기 방법은 마지막 코드 블록을 제외한 k 번째 코드 블록 내 정보 비트들을 기초로만 k 번째 코드 블록 CRC를 계산한다. 따라서, 마지막 코드 블록 CRC를 제외한 상기 k 번째 코드 블록 CRC는 다음과 같이 표현될 수 있다:

, for

, (23)

여기서, C는 코드 블록들의 총 수이다. 마지막 코드 블록 CRC는 제 2 LFSR에 의해 계산되고, 모든 코드 블록들 내의 정보 비트들로부터 얻어진다. 따라서, 마지막 코드 블록 CRC는 다음과 같이 표현될 수 있다:

, for

(24)

본 발명에 따른 제 10 실시 예에 의하면, 또 다른 방법은 CRC 계산 회로에 메시지

를 입력하기 전, 상기 메시지

에 대한 모든 코드 블록 CRC들을 위한 비트 위치들에 L 개의 0을 삽입하는 것이다.

도 24는 본 실시 예를 설명하고 있다. 본 회로는 정보 데이터를 수신하기 위한 입력 포트(2407)와; 상기 데이터 정보와 CRC들을 출력하기 위한 출력 포트(2409)와; 상기 입력 포트(2407)와 상기 출력 포트(2409) 사이에 연결되고, L-1 차수를 가지는 CRC 생성 다항식 g(X)로 상기 정보 데이터를 변환하기 위한 L 개의 쉬프트 레지스터들을 포함하는 LFSR 부 (2400)로 구성된다.

제 1 스위치(2401)는 상기 입력 포트(2407)와 상기 LFSR 부(2400) 사이에 위치한다. 상기 제 1 스위치(2401)는 상기 입력 포트(2407)와 상기 LFSR 부(2400)를 연결하기 위한 X 위치를 가지고, 상기 입력 포트(2407)와 상기 LFSR 부(2400)를 연결 해제하기 위해 Y 위치를 가진다. 제 2 스위치(2403)는 LFSR 부 (2400)의 귀환 루프에 위치한다. 상기 제 2 스위치(2403)는 LFSR 부(2400)의 귀환 루프를 연결하기 위해 X 위치를 가지고, LFSR 부(2400)의 귀환 루프를 연결 해제하기 위해 Y 위치를 가진다. 제 3 스위치(2405) 상기 입력 포트(2407)와 상기 LFSR 부(2400)와 상기 출력 포트(2409) 사이에 위치한다. 상기 제 3 스위치(2405)는 상기 입력 포트(2407)를 상기 출력 포트(2409)와 연결하기 위해 X 위치를 가지고, 상기 LFSR 부(2400)와 상기 출력 포트(2409)를 연결하기 위해 Y 위치를 가진다. L 개의 쉬프트들을 위해 X에서 Y로 스위치들의 위치를 바꿈으로써 L 개의 0 이 부가된다. 본질적으로, 이 경우에 LFSR의 초기 상태를 이전 코드 블록들에 의존하도록 허용함으로 써 현재 CRC가 현재 코드 블록과 이전 코드 블록들 내의 비트들을 보호할 수 있게 한다.

상기 방법은 개략적으로 다음과 같다:

1. LFSR 부(2400)를 모두 0 상태로 초기화한다; k=0으로 설정한다; 모든 스위치들(2401, 2403, 2405)을 X 위치에 설정한다.

2. 한번에 한 비트씩 입력 포트(2407)를 통해 상기 장치로

를 입력한다. 상기 LFSR 또한 매 비트 입력 마다 한번 쉬프트된다.

3. 모든 스위치들(2401, 2403, 2405)을 Y 위치로 변경한다.

4.

를 얻기 위해 LFSR 부(2400)를 L 배만큼 이동하고, 이것이 k 번째 코드 블록을 위한 L-비트 CRC이다.

5. 모든 스위치들(2401, 2403, 2405)을 X 위치로 변경한다.

6. k를 증가한다.

7. 만약 k < C 이면, 단계 2로 간다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시를 위하여 적당한 직교 주파수 분할 다중화(OFDM) 송수신기 체인(transceiver chain)을 도시하고 있다.

도 2는 주파수 함수로써 크기를 나타내는 OFDM 부 반송파들의 2차원 그래프를 도시하고 있다.

도 3은 시간 도메인에서 OFDM 심볼들에 대한 파형을 도시하고 있다.

도 4는 단일 반송파 주파수 분할 다중 접속(single carrier frequency division multiple access, 이하 SC-FDMA) 송수신기 체인을 도시하고 있다.

도 5는 하이브리드 자동 재송 요구(Hybrid Automatic Repeat request, 이하 HARQ) 송수신기 체인(transceiver chain)을 도시하고 있다.

도 6은 다중 입출력 시스템(Multiple Input Multiple Output System)을 개략적으로 도시하고 있다.

도 7은 프리코딩된 다중 입출력 시스템을 개략적으로 도시하고 있다.

도 8은 고속 순 방향 패킷 접속(HSDPA) 시스템에서 고속 데이터 공통 채널(HS-DSCH)을 위한 코딩 체인(coding chain)을 개략적으로 도시하고 있다.

도 9는 전송 블록 CRC와 코드 블록 분할을 개략적으로 도시하고 있다.

도 10은 CRC 계산을 위해 선형 귀환 쉬프트 레지스터(LFSR)를 사용하고 있는 것을 도시하고 있다.

도 11은 고속 데이터 공통 채널(HS-DSCH) Hybrid-ARQ 기능(functionality)을 개략적으로 도시하고 있다.

도 12는 롱 텀 에볼루션(Long Term Evolution, 이하 LTE) 다운 링크 서브프레임 구조를 개략적으로 도시하고 있다.

도 13은 LTE 업 링크 서브프레임 구조를 개략적으로 도시하고 있다.

도 14는 코드 블록 CRC를 개략적으로 도시하고 있다.

도 15는 코드 블록 분할의 일 예를 설명한다.

도 16은 본 발명의 일 실시 예에 따른 코드 블록 CRC들과 전송 블록 CRC들을 개략적으로 설명한다.

도 17은 본 발명의 다른 실시 예에 따른 코드 블록 CRC들과 전송 블록 CRC들을 개략적으로 설명한다.

도 18은 본 발명의 또 다른 실시 예에 따른 코드 블록 CRC들과 전송 블록 CRC들을 개략적으로 설명한다.

도 19는 본 발명의 또 다른 실시 예에 따른 코드 블록 CRC들과 전송 블록 CRC들을 개략적으로 설명한다.

도 20은 본 발명의 또 다른 실시 예에 따른 코드 블록 CRC들과 전송 블록 CRC들을 개략적으로 설명한다.

도 21은 본 발명에 따른 일 실시 예로써 구성된 다중 코드 블록들에 대한 CRC 계산 장치를 개략적으로 설명한다.

도 22는 본 발명에 따른 다른 실시 예로써 구성된 다중 코드 블록들에 대한 CRC 계산 장치를 개략적으로 설명한다.

도 23은 본 발명에 따른 또 다른 실시 예로써 구성된 다중 코드 블록들에 대 한 CRC 계산 장치를 개략적으로 설명한다.

도 24는 본 발명에 따른 또 다른 실시 예로써 구성된 다중 코드 블록들에 대한 CRC 계산 장치를 개략적으로 설명한다.

Claims

통신 시스템에서 정보 비트들의 순환잉여 검사(CRC; Cyclic Redundancy Checks)를 생성하여 송신하는 방법에 있어서,

다수의 정보 비트들을 포함하는 TB(transport block; 전송 블록)에 대한 TB CRC를 생성하는 과정;

상기 TB CRC를 포함하는 상기 TB의 비트 개수가 소정의 값보다 큰 경우 상기 TB CRC를 포함하는 상기 TB를 다수의 서브 셋들로 구분하는 과정;

상기 다수의 서브 셋들에 대한 다수의 CRC들을 생성하는 과정;

상기 다수의 서브 셋들 각각에 대해 생성된 상응하는 CRC와 상기 다수의 서브 셋들 각각의 비트들을 공동으로 부호화하는 과정; 및

상기 다수의 서브 셋들 및 상기 다수의 서브 셋들에 대한 상기 다수의 CRC들을 전송하는 과정을 포함하되,

상기 다수의 서브 셋들 중 하나는 상기 TB CRC를 포함하는 것을 특징으로 하는 송신 방법.
삭제
제 1항에 있어서,

상기 다수의 CRC들 중 적어도 하나의 CRC는,

상기 다수의 서브 셋들 중 n 번째 서브 셋을 기초로 생성된 n 번째 CRC임을 특징으로 하는 송신 방법.
삭제
제 1항에 있어서,

상기 다수의 CRC들 중 적어도 하나의 CRC는 복수의 서브 셋들을 기초로 생성되는 것을 특징으로 하는 송신 방법.
제 1 항에 있어서,

상기 다수의 CRC들 중 적어도 하나의 CRC는 상기 다수의 서브 셋들 중 마지막 서브 셋으로부터 생성되는 마지막 CRC임을 특징으로 하는 송신 방법.
삭제
제 1항에 있어서,

상기 공동으로 부호화하는 과정은 특정한 종류의 순 방향 에러 정정 코드에 의해 수행됨을 특징으로 하는 송신 방법.
제 8항에 있어서,

상기 특정한 종류의 순 방향 에러 정정 코드는 터보 코드임을 특징으로 하는 송신 방법.
삭제
제 1항에 있어서,

상기 다수의 서브 셋들은 서로 중첩되는 것을 특징으로 하는 송신 방법.
제 1항에 있어서,

상기 다수의 서브 셋들은 서로 분리되는 것을 특징으로 하는 송신 방법.
제 1항에 있어서,

상기 다수의 서브 셋들 중 적어도 하나의 서브 셋은 다른 서브 셋을 포함하는 것을 특징으로 하는 송신 방법.
제 5항에 있어서,

상기 다수의 CRC들 각각은 상기 다수의 서브 셋들 중 상응하는 서브 셋과 상기 상응하는 서브 셋으로부터 계속되는 다른 서브 셋들의 조합을 기초로 생성되는 것을 특징으로 하는 송신 방법.
통신 시스템에서 정보 비트들의 순환잉여 검사(CRC; Cyclic Redundancy Checks)를 생성하여 송신하는 장치에 있어서,

다수의 정보 비트들을 포함하는 TB(transport block; 전송 블록)에 대한 TB CRC를 생성하고, 상기 TB CRC를 포함하는 상기 TB의 비트 개수가 소정의 값보다 큰 경우 상기 TB CRC를 포함하는 상기 TB를 다수의 서브 셋들로 구분하고, 상기 다수의 서브 셋들에 대한 다수의 CRC를 생성하는 CRC 생성 장치;

상기 다수의 서브 셋들 각각에 대해 생성된 상응하는 CRC와 상기 다수의 서브 셋들 각각의 비트들을 공동으로 부호화하는 부호기; 및

상기 다수의 서브 셋들 및 상기 다수의 서브 셋들에 대한 상기 다수의 CRC들을 전송하는 송수신기를 포함하되,

상기 다수의 서브 셋들 중 하나는 상기 TB CRC를 포함하는 것을 특징으로 하는 장치.
삭제
제15항에 있어서,

상기 다수의 CRC들 중 적어도 하나의 CRC는,

상기 다수의 서브 셋들 중 n 번째 서브 셋을 기초로 생성된 n 번째 CRC임을 특징으로 하는 장치.
삭제
제15항에 있어서,

상기 CRC 생성 장치는, 복수의 서브 셋들을 기초로 상기 다수의 CRC들 중 적어도 하나의 CRC를 생성하는 것을 특징으로 하는 장치.
제15항에 있어서,

상기 다수의 CRC들 중 적어도 하나의 CRC는 상기 다수의 서브 셋들 중 마지막 서브 셋으로부터 생성되는 마지막 CRC임을 특징으로 하는 장치.
제1항에 있어서,

상기 TB CRC의 비트의 개수는 하나의 서브 셋에 대해 생성된 CRC의 비트의 개수와 같음을 특징으로 하는 송신 방법.
제15항에 있어서,

상기 부호기는 특정한 종류의 순 방향 에러 정정 코드에 의해 부호화함을 특징으로 하는 장치.
제22항에 있어서,

상기 특정한 종류의 순 방향 에러 정정 코드는 터보 코드임을 특징으로 하는 장치.
제15항에 있어서,

상기 다수의 서브 셋들은 서로 중첩되는 것을 특징으로 하는 장치.
제15항에 있어서,

상기 다수의 서브 셋들은 서로 분리되는 것을 특징으로 하는 장치.
제15항에 있어서,

상기 다수의 서브 셋들 중 적어도 하나의 서브 셋은 다른 서브 셋을 포함하는 것을 특징으로 하는 장치.
제19항에 있어서,

상기 다수의 CRC들 각각은 상기 다수의 서브 셋들 중 상응하는 서브 셋과 상기 상응하는 서브 셋으로부터 계속되는 다른 서브 셋들의 조합을 기초로 생성되는 것을 특징으로 하는 장치.
제15항에 있어서,

상기 TB CRC의 비트의 개수는 하나의 서브 셋에 대해 생성된 CRC의 비트의 개수와 같음을 특징으로 하는 장치.