KR101561427B1 - 기판 내에 분포된 트랜스미터를 가지는 광전지, 및 그 제조 방법 - Google Patents

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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

서로 평행한 두 개의 주면들(104, 106)을 포함하는 제1 도전형의 반도체를 포함하는 기판(102)을 포함하는 광전지(100)에 관련되며, 기판은 두 개의 주면들 중 하나의 주면(106)에 개구부들이 위치하는 복수의 블라인드 홀들(108)을 포함하고, 블라인드 홀들은 광전지의 트랜스미터를 형성하는, 제1 도전형에 반대되는 제2 도전형의 반도체(110)로 매립되고, 기판은 광전지의 베이스를 형성하며, 광전지는, 광전지의 트랜스미터와 접촉된 제2 도전형의 반도체를 포함하는 제1 콜렉터 탭들(112), 및 기판과 접촉되고 제1 콜렉터 핀들과 엇갈린 제1 도전형의 반도체를 포함하는 제2 콜렉터 탭들(114)을 더 포함한다.

Description

기판 내에 분포된 트랜스미터를 가지는 광전지, 및 그 제조 방법{Photovoltaic cell with transmitter distributed in a substrate, and method for making such cell}
본 발명은 광전지들의 분야에 관련되며, 특히 배면 콘택들을 가지는, 즉 광자들을 수용하지 않는 전지의 면 상에 위치하는 콘택들을 가지는 광전지들의 분야에 관한 것이다. 또한, 본 발명은 마이크로전자기술에서 사용되는 표준 품질보다 낮은 품질의 반도체들로부터의 광전지들의 제조에 관련된다.
광전지들은 주로, 액상 실리콘 베스(bath)로부터 잉곳들을 고체화시키고, 다음으로 기판들 또는 플레이트들을 얻기 위해 상기 잉곳의 웨이퍼들을 절단함으로써 얻어지는 단결정 또는 다결정 실리콘 기판들로부터 제조된다. 다음으로 광전지들을 제조하기 위해 상기 실리콘 기판들 상의 증착을 위한 다양한 기술들이 청정실 내에서 사용된다.
“동종접합(homojunction)”으로 지칭되는 통상의 기술에 의한 광전지의 제조 중에, 결정화된 실리콘 잉곳들은 먼저 전지가 제조되는 웨이퍼들로 절단된다. 다음으로 웨이퍼들은 웨이퍼들로부터 제조될 광전지들에 의한 광의 트랩핑을 향상시키기 위해 화학적 침범(attack)에 의해 텍스쳐링된다. 다음으로 p-n 접합들이 상기 웨이퍼들 내에서 가스의 확산에 의해 만들어진다. 다음으로 전지의 섬광방지(antiglare) 특성들을 향상시키고 재결합 결함들을 패시베이션 하기 위해, PECVD 증착이 이루어진다. 다음으로 광생성 캐리어들이 수집되고, 광전지의 전기적 콘택들이 형성되도록, 도전성 층들이 양쪽 면들 상에 스크린 프린팅에 의해 증착된다.
그러나, “동종접합”으로 알려진 이러한 유형의 기술로는 산업적으로 달성되는 에너지 효율이 제한되며, “마이크로전자기술(microelectronics)” 품질 기반의 실리콘으로도 통상적으로 대략 15 %이다.
20 %보다 큰 효율들을 얻기 위해, 이종접합들(비정질 Si/결정질 Si)을 갖는 광전지들 및/또는 배면 콘택 전지(Rear Contact Cell, RCC)형의 전지들과 같은 다른 구조들의 광전지들을 사용하는 것이 필요하며, 이는 특히 전지의 상면 상의 수집 도전체들의 존재와 관련된 차광이 극복되도록 할 수 있다(모든 콘택들이 전지의 배면 상에 있음).
제조되는 전지의 형태에 관계없이, 에너지 효율들의 이점의 달성은, 전지의 코어 내에서 광생성 소수 캐리어들의 최대 숫자가 p-n 접합에 도달하여 수집될 수 있을 것을 전제로 하며, 따라서 캐리어들의 확산 길이는 웨이퍼의 두께보다 길다. 이는 RCC 전지들의 경우에 매우 현저하며, 전지의 상면의 구역 내에서, 조사되는 실리콘의 처음 수 마이크로미터에서 캐리어들이 주로 생성되고, 따라서 수집되기 전에 전체 웨이퍼를 통과해야 하기 때문이다. 따라서 RCC형의 전지의 제조는 마이크로전자기술 품질의 실리콘으로부터 제조된 단-결정들의 사용을 필요로 하며, 이는 소수 캐리어들의 높은 확산 길이를 가지지만, 고비용이라는 큰 불이익을 갖는다.
비용이 적게 드는 실리콘의 다른 유형들이 존재하지만, 더 낮은 정도의 순도를 가지며, 더 작은 소수 캐리어들의 확산 길이를 가져온다. 따라서 낮은 품질의 상기 실리콘들은 RCC형 전지들의 제조를 위해 사용될 수 없다.
이미터 랩 트루(Emitter Wrap Through, EWT)형의 광전지들도 있다. 상기 전지들은 예컨대 p형의 실리콘 웨이퍼로부터 제조된다. 홀들(지름이 약 60 ㎛에 상당하고, 약 2 mm의 간격들임)은 실리콘 웨이퍼에 대한 레이저 가공(laser engraving)에 의해 형성된다. 다음으로 전지의 이미터가 가스의 확산에 의한 n+형 막의 제조에 의해, 상면 상, 상기 홀들의 벽들 내, 및 전지의 배면부 상에도 형성된다. 따라서, p-n+ 접합이 상기 존들의 전지의 부피에서 나누어지며, 수집되기 전에 소수 캐리어에 의해 이동되는 거리가 감소되게 한다.
그러나, 상기 EWT 전지들은, 반드시 청정실에서 수행되어야 하는 제조, 및 기판 내에 홀들을 제조하기 위한 레이저 사용의 결과로서 높은 제조 비용을 갖는다는 큰 불이익을 갖는다.
본 발명의 하나의 목적은 광전지 내의 소수 전하의 수집 및 전달을 최적화하고, 제조 비용이 더 낮으며, 마이크로전자기술 품질보다 낮은 품질의 반도체들로부터 제조될 수 있는 광전지를 위한 새로운 구조를 제안하는 것이다.
이를 위해 본 발명은 서로 실질적으로 평행한 두 개의 주면들을 포함하는 제1 도전형의 반도체로 이루어진 기판을 포함하는 광전지를 제안하며, 상기 기판은 상기 두 개의 주면들 중 하나의 주면에 개구부들이 위치하는 복수의 블라인드 홀(blind hole)들을 포함하고, 상기 블라인드 홀들은 상기 광전지의 상기 이미터를 형성하는, 상기 제1 도전형에 반대되는 제2 도전형의 반도체로 매립되고, 상기 기판은 상기 광전지의 베이스를 형성한다.
광전지의 상기 이미터는 상기 기판의 중심에서, 블라인드 홀들 내에 여러 개의 반-도전성부들의 형태로 분포된다. 따라서, 종래의 광전지들의 구조들과 비교하여, 광전지 내의 p-n 접합들의 배열은 광전지 내에서 수집되고 이동되는 소수 전하 캐리어들이 최적화되도록 하여, 제조에 있어서 마이크로전자기술 품질보다 하위 품질의 반도체들, 예를 들어 폴리머들과 혼합된 반도체 파우더들을 사용하는 것을 가능하게 한다. 따라서 상기 전지는 저비용으로, 예컨대 마이크로플라스터지(microplasturgy)로부터 유래된 기술들을 이용하여 제조될 수 있다.
또한, EWT형의 광전지와 비교하여, 본 발명에 따른 광전지는 전지의 이미터를 형성하는 반도체부들의 치수들, 위치들 및 간격을 조절하는 데 있어 더 많은 가능성을 제공한다. EWT 기술과 비교하여, 상기 광전지 구조는 동일한 컨덕턴스를 위해 낮은 수준의 도핑의 반도체들을 사용하는 것도 가능하게 한다.
각각의 상기 블라인드 홀은 상기 기판의 두 개의 상기 주면들에 실질적으로 수직한 중심 대칭축을 가질 수 있다. 따라서 상기 광전지의 상기 이미터는 상기 광전지의 상기 기판 내에 위치한 세로의 반도체부들에 의해 형성된다.
각각의 상기 블라인드 홀은 상기 블라인드 홀들의 상기 개구부가 위치하는 상기 기판의 상기 주면을 통과하는 면에서, 상기 블라인드 홀의 하부 벽(bottom wall)의 면적보다 큰 면적의 단면을 가질 수 있다. 따라서, 상기 블라인드 홀들, 그에 의해 상기 광전지의 상기 이미터를 형성하는 상기 반도체부들을 선택함으로써, 소수 전하 캐리어들의 전달이 향상되도록 하는, 상기 기판 내에 위치하는 상기 반도체에 의해 입사 광자(photon)들의 스펙트럼 흡수를 고려하기 위해, 상기 블라인드 홀들의 단면적은 상기 기판 내의 상기 블라인드 홀의 높이에 대해 변화된다.
이 경우, 각각의 상기 블라인드 홀에서, 상기 블라인드 홀들의 상기 개구부가 위치하는 상기 기판의 상기 주면을 통과하는 면에서 상기 블라인드 홀의 단면적과 상기 블라인드 홀)의 상기 하부 벽의 면적의 비는 1 내지 3의 범위일 수 있다.
각각의 상기 블라인드 홀은 실질적으로 끝이 잘린(truncated) 원뿔(conical) 또는 원호(ogival)의 형상을 가질 수 있다.
각각의 상기 블라인드 홀은 상기 기판의 상기 주면들 중 하나의 주면에 평행한 면에서, 다각형의 단면 또는, 예컨대 별형을 가질 수 있다. 따라서, 상기 전지의 상기 이미터를 형성하는 반도체부들에 대한 특정 프로파일들을 선택함으로써, 상기 기판 내의 주어진 부피에서 상기 광전지의 상기 이미터를 형성하는 반도체부들의 원래의 가로의 형상들의 방법들에 의한 경우에 비하여 상기 이미터의 면적을 증가시켜, 소수 전하 캐리어들을 수집하는 가능성이 증가된다
상기 기판의 상기 주면들 중 적어도 하나의 주면은 구조화될 수 있으며, 이에 의해 상기 광전지에 의한 광의 트랩핑을 향상시킬 수 있다.
상기 이미터의 상기 제2 도전형의 상기 반도체 내의 단위 세제곱 센티미터당 도핑된 원자들, 또는 캐리어 원자들의 농도는 1016 내지 1021, 또는 1018 내지 1020의 범위일 수 있다. 상기 기판의 상기 제1 도전형의 상기 반도체 내의 단위 세제곱 센티미터당 도핑된 원자들의 농도는 1015 내지 1018, 또는 1016 내지 1017의 범위일 수 있다.
바람직하게는, 상기 기판의 두께는 300 ㎛보다 작을 수 있고, 각각의 상기 블라인드 홀의 깊이는 바람직하게는 상기 기판의 두께의 반보다 클 수 있다.
또한, 상기 광전지는 상기 블라인드 홀들의 상기 개구부들을 포함하는 상기 기판의 상기 주면 상에, 상기 광전지의 이미터와 접촉된 적어도 하나의 제2 도전형의 반도체로 이루어진 제1 콜렉터(collector) 핀들, 및 상기 기판과 접촉되고 상기 제1 콜렉터 핀들과 엇갈린(interdigited) 적어도 하나의 제1 도전형의 반도체로 이루어진 제2 콜렉터 핀들을 포함할 수 있다.
이 경우, 상기 제2 콜렉터 핀들의 상기 제1 도전형 및 상기 제1 콜렉터 핀들의 상기 제2 도전형의 상기 반도체들 내의 단위 세제곱 센티미터당 도핑된 원자들의 농도는 1019 내지 1021의 범위일 수 있다.
또한, 본 발명은 광전지를 제조하기 위한 방법에 관련되며, 상기 방법은 적어도 하나의 아래의 단계들을 포함한다:
a) 서로 실질적으로 평행한 두 개의 주면들을 가지며, 제1 도전형의 반도체로 이루어진 기판을 제조하는 단계;
b) 블라인드 홀들의 개구부들이 상기 두 개의 주면들 중 하나의 주면에만 위치하도록 상기 기판 내에 복수의 상기 블라인드 홀들을 제조하는 단계;
c) 광전지의 이미터를 형성하는, 상기 제1 도전형에 반대되는 제2 도전형의 반도체로 이루어진 물질로 상기 블라인드 홀들을 매립하는 단계.
상기 a) 단계는 상기 제1 도전형의 반도체로 이루어진 물질을 몰드 내로 주입함으로써 수행될 수 있다.
상기 방법의 과정에서, 정렬(alignment)의 모든 문제들을 용이하게 하기 위해 몰드의 베이스를 제거하고, 초기 몰드 내에 상기 기판을 보존하는 것이 가능하다.
상기 매립하는 c) 단계는, 상기 블라인드 홀들의 상기 개구부들이 위치하는 상기 기판의 주면 상에, 상기 블라인드 홀들의 상기 개구부들을 가지는 상기 기판의 상기 면에 대향하여 위치하는 제1 마스크를 통하여, 상기 전지의 상기 이미터와 접촉된 적어도 하나의 상기 제2 도전형의 반도체로 이루어진 제1 콜렉터 핀들도 형성할 수 있으며, 상기 c) 단계 이후에, 상기 제1 마스크의 제거 및 상기 블라인드 홀들의 상기 개구부들이 위치하는 상기 기판의 상기 주면에 대향하여 위치하는 제2 마스크를 통해 주입함으로써 상기 기판과 접촉되고 상기 제1 콜렉터 핀들과 맞물린 적어도 하나의 상기 제1 도전형의 반도체로 이루어진 제2 콜렉터 핀들의 제조를 포함할 수 있다.
상기 기판 및/또는 상기 이미터 및/또는 상기 콜렉터 핀들은 반도체 및 폴리머 파우더들로 이루어진 물질들의 혼합물로부터 제조될 수 있고, 상기 방법은, 상기 매립하는 c) 단계 이후에, 12시간 내지 36시간의 기간에 대하여, 약 300 ℃ 내지 600 ℃ 범위의 온도에서 수행되는 상기 혼합물을 탈착하는 단계, 및 1시간 내지 8시간의 기간에 대하여, 약 1000 ℃ 내지 1350 ℃ 범위의 온도에서, 상기 탈착하는 단계가 수행된 후 생성되는 상기 파우더들을 프릿팅(fritting)하는 단계를 포함할 수 있다.
상기 탈착하는 단계 및/또는 상기 프릿팅하는 단계는 환원 분위기, 예컨대 수소 분위기에서 수행될 수 있다.
본 발명의 광전지에 따르면, 광전지 내의 소수 전하의 수집 및 전달을 최적화할 수 있고, 제조 비용이 더 낮으며, 마이크로전자기술은 품질의 반도체들로부터 제조될 수 있다.
본 발명은 첨부된 도면들을 참조하여, 제한하지 않고 단순히 예시로서 주어지는 실시예들의 설명을 읽음으로써 더욱 잘 이해될 것이다.
도 1은 특정 실시예에 따라 본 발명을 이루는 광전지의, 단면 및 프로파일에서의 부분도를 도시한다.
도 2는 특정 실시예에 따라 본 발명을 이루는 광전지의 부분 배면도를 도시한다.
도 3은 특정 실시예에 따라 본 발명을 이루는 광전지의 부분 단면도를 도시한다.
도 4는 본 발명을 이루는 광전지들의 기판들에 제조된 블라인드 홀들의 프로파일들 및 단면들의 예들을 도시한다.
아래에 설명되는 다른 도면들의 동일, 유사하거나 동등한 부분들은 하나의 도면으로부터 다른 도면으로의 전환을 용이하게 하기 위해 동일한 참조 번호들을 갖는다.
도면들에 나타나는 다른 부분들은, 도면들을 더욱 판독 용이하도록 하기 위하여 반드시 균일한 스케일로 도시되지 않는다.
다양한 가능성들(변형예들 및 실시예들)은 상호 배타적이지 않게 이해되어야 하며, 서로 결합될 수 있어야 한다.
도 1을 먼저 참조하면, 도 1은 특정 실시예에 따라 광전지(100)의, 단면 및 프로파일에서의 부분도를 도시한다.
본 실시예에서 p형인 광전지(100)는 p형 실리콘으로 이루어진 기판(102)을 포함한다. 기판(102)은 광선들을 수용하기 위한 상면(104), 및 배면(106)을 포함한다. 도 1의 예에서, 상면(104)은 광전지(100) 내에 도달하는 광을 더욱 트랩핑(trapping)하기 위해 텍스쳐링(texturing)된다. 변형된 실시예에서, 배면(106)도 상면(104)과 유사한 방식으로 또는 다른 방식으로 구조화될 수 있다. 기판(102)의 두께는, 예를 들어 약 50 ㎛ 내지 300 ㎛의 범위이며, 바람직하게는 약 100 ㎛ 내지 200 ㎛의 범위이다.
블라인드(blind) 홀들(108)이 기판(102) 내에 형성되며, 각각의 블라인드 홀(108)은 기판(102)의 배면(106)에 개구부(opening)를 갖는다. 도 1에 도시된 것과 같이, 블라인드 홀들(108)은 배면(106)의 면적 내에서의 블라인드 홀들(108)의 단면적이 블라인드 홀들(108)의 하부 벽(bottom wall)의 면적보다 큰 프로파일들을 갖는다. 도 3은 도 1에 도시된 AA축에서의 광전지(100)의 단면도이며, 이 경우 블라인드 홀들(108)이 배면(106)에 평행한 면에서 삼각형의 단면을 가짐을 알 수 있다.
블라인드 홀들(108)은 본 예에서 n+형 실리콘의 반도체(110)에 의해 매립된다. 따라서, 실리콘부들(110)은 광전지(100)의 이미터(emitter)를 형성하며, 기판(102)은 광전지(100)의 베이스를 형성한다. 따라서, 광전지(100)의 부피에 전체에 걸쳐 분포된 p-n 접합들이 형성된다.
광전지(100)에서 발생되는 전류의 수집은, n+형 실리콘으로 이루어지고 실리콘부들(110)과 접촉된 제1 콜렉터 핀들(112)에 의해 수행되고, 이는 p+형 실리콘으로 이루어지고 기판(102)의 배면(106)과 접촉된 제2 콜렉터 핀들(114)과 엇갈린다(interdigitated)(도 1 및 도 2 참조).
기판(102)의 주면들(104, 106) 중 하나에 평행한 면 내에서의 블라인드 홀들(108)의 단면들은 삼각형 이외의 형상, 예를 들어 환형일 수 있다(예컨대, 도 4에 도시된 단면(110c) 참조). 그러나, 블라인드 홀들(108)의 단면들은, 정형이든 비정형이든 오히려 환형 이외의 형상, 예를 들어 도 3과 같은 삼각형, 사각형, 별형(예컨대, 도 4에 도시된 단면들(110d, 110f) 참조), 또는 다각형으로 선택된다. 상기 형상들은 블라인드 홀들(108) 내에 위치한 반도체(110)(이미터)와 기판(102) 사이의 접촉 면적이 증가되게 하며, 광전지(100) 내의 소수 전하 캐리어들의 수집의 가능성을 증가시킨다. 주어진 부피에서, 삼각형의 단면은 환형의 단면에 대하여 이미터의 면적을 약 30 % 증가시킬 수 있다. 또한 환형의 단면과 비교하여, 두 개의 등변 삼각형들을 겹쳐서 구성되는 정육각형의 단면으로 2배에 가까운 면적의 증가가 얻어진다. 마지막으로, 필요한 경우, 더 복잡한 형상들이 예상될 수 있다(정형이든 비정형이든, n 면들을 가지는 다각형들 또는 삼각형들의 겹침 및/또는 n 개의 가지(branch)들을 갖는 별들).
사용되는 반도체의 품질 및 특히 그의 확산 길이에 따라서, 두 개의 인접한 블라인드 홀들(108) 사이의 거리에 대응하는, 두 개의 인접한 반도체부들(110) 사이의 거리는, 약 40 ㎛ 내지 300 ㎛의 범위일 수 있으며, 바람직하게는 60 ㎛ 내지 100 ㎛의 범위일 수 있다.
도 1의 예에서, 블라인드 홀들(108)은 블라인드 홀들(108)의 단면들의 치수들이 배면(106)에 대한 상기 단면의 거리의 함수로서 규칙적으로 감소되도록 하는 프로파일, 예를 들어 콘(cone)형 프로파일(110a)(도 4)을 갖는다. 변형예에서, 블라인드 홀들(108)은 예를 들어, 끝이 잘린 원호형(truncated ogival shape)(도 4의 110b 참조)과 같은 다른 형상들의 프로파일들을 가질 수 있으며, 여기에서 단면들의 치수들의 감소는 상기 프로파일의 전체 길이를 따라 규칙적이지 않고 블라인드 홀들(108)의 하부에서 주로 일어난다. 블라인드 홀들(108)이 다른 형상들(예를 들어, 실린더 형성, 즉 단면들의 치수들이 상기 프로파일의 전체 길이를 따라 동일함)의 프로파일들을 가지는 것도 가능하다. 바람직하게는, 각각의 블라인드 홀들(108)은 배면(106)을 통과하는 면에서, 도 1의 예의 경우와 같이, 블라인드 홀(108)의 하부 벽의 면적보다 큰 단면적을 포함한다. 따라서, 블라인드 홀들(108)의 단면적들은, 기판(102)의 반도체 물질에 의해 입사 광자들의 스펙트럼 흡수를 고려하여, 광전지(100) 내에서 높이에 따라 변화한다. 예를 들어, 배면(106)의 면적 내에서의 홀(108)의 단면적과 홀(108)의 하부 벽의 면적 사이의 비는 약 1 내지 3의 범위, 바람직하게는 약 1.2 내지 2 사이의 범위를 가지는 것이 가능하다. 상기 비의 값은, 특히 사용되는 물질 내에서 광자들의 흡수 그래프를 통해 광원에 따라 선택된다.
실리콘부들(110)에 의해 형성된 n+ 존들의 높은 재결합 활동에 관련된 활성 부피의 손실을 제한하기 위하여, 홀들의 형상 인자에 대해 블라인드 홀들(108)의 제조와 관련된 기술적 제약들을 고려하면서, 블라인드 홀들(108)의 부피들을 가능한 한 멀게 한정하는 것이 가능하다. 높이, 즉 도 1에 도시된 y축에서의 치수와, 블라인드 홀들(108)의 단면의 면들(또는 원인 경우 지름) 중 하나의 치수 사이의 비는 예컨대, 10 이하일 수 있다. 또한, 블라인드 홀들(108)의 깊이에 대응하는 상기 반도체부들의 높이는 적어도 기판(102)의 두께의 절반과 동일하다.
상술한 광전지(100)는 p형이며, 즉 p형 실리콘으로 이루어진 기판(102)에 의해 형성된 p-n 접합들 및 블라인드 홀들(108) 내의 n+형 실리콘(110)을 포함한다. 변형예에서 상술한 광전지(100)는 n형일 수 있으며, 즉, n형 실리콘으로 이루어진 기판(102)에 의해 형성된 n-p 접합들 및 블라인드 홀들(108) 내의 p+형 실리콘(110)을 포함할 수 있다. 또한, 광전지(100)의 제조에 사용되는 상기 반도체는 실리콘 이외의 반도체, 예컨대 게르마늄일 수 있다. 상술한 예에서, 콜렉터 핀들(112, 114)은 각각 n+형 및 p+형이다.
일반적으로, 상기 기판(p형 또는 n형)은 1015 내지 1018 범위, 바람직하게는 1016 내지 1017 범위의 단위 세제곱 센티미터 당 도핑 원자들의 농도를 갖는다. 상기 이미터는 1016 내지 1021 범위, 바람직하게는 1018 내지 1020 범위의 단위 세제곱 센티미터 당 도핑 원자들의 농도를 갖는다. 상기 콜렉터 핀들은 접촉하는 상기 반도체들보다 높은 도핑 원자들의 농도들을 갖는다. 따라서, 상기 제1 콜렉터 핀들은 1019 내지 1021 범위, 바람직하게는 1020 내지 1021 범위의 단위 세제곱 센티미터 당 도핑 원자들의 농도를 갖는다. 이미터를 형성하는 상기 반도체가 충분히 높은 농도를 갖는 경우, 이는 상기 제2 콜렉터 핀들을 구성하기에도 적절할 수 있다. 따라서, 상기 제2 콜렉터 핀들(베이스)은 1019 내지 1021 범위, 바람직하게는 5·1019 내지 5·1020 범위의 단위 세제곱 센티미터 당 도핑 원자들의 농도를 가질 수 있다.
광전지(100)의 제조를 위한 방법이 기술된다. 상기 방법은 폴리머 캐리어 매트릭스(polymer carrier matrix) 내에 실리콘 파우더들을 함유하는 스톡 혼합물(stock blend)들을 사용하는, 마이크로플라스터지(microplasturgy)로부터 기인한 저비용 기술들을 이용한다.
p형 광전지(100)의 제조에서, p형, p+형 및 n+형 실리콘 파우더들 및 특히 자연 산화로부터 실리콘 파우더들을 보호하는 폴리머들로 이루어진, 3 스톡 혼합물들 또는 필러들이 먼저 준비된다. 상기 혼합물들의 캐리어 폴리머들은 알켄형 모노머들에 기초한 폴리올레핀(polyolefin)형이다. 몇 가지 폴리알켄들의 공중합체(copolymer)들도 사용될 수 있다. 본 명세서에 설명되는 예에서, 상기 실리콘 파우더들은 폴리에틸렌(polyethylene)과 혼합되고, 실리콘 파우더들의 부피비는 약 50 %에 이른다. 본 실시예에서, p형 필러는 약 5·1016에 이르는 단위 세제곱 센티미터 당 붕소 원자의 농도를 갖는다. 상기 p+형 필러는 약 2·1020에 이르는 단위 세제곱 센티미터 당 붕소 원자의 농도를 갖는다. 마지막으로, 상기 n+형 필러는 약 2·1020에 이르는 단위 세제곱 센티미터 당 인 원자의 농도를 갖는다.
상기 방법의 첫 번째 단계는, 기판(102)을 형성하는 몰드 내로 p형 필러를 주입하는 단계로 이루어진다. 텍스쳐링된 상면을 제조하려고 하는 경우, 상기 몰드는 상기 상면을 위해 목적하는 텍스쳐를 재현할 수 있다. 바람직하게는, 전지(100)의 광학 특성을 더욱 향상시키기 위해 전지(100)의 배면(106)을 구조화하는 것도 가능하다. 상기 몰드의 높이는 목적하는 기판(102)의 두께보다 약간 클 수 있다. 본 명세서에 기술하는 예에서, 상기 몰드는 약 10 cm에 이르는 측면 치수들(도 2에 도시된 x 및 z축들에서의 치수들에 대응) 및 약 250 ㎛에 이르는 높이를 갖는다.
상기 몰드의 아랫부분, 즉 기판(102)의 배면(106)이 위치하는 데에 대향하는 상기 몰드의 하부는 제거되고, 다음으로 기판(102)은 기판(102) 내에 집단적으로 블라인드 홀들(108)을 형성하기 위해 매트릭스에 의해 프린팅된다. 본 명세서에서 기술하는 예에서, 약 100 ㎛에 이르는 확산 길이의 물질 및 250 ㎛ 두께의 기판에 대해, 기판(102)은 니켈계 매트릭스에 의해 프린팅되며, 상기 매트릭스는 원뿔대(truncated cone)형, 및 등변 삼각형의 변이 상기 홀의 상부와 하부 사이에서 30 ㎛ 내지 40 ㎛ 범위의 변화하는 치수를 갖는 삼각형 단면을 가지는 핀들(블라인드 홀들(108)을 형성하기 위해 기판(102) 내로 침투되도록)을 가질 수 있다. 블라인드 홀들(108)은 약 200 ㎛에 이르는 깊이로 형성되고, 서로에 대하여 약 200 ㎛에 이르는 거리로 이격된다. 상기 이격 공간은 일반적으로 상기 기판을 이루는 반도체의 품질에 따라 선택될 것이다: 바람직하게는 소수 캐리어들의 확산 길이값의 두 배보다 작을 것이다.
다음으로 반도체부들(110)과 접촉될 콜렉터 핀들(112)의 위치들만을 노출되도록 하는, 제1 마스크가 배면(106)에 대하여 적용되고, n+ 필러가 광전지(100)의 이미터를 형성하는 반도체부들(110)을 형성하기 위해 블라인드 홀들(108) 내로 주입된다. 상기 마스크는 제1 콜렉터 핀들(112)도 형성하기 위해 특정 높이, 예를 들어 약 20 ㎛에 이르는 높이를 갖는다.
상기 제1 마스크가 제거되고, 다음으로 제2 콜렉터 핀들(114)이 p+ 실리콘 필라로부터 제조될 수 있게 하는 제2 마스크가 배면(106)에 대하여 적용된다.
사용되는 캐리어 폴리머의 특성에 따라, 전지(100)에 탈착(debinding) 단계가 수행되며, 약 300 ℃ 내지 600 ℃ 범위의 온도, 바람직하게는 약 400 ℃에서 500 ℃의 범위의 온도에서, 지속 시간은 약 12시간에서 36시간의 범위, 바람직하게는 18시간에서 30시간의 범위에서 변화한다. 본 명세서에 기술되는 예에서, 상기 탈착의 단계는 저항성 퍼니스 내에서 약 450 ℃에 이르는 온도에서, 약 24시간 동안 수행된다.
상기 탈착의 단계의 결과로 얻어지는 구조물은 프릿팅(fritting)의 단계에 놓여지며, 약 1000 ℃ 내지 1350 ℃ 범위의 온도, 바람직하게는 약 1200 ℃ 내지 1300 ℃의 범위의 온도에서, 지속 시간은 약 1시간에서 8시간의 범위, 바람직하게는 3시간에서 6시간의 범위에서 변화한다. 본 명세서에 기술되는 예에서, 상기 프릿팅의 단계는 1300 ℃에서, 약 4시간 동안 수행된다.
상기 탈착 및/또는 프릿팅 단계들은 되도록 광전지(100)의 실리콘의 코어 수소화(core hydrogenation)를 가능하게 하는 환원 분위기, 바람직하게는 수소 또는 수소화 아르곤 내에서 수행된다.

Claims (14)

  1. 서로 실질적으로 평행한 두 개의 주면들(104, 106)을 포함하는 제1 도전형의 반도체로 이루어진 기판(102)을 포함하는 광전지(100)로서,
    상기 기판(102)은 상기 두 개의 주면들 중 하나의 주면(106)에 개구부들이 위치하는 복수의 블라인드 홀(blind hole)들(108)을 포함하고,
    상기 블라인드 홀들(108)은 상기 광전지(100)의 이미터(emitter)를 형성하는, 상기 제1 도전형에 반대되는 제2 도전형의 반도체(110)로 매립되고,
    상기 기판(102)은 상기 광전지(100)의 베이스(base)를 형성하고,
    상기 광전지(100)는, 상기 블라인드 홀들(108)의 상기 개구부들을 포함하는 상기 기판(102)의 상기 주면(106) 상에, 상기 광전지(100)의 상기 이미터(110)와 접촉된 적어도 하나의 제2 도전형의 반도체로 이루어진 제1 콜렉터(collector) 핀들(112), 및 상기 기판(102)과 접촉되고 상기 제1 콜렉터 핀들(112)과 엇갈린(interdigited) 적어도 하나의 제1 도전형의 반도체로 이루어진 제2 콜렉터 핀들(114)을 더 포함하는 광전지(100).
  2. 제1 항에 있어서,
    각각의 상기 블라인드 홀(108)은 상기 기판(102)의 상기 두 개의 주면들(104, 106)에 실질적으로 수직한 중심 대칭축을 가지는 것을 특징으로 하는 광전지(100).
  3. 제1 항 또는 제2 항에 있어서,
    각각의 상기 블라인드 홀(108)은 상기 블라인드 홀들(108)의 상기 개구부를 포함하는 상기 기판(102)의 상기 주면(106)을 통과하는 면에서, 상기 블라인드 홀(108)의 하부 벽(bottom wall)의 면적보다 큰 면적의 단면을 가지는 것을 특징으로 하는 광전지(100).
  4. 제3 항에 있어서,
    각각의 상기 블라인드 홀(108)에서, 상기 블라인드 홀들의 상기 개구부가 위치하는 상기 기판(102)의 상기 주면(106)을 통과하는 상기 면에서 상기 블라인드 홀(108)의 단면적과 상기 블라인드 홀(108)의 상기 하부 벽의 면적의 비는 1 내지 3의 범위인 것을 특징으로 하는 광전지(100).
  5. 제1 항 또는 제2 항에 있어서,
    각각의 상기 블라인드 홀(108)은 실질적으로 끝이 잘린(truncated) 원뿔(conical) 또는 원호(ogival)의 형상을 가지는 것을 특징으로 하는 광전지(100).
  6. 제1 항 또는 제2 항에 있어서,
    각각의 상기 블라인드 홀(108)은 상기 기판(102)의 상기 주면들(104, 106) 중 하나에 평행한 면에서, 다각형의 단면을 가지는 것을 특징으로 하는 광전지(100).
  7. 제1 항 또는 제2 항에 있어서,
    상기 기판(102)의 상기 주면들(104, 106) 중 적어도 하나의 주면은 구조화된(structured) 것을 특징으로 하는 광전지(100).
  8. 제1 항 또는 제2 항에 있어서,
    상기 이미터의 상기 제2 도전형의 상기 반도체(110) 내의 단위 세제곱 센티미터당 도핑된 원자들의 농도는 1016 내지 1021, 또는 1018 내지 1020의 범위이고, 상기 기판(102)의 상기 제1 도전형의 상기 반도체 내의 단위 세제곱 센티미터당 도핑된 원자들의 농도는 1015 내지 1018, 또는 1016 내지 1017의 범위인 것을 특징으로 하는 광전지(100).
  9. 제1 항 또는 제2 항에 있어서,
    상기 기판(102)의 두께는 300 ㎛보다 작고 각각의 상기 블라인드 홀(108)의 깊이는 상기 기판(102)의 두께의 반보다 큰 것을 특징으로 하는 광전지(100).
  10. 제1 항 또는 제2 항에 있어서,
    상기 제2 콜렉터 핀들(114)의 상기 제1 도전형 및 상기 제1 콜렉터 핀들(112)의 상기 제2 도전형의 상기 반도체들 내의 단위 세제곱 센티미터당 도핑된 원자들의 농도는 1019 내지 1021의 범위인 것을 특징으로 하는 광전지(100).
  11. a) 서로 실질적으로 평행한 두 개의 주면들(104, 106)을 가지며, 제1 도전형의 반도체로 이루어진 기판(102)을 제조하는 단계,
    b) 블라인드 홀들(108)의 개구부들이 상기 두 개의 주면들 중 하나의 주면(106)에만 위치하도록 상기 기판(102) 내에 복수의 상기 블라인드 홀들(108)을 제조하는 단계,
    c) 광전지(100)의 이미터(110)를 형성하는, 상기 제1 도전형에 반대되는 제2 도전형의 반도체로 이루어진 물질로 상기 블라인드 홀들(108)을 매립하는 단계를 적어도 포함하고,
    상기 매립하는 c) 단계는, 상기 블라인드 홀들(108)의 상기 개구부들이 위치하는 상기 기판(102)의 상기 주면(106) 상에, 상기 블라인드 홀들(108)의 상기 개구부들을 가지는 상기 기판(102)의 상기 주면(106)에 대향하여 위치하는 제1 마스크를 통하여, 상기 전지(100)의 상기 이미터(110)와 접촉된 적어도 하나의 상기 제2 도전형의 반도체로 이루어진 제1 콜렉터 핀들(112)도 형성하고,
    상기 c) 단계 이후에, 상기 제1 마스크의 제거, 및 상기 블라인드 홀들(108)의 상기 개구부들이 위치하는 상기 기판(102)의 상기 주면(106)에 대향하여 위치하는 제2 마스크를 통해 주입함으로써 상기 기판(102)과 접촉되고 상기 제1 콜렉터 핀들(112)과 엇갈린 적어도 하나의 상기 제1 도전형의 반도체로 이루어진 제2 콜렉터 핀들(114)의 제조를 더 포함하는 것을 특징으로 하는 광전지(100)의 제조 방법.
  12. 제11 항에 있어서,
    상기 a) 단계는 상기 제1 도전형의 반도체로 이루어진 물질을 몰드 내로 주입함으로써 수행되는 것을 특징으로 하는 광전지(100)의 제조 방법.
  13. 제11 항 또는 제12 항에 있어서,
    상기 기판(102) 및/또는 상기 이미터(110) 및/또는 상기 콜렉터 핀들(112, 114)은 반도체 및 폴리머 파우더들로 이루어진 물질들의 혼합물(blend)로부터 제조되고,
    상기 방법은, 상기 매립하는 c) 단계 이후에,
    12시간 내지 36시간의 기간에 대하여, 약 300°C 내지 600°C 범위의 온도에서 수행되는 상기 혼합물을 탈착(debinding)하는 단계,
    1시간 내지 8시간의 기간에 대하여, 약 1000°C 내지 1350°C 범위의 온도에서, 상기 탈착하는 단계가 수행된 후 생성되는 상기 파우더들을 프릿팅(fritting)하는 단계를 더 포함하는 것을 특징으로 하는 광전지(100)의 제조 방법.
  14. 제13 항에 있어서,
    상기 탈착하는 단계 및/또는 상기 프릿팅하는 단계는 환원 분위기에서 수행되는 것을 특징으로 하는 광전지(100)의 제조 방법.
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