KR101548739B1 - 반도체 디바이스 패키지 - Google Patents

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Abstract

반도체 칩이 위에 실장된 반도체 디바이스 패키지의 리드 프레임의 표면이 메시 구조를 갖도록 형성되고, 그에 의해 리드 프레임과 몰딩 수지 간의 접속 영역이 강한 본딩을 갖도록 증가될 수 있다. 또한, 그 메시보다 작은 직경을 갖는 충전제 입자들만이 리드 프레임 근처에 취해져서, 응력의 영향을 억제하여 리드 프레임의 변형을 감소시킨다.
메시 구조, 반도체 칩, 리드 프레임, 몰딩 수지

Description

반도체 디바이스 패키지{SEMICONDUCTOR DEVICE PACKAGE}
본 발명은 반도체 디바이스 패키지에 관한 것이다.
반도체 칩과 같은 마이크로 전자 디바이스가 리드 프레임에 전기적으로 접속되고 수지로 몰딩된, 반도체 디바이스 패키지가 널리 사용되고 있다. 도 6은, 반도체 칩 (101) 이 리드 프레임 (102) 의 일부인 중앙 다이 패드 부분 (107) 상에 배치되고, 접착 수지층에 의해 그곳에 본딩되는 통상적인 반도체 디바이스 패키지의 구조를 도시한다. 반도체 칩 (101) 은 본딩 와이어들 (bonding wire) (103) 을 통해 리드 프레임 (102) 에 전기적으로 접속된다. 에폭시 수지 및 충전제 (filler) 로 이루어진 수지 패키지 바디 (104) 가 반도체 칩 (101) 및 리드 프레임 (102) 을 커버하도록 형성되고, 수지 패키지 바디 (104) 내에 반도체 칩 (101) 및 리드 프레임 (102) 을 밀봉한다. 리드 프레임 (102) 의 일부는 수지 패키지 바디 (104) 의 외부로 연장되어, 외부 회로와의 접속 단자로서 사용되는 외부 리드 (105) 로서 역할한다.
이러한 타입의 반도체 디바이스 패키지에 고유한 문제점들 중 하나는, 수지와 리드 프레임 간의 인터페이스를 따라 그 내부로 물이 침윤하여 전기 절연의 감소와 같은 부정적인 영향을 초래하는 것이다. 도 7에 도시된 바와 같이, 물이 외부 리드 (105) 와 수지 패키지 바디 (104) 간의 인터페이스 (106) 를 통해 침윤한다. 침윤된 물은 리드 프레임 (102) 을 따라 수지 패키지 바디 (104) 내로 침투한다. 물의 작용으로 인해, 수지 패키지 바디 (104) 와 리드 프레임 (102) 간의 인터페이스에서 분리가 발생한다. 결과로서, 현재 수지 패키지 바디 (104) 외부에 있는 이온의 또는 다른 타입의 부식성 오염물이 수지 패키지 바디 (104) 에 침윤한다. 물 및 오염물의 침윤은, 패드의 부식으로 인해 반도체 칩의 단기간 고장을 유발한다.
상술된 바와 같이, 수지와 리드 프레임 간의 인터페이스에서의 물의 침윤은 리드 프레임으로부터의 수지의 분리를 야기한다. 분리의 일 요인은, 수지 내에 포함된 충전제 (실리카) 가 수지의 탄성률을 증가시키므로, 사용하는 환경으로부터 인가되는 응력에 의해 야기되는 리드 프레임의 변형을 수지가 따를 수 없다는 점이다. 도 8은 종래 기술에 따른 리드 프레임 근처의 충전제들의 분포를 도시하는 개략 단면도이다. 실질적으로 균일한 분포가 충전제들에 의해 이루어진다.
리드 프레임 (102) 과 수지 패키지 바디 (104) 간의 불충분한 밀봉의 문제점 외에도, 리드 프레임 (102) 의 중앙 다이 패드 부분 (107) 의 배면과 수지 패키지 바디 (104) 간의 인터페이스에서의 불충분한 접착의 다른 문제점이 존재한다. 이러한 불충분한 접착의 존재는, 특히 습한 환경에 대한 전자 디바이스 패키지의 노출 동안에, 리드 프레임 (102) 과 수지 패키지 바디 (104) 간에 생성된 분리된 부분 (108) 에 물이 모이도록 한다. 보드 실장과 같은 제조 공정에서의 전자 디바이스 패키지의 고온 처리에서, 물은 스팀이 되고 팽창하여 패키지 크랙을 야기한다.
수지 패키지 제품의 품질 및 신뢰도를 개선하기 위해, 리드 프레임에 대한 수지 패키지 바디의 접착력을 증가시키기 위하여, 리드 프레임의 표면이 다양한 타입의 처리를 받게 되어야 한다고 제안한다. 이들 타입의 처리를 위해 일반적으로 알려진 기술은, JP08-167686A에서 설명된 바와 같이, 구리로 이루어진 리드 프레임의 표면에 플라즈마 처리를 가하는 것을 포함한다. 종래의 플라즈마 세정 방법은 일반적으로, 반도체 칩 (101), 리드 프레임 (102) 등을 조립한 후에, 그리고 수지 패키지 바디 (104) 의 형성 공정 전에 수행된다.
종래의 플라즈마 세정 방법이 상향 노출된 표면에 대해 유효하지만, 그 방법은 중앙 다이 패드 부분 (107) 의 배면과 수지 패키지 바디 (104) 간의 접착력을 증가시키는데에는 덜 유효하다. 추가로, 그 방법은 접착 수지층과 리드 프레임 간의 접착력을 증가시키는데 미미한 효과를 갖는다. 또한, 플라즈마 처리가 일괄 처리로서 수행되어야만 하고, 이는 비경제적이며, 따라서 연속적으로 수행되는 수지 패키지 제품의 조립 공정에 플라즈마 처리가 적용되는 것은 어렵다.
한편, 리드 프레임 (102) 의 표면 상에, 블랙 옥사이드 (black oxide), 브라 운 옥사이드 (brown oxide), 주석 산화물 및 유기 실란 (organic silane) 등으로 이루어진 표면 처리층을 형성하는 방법은, 패키지의 내부의 처리에 대해 매우 유효하지만, 패키지의 외부의 처리에서 많은 문제점들을 야기한다. 예를 들어, 수지 형성 공정에서, 몰딩 수지의 저분자량 부분이 리드 프레임 (102) 의 표면으로 흘러나올 수도 있다. 이는 외부 리드의 표면을 전기적으로 절연시키는, 소위 "수지 누설 (resin bleed)"이다. 따라서, 인쇄된 회로 보드 등에 패키지를 접속시키기 위하여, 외부 리드의 표면의 주석-도금 또는 솔더-도금 이전에, 일반적으로 수지 누설이 제거된다. 수지 누설 그 자체는 일반적으로 채용되는 화학적 또는 기계적인 방법에 의해 제거될 수 있다. 그러나, 블랙 옥사이드 등으로 이루어진 표면 처리층의 표면 상에서 수지 누설이 발생하는 경우에, 그것들 간의 상호 작용으로 인해 강한 접착막이 형성되고, 쉽게 제거될 수 없다. 리드 프레임 및 패키지를 손상시키지 않으면서 표면 처리층의 수지 누설의 완전한 제거는 매우 어렵다.
본 발명에 따른 반도체 디바이스 패키지는 리드 프레임과 수지 패키지 바디 간의 접속면의 일부에 메시 구조 (mesh structure) 를 갖고, 그에 의해 접속면의 접속 영역이 증가되어 리드 프레임과 수지 패키지 바디 간의 접속을 강화한다. 또한, 3차원 메시 구조는, 리드 프레임과 수지 간의 접속면도 3차원이 되게 하여 그 접착 특성을 상당히 개선한다.
추가로, 메시 구조의 메시 사이즈는 수지 내에 포함된 충전제 입자들의 평균 직경보다 작게 이루어지고, 그에 의해 리드 프레임의 표면의 근처에 도달하는 충전제들의 수를 감소시킨다. 따라서, 리드 프레임 근처의 수지의 탄성률의 변화는, 수지로 하여금 반도체 디바이스 패키지를 사용하는 환경으로부터의 응력에 의한 리드 프레임 변형을 따르도록 허용하고, 그에 의해 접착력을 개선한다.
본 발명에 따른 메시 구조를 갖는 반도체 디바이스 패키지를 형성함으로써, 반도체 칩이 실장되는 리드 프레임과 수지 패키지 바디 간의 접속 특성이 상당히 증가될 수 있다. 또한, 수지 내에 포함된 충전제들의 분포가 리드 프레임 근처에서 변화될 수 있어서, 리드 프레임의 접속면과 수지 간의 접착의 신뢰도를 개선한다. 따라서, 리드 프레임과 수지 패키지 바디 간의 접속면에서 분리가 발생할 가능성이 더 적고, 물 및 오염물의 침윤 뿐만 아니라 다양한 연관된 문제점들이 방지되고, 그에 의해 전자 디바이스 패키지의 품질을 개선한다.
이하, 본 발명의 실시형태들이 도면들에 관련하여 설명된다.
도 1은 본 발명의 제 1 실시형태를 도시한다. 반도체 디바이스 패키지 (4) 에서, 반도체 칩 (1) 은 구리 재료로 이루어진 리드 프레임 (2) 의 중앙에 위치된 다이 패드 (9) 상에 배치되고, 접착 수지층을 통해 다이 패드 (9) 에 본딩된다. 반도체 칩 (1) 은 본딩 와이어 (3) 를 통해 리드 프레임 (2) 에 전기적으로 접속된다. 반도체 칩 (1) 및 리드 프레임 (2) 을 커버하고 에폭시 수지로 이루어진 수지 패키지 바디 (4) 가 형성되고, 그렇게 형성된 수지 패키지 바디 내 에 반도체 칩 (1) 및 리드 프레임 (2) 이 밀봉된다. 리드 프레임 (2) 의 일부는 수지 패키지 바디 (4) 외부로 연장되어, 외부 회로와 접속하는데 사용되는 외부 리드 (5) 로서 역할한다. 요점은, 이러한 경우에 사용되는 리드 프레임 (2) 이 메시 구조를 갖는다는 점이다. 메시 구조는 리드 프레임 (2) 의 표면 부분 상에만 존재할 수도 있고, 리드 프레임 (2) 의 내부 상에만 존재할 수도 있다.
수지 패키지 바디 (4) 를 형성하는 수지 재료로서, 노볼락 (novolac) 에폭시 수지가 사용될 수 있다. 노볼락 에폭시 수지 외에도, 에폭시 실리콘과 같은, 전자 IC 패키지 산업에서 일반적으로 사용되는 수지 재료가 사용된다. 폴리에스테르 수지 및 실리콘 수지와 같은 다른 수지도 또한 사용된다.
리드 프레임 (2) 은, 반도체 칩 (1) 을 중앙에 본딩하는, 사각 판형의 다이 패드 (9) 를 갖는다. 다이 패드 (9) 는 암 (arm) 에 의해 리드 프레임 레일 (rail) 에 접속된다.
도 2는 도 1의 선 A-A'를 따라 취해진 리드 프레임 부분의 개략 단면도이다. 리드 프레임 (2) 이 그 표면 상에 메시 구조 (11) 를 가지므로, 수지로 밀봉한 후에 수지와 리드 프레임 (2) 간의 접속면이 구조적으로 강한 접착력을 갖고, 수지와 리드 프레임 (2) 간의 접속면에서 분리가 발생할 가능성이 더 적다.
도 3은 본 발명의 제 2 실시형태를 도시한다. 본 발명의 메시 구조는 몰드 수지 내에 포함된 충전제 입자들 (10) 의 평균 직경보다 더 작은 메시 사이즈를 갖는다. 메시 사이즈가, 사용될 몰드 수지 내에 포함된 충전제들 (10) 의 평균 직경보다 더 작을 때, 평균 직경보다 더 큰 직경을 갖는 충전제 입자는 메시 구조 를 침투할 수 없다. 따라서, 몰드 수지 내에 포함된 충전제들의 양 및 직경은 리드 프레임 (2) 의 표면 근처에서 변화될 수 있고, 따라서 메시 구조 (11) 의 리드 프레임 근방의 몰드 수지의 탄성률이 감소될 수 있다. 따라서, 몰드 수지는 외부 힘으로 인한 리드 프레임의 변형을 따르고, 그에 의해 몰드 수지와 리드 프레임 간의 접속면에서 분리가 발생할 가능성이 더 적어지게 된다.
도 4는 리드 프레임의 메시 구조의 2개 이상의 층들이 쌓여진, 본 발명의 제 3 실시형태를 도시한다. 이러한 구조에 의해, 각각의 층의 메시가 충전제 입자들 (10) 의 평균 직경보다 더 큰 사이즈를 갖는 경우에도, 메시 구조들을 쌓아서 완료된 결과의 메시 사이즈는 더 작아지게 되고, 따라서 메시의 사이즈가 임의의 입자 직경에 대하여 설계될 수 있다. 또한, 메시 구조가 쌓여서 2개 보다 많은 층들을 포함하는 다중층을 형성할 때, 수지가 리드 프레임에 침투하고, 리드 프레임에 구조적으로 더 견고하게 본딩된다. 따라서, 몰드 수지와 리드 프레임 간의 접속면에서 분리가 발생할 가능성이 더 적다.
도 5는 본 발명의 제 4 실시형태를 도시한다. 리드 프레임은 와이어-본딩을 통해 반도체 칩에 전기적으로 접속된다. 특히, 와이어가 리드 프레임 측의 접속부 내로 밀려 들어가도록 (pressed into) 웨지 본딩이 수행된다. 따라서, 메시 구조로 인해 그 본딩 부분들 상에 돌출부 또는 오목부 (dent) 가 존재하는 경우에, 와이어 본딩의 접속 강도가 감소할 수도 있다. 와이어-본딩이 이루어지는 리드 프레임 (2) 의 부분 (12) 이 메시 구조로 형성되지 않고 평평하게 되어, 그에 의해 본딩 와이어 (3) 의 접속 강도가 유지된다.
도 1은 본 발명의 실시형태들에 따른 반도체 디바이스 패키지를 도시하는 도면.
도 2는 도 1의 선 A-A'를 따라 취해진 단면도.
도 3은 본 발명에 따른 리드 프레임 근처의 충전제들의 상태를 도시하는 개략 단면도.
도 4는 본 발명에 따른 리드 프레임들이 어떻게 서로 중첩되는지를 설명하기 위한 도면.
도 5는 본 발명의 다른 실시형태에 따른 리드 프레임을 도시하는 도면.
도 6은 종래 기술에 따른 반도체 디바이스 패키지를 도시하는 도면.
도 7은 종래 기술에 따른 반도체 디바이스 패키지의 단면도.
도 8은 종래 기술에 따른 리드 프레임 근처의 충전제들의 상태를 도시하는 개략 단면도.
※도면의 주요 부분에 대한 부호의 설명
1 : 반도체 칩
2 : 리드 프레임
3 : 본딩 와이어

Claims (5)

  1. 반도체 칩;
    상기 반도체 칩이 위에 배치된 다이 패드 부분을 가지며, 본딩 와이어 (bonding wire) 를 통해 상기 반도체 칩에 전기적으로 접속되는 리드 프레임으로서, 상기 리드 프레임의 적어도 한 부분은 메시 구조를 포함하고, 상기 리드 프레임의 상기 메시 구조는 적어도 2개의 메시 층들이 쌓여진 구조를 갖는, 상기 리드 프레임; 및
    상기 반도체 칩과 상기 리드 프레임의 일부를 밀봉하고 몰드 수지 내에 포함된 복수의 충전제 (filter) 입자들을 포함하는 수지 패키지를 포함하고,
    상기 리드 프레임은 상기 메시 구조를 통해 상기 수지 패키지와 접촉하고 상기 메시 구조의 메시 사이즈는 상기 복수의 충전제 입자들의 적어도 하나의 직경에 의해 결정되어, 상기 복수의 충전제 입자들이 상기 메시 구조를 관통하는 것을 방지하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 메시 구조는 상기 리드 프레임의 표면 부분 상에만 배치되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 메시 구조의 메시 사이즈는 상기 몰드 수지 내에 포함된 상기 복수의 충전제 입자들의 상기 적어도 하나의 직경보다 더 작은, 반도체 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    와이어-본딩을 위한 상기 리드 프레임의 접속부는 상기 메시 구조를 갖지 않는, 반도체 디바이스.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5358089B2 (ja) * 2007-12-21 2013-12-04 スパンション エルエルシー 半導体装置
JP5247626B2 (ja) * 2008-08-22 2013-07-24 住友化学株式会社 リードフレーム、樹脂パッケージ、半導体装置及び樹脂パッケージの製造方法
CA2797237C (en) 2010-04-21 2018-05-22 The Regents Of The University Of Michigan Fluoroscopy-independent, endovascular aortic occlusion system
CN102403297B (zh) * 2011-12-07 2013-11-20 上海凯虹科技电子有限公司 一种抗冲击的引线框架以及封装体
CN102744176B (zh) * 2012-07-07 2017-04-26 上海鼎虹电子有限公司 电子元件封装中的清洁剂涂覆支架
US9474882B2 (en) 2013-02-26 2016-10-25 Prytime Medical Devices, Inc. Fluoroscopy-independent balloon guided occlusion catheter and methods
WO2015035393A1 (en) 2013-09-09 2015-03-12 Pryor Medical Devices, Inc. Low-profile occlusion catheter
CA2941438C (en) 2014-06-10 2018-04-10 Prytime Medical Devices, Inc. Conduit guiding tip
AU2016232781B2 (en) 2015-03-19 2017-11-02 Prytime Medical Devices, Inc. System for low-profile occlusion balloon catheter
US9691637B2 (en) * 2015-10-07 2017-06-27 Nxp Usa, Inc. Method for packaging an integrated circuit device with stress buffer
EP3463106B1 (en) 2016-06-02 2023-10-25 Prytime Medical Devices, Inc. System for low profile occlusion balloon catheter
CA3049539C (en) 2017-01-12 2022-09-20 The Regents Of The University Of California Endovascular perfusion augmentation for critical care
CN106531714A (zh) * 2017-01-24 2017-03-22 日月光封装测试(上海)有限公司 用于半导体封装的引线框架条及其制造方法
US10204842B2 (en) 2017-02-15 2019-02-12 Texas Instruments Incorporated Semiconductor package with a wire bond mesh
EP3612086A4 (en) 2017-04-21 2021-01-20 The Regents of the University of California, A California Corporation AORTIC FLOW METER AND PUMP FOR PARTIAL AORTIC OCCLUSION
WO2021188602A2 (en) 2020-03-16 2021-09-23 Certus Critical Care, Inc. Blood flow control devices, systems, and methods and error detection thereof
CN113169150B (zh) * 2021-03-10 2022-06-14 英诺赛科(苏州)半导体有限公司 Iii族氮基半导体封装结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2651868B2 (ja) * 1989-04-27 1997-09-10 株式会社日立製作所 樹脂封止半導体及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183950A (ja) * 1985-02-08 1986-08-16 Hitachi Cable Ltd 半導体用リ−ドフレ−ムの製造方法
JPS62183548A (ja) * 1986-02-07 1987-08-11 Nec Corp 半導体装置
JPS62249463A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体装置
JPH0319261A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体用リードフレーム
JPH04146658A (ja) * 1990-10-09 1992-05-20 Toshiba Corp リードフレーム
JP2622104B2 (ja) 1994-07-02 1997-06-18 アナム インダストリアル カンパニー インコーポレーティド 電子装置パッケージの製造方法
JPH10199905A (ja) * 1997-01-14 1998-07-31 Nippon Motorola Ltd チップ支持板の粗面化方法
KR100230515B1 (ko) * 1997-04-04 1999-11-15 윤종용 요철이 형성된 리드 프레임의 제조방법
JPH10294413A (ja) * 1997-04-21 1998-11-04 Katsuya Hiroshige 半導体チップ及び電子デバイスを外部回路と接続するための導電シート及び該導電シートによる接合(接続)方法
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JPH11163210A (ja) * 1997-12-01 1999-06-18 Mitsubishi Shindoh Co Ltd 表面処理金属材料およびその製造方法
JPH10189858A (ja) * 1998-01-26 1998-07-21 Kawai Musical Instr Mfg Co Ltd 半導体デバイス用リードフレーム
JPH11345928A (ja) * 1998-06-03 1999-12-14 Hitachi Cable Ltd 半導体装置とその製造方法
JP2000031371A (ja) * 1998-07-09 2000-01-28 Seiko Epson Corp リードフレームおよびそれを用いて構成された半導体装置
JP4412817B2 (ja) * 2000-06-19 2010-02-10 Okiセミコンダクタ株式会社 樹脂封止型半導体装置
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP2006222406A (ja) * 2004-08-06 2006-08-24 Denso Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2651868B2 (ja) * 1989-04-27 1997-09-10 株式会社日立製作所 樹脂封止半導体及びその製造方法

Also Published As

Publication number Publication date
CN101355074A (zh) 2009-01-28
JP2009032906A (ja) 2009-02-12
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TWI433289B (zh) 2014-04-01
KR20090012177A (ko) 2009-02-02
US7750443B2 (en) 2010-07-06

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