KR101518063B1 - 이종접합 바이폴라 트랜지스터 제조 방법 - Google Patents
이종접합 바이폴라 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR101518063B1 KR101518063B1 KR1020087003881A KR20087003881A KR101518063B1 KR 101518063 B1 KR101518063 B1 KR 101518063B1 KR 1020087003881 A KR1020087003881 A KR 1020087003881A KR 20087003881 A KR20087003881 A KR 20087003881A KR 101518063 B1 KR101518063 B1 KR 101518063B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- emitter
- collector
- base
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000203 mixture Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 22
- 229910052721 tungsten Inorganic materials 0.000 description 21
- 239000010937 tungsten Substances 0.000 description 21
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 19
- 239000000126 substance Substances 0.000 description 12
- 239000000243 solution Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 229910002059 quaternary alloy Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 230000005355 Hall effect Effects 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003679 aging effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- -1 fluoride ions Chemical class 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 지지부, 및 이 지지부에 각각 에피택셜 성장된 1개 이상의 콜렉팅 층과 1개 이상의 에미팅 층; 에피택셜 성장된 1개 이상의 베이스 층(B); 및 각각 에피택셜 성장된 1개 이상의 에미팅 층과 1이상의 개의 콜렉팅 층을 포함하는 이종접합 바이폴라 트랜지스터에 관한 것이다. 상기 콜렉팅 층과 에미팅 층은, 상기 베이스 층과 접촉하고 상기 에미팅 층 및 콜렉팅 층과 대체로 같은 조성을 각각 갖는 1개 이상의 제1 언더코트(C1); 및 상기 제1 언더코트에 관하여 상기 베이스 층에 반대되는 면 상의 1개 이상의 제2 언더코트(C2)를 각각 포함한다.
이종접합, 바이폴라, 트랜지스터, 에피텍셜 성장, 스택킹, 에미팅, 콜렉팅
Description
본 발명은, 에피택셜(epitaxial) 반도체 층들을 스택킹(stacking)함으로써 이종접합 바이폴라 트랜지스터(heterojunction bipolar transistor)를 제조하는 방법에 관한 것으로, 더욱 상세하게는 지지부(support)에 (이업(E-up) 구성을 위한) 1개 이상의 콜렉팅(collecting) 층과 (시업(C-up) 구성을 위한) 1개의 에미팅(emitting) 층을 각각 에피택셜 성장시키는 단계, 1개 이상의 베이스(base) 층을 에피택셜 성장시키는 단계, 1개 이상의 에미팅 층과 1개의 콜렉팅 층을 각각 에피택셜 성장시키는 단계를 포함하는 이종접합 바이폴라 트랜지스터 제조 방법에 관한 것이다.
이종접합 바이폴라 트랜지스터는, 3개의 반도체 영역들 즉, 에미터(emitter), 베이스(base) 및 콜렉터(collector)의 스택(stack)으로 형성되고, 에미터는 베이스보다 더 넓은 금지대(forbidden energy gap)를 가진다. (상기 영역들의 각 평면들(planes) 내에서) 그것의 횡방향 확장부(extension)는 2개의 영역들(zones)로 형성된다. 즉, 진성(intrinsic) 또는 활성(active) 영역이라고 부르는 한 영역은 에미터-베이스 접합의 표면에 의해 정의되고, 외인성(extrinsic) 또는 기생(parasitic) 영역이라고 부르는 다른 한 영역은, 그것과 트랜지스터의 전기적 접촉들(contacts)(베이스 및 콜렉터) 사이에 있는, 전자(former)의 주변부(periphery)에 배치된다. 이종접합 바이폴라 트랜지스터(HBT)의 속도는, 한편으로 에미터와 콜렉터 사이의 캐리어들(carriers)의 통과시간(transit time)과, 다른 한편으로 외인성 영역과 연관된 기생효과들(직렬 저항체들 및 커패시터들)을 연합하여 줄임으로써 최적화된다.
통과시간은 기존 문헌들에 널리 기술된 여러 가지 접근방법 즉, 베이스 내의 충격적인 주입(ballistic injection)(급격성(abrupt) 이종접합 타입Ⅰ), 얇은 베이스, 베이스 내의 도핑 및/또는 농도 기울기(유사-전기장(quasi-electric field)), 얇은 콜렉터, 콜렉터 내의 충격적인 주입(타입Ⅱ 급격성 이종접합), 쇼트키 콜렉터(Schottky collector) 등을 통하여 단축될 수 있다.
기생효과들의 감소는, 일반적인 말로 하면, 주변 영역(peripheral zone)의 폭을 줄이고 적합한 물질들(즉, 액세스(access) 저항체들의 저 저항률, 커패시터들을 위한 저 유전율)을 사용함으로써 얻어진다. 본 발명은 상기한 통과시간의 단축에 의해 베이스-콜렉터 정전용량을 줄이는 것을 가능케 한다.
본 발명은, 얇고도 한정된 베이스와 깊게 언더에칭된(deeply underetching) 베이스-콜렉터 접합을 모두 가지는, 특히 GaAsSb 베이스층을 구비한 이종접합 바이폴라 트랜지스터들(HBTs)을 제조하는 것을 효과적으로 가능케 한다. 이 2개의 요점들은, 동일한 트랜지스터 내에서 양립할 수 없는 상태가 될 때까지, 그것의 동적 성능을 상당히 개선하는 것을 허용한다. 제1 요점은 전자 수송(electronic transport)의 조건들(에미터-베이스 계면에서의 대역 불연속, 캐리어들의 유효 질량, 베이스의 저항률, 베이스 접촉의 저항률 등)에 주로 영향을 미치는 한편, 제2 요점은 베이스-콜렉터 기생 정전용량(즉, 베이스-콜렉터 접합의 외인성 부분과 연관됨) 즉, 이종접합 바이폴라 트랜지스터(HBT)의 동작 주파수를 제한하는 기생 정전용량의 급감을 가능하게 한다.
GaAsSb 이종접합 바이폴라 트랜지스터들(HBTs)은, 문헌(“Ultra-high performance staggered lineup("Type Ⅱ") InP/GaAsSb/InP npn Double Heterojunction Bipolar Transistors" C.R.Bolog nesi, M.W.Dvorak, N.Matine, O.J.Pitts and S.P. Watkins, Jpn. J. Appl. Phys. Vol.41 Part1(2B) 1131 (2002))에 공지되어 있다. 이러한 트랜지스터들은, InP/InGaAs 구조물로서 얻어진, 종래 기술의 상태에 비하여 주목할 만한 결과들(fτ=fmax=300㎓)과 뚜렷한 발전을 보여주었다. 동일한 저자들은 베이스 층에 사용된 안티몬 조성이 InP와 격자 매치(lattice match)를 보장하는 농도([Sb]=0.5)보다 상당히 더 낮다는 것을 밝혔다. 기존 기술은 콜렉팅 층의 언더에칭을 베이스 접촉 아래에서 750㎚로 제한하는 한편 후자(latter)는 에미터 핑거(emitter finger) 위로 1.5㎛만큼 돌출한다. 실험 결과들과 시뮬레이션(simulation) 결과들의 비교는 에미터-베이스 접합 영역 및 베이스-콜렉터 접합 영역의 한 보고서(unit report)에 대하여 명백하게 우수한 성능(즉, >500㎓)을 나타낸다. 결국 트랜지스터의 속도에 대한 GaAsSb의 기여가 분명하 게 확증된다.
문헌(“InP/InGaAs SHBTs with 75㎚ collector and fT>500㎓" W.Hafez, Jie-Wei Lai and M.Feng, Electron. Lett. 39(20) (2003))은 또한 500㎓ 초과의 주파수를 얻는 것을 허용하는 InP/InGaAs 스택을 기술하고 있다. 이러한 결과들은 여러 가지 반도체 층들(특히 콜렉팅 층)의 두께와 컴포넌트의 횡방향 크기들을 줄임으로써 쌍방의 전자 통과시간을 단축하는 중요성을 보여주었다.
GaAsSb 이종접합 바이폴라 트랜지스터(HBT)는 전형적으로 아래의 표 1에 표시된 구조를 가진다.
트랜지스터의 제조를 통하여, 콜렉터의 InP 층은 베이스-콜렉터 정전용량을 줄이기 위하여 상당한 깊이로 횡방향으로 에칭된다. 이러한 에칭은, 건식 식각이 이러한 목적을 위하여 충분히 등방성이지 않으므로, 단지 화학적 수단(chemical means)에 의해서 가능하다. 예를 들어 H3PO4: HCl의 용액 내에서 비소화물들(arsenides)(이 경우 GaAsSb와 InGaAs)에 비하여 매우 높은 선택도의 InP 습식 식각이 사용된다.
베이스는 매우 얇으므로(전형적으로 20㎚와 50㎚ 사이), 충분한 길이(전형적으로 1.5㎛ 내지 2㎛)까지 자신을 지지할 정도로 견고하지 못하다. 그러므로 공지된 제조공정은 콜렉터(C) 내에 배치된 InP 층을 언더에칭하는 동안에 에미팅 층(E)을 베이스(B)와 같은 크기로 유지하려고 한다(도 1의 a).
상기 방법의 공정 중 이 단계에서, 현재까지 알려진 바와 같은 구조는, GaAsSb 베이스가 50%보다 적은 Sb 함유량을 가지면, 심각한 결함이 있다. 게다가 에미터(InP 또는 InGaAlAs)는 InP와 격자 매치를 이룬 상태로 반드시 에피택셜 성장되어야만 하므로, InP 언더에칭 위에 돌출하는 베이스 돌출부(E 및 B, 도 1의 a)를 구성하는 2개 층들 사이에 격자 변수(lattice parameter)의 큰 차이(격자 매치의 결여)가 존재한다. 이러한 제약이 작용하는 상태에서, 돌출부는 변형하여(도 1의 b) 베이스와 콜렉터 사이의 단락(short-circuit)을 일으킬 수 있고, 어떠한 경우에 베이스 층과 콜렉터 접촉 층(CC) 사이에 수지(resin)를 삽입하는 것을 어렵게 한다.
이러한 이유들 때문에, 당해 기술 분야에서 통상의 지식을 가진 자는, 일반적으로 그것들 사이의 격자 매치를 하는 물질들로 형성된 스택들, 즉 어떠한 제약들도 가지지 않는 스택들을 에칭하는 것에만 자신들을 제한한다.
이것은, 본 발명이 4기(quaternary) InGaAlAs의 새로운 층을 콜렉터에 도입함으로써 해결하고자 하는 단점이다. 베이스 돌출부의 층들의 스택의 대칭(대략적이더라도)은 상기 제약들을 상쇄하여 변형들을 상당히 줄인다.
게다가 트랜지스터의 활성 영역의 전자 수송 특성을 상당히 변경하기 위하여, 베이스 층을 형성하는 반도체의 조성을 변경하는 것은 공지되어 있다.
본 발명은 깊은 언더에칭을 실행하는 것과 베이스 층 내에 제약이 존재하는 것 사이의 양립성을 보장한다.
본 발명은 또한, 분자 배열(합금의 조성에 따름)이 에미팅 또는 콜렉팅 층이 필요로 하는 격자 매치에 상응하지 못하는, 반도체 합금으로 형성된 베이스를 이종 접합 바이폴라 트랜지스터(HBT)에 사용하는 것을 가능케 하고자 한다. 예를 들면, 본 발명은 50%보다 더 높거나 더 낮은 Sb 비율을 가진 GaAsSb 합금으로 형성된 베이스를 사용하는 것을 지지한다.
이종접합 바이폴라 트랜지스터(HBT)의 특성을 개선하기 위하여, 베이스 층과 콜렉팅 층 사이에 InGaAsSb 하층을 삽입하는 것을 제안한 미국특허출원 US-2004/0227155 A1호가 공지되어 있다. 이와 같이 형성된 이종접합 바이폴라 트랜지스터(HBT)는 하층을 삽입하기 전이라도 격자 매치의 결여에 관한 어떠한 제약들도 갖지 않는다.
또한, 이종접합 바이폴라 트랜지스터(HBT)의 전체 표면 상에 반도체를 에피택셜 성장시킴으로써 이종접합 바이폴라 트랜지스터를 패시베이팅(passivating)하는 방법을 기술한 미국특허출원 US-2004/0214401호가 공지되어 있다.
마지막으로, Pd/Pt/Au를 사용하여 저 저항률의 접촉들을 제조하는 방법을 기술한 미국특허 US-6,165,859호가 공지되어 있다.
본 발명은 특히, 에피택셜 성장된 반도체 층들을 스택킹함으로써 이종접합 바이폴라 트랜지스터를 제조하는 방법에 관한 것으로, 지지부에 1개 이상의 콜렉팅 층과 1개의 에미팅 층을 각각 에피택셜 성장시키는 단계, 1개 이상의 베이스 층을 에피택셜 성장시키는 단계, 및 1개 이상의 에미팅 층과 1개의 콜렉팅 층을 각각 에피택셜 성장시키는 단계를 포함하고, 상기 층들은 변형들을 야기하는 격자 매치 결함을 만드는 조성들을 가진다. 본 발명에 따르면, 상기 콜렉팅 층과 상기 에미팅 층을 각각 에피택셜 성장시키는 단계는, 제약들을 상쇄하고 상기 변형들을 줄이는 1개 이상의 제1 하층, 특히 상기 에미팅 층과 콜렉팅 층과 대체로 같은 조성을 각각 가진 하층을 상기 베이스 층에 접촉하여 에피택셜 성장시키는 서브(sub) 단계와, 상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상에 1개 이상의 제2 하층을 에피택셜 성장시키는 서브 단계를 포함한다.
상기 에미팅 층과 상기 콜렉팅 층이 베이스 층과 접촉하는 제1 하층과 상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상의 제2 하층을 포함하는 2개의 하층들을 각각 포함하는, 트랜지스터를 제조하는 본 발명의 구체적인 실시예에서, 콜렉터와 에미터의 상기 제1 하층은 에미터와 콜렉터의 제1 하층과 대체로 같은 조성을 각각 가진다.
본 발명은 또한, 지지부, 및 이 지지부에 각각 에피택셜 성장된 1개의 콜렉팅 층과 1개의 에미팅 층; 에피택셜 성장된 1개 이상의 베이스 층; 및 각각 에피택셜 성장된 1개의 에미팅 층과 1개의 콜렉팅 층을 포함하는 이종접합 바이폴라 트랜지스터에 관한 것으로, 상기 층들은 변형들을 일으키는 격자 매치 결함을 만드는 조성들을 가진다.
본 발명에 따르면, 상기 콜렉팅 층과 에미팅 층은,
상기 에미팅 층과 콜렉팅 층 각각에 의해 일어나는 제약들을 상쇄하기 위해, 상기 베이스 층과 접촉하는 1개 이상의 제1 하층, 특히 상기 에미팅 층 및 콜렉팅 층과 대체로 같은 조성을 각각 갖는 하층; 및
상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상의 1개 이상의 제2 하층을 각각 포함한다.
구체적인 실시예에서, 상기 제2 하층은, 베이스의 횡방향 확장부와 에미터-베이스 접합 및 콜렉터-베이스 접합의 횡방향 확장부 사이에 각각 포함된 최소의 횡방향 확장부로 언더에칭된 것을 특징으로 하는 이종접합 바이폴라 트랜지스터.
바람직하게는, 이러한 횡방향 확장부는 에미터-베이스 접합 및 콜렉터-베이스 접합 각각의 횡방향 확장부 정도이다. 하지만 실제로, 그것은 베이스의 횡방향 확장부보다 약간 더 크지만, 저절로 더 작을 것이다.
또한, 구체적인 실시예에서, 상기 에미팅 층과 콜렉팅 층은, 대체로 상기 조성을 가진, 상기 베이스 층과 접촉하는 1개 이상의 제1 하층; 및
상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상의 1개 이상의 제2 하층을 각각 포함한다.
구체적인 실시예에서, 상기 제2 하층을 에미터-베이스 접합과 콜렉터-베이스 접합 각각의 횡방향 확장부 정도의 횡방향 확장부로 언더에칭한다.
상기 에미팅 층과 콜렉팅 층은 각각, 특히,
대체로 상기 조성을 갖는, 상기 베이스 층과 접촉하는 1개 이상의 제1 하층; 및
상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상의 1개 이상의 제2 하층을 포함한다.
본 발명은 또한 전술한 바와 같은 트랜지스터를 제조하는 방법에 관한 것으로, 상기 방법은,
상기 층들과 하층들을 에피택셜 성장시키는 단계; 및
상기 에미팅 층과 콜렉팅 층 상의 층들을 각각 에칭하는 단계들을 포함하고,
상기 방법은 또한,
콜렉터와 에미터의 상기 제2 하층을 각각 언더에칭하는 단계;
상기 언더에칭에 의해 콜렉터 및 에미터 각각의 상기 제1 하층과 제2 하층 아래에 배치된 층 사이에 남겨진 공간을 절연성 물질로 충전하는 단계; 및
상기 에미팅 층과 콜렉팅 층을 각각 에칭하는 단계를 포함한다.
에미터와 콜렉터 각각의 접촉 층과 금속 접촉을 포함하는 트랜지스터를 제조하는 구체적인 일 실시예에서, 본 방법은,
에미터 및 콜렉터 각각의 접촉 층과 금속 접촉을 포함하는 트랜지스터를 제조하는 방법으로서, 상기 방법은 상기 에미팅 접촉 및 콜렉팅 접촉 각각과 금속 접촉을 에칭 방지 물질로 인캡슐레이션하는 단계를 포함한다.
상기 에미팅 층과 콜렉팅 층이 각각 제1 하층이 베이스 층과 접촉하고 제2 하층이 상기 제1 하층에 관하여 상기 베이스 층에 반대되는 면 상에 있는 2개의 하층들을 포함하는, 트랜지스터를 제조하기 위하여, 에미터와 콜렉터의 제2 하층을 각각 에칭하는 단계가 상기 에미팅 층과 콜렉팅 층 상의 층들을 각각 에칭하는 단계를 뒤따른다.
구체적인 실시예에서, 인캡슐레이션 단계는, 에미터 및 콜렉터 각각의 제1 하층과 에미터 및 콜렉터 각각의 접촉 층 사이에 배치된, 에미터와 콜렉터의 제2 하층의 에칭되지 않은 부분을 각각 인캡슐레이션하는 단계를 포함한다.
본 발명은 또한 상기한 바와 같은 트랜지스터에 관한 것에 있어서,
상기 베이스 층은 GaAsSb로 형성되고;
상기 제1 하층들은 InGaAlAs로 형성되고; 및
상기 제2 하층들은 InP로 형성된다.
마지막으로, 본 발명은 또 다른 층의 상부면 상에 스택된 에피택셜 성장된 층들에 의해 발생되는 제약들을 상쇄하는 하층들을 사용하는 것에 관한 것으로, 스택킹은 에피택셜 성장된 층들의 조성, 특히 베이스 층의 조성으로 인한 에피택셜 성장된 층들 사이의 격자 매치 결함들을 가진다.
이하, 비한정적인 예로서 제공하는 본 발명에 따른 특정한 트랜지스터를 제조하는 방법을 첨부된 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 종래 기술의 상태를 나타내고, 크기는 단지 예로서 (㎛)로 제공된다.
도 2는 금속 접촉들을 제조하는 방법의 단계들을 나타낸다.
도 3은 도 2의 f에 도시된 단계를 통하여 접촉 형상의 변화를 나타낸다.
도 4는 반도체 층들을 에칭하는 단계들을 나타낸다.
이하, 초고속 이종접합 바이폴라 트랜지스터들(HBT)(f>500㎓)을 제조하는 방 법을 설명하기로 한다. 그러나 그것을 다른 소자들의 제조에 적용할 수 있다.
모든 방법은, 3개의 주요 그룹들의 단계들 즉, 에피택셜 성장된 스택을 형성하는 단계, 금속 접촉들을 형성하는 단계 및 반도체 층들을 에칭하는 단계를 포함한다.
에피택셜 성장된 스택을 형성하는 단계
이업(E-up) 구조(에미터가 상부에 있음)의 상황에서 여기에 기술된 본 발명에 따른 방법의 제1 단계들은, 이종접합 바이폴라 트랜지스터(HBT)를 제조하는데 사용되는 반도체 물질들을 공지의 방법으로 에피택셜 성장시키는 단계로 구성된다. 이 단계들을, 기판의 결정 격자(crystalline lattice)를 전체 구조에 부여하는 기판(이 경우 InP) 상에 1층씩 실시한다. 여러 가지 층들의 특성의 예가 아래의 표 1에 제공된다.
| 층 | 물질 | 타입. 도핑(cm-3) | 타입. 두께(㎚) |
| EC 에미팅 접촉 | InGaAs | ＞1x1019 | 100 |
| E2 에미터 2 | InP | ＞1x1019 | 50 |
| E1 에미터 1 | InGaAlAs | 3~10x1017 | 30 내지 70 |
| B 베이스 | GaAsSb | ＞5x1019 | 20 내지 50 |
| C1 콜렉터 1 | InGaAlAs | 5x1016 | 50 내지 100 |
| C2 콜렉터 2 | InP | 5x1019 | 100 내지 200 |
| C3 콜렉터 에칭 중단 | InGaAs | ＞1x1019 | 10 내지 50 |
| C4 콜렉터 에칭 중단 | InP | ＞1x1019 | 10 내지 50 |
| C5 콜렉터 접촉 | InGaAs | ＞1x1019 | 10 내지 50 |
이하, 상세한 설명은 단지 베이스 층에 인접하게 배치된 층들에 관한 것이다.
베이스 층을 GaAsSb로 형성한다. 베이스 층을 탄소(carbon)를 가지고 고농도로 P-타입 도핑한다(＞5x1019 cm-3). 베이스 층의 두께는 선택된 도핑 레벨에 의존하고, 20㎚과 50㎚ 사이에서 변경될 수 있다. 베이스 층은 어떠한 Sb 함유량(전형적으로 25%와 75% 사이에서 포함됨 )도 가질 수 있다. 도핑 레벨처럼 Sb 함유량은 베이스 내의 전자 통과시간을 단축하기 위한 기울기를 가질 수 있다.
GaAsSb은 아래의 이유들 때문에 매우 적합한 물질이다.
- 베이스 층은 베이스의 도핑 레벨과 에미터에 사용된 물질에 무관하게, 베이스에 주입된 전자들에 의해 운송되는 전류에 비하여 에미터에 주입된 정공들(holes)의 전류를 무시할 수 있게 하는 KBT에 비하여 InP 기판에 이용할 수 있는 넓은 금지대(forbidden energy band)(InP의 경우 0.79eV, InAlAs의 경우 0.63.eV)를 가진 물질들과 가전자대(valence band)에서 매우 높은 불연속성을 가진다.
- 베이스 층은 5족(V-site) 원자들을 탄소 원자들로 대체하여 P-타입 도핑의 매우 높을 레벨을 가질 수 있다. 탄소 도핑 한계는 2x1020㎝-3보다 더 높다. 이러한 도핑 범위에서는 홀 효과(Hall effect)에 의해 측정된 정공들의 이동도(mobility)가 일정하다. 그러므로 어떠한 도핑 증가도 베이스 층 내에서 전기전도도가 동일하게 증가하는 결과를 가져온다. GaAsSb 내의 탄소 확산 계수가 낮기 때문에, 에피택시 후의 도핑 프로파일들(profiles)이 급격하고(abrupt), 다른 도펀트들(예를 들어 베릴륨(Be))로 관측된 트랜지스터의 에이징(aging) 효과들은 무시할 수 있는 것으로 간주된다.
- InGaAlAs 4기 원소로 된 합금의 경우, 그것은 알루미늄 함유량(모든 3족들(Ⅲ sites)에 관한 농도)이 38.5%보다 더 많을 때 양성(positive)(즉, 타입 Ⅰ)이고, 그 반대 경우에 음성(negative)(즉 타입 Ⅱ)인 전도대(conduction band)의 불연속성을 가진다. 이것은 구조 설계에 큰 유연성을 제공한다.
- 베이스 층은 가전자대로부터 0.22eV에 있는 금지대 내에 배치된 표면 상에 이종접합 바이폴라 트랜지스터(HBT)에 대해 2개의 주요 영향들을 미치는 페르미 레벨 트래핑(Fermi-level trapping)을 가진다. 즉, 한편으로 이 층(베이스 접촉) 상에 형성된 저항성 접촉들의 비저항이 매우 낮고(ρc<10-6Ω㎠), 다른 한편으로 표면 재결합 속도들(외인성 베이스 표면 상의 재결합)은 무시될 수 있다.
- 베이스 층은 아래의 반도체 층이 그것에 부여하는 결정 격자에 대해 매우 양호한 적응성(adaptability)을 가진다. Sb의 존재로 인한 이 특성은, InP와 격자 매치를 하는 반도체들 상에 매우 가변적인 Sb 함유량을 가진 GaAsSb층을 에피택셜 성장시키는 것을 가능케 한다. 트랜지스터 효과는, 50%(InP와 격자 매치), 25%(InP 상에서 신장(tension) 상태) 및 75%(InP 상에서 압축(compression) 상태) 사이에 분포할 수 있는 Sb 함유량을 GaAsSb 베이스 내에 가지는 이종접합 바이폴라 트랜지스터들(HBT)에서 나타났다. 이러한 매우 높은 유연성(모든 Ⅲ-Ⅴ족 반도체들에서 독창적임)은, 이종접합 바이폴라 트랜지스터(HBT)의 성능에 상당히 영향을 미치는 기본적인 격자 변수들(유효 질량, 대역 불연속들, 유용한 수명 등)을 변경하는 큰 가능성을 제공한다. 특히, 상기한 특성들의 각각의 경우, 최적의 효과들을 보장하는 농도가 존재한다.
베이스 층에 인접한 에미팅 층을 InP 또는 InGaAlAs 4기 합금으로 형성하거나, 이 경우에도 2개의 하층들, 즉 베이스 층과 접촉하는 InGaAlAs 4기 합금으로 형성된 제1 하층과, 제1 하층에 관하여 베이스 층에 반대되는 제2 InP 하층의 형태로 형성한다. 바람직하게는, 베이스 내에 충격적인 전자들의 주입을 일으키도록 38.5%(예를 들어 InAlAs)보다 더 많은 알루미늄 함유량을 가진 InGaAlAs 4기를 선택한다. 그것의 도핑 레벨을 3x1017㎝-3과 10x1017㎝-3 사이에서 선택한다. 에미팅 층의 두께는, 약 30㎚ 내지 70㎚의 전형적인 값을 가진 채 매우 큰 범위 내에서 변할 수 있다.
콜렉팅 층을 2개의 물질들로 형성한다. 베이스에 인접한 제1 하층을, InGaAlAs 4기 합금으로 형성한다. 콜렉팅 층은 타입Ⅰ 이종접합들의 선택적인 콜렉팅에 관한 문제점들을 피하기 위하여 38.5%보다 더 적은 알루미늄 함유량을 가진다. 바람직하게는, 베이스-콜렉터 접합(△Ec가 90meV와 150meV 사이에서 이루어짐)에 전자들의 충격적인 주입을 일으키도록 약 25% - 30%의 알루미늄 함유량을 선택한다. 콜렉팅 층의 도핑 레벨(전형적으로 5x1016㎝-3)을, 커크 효과(Kirk effect)의 스레솔드(threshold)에서의 전류밀도가 임의의 주파수들을 성취하는데 필요한 콜렉터 전류밀도보다 더 높도록 선택한다. 그것의 두께(전형적으로 50㎚와 100㎚ 사이)는, 트랜지스터의 신장(tension)에 대한 저항뿐 아니라 트랜지스터 속도(얇은 두께 및 그로 인한 느린 통과시간)와 베이스 돌출부의 기계적인 세기 사이의 타협의 결과이다.
콜렉팅 층의 제2 하층을 InP으로 형성한다. 이것은, 후술하는 바와 같이, 이종접합 바이폴라 트랜지스터(HBT)의 베이스-콜렉터 정전용량을 줄이도록 심하게 언더에칭되는(선택적 화학 에칭) 부분이다. 그것을, 고농도로 n-타입 도핑한다(전형적으로 1x1019㎝-3). 그것의 두께(전형적으로 100㎚와 200㎚ 사이)는 화학적 에칭을 위한 적합한 조건들을 보장하는데 충분하다.
스택의 나머지 층들은, 기판과 제2 콜렉터 하층 사이에 InGaAs로 형성된 콜렉터 접촉 층과, InP와 InGaAs로 각각 형성된 제1, 2 에칭 중단(etch-stop) 층 및 제2 에미터 하층 상의 에미터 접촉 층을 포함한다.
금속 접촉들을 형성하는 단계
본 방법의 후속 단계들은 에미터 접촉 층 상에 금속 접촉을 형성하는 단계로 구성된다.
먼저, 텅스텐의 층을 이종접합 바이폴라 트랜지스터(HBT)가 나중에 에칭되는 에피택셜 성장된 층들의 스택(또는 반도체 층들의 어떠한 다른 스택)의 표면 상에 평탄하게 증착한다. 아래의 많은 이유 때문에 텅스텐을 선택한다.
- 텅스텐은 이업(E-up) 또는 시업(C-up) 구조들의 이종접합 바이폴라 트랜지스터(HBT) 스택의 상부면에 배치된 고농도로 n-타입 도핑된 반도체(전형적으로 InGaAs)와 저 비저항 저항성 접촉을 형성한다.
- 텅스텐은 시업C-up 구조의 이종접합 바이폴라 트랜지스터(HBT) 스택의 상부면에 배치된 저농도 n-타입 도핑된 반도체와 우수한 쇼트키 접촉(Schottky contact)(즉 저 누설전류)을 형성한다.
- 텅스텐의 내열성 성질은 온도 증가들에 대해 매우 양호한 저항력을 보장한다. 그것은 그 자체 또는 아래의 반도체에 어떠한 손상도 주지 않은 채, 트랜지스터 제조 공정(있음직한 이온주입과 그것의 고온 열처리(>700℃)를 포함함)에 내재된 여러 가지 열처리들을 견뎌낼 수 있다.
- 텅스텐의 반도체 내의 매우 낮은 확산계수는, 텅스텐이 컴포넌트(component)의 신뢰성을 높이고 이로써 텅스텐의 산업적인 영향을 높이기 위한 완전한 후보가 되게 한다. 텅스텐보다 더 큰 전기 전도도 덕택에 실리콘 산업계에서 널리 사용되는 물질인 텅스텐 실리사이드(tungsten silicide)(WSi)의 층에 동일한 방법을 사용할 수 있다.
반도체 기술에서 공지된 많은 방법들 중 하나를 사용하여 텅스텐의 표면 상에 마스크(mask)(1)를 형성한다(도 2의 a). 예를 들어, 자외선 포토리소그래피(UV photolithography)에 의해 정의된 형상을 가진 감광성 수지 마스크를 사용하는 것이 가능하다. 마스크를 위한 물질의 선택은, 그것이, 텅스텐을 먼저 에칭하고 반도체를 그 다음에 에칭하는데 나중에 사용하게 될 2개의 화학적 용액들(본 예의 경우)에 저항하는 것이 충분하기 때문에, 실제로 매우 광범위하다(전자감광성 수지, 수많은 금속들 및 유전체들). 이 요점은 복잡한 소자 제조 체인(chain)에 이 방법을 삽입하는 것을 용이하게 한다.
텅스텐 층의 제1 에칭은 마스크의 외형(geometry)을 텅스텐 층에 전달한다. 표면 법선에 관하여 약간 경사진 측면들(franks)을 얻는 것을 가능케 하는 반응성 건식 에칭(플르오르 이온들)을 사용한다. 그 다음에, 그것의 형상의 제1 윤곽(2)을 정의하도록 선택성 화학적 수단(공지된 KOH 기반 용액)에 의해 텅스텐 층을 언더에칭한다(도 2의 c).
이러한 윤곽이, “대체로 원통형”이나, 모든 경우에서, 이러한 에칭들로 인한 텅스텐 측면들은 약간 바깥쪽으로 향한다. 화학적 에칭 공정과 반응성 건식 에칭(RIE) 공정의 최적화를 통하여 거의 수직형인 측면들이 되게 할 수 있다고 추정할 수 있다. 어느 경우에서도 그것은 내향적인(inward-pointing) 측면들이 되게 하지 못한다. 이러한 외향적인 측면들은 초고속 이종접합 바이폴라 트랜지스터(HBT)들을 제조하는데 필요한 자기정합(self-aligned) 기술과 양립하지 못한다. 게다가, 이러한 프로파일은, 베이스와 콜렉터 저항성 접촉들이나 접촉 출력 브리지들(bridges)를 구성하는 금속 증착물을 형성할 때, 에미터와 베이스 사이의 단락 현상을 가져온다.
다음의 단계는, 선택적인 화학적 수단에 의해 에피택셜 스택의 제1 반도체 층(3)을 에칭하고 그 다음에 언더에칭하는 단계로 구성된다(도 2의 d). 이것은, 이 층들의 스택의 설계에 제약을 초래한다. InP 다이(die)의 이종접합 바이폴라 트랜지스터(HBT)의 경우에, 접촉 층이 (접촉 층과 이루어질 수 있는 저항성 접촉의 매우 낮은 저항률을 위하여) 여전히 InGaAs로 형성되기 때문에 이러한 제약은 매우 낮다. 그것은 그 다음에, 콤퍼넌트(component)의 전기적 특성들에 영향을 미치지 않은 채 화학적 에칭의 에칭 중단 층으로서 작용할 반도체 층을 InGaAs 층 아래에 배치하는 문제이다. 반면에, 후자(latter) 층을 다른 반도체 층들과 격자 매치를 하는 넓은 금지대(TBH의 원리)를 가진 반도체들 중에서 선택해야만 한다. 이 반도체들(InP 다이의 InP, InGaAlAs, InGaAsP, 또는 GaAs 다이의 AlGaAs, InGaP) 각각의 경우, 이러한 물질들에 관하여 InGaAs를 에칭하기 위한 화학적 용액들은 매우 잘 알려져 있다.
다음의 단계는, 텅스텐 층의 측면을 화학적으로 에칭하여 임의의 프로파일과 크기를 얻는 단계로 구성된다(도 2의 e). InGaAs 층의 언더에칭의 존재는, 화학적 용액이 텅스텐의 하부면 상의 텅스텐을 에칭하는 것을 허용한다. 임의의 프로파일을 얻는 것을 가능케 하는 것은, 하부면과 측면의 이러한 공동 에칭이다. 일단 텅스텐 층의 두께가 (예를 들어, 400㎚ 또는 600㎚의 두께) 설정되었으면, 프로파일의 크기는 에칭 시간을 제어함으로써 얻는다(도 3). 이러한 제어의 품질은 에칭 후의 텅스텐 측면의 거칠기(roughness)뿐 아니라 사용된 화학적 용액의 에칭 속도에 종속한다.
전술한 임의의 에피택셜 스택의 상황에서 에미터의(또는 시업(C-up) 구조에서 콜렉터의) 금속 접촉을 형성하는 상기한 방법을, 또한 통상적인 아래의 타입의 스택에 적용할 수도 있음을 알 수 있다.
| 층 | 물질 | 타입. 도핑(cm-3) | 타입. 두께(㎚) |
| EC 에미팅 접촉 | InGaAs | 1x1019 | 100 |
| E 에미터 | InGaAlAs | 3x1017 | 50 |
| B 베이스 | GaAsSb | 5x1019 | 20 내지 50 |
| C 콜렉터 | InP | 5x1016 | 100 |
| CC 콜렉터 접촉 | InGaAs | 1x1019 | 50 |
전술한 방법은 또한, 아래의 스택에 적용할 수도 있다.
| 층 | 조성 | 도핑(cm-3) | 두께(㎚) | 비고 |
| 접촉 | InGaAs:Si | >1x1019 | 20 | |
| 에미터 | InGaAlAs:Si | 3x1017 | 50 | [Al]=0.35 저 In 함유량 |
| 베이스 | GaAsSb:C | 8x1019 | 35 | [Sb]=0.39 |
| 콜렉터 1 | InGaAlAs:Si | 5x1016 | 60 | [Al]=0.25 고 In 함유량 |
| 콜렉터 2 | InP:Si | 5x1016 | 100 | |
| 서브 콜렉터 | InP:Si | 1x1019 | 200 | |
| 콜렉터 접촉 | InGaAs:Si | 1x1019 | 30 | |
| 댐퍼(Damper) | - | n.i.d. | - | |
| 기판 | InP:Fe(Si) | - | - |
반도체 층들의 에칭
외인성 베이스의 크기를 어떠한 공지된 방법에 따라 정의한다. 트랜지스터의 제조는 다음의 단계들을 계속한다.
에미터의 E2 InP 층을 에칭한다(도 4의 b). 상기 구조의 다른 반도체들에 대하여 매우 높은 선택도를 갖는 H3PO4:HCl 화학적 용액을 사용한다. 콜렉터의 C2 InP 층을 또한 부분적으로 에칭한다(C2 층을, E2 층보다 더 두껍도록 선택하였다).
감광성 수지를 사용하여 금속 접촉뿐 아니라 E2 에미터 접촉 층(EC)과 E2 층의 잔존 부분들을 보호하기 위한 측면 인캡슐레이션(encapsulation)(4)을 수행한다. 텅스텐으로 형성된 이 경우에, 에미터 접촉에 돌출부가 존재함으로써 이러한 인캡슐레이션이 더 용이하게 이루어지는 것을 알아야 한다.
C2 InP 콜렉팅 층의 깊은 언더에칭을 수행한다(도 4의 c). 상기 구조의 다른 반도체들에 대해 매우 높은 선택도를 갖는 H3PO4:HCl 화학적 용액을 사용한다. 그러므로 다른 층들 특히 2개의 인접 층들 즉, 4기 합금으로 형성된 층(C1)과 InGaAs로 형성된 층(C3)은 에칭되지 않는다. E2 InP 에미터 층은 측면의 감광성 수지 인캡슐레이션에 의해 보호된다.
깊은 언더에칭이 이루어진 부분을 그 다음에 인캡슐레이션한다(도 4의 d). 베이스 돌출부 아래에 형성된 공동(cavity)을, 공동을 충전하는데 충분히 낮은 점성, 반도체 표면들에 대한 양호한 접착성, 및 베이스 돌출부의 기계적인 세기를 높이는 적소에 한번 경화되는 가능성을 가진 물질로 충전한다.
예를 들어, 그 다음에, 170℃에서 1시간 동안 열처리함으로써 고분자화되는 감광성 수지를 사용한다. 다른 물질들 즉, 폴리이미드(polyimide), BCB 등 또한 상업적으로 이용할 수 있다.
에미터의 E1 InGaAlAs 층을 에칭한다(도 4의 e). 이 층은 에미터(n-타입)의 필수 부분이다. 그것은 베이스 상에 저항성 접촉을 적층할 수 있도록 하기 위하여 제거되어야만 한다. GaAsSb에 관하여 InGaAlAs 4기 합금을 선택적으로 에칭하는 화학적 용액(예를 들어, 구연산:H2O2)을 사용한다(베이스 층은 베이스의 액세스(access) 저항을 증가시키지 않기 위하여 그것의 초기 두께를 유지하여야만 한다). 또한 이 에칭 동안에 콜렉터의 C3 InGaAs 중단 에칭 (stop-etch) 층을 에칭한다. 콜렉터의 C4 InP 중단 에칭 층은 에칭하지 않는다. E1 층의 측면 에칭을, 에미터 핑거(finger)가 E2 층의 레벨보다 E1 층의 레벨에서 더 넓도록, 최소화할 수 있다. 이러한 조건들에서, E1 층의 과도한 두께는 캐리어들이 완전히 공핍되고(depleted), 그 결과 그것은 외인성 베이스의 표면 상의 마이너리티(minority) 전자들의 재결합들을 감소시키는 작용을 가진다.
콜렉터의 C4 InP 중단 에칭 층을 에칭하여 콜렉터의 저항성 접촉이 증착될 C5 콜렉터 접촉 층을 노출시킨다. 상기 구조의 다른 반도체들에 대해 매우 높은 선택도를 갖는 H3PO4:HCl 화학적 용액을 사용한다(다른 InP 층들은 보호된다).
트랜지스터들을, C5층과 그 아래의 층(미도시)을 깊게 언더에칭함으로써 전기적으로 절연시킨다.
저항성 접촉들을 증착한다 (도 4의 g). 한편으로 (접촉의 경사진 형상으로 인한 ) 에미터와 베이스 사이의 돌출부와, 다른 한편으로 베이스와 콜렉터 사이의 돌출부를 사용하여 베이스 접촉(5)과 콜렉터 접촉(6)을 동시에 형성한다(에미터의 경우, 이것은 텅스텐 접촉을 두껍게 하는 것을 포함한다). 이러한 자기정합(self-alignment)은, 트랜지스터의 베이스 접촉과 활성 영역 사이의 거리(전형적으로 100㎚와 200㎚ 사이)를 제어 방식으로 줄이는 것을 가능케 한다. 금속 증착을 최적화하여 GaAsSb 층 상의 접촉 저항을 줄인다. 이러한 목적을 위하여 Pt/Ti/Pt/Au 스택을 사용할 수 있다.
이 단계에서 트랜지스터는 완성된다. 그 다음에, 그것을 접촉 출력단들에 또는 회로의 다른 컴포넌트들에 전기적으로 연결한다.
전술한 방법은 하나의 포토리소그래피를 필요로 한다. 완전히 자기정합되면, 그것은 마스크 정합 장치들로 인한 제약들을 극복함으로써 초미세의 소자들을 저가로 생산하는 것을 허용한다.
Claims (12)
- 에피택셜 성장된 반도체 층들을 스택킹(stacking)함으로써, 이종접합 바이폴라 트랜지스터의 제조방법에 있어서,지지부에 1개 이상의 콜렉팅층 및 1개 이상의 에미팅층 각각과, 1개의 베이스층을 에피택셜 성장시키는 단계를 포함하되, 상기 콜렉팅, 베이스, 및 에미팅층은 변형을 야기시키는 격자 매치 결함을 만드는 조성들을 가지고, 상기 베이스층은 분자 배열이 상기 에미팅층 또는 콜렉팅층이 필요로 하는 격자 매치에 상응하지 않는 반도체 합금으로 만들어지고, 상기 베이스는 20 내지 50nm의 두께를 가지고 스스로를 지지할 만큼 견고하지 않으며,상기 콜렉팅층 및 에미팅층 각각을 에피텍셜 성장시키는 단계는,제약들을 상쇄하고 상기 변형들을 줄이는 1개 이상의 제1 하층, 및 상기 제1 하층에 관하여 상기 베이스층에 대향하는 1개 이상의 제2 하층을 에피택셜 성장시키는 단계;상기 제2 하층에 공동(cavity) 및 에칭되지 않은 부분을 형성하도록 상기 제2 하층의 일부를 언더에칭하는 단계;상기 콜렉팅층의 상기 제1 하층 및 상기 제2 하층에 인접한 층 사이에 상기 언더에칭에의해 형성된 상기 공동을 절연성 물질로 충전하는 단계; 및상기 에미팅층을 에칭하는 단계로 구성된 서브단계를 더 포함하되,상기 에미팅층은 상기 베이스층과 접촉하고 InGaAlAs 4기 원소로 된 합금으로 만들어진 제1 에미터 하층 및 상기 제1 에미터 하층에 관하여, 상기 베이스층에 대향하는 면의 제2 에미터 하층을 포함하되,상기 제2 에미터 하층을 언더에칭하는 단계를 더 포함하고,상기 제2 에미터 하층은, 적어도 베이스층의 횡방향 확장부와 에미터-베이스 접합 및 콜렉터-베이스 접합의 횡방향 확장부 사이에 각각 포함된 횡방향 확장부로 언더에칭된 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서,상기 에미팅층 및 금속 접촉상에 접촉 층을 형성하는 단계; 및에칭방지물질로 상기 에미팅층 및 금속 접촉을 인캡슐레이션하는 단계를 더 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 제2항에 있어서,상기 에미팅층 및 금속접촉을 인캡슐레이션하는 단계는,상기 제2 하층의 에칭되지 않은 부분을 인캡슐레이션하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 삭제
- 제1항에 있어서,상기 에미팅층을 인캡슐레이션하는 단계는,상기 에미터의 상기 제2 에미터 하층의 에칭되지 않은 부분을 인캡슐레이션하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서,상기 에미팅층은,상기 에미팅층과 동일한 조성을 가진 상기 베이스층과 접촉한 1개 이상의 제1 에미터 하층; 및상기 제1 하층에 관하여 상기 베이스층에 대향하는 면에 1개 이상의 제2 하층을 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서,상기 베이스층은 GaAsSb 을 포함하고,상기 제1 하층은 InGaAlAs 을 포함하고,상기 제2 하층은 InP 을 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
- 분자 배열이 에미팅 또는 콜렉팅층이 필요로 하는 격자 매치에 상응하지 않는 반도체 합금으로 만들어진 베이스층을 포함하며, 상기 베이스는 20 내지 50nm의 두께를 가지며 스스로를 지지할 만큼 견고하지 않은, 트랜지스터 제조방법으로서:에미터층, 에미터 하층, 콜렉터층, 및 콜렉터 하층을 에피택셜 성장시키는 단계;상기 에미터층 상의 층 및 상기 콜렉터층 상의 층을 에칭하는 단계;공동을 형성하도록 상기 에미터 하층 또는 콜렉터 하층 중 하나를, 적어도 베이스층의 횡방향 확장부와 에미터-베이스 접합 및 콜렉터-베이스 접합의 횡방향 확장부 사이에 각각 포함된 횡방향 확장부로 언더에칭하는 단계;상기 언더에칭에의해 남겨진 상기 공동을 절연성 물질로 충전하는 단계;상기 에미터층 및 콜렉터층을 각각 에칭하는 단계를 포함하는 트랜지스터 제조방법.
- 제8항에 있어서,상기 에미터 및 콜렉터 각각의 층의 접촉 층 및 금속 접촉을 포함하고,상기 에미터 접촉 및 콜렉터 접촉 각각 및 상기 금속 접촉을 에칭방지물질로 인캡슐레이션하는 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
- 분자 배열이 에미팅 또는 콜렉팅층이 필요로 하는 격자 매치에 상응하지 않는 반도체 합금으로 만들어진 베이스층을 포함하며, 상기 베이스는 20 내지 50nm의 두께를 가지며 스스로를 지지할 만큼 견고하지 않은, 트랜지스터 제조방법으로서:에미팅층, 에미터 하층, 콜렉팅층, 콜렉팅 하층을 에피택셜 성장시키는 단계;상기 에미팅층 상의 층 및 상기 콜렉팅층 상의 층을 에칭하는 단계;공동을 형성하도록 상기 에미터 하층 또는 콜렉팅 하층 중 하나를, 적어도 베이스층의 횡방향 확장부와 에미터-베이스 접합 및 콜렉터-베이스 접합의 횡방향 확장부 사이에 각각 포함된 횡방향 확장부로, 언더에칭하는 단계;상기 언더에칭에의해 남겨진 상기 공동을 절연 물질로 충전하는 단계;상기 에미팅층 및 콜렉팅층 각각을 에칭하는 단계; 및상기 에미팅 층 및 콜렉팅층 각각은 2개의 하층을 포함하고, 제1 하층은 상기 베이스층과 접촉하고 InGaAlAs 4기 원소로 된 합금으로 만들어지며, 제2 하층은 상기 제1 하층에 관하여 상기 베이스층의 대향하는 면에 위치하는 트랜지스터를 생성하는 단계;상기 에미팅층 및 콜렉팅층 상의 각 층을 에칭하는 단계가 상기 에미터 및 콜렉터의 상기 제2 하층을 각각 에칭하는 단계를 뒤따르는 것을 특징으로 하는 트랜지스터 제조방법.
- 제9항에 있어서,상기 에미터 접촉 및 콜렉터 접촉 각각을 인캡슐레이션하는 단계는, 상기 에미터 및 콜렉터 각각의 제2 하층의 에칭되지 않은 부분을 인캡슐레이션하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0507605A FR2888664B1 (fr) | 2005-07-18 | 2005-07-18 | Procede de realisation d'un transistor bipolaire a heterojonction |
| FR0507605 | 2005-07-18 | ||
| PCT/FR2006/001760 WO2007010135A2 (fr) | 2005-07-18 | 2006-07-18 | Procede de realisation d'un transistor bipolaire a heterojonction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080036096A KR20080036096A (ko) | 2008-04-24 |
| KR101518063B1 true KR101518063B1 (ko) | 2015-05-06 |
Family
ID=36096118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087003881A KR101518063B1 (ko) | 2005-07-18 | 2006-07-18 | 이종접합 바이폴라 트랜지스터 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8519443B2 (ko) |
| EP (1) | EP1908114B1 (ko) |
| JP (1) | JP5336186B2 (ko) |
| KR (1) | KR101518063B1 (ko) |
| CN (1) | CN101243555B (ko) |
| FR (1) | FR2888664B1 (ko) |
| WO (1) | WO2007010135A2 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2888664B1 (fr) | 2005-07-18 | 2008-05-02 | Centre Nat Rech Scient | Procede de realisation d'un transistor bipolaire a heterojonction |
| FR2898434B1 (fr) * | 2006-03-13 | 2008-05-23 | Centre Nat Rech Scient | Diode electroluminescente blanche monolithique |
| US7803685B2 (en) * | 2008-06-26 | 2010-09-28 | Freescale Semiconductor, Inc. | Silicided base structure for high frequency transistors |
| US8901536B2 (en) * | 2010-09-21 | 2014-12-02 | The United States Of America, As Represented By The Secretary Of The Navy | Transistor having graphene base |
| US9105488B2 (en) | 2010-11-04 | 2015-08-11 | Skyworks Solutions, Inc. | Devices and methodologies related to structures having HBT and FET |
| CN102655114B (zh) * | 2011-08-26 | 2015-04-22 | 京东方科技集团股份有限公司 | Tft-lcd阵列基板制造方法及其阵列基板和相关器件 |
| US9679869B2 (en) | 2011-09-02 | 2017-06-13 | Skyworks Solutions, Inc. | Transmission line for high performance radio frequency applications |
| CN104410373B (zh) | 2012-06-14 | 2016-03-09 | 西凯渥资讯处理科技公司 | 包含相关系统、装置及方法的功率放大器模块 |
| JP2014120503A (ja) * | 2012-12-13 | 2014-06-30 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| US9153569B1 (en) * | 2014-03-21 | 2015-10-06 | Texas Instruments Incorporated | Segmented NPN vertical bipolar transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040227155A1 (en) * | 2002-12-26 | 2004-11-18 | Ichiro Hase | Semiconductor device |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593966B1 (fr) | 1986-02-04 | 1988-09-09 | Ankri David | Structure semi-conductrice monolithique d'un transistor bipolaire a heterojonction et d'un laser |
| JPH03108339A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US5298438A (en) * | 1992-08-31 | 1994-03-29 | Texas Instruments Incorporated | Method of reducing extrinsic base-collector capacitance in bipolar transistors |
| US5702958A (en) * | 1994-08-09 | 1997-12-30 | Texas Instruments Incorporated | Method for the fabrication of bipolar transistors |
| FR2772187B1 (fr) | 1997-12-09 | 2000-03-17 | Thomson Csf | Procede et dispositif de fabrication de materiaux semiconducteurs iii-n par photolyse d'ammoniac |
| US5907165A (en) | 1998-05-01 | 1999-05-25 | Lucent Technologies Inc. | INP heterostructure devices |
| JP2000311902A (ja) * | 1999-04-27 | 2000-11-07 | Sharp Corp | 化合物半導体装置及びその製造方法 |
| FR2796657B1 (fr) | 1999-07-20 | 2001-10-26 | Thomson Csf | Procede de synthese de materiaux massifs monocristallins en nitrures d'elements de la colonne iii du tableau de la classification periodique |
| FR2803433B1 (fr) | 1999-12-30 | 2003-02-14 | Thomson Csf | Procede de realisation d'une grille metallique enterree dans une structure en materiau semiconducteur |
| JP3509682B2 (ja) * | 2000-01-31 | 2004-03-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 |
| FR2807909B1 (fr) | 2000-04-12 | 2006-07-28 | Centre Nat Rech Scient | COUCHE MINCE SEMI-CONDUCTRICE DE GaInN, SON PROCEDE DE PREPARATION; DEL COMPRENANT CETTE COUCHE ET DISPOSITIF D'ECLAIRAGE COMPRENANT CETTE DEL |
| DE10108079A1 (de) | 2000-05-30 | 2002-09-12 | Osram Opto Semiconductors Gmbh | Optisch gepumpte oberflächenemittierende Halbleiterlaservorrichtung und Verfahren zu deren Herstellung |
| FR2810159B1 (fr) | 2000-06-09 | 2005-04-08 | Centre Nat Rech Scient | Couche epaisse de nitrure de gallium ou de nitrure mixte de gallium et d'un autre metal, procede de preparation, et dispositif electronique ou optoelectronique comprenant une telle couche |
| US6445009B1 (en) | 2000-08-08 | 2002-09-03 | Centre National De La Recherche Scientifique | Stacking of GaN or GaInN quantum dots on a silicon substrate, their preparation procedure electroluminescent device and lighting device comprising these stackings |
| JP3872327B2 (ja) | 2000-12-04 | 2007-01-24 | 日本碍子株式会社 | 半導体発光素子 |
| JP2002222989A (ja) | 2001-01-26 | 2002-08-09 | Toshiba Corp | 半導体発光素子 |
| JP3791765B2 (ja) | 2001-06-08 | 2006-06-28 | 豊田合成株式会社 | Ｉｉｉ族窒化物系化合物半導体発光素子 |
| JP3507828B2 (ja) * | 2001-09-11 | 2004-03-15 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| US7676307B2 (en) * | 2001-11-05 | 2010-03-09 | Ford Global Technologies | System and method for controlling a safety system of a vehicle in response to conditions sensed by tire sensors related applications |
| US20050085044A1 (en) * | 2002-01-25 | 2005-04-21 | Axel Hulsmann | Method for the production of a hetero-bipolar transistor |
| JP2004172582A (ja) * | 2002-10-30 | 2004-06-17 | Sharp Corp | ヘテロ接合バイポーラトランジスタ |
| US6770919B2 (en) * | 2002-12-30 | 2004-08-03 | Xindium Technologies, Inc. | Indium phosphide heterojunction bipolar transistor layer structure and method of making the same |
| US6998320B2 (en) * | 2003-04-23 | 2006-02-14 | Triquint Semiconductor, Inc. | Passivation layer for group III-V semiconductor devices |
| JP2005012170A (ja) * | 2003-05-28 | 2005-01-13 | Toshiba Corp | 半導体装置 |
| JP2005072467A (ja) * | 2003-08-27 | 2005-03-17 | Sony Corp | 半導体装置およびその製造方法 |
| US7122827B2 (en) | 2003-10-15 | 2006-10-17 | General Electric Company | Monolithic light emitting devices based on wide bandgap semiconductor nanostructures and methods for making same |
| US7323721B2 (en) | 2004-09-09 | 2008-01-29 | Blue Photonics Inc. | Monolithic multi-color, multi-quantum well semiconductor LED |
| US7402831B2 (en) | 2004-12-09 | 2008-07-22 | 3M Innovative Properties Company | Adapting short-wavelength LED's for polychromatic, broadband, or “white” emission |
| FR2888664B1 (fr) | 2005-07-18 | 2008-05-02 | Centre Nat Rech Scient | Procede de realisation d'un transistor bipolaire a heterojonction |
| FR2908925B1 (fr) | 2006-11-17 | 2009-02-20 | St Microelectronics Sa | PROCEDE D'INTEGRATION D'UN COMPOSANT DE TYPE III-N, TEL QUE DU GaN, SUR UN SUBSTRAT DE SILICIUM (001) NOMINAL |
-
2005
- 2005-07-18 FR FR0507605A patent/FR2888664B1/fr active Active
-
2006
- 2006-07-18 WO PCT/FR2006/001760 patent/WO2007010135A2/fr active Application Filing
- 2006-07-18 CN CN2006800304138A patent/CN101243555B/zh active Active
- 2006-07-18 EP EP06778883.6A patent/EP1908114B1/fr active Active
- 2006-07-18 KR KR1020087003881A patent/KR101518063B1/ko active IP Right Grant
- 2006-07-18 US US11/988,575 patent/US8519443B2/en active Active
- 2006-07-18 JP JP2008522017A patent/JP5336186B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040227155A1 (en) * | 2002-12-26 | 2004-11-18 | Ichiro Hase | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009502035A (ja) | 2009-01-22 |
| EP1908114B1 (fr) | 2015-12-30 |
| US8519443B2 (en) | 2013-08-27 |
| KR20080036096A (ko) | 2008-04-24 |
| JP5336186B2 (ja) | 2013-11-06 |
| FR2888664B1 (fr) | 2008-05-02 |
| WO2007010135A3 (fr) | 2007-03-08 |
| EP1908114A2 (fr) | 2008-04-09 |
| WO2007010135A2 (fr) | 2007-01-25 |
| CN101243555B (zh) | 2011-06-08 |
| CN101243555A (zh) | 2008-08-13 |
| FR2888664A1 (fr) | 2007-01-19 |
| US20100001319A1 (en) | 2010-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101518063B1 (ko) | 이종접합 바이폴라 트랜지스터 제조 방법 | |
| US6541346B2 (en) | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process | |
| EP0541971B1 (en) | A graded bandgap single-crystal emitter heterojunction bipolar transistor | |
| EP0184016A1 (en) | Heterojunction bipolar transistor | |
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| KR950011018B1 (ko) | 헤테로접합형 바이폴라트랜지스터의 제조방법 | |
| JP4999246B2 (ja) | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 | |
| KR100277555B1 (ko) | 바이폴라 트랜지스터용 다층 콜렉터 구조물 및 그 제조 방법 | |
| EP0177246A1 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| JPH04234130A (ja) | 自己整合ヘテロ接合バイポーラ・トランジスタの製造方法 | |
| WO2007058265A1 (ja) | バイポーラトランジスタ及びその製造方法 | |
| US20060284282A1 (en) | Heterjunction bipolar transistor with tunnelling mis emitter junction | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| KR20000014894A (ko) | 이종접합 쌍극자 소자의 제조 방법 | |
| US8101973B2 (en) | Transistor | |
| US20030197193A1 (en) | Method of fabricating a bipolar transistor | |
| US5389562A (en) | Double heterojunction bipolar transistor and the method of manufacture therefor | |
| EP0472262B1 (en) | Heterojunction bipolar transistor | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| KR950011786B1 (ko) | 헤테로접합형 화합물 반도체장치 및 그 제조방법 | |
| JP2005159112A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2976664B2 (ja) | バイポーラトランジスタの製造方法 | |
| DE19533677A1 (de) | Verfahren zur Herstellung eines Heterobipolartransistors | |
| KR100257161B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조 방법 | |
| JPH0483346A (ja) | バイポーラトランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| S901 | Examination by remand of revocation | ||
| E902 | Notification of reason for refusal | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180326 Year of fee payment: 4 |