KR101515746B1 - 수직 터널링 네거티브 차동 저항 디바이스들 - Google Patents

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Abstract

본 발명은 그 내부에 적어도 하나의 네거티브 차동 저항 디바이스를 갖는 마이크로일렉트로닉 디바이스들의 제조에 관한 것이다. 적어도 하나의 실시예에서, 네거티브 차동 저항 디바이스들은 양자 우물들을 이용하여 형성될 수 있다. 본 발명의 네거티브 차동 저항 디바이스들의 실시예들은, 로직 및/또는 메모리 집적 회로에서의 그들의 사용을 고려하여, 고성능을 가능하게 하는 높은 피크 구동 전류 및 적은 전력 손실 및 노이즈 마진들을 가능하게 하는 높은 피크 대 밸리 비율을 달성할 수 있다.

Description

수직 터널링 네거티브 차동 저항 디바이스들{VERTICAL TUNNELING NEGATIVE DIFFERENTIAL RESISTANCE DEVICES}
본 발명은 일반적으로 그 내부에 형성된 네거티브 차동 저항 디바이스들을 포함할 수 있는 마이크로일렉트로닉 디바이스들의 제조에 관한 것이다.
본 발명의 청구 대상은 명세서의 끝 부분에서 상세히 지시되고 명확하게 청구된다. 본 발명의 전술한 특징 및 다른 특징들은, 첨부의 도면들과 함께 취해진 이하의 설명 및 첨부된 특허청구범위들로부터 더 완전히 명확해 질 것이다. 첨부된 도면들은 본 발명에 따른 몇몇의 실시예들만을 묘사하고, 따라서, 그것의 범주를 한정하는 것으로 간주되어서는 안 된다. 본 발명은 첨부된 도면들의 사용을 통해 부가적인 특정성 및 세부 사항들과 함께 설명되어, 본 발명의 장점들이 더 쉽게 확인될 수 있을 것이고, 이는 다음과 같다:
도 1-13은 본 발명의 실시예들에 따른 수직 터널링 네거티브 차동 저항 디바이스를 형성하는 과정의 측 단면 개략도를 나타내는 도면.
도 14는 본 발명의 실시예에 따른 수직 터널링 네거티브 차동 저항 디바이스를 통한 측 단면 개략 전류 흐름을 나타내는 도면.
도 15는 본 발명의 일 실시예에 따른 시스템의 개략도.
이하의 상세한 설명에서는, 청구 대상을 실시할 수 있는 특정한 실시예들을, 예시의 목적으로, 도시하는 첨부된 도면들을 참조한다. 이 실시예들은 본 기술 분야에 숙련된 자들이 청구 대상을 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시예들은, 비록 다르더라도, 반드시 상호 배타적인 것은 아니라는 것이 이해될 것이다. 예를 들어, 일 실시예와 관련하여, 본원에 개시된 특정 특징, 구조, 또는 특성은, 청구 대상의 기술적 사상과 범주로부터 벗어나지 않고 그외의 실시예들 내에서 구현될 수 있다. "일 실시예" 또는 "실시예"에 대한 본 명세서 내의 참조는 실시예와 관하여 설명된 특정 특징, 구조 또는 특성이 본 발명 내에 포함된 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"라는 구절의 사용은 반드시 동일한 실시예를 나타내는 것은 아니다. 또한, 각 개시된 실시예 내의 개별적인 요소들의 위치 또는 배열은 청구 대상의 기술적 사상과 범주로부터 벗어나지 않고 수정될 수 있다는 것을 이해해야 한다. 따라서, 이하의 구체적인 설명은 한정의 의미로 취해진 것이 아니고, 청구 대상의 범주는 첨부된 특허청구범위들이 권리를 가지는 등가물들의 모든 범위와 함께, 적합하게 해석된, 첨부된 특허청구범위들에 의해서만 정의된다. 도면들에서, 몇몇 도면 전체에 걸쳐 같거나 유사한 요소들 또는 기능들에는 비슷한 번호를 부여하고, 그 안에 묘사된 요소들은 서로 일정한 비율일 필요는 없으며, 오히려 개별 요소들은 본 발명의 문맥에서 요소들을 더 쉽게 이해할 수 있도록 확대되거나 또는 축소될 수 있다.
본 발명의 다양한 실시예들에서, 네거티브 차동 저항 디바이스들은 양자 우물들을 이용하여 형성될 수 있고, 그와 같은 디바이스들은 마이크로일렉트로닉 디바이스 응용들에 사용된다. 네거티브 차동 저항은 회로에 입력하는 전압의 증가가 동일한 회로에 걸친 전류의 감소를 야기할 수 있는 일부 전자 회로들의 속성이고, 이 속성은 전자 회로의 동작 범위의 적어도 일부분에서 나타난다. 본 발명의 네거티브 차동 저항 디바이스들의 실시예들은, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 고성능을 가능하게 하는 높은 피크 구동 전류, 및 낮은 전력 손실 및 노이즈 마진들을 가능하게 하는 높은 피크 대 밸리 전류 비율을 달성할 수 있다. 따라서 본 발명의 실시예들은 로직 및/또는 메모리 집적 회로에서 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 계층 구조(100)의 단면 개략도이다. 계층 구조(100)는 적절한 실리콘 함유 재료와 같은, 마이크로일렉트로닉 기판(102)을 포함할 수 있다. 마이크로일렉트로닉 기판(102) 상에 버퍼층(104)을 형성할 수 있다. 본 발명의 일 실시예에서, 버퍼층(104)은 갈륨 비화물(GaAs)로부터 형성될 수 있다.
버퍼층(104)의 형성에 앞서 마이크로일렉트로닉 기판(102) 상에 핵생성층(도시되지 않음)이 형성될 수 있는 것은 물론이며, 버퍼층(104)은 다중 층을 포함할 수 있다. 버퍼층(104)은 또한 미끄럼 전위(gliding dislocation)를 제공하고 마이크로일렉트로닉 기판(102)과 버퍼층(104) 위에 형성될 바닥 배리어층 사이의 격자 불일치를 제어하기 위해 그레이딩될 수 있다.
버퍼층(104)의 형성 후, 버퍼층(104) 상에 바닥 배리어층(106)을 형성할 수 있다. 일 실시예에서, 바닥 배리어층(106)은 바닥 배리어층(106) 상에 형성될 양자 우물의 재료보다 더 큰 밴드갭을 가진 재료로 형성될 수 있다. 일 실시예에서, 바닥 배리어층(106)은 인듐 알루미늄 비화물(InxAl1-xAs)을 포함할 수 있다. 또 다른 실시예에서, 바닥 배리어층(106)은 그레이딩될 수 있다. 특정 실시예에서, 바닥 배리어층(106)은 x가 0에서부터 0.52까지 될 수 있는 그레이딩을 갖는 인듐 알루미늄 비화물(InxAl1-xAs)을 포함할 수 있다. 따라서, 바닥 배리어층(106)과 버퍼층(104) 사이의 계면에서의 조성은, 알루미늄 비화물(AlAs)로서 시작할 수 있고 그것의 그외의 경계에서 In0 .52Al0 .48As로서 끝날 수 있다. 또 다른 실시예에서, 바닥 배리어층(106)은 In0 .52Al0 .48As와 같은 인듐 알루미늄 비화물의 조성에 이르기까지 알루미늄 비화물(AlAs)로부터 선형적으로 증가하는 방식으로 형성 중에 인듐 공급을 변화시킴으로써 그레이딩이 선형적일 수 있는 인듐 알루미늄 비화물(InxAl1 - xAs)을 포함할 수 있다. 또 다른 실시예에서, 바닥 배리어층(106)은 비선형 그레이딩을 갖는 인듐 알루미늄 비화물(InxAl1 - xAs)을 포함할 수 있고, 여기서 인듐 공급은 바닥 배리어층(106)이 이 바닥 배리어층(106)의 물리적 중간점에서의 인듐 농도의 절반 초과 또는 미만 중 하나의 농도를 가질 수 있도록 하는 비선형적인 증가 방식으로 제공될 수 있다. 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 바닥 배리어층(106)을 형성함으로써, 전위들은 그 내부의 상대적인 대각면들을 따라 미끄러질 수 있다.
바닥 배리어층(106)의 형성 이후, 그 위에 하부 양자 우물(108)을 형성할 수 있다. 일 실시예에서, 하부 양자 우물(108)은 바닥 배리어층(106)보다 작은 밴드갭을 갖는 재료로 형성될 수 있다. 일 실시예에서, 하부 양자 우물(108)은 인듐 갈륨 비화물로부터 형성될 수 있다. 특정 실시예에서, 하부 양자 우물(108)은 인듐 갈륨 비화물, 즉, x가 약 0.53 내지 0.8인 InxGa1 - xAs일 수 있다. 실시예에서, 하부 양자 우물(108)은 효율을 높이기 위해 도핑될 수 있다. 다양한 실시예들에서, 하부 양자 우물(108)은 붕소와 같은 p-도펀트, 또는 인과 같은 n-도펀트로 도핑될 수 있다. 하부 양자 우물(108)의 도핑은 본 기술 분야에 공지된 임의의 기법에 의해 달성할 수 있다. 또한, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 하부 양자 우물(108)은 직접적으로 도핑되거나 또는 후속하여 형성되는 층 또는 층들을 통해 델타 도핑될 수 있다. 또한, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 하부 양자 우물(108)은 모듈레이션 도핑될 수 있다.
하부 양자 우물(108) 위에 배리어층(112)을 형성할 수 있다. 일 실시예에서, 배리어층(112)은 인듐 알루미늄 비화물, 예를 들어, InxAl1 - xAs를 포함할 수 있다.
배리어층(112) 위에 상부 양자 우물(114)을 형성할 수 있다. 일 실시예에서, 상부 양자 우물(114)은 인듐 갈륨 비화물로부터 형성될 수 있다. 특정 실시예에서, 상부 양자 우물(108)은 인듐 갈륨 비화물, 즉, x가 약 0.53 내지 0.8인 InxGa1 - xAs를 포함할 수 있다. 일 실시예에서, 상부 양자 우물(114)은 효율을 높이기 위해 도핑될 수 있다. 다양한 실시예들에서, 상부 양자 우물(114)은 붕소와 같은 p-도펀트 또는 인과 같은 n-도펀트로 도핑될 수 있다. 상부 양자 우물(114)의 도핑은 본 기술 분야에 공지된 임의의 기법으로 달성할 수 있다. 또한, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 상부 양자 우물(114)은 직접적으로 도핑되거나 또는 후속하여 형성되는 층 또는 층들을 통해 델타 도핑될 수 있다. 또한, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 상부 양자 우물(114)은 모듈레이션 도핑될 수 있다.
일 실시예에서, 하부 양자 우물(108) 및 상부 양자 우물(114) 둘 다 도핑되지 않을 수 있다. 또 다른 실시예에서, 하부 양자 우물(108) 및 상부 양자 우물(114) 둘 다 도핑될 수 있다. 추가 실시예에서, 하부 양자 우물(108) 및 상부 양자 우물(114) 중 하나는 도핑되고 다른 하나는 도핑되지 않을 수 있다.
상부 양자 우물(114) 위에 상면 배리어층(116)을 선택적으로 형성할 수 있다. 일 실시예에서, 상면 배리어층(116)은 인듐 알루미늄 비화물, 예를 들어, InxAl1-xAs를 포함할 수 있다.
본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 도 1에 도시된 계층 구조(100)는 단지 예시적인 것이고, 원하는 결과들을 달성하기 위한 다양한 버퍼층들, 배리어층들, 모듈레이션 도핑된 헤일로(halo)층들, 스페이서층들 등을 포함할 수 있다는 것은 물론이다. 또한, 다양한 재료들 및 시스템들이 본 발명에서 벗어나지 않고 사용될 수 있다. 계층 구조(100) 내의 다양한 층들이 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD"), 분자선 에피택시(MBE), 유기금속 화학 증착 에피택시(MOCVD epi), 초고진공 CVD 에피택시(UHCVD epi), 및 감온 CVD 에피택시(RTCVD epi)를 포함하나, 이에 한정되지 않는, 본 기술 분야에 공지된 임의의 기법으로 제조될 수 있는 것은 물론이다.
도 2에 도시된 바와 같이, 상면 배리어층(116) 상에 마스크(118)를 패터닝할 수 있다. 마스크(118)는, 리소그래피를 포함하나 이에 한정되지 않는, 본 기술 분야에 공지된 임의의 기법으로 형성될 수 있다. 도 2의 계층 구조(100)는 그 후 도 3에 도시된 바와 같이 에칭될 수 있고, 마스크(118)에 의해 보호된 층들(버퍼층(104), 바닥 배리어층(106), 하부 양자 우물(108), 배리어층(112), 상부 양자 우물(114), 및 상면 배리어층(116))은 이중 양자 우물 적층 구조(120)를 형성하도록 남겨진다. 본 발명의 다양한 실시예들에서, 에칭은, 도 3에 도시된 바와 같이, 버퍼층(104) 내에서 또는 상에서 정지할지에 대해 선택적일 수 있거나, 또는 바닥 배리어층(106) 내에서 또는 상에서 정지할지에 대해 선택적일 수 있다.
도 4에 도시된 바와 같이, 마스크(118)를 제거할 수 있고 유전 재료(122)를 이중 양자 우물 적층 구조(120)에 인접하여 형성할 수 있다. 일 실시예에서, 이중 양자 우물 적층 구조(120) 위에 유전체 재료(122)를 블랭킷 퇴적하고, 그 후 상면 배리어층(116)의 바깥면(126)에 대하여 실질적으로 평탄한 바깥면(124)을 갖도록 평탄화할 수 있다. 유전체 재료(122)는 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 및 실리콘 질화물(Si3N4)을 포함하나, 이에 한정되지 않는다. 유전체 재료(122)는 습식 또는 건식 에칭 및 화학적 기계적 폴리싱을 포함하나 이에 한정되지 않는, 본 기술 분야에 공지된 임의의 기법으로 평탄화될 수 있다.
도 5에 도시된 바와 같이, 상면 배리어층 바깥면(126) 상에 게이트 전극(132)을 형성할 수 있다. 게이트 전극(132)은, 논의할 바와 같이, 상부 양자 우물(114) 내의 전자 밀도를 조절하도록 사용될 수 있다. 하나의 실시예에서, 게이트 전극(132)과 상면 배리어층(116) 사이에 게이트 유전체(134)를 형성할 수 있다. 게이트 유전체(134)는 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염과 같은 하이 K(높은 유전율) 재료들을 포함하나 이에 한정되지 않는, 임의의 적합한 유전체 재료일 수 있다. 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 게이트 전극(132) 및/또는 게이트 유전체(134)는 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD")과 같은 공지된 기법들로 제조될 수 있으며, 그 후 공지된 포토리소그래피 및 에칭 기법들로 패터닝될 수 있다.
도 6에 도시된 바와 같이, 게이트 전극(132)의 측면들(138)에 인접하게 게이트 유전체 스페이서들(136)을 형성할 수 있다. 게이트 유전체 스페이서들(136)은 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)을 포함하나 이에 한정되지 않는, 임의의 적합한 유전체 재료로부터 형성될 수 있다. 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 게이트 유전체 스페이서(136)들은 등각 퇴적에 이은 에칭을 포함하나 이제 한정되지 않는, 공지된 임의의 기법들로 제조될 수 있다.
도 7에 도시된 바와 같이, 게이트 전극(132), 게이트 유전체 스페이서들(136), 상면 배리어층 바깥면(126), 및 유전체 재료 바깥면(124) 위에 층간 유전체(142)를 형성할 수 있다. 층간 유전체(142)는 실리콘 이산화물(SiO2)을 포함하나 이에 한정되지 않는, 임의의 적합한 유전체 재료일 수 있다. 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 층간 유전체(142)는 퇴적에 이은 평탄화를 포함하나 이에 한정되지 않는, 임의의 공지된 기법들로 제조될 수 있다.
도 8에 도시된 바와 같이, 상부 양자 우물(114)의 일부를 노출시키기 위해 층간 유전체(142) 및 상면 배리어층(116)을 통해 제1 개구(144)를 형성할 수 있다. 제1 개구(144)는 리소그래픽 에칭, 레이저 드릴링, 이온 드릴링, 습식 에칭, 건식 에칭, 또는 그의 임의의 조합을 포함하나 이에 한정되지 않는, 본 기술 분야에 공지된 임의의 기법에 의해 형성될 수 있다. 일 실시예에서, 리소그래픽 에칭 기법을 사용할 수 있고, 층간 유전체(142) 상에 마스크(도시되지 않음)를 패터닝한다. 그 후 상부 양자 우물(114) 상에서 또는 내에서 에칭이 정지하도록, 상부 양자 우물(114)의 재료에 대해 선택적인 에천트를 사용하여 마스크(도시되지 않음)를 통해 층간 유전체(142) 및 상면 배리어층(116)을 에칭할 수 있다.
도 9에 도시된 바와 같이, 제1 개구(144)(도 8 참조) 내에 상부 양자 우물 컨택(146)을 형성할 수 있다. 상부 양자 우물 컨택(146)은 본 기술 분야에 공지된 임의의 기법들에 의해 형성될 수 있다. 일 실시예에서, 예를 들어, 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD") 등에 의해 제1 개구(144)(도 8 참조) 내에 그리고 층간 유전체(142)의 바깥면(148) 상에 전도성 재료를 퇴적할 수 있다. 그 후, 층간 유전체 바깥면(148)으로부터, 예를 들어, 화학적 기계적 폴리싱 또는 에칭에 의해, 층간 유전체 바깥면(148)으로부터 전도성 재료의 일부를 제거하여, 상부 양자 우물 컨택(146)을 형성할 수 있다. 전도성 재료는 구리, 알루미늄, 은, 티타늄, 금, 그들의 합금, 등을 포함하나 이에 한정되지 않는다.
도 10-13에 도시된 바와 같이, 그 후 하부 양자 우물 컨택을 형성할 수 있다. 도 10에 도시된 바와 같이, 층간 유전체(142), 상면 배리어층(116), 및 상부 양자 우물(114)을 통해 제2 개구(152)를 형성할 수 있다. 제2 개구(152)는 리소그래픽 에칭, 레이저 드릴링, 이온 드릴링, 습식 에칭, 건식 에칭, 또는 그의 임의의 조합을 포함하나 이에 한정되지 않는, 본 기술 분야에 공지된 임의의 기법으로 형성될 수 있다. 일 실시예에서, 리소그래픽 에칭 기법을 사용할 수 있고, 층간 유전체(42) 상에 마스크(도시되지 않음)를 패터닝한다. 그 후 상부 양자 우물(114) 상에서 또는 내에서 에칭이 정지하도록, 상부 양자 우물(114)의 재료에 대해 선택적인 제1 에천트를 사용하여 마스크(도시되지 않음)를 통해 층간 유전체(142) 및 상면 배리어층(116)을 에칭할 수 있다. 그 후 상부 양자 우물(114)을 통해 에칭하는데에 제2 에천트를 사용할 수 있다. 제2 에천트는, 배리어층(112) 상에서 또는 내에서 에칭이 정지하도록, 배리어층(112)의 재료에 대해 선택적일 수 있다.
상부 양자 우물(114)을 후속하여 형성되는 하부 양자 우물 컨택으로부터 격리하기 위해, 도 11에 도시된 바와 같이, 제2 개구(152)의 측벽들(156) 상에 컨택 유전체 스페이서(154)를 형성할 수 있다. 컨택 유전체 스페이서들(154)은 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)을 포함하나 이에 한정되지 않는, 임의의 적합한 유전체 재료로부터 형성될 수 있다. 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 컨택 유전체 스페이서(154)는 제2 개구(152) 내에서 배리어층(112)의 일부를 노출시키기 위한 등각 퇴적에 이은 에칭을 포함하나 이에 한정되지 않는, 임의의 공지된 기법으로 제조될 수 있다.
제 3 에천트를, 그 후 배리어층(112)을 통해 제2 개구(152)를 연장하기 위해 이용할 수 있다. 제3 에천트는 상부 양자 우물(114) 상에서 또는 내에서 에칭이 정지하도록, 상부 양자 우물(114)의 재료에 대해 선택적일 수 있다. 제3 에천트는 제1 에천트와 동일할 수 있음은 물론이다.
도 13에 도시된 바와 같이, 제2 개구(152)(도 12 참조) 내에 하부 양자 우물 컨택(158)을 형성할 수 있다. 하부 양자 우물 컨택(158)은 본 기술 분야에 공지된 임의의 기법에 의해 형성될 수 있다. 일 실시예에서, 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD") 등에 의해, 제2 개구(152)(도 12 참조) 내에 그리고 층간 유전체 바깥면(142) 상에 전도성 재료를 퇴적할 수 있다. 층간 유전체 바깥면(148)으로부터, 예를 들면, 화학적 기계적 폴리싱 또는 에칭에 의해, 층간 유전체 바깥면(148)으로부터 전도성 재료의 일부를 제거하여, 하부 양자 우물 컨택(158)을 형성할 수 있다. 전도성 재료는 구리, 알루미늄, 은, 티타늄, 금, 그의 합금들 등을 포함하나 이에 한정되지 않는다.
상부 양자 우물 컨택(146) 및 하부 양자 우물 컨택(158)을 형성하는데 사용되는 에칭, 퇴적, 및 리소그래픽 패터닝과 같은 다양한 제조 단계들은, 적절한 경우에 동시에 수행될 수 있다.
도 13에 도시된 바와 같은, 결과적인 마이크로일렉트로닉 디바이스(160)는, 이중 양자 우물 시스템이고, 상부 양자 우물(114) 및 하부 양자 우물(108)은 서로에 대하여 각각 실질적으로 평면이다. 즉, 상부 양자 우물(114) 및 하부 양자 우물(108)은 실질적으로 이차원적(2D)이고, 상부 양자 우물(114) 및 하부 양자 우물(108)에 의해 형성된 평면들은 실질적으로 서로에 대해 평행하다. 상부 양자 우물(114) 및 하부 양자 우물(108) 각각은 독립된 컨택들(즉, 각각, 상부 양자 우물 컨택(146) 및 하부 양자 우물 컨택(158))을 갖고, 배리어층(112)에 의해 분리되기 때문에, 상부 양자 우물(114) 및 하부 양자 우물(108)은 서로 직접 전기적 접촉을 하지 않는다.
마이크로일렉트로닉 디바이스(160)의 동작은 상부 양자 우물(114)과 하부 양자 우물(108) 사이의 직접 수직 터널링(direct vertical tunneling)에 기초한다. 즉, 이는 실질적으로 평행한 이차원(2D) 양자 우물들 간의 터널링에 기초한다. 기초를 이루는 디바이스 물리학은, 에너지-운동량 보존 법칙이, 상부 양자 우물(114)과 하부 양자 우물(108) 사이에서 전자 밀도가 매칭되는 경우에만 터널링을 허용한다는 것이다. 게이트 전극(132)은 마이크로일렉트로닉 디바이스(160)를 동작시키도록 전자 밀도들을 매칭시키기 위해 상부 양자 우물(114)의 전자 밀도를 조절하는데 사용될 수 있다. 따라서, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 상부 양자 우물(114) 및 하부 양자 우물(108)의 전자 밀도를 불균형하게 하기 위해 드레인 바이어스 또는 게이트 바이어스 중 어느 하나를 사용함으로써, 네거티브 차동 저항이 마이크로일렉트로닉 디바이스(160)의 IV 특성들에서 달성될 수 있다.
도 14에 도시된 일례에서, 전류(선(162)로 도시됨)는 드레인(164)으로부터 상부 양자 우물 컨택(146)으로 흐르고, 상부 양자 우물 컨택(146)을 통해 상부 양자 우물(114)로 흐르고, 배리어층(112)을 통해 하부 양자 우물(108)로 터널링하고, 하부 양자 우물 컨택(158)을 통해 하부 양자 우물 컨택(158)과 연결된 소스(166)로 흐를 수 있다.
마이크로일렉트로닉 디바이스(160)는 고성능을 가능하게 하는 높은 피크 구동 전류, 및 낮은 전력 손실 및 노이즈 마진들을 가능하게 하는 높은 피크 대 밸리 전류 비율을 달성할 수 있다. 이는 에너지-운동량 보존 법칙이 상부 양자 우물(114)과 하부 양자 우물(108) 사이의 터널링 전류를 급격하게 억제할 수 있다는 사실에 기인한다. 따라서, 마이크로일렉트로닉 디바이스(160)는 오실레이터(oscillator)로서, 또는 메모리 및/또는 로직 집적 회로 응용들에 대해 사용될 수 있다.
본 발명의 이중 양자 우물 구조(160)가 인듐 갈륨 비화물 양자 우물들 및 인듐 알루미늄 비화물 배리어층(즉, InGaAs/InAlAs 시스템)의 예들과 함께 설명되었지만, 본 기술 분야에 숙련된 자들은 이중 양자 우물 구조(160)가 다양한 양자 우물 시스템들로 만들어질 수 있다는 것을 이해할 것이다. 일 실시예에서, 양자 우물 시스템들은 갈륨 비화물/알루미늄 갈륨 비화물 시스템들(GaAs/AlGaAs), 갈륨 비화물/알루미늄 비화물 시스템들(GaAs/AlAs), 인듐 안티모니/인듐 알루미늄 안티모니 시스템들(InSb/InAlSb), 인듐 안티모니/인듐 갈륨 안티모니 시스템들(InSb/InGaSb) 등을 포함하나 이에 한정되지 않는, 다양한 Ⅲ-Ⅴ족 양자 우물 시스템들로 만들어질 수 있다. 또 다른 실시예에서, 양자 우물 시스템들은 아연 셀레늄/아연 카드뮴 셀레늄 시스템들(ZnSe/ZnCdSe)을 포함하나 이에 한정되지 않는, 다양한 Ⅱ-Ⅵ족 양자 우물 시스템들로 만들어질 수 있다. 또 다른 실시예에서, 양자 우물 시스템들은 게르마늄/실리콘 게르마늄 시스템(Ge/SiGe), 실리콘 게르마늄/실리콘 시스템들(SiGe/Si) 등을 포함하나 이에 한정되지 않는, 실리콘 및 게르마늄으로 만들어질 수 있다. 또 다른 실시예들에서, 본 기술 분야에 숙련된 자들이 이해하는 바와 같이, 양자 우물 시스템들은, 4족 양자 우물 시스템들로 만들어질 수 있거나, 또는 임의의 이용가능한 일반적인 헤테로 구조, 이중 양자 우물 시스템들로 만들어질 수 있다.
도 15는 본 발명의 청구 대상을 이용한 전자 시스템(200)의 개략도이다. 전자 시스템(200)은 휴대용 컴퓨터, 이동 전화, 디지털 카메라, 디지털 뮤직 플레이어, 웹 태블릿, 개인 휴대 정보 단말기(personal digital assistant), 무선 호출기, 인스턴트 메시징 디바이스, 또는 그외의 디바이스들과 같은 휴대용 디바이스를 포함하나 이에 한정되지 않는, 임의의 전자 디바이스일 수 있다. 전자 시스템(200)은, 예를 들어, 무선 근거리 네트워크(WLAN) 시스템, 무선 개인 네트워크(WPAN) 시스템, 및/또는 셀룰러 네트워크를 통해, 무선으로 정보를 송신 및/또는 수신하도록 구성될 수 있다.
실시예에서, 전자 시스템(200)은 전자 시스템(200)의 다양한 컴포넌트들을 전기적으로 연결하는 시스템 버스(220)를 포함할 수 있다. 시스템 버스(220)는 다양한 실시예들에 따라 단일 버스 또는 버스들의 임의의 조합일 수 있다. 전자 시스템(200)은 집적 회로(210)에 전력을 공급하는 전압 소스(230)를 포함할 수 있다. 일부 실시예들에서, 전압 소스(230)는 시스템 버스(220)를 통해 집적 회로(210)에 전류를 공급할 수 있다.
집적 회로(210)는 시스템 버스(220)에 전기적으로 결합되고 실시예에 따라 임의의 회로, 또는 회로들의 조합을 포함할 수 있다. 실시예에서, 집적 회로(210)는 임의의 유형일 수 있는 프로세서(212)를 포함할 수 있다. 본원에서 사용되는 것으로서, 프로세서(212)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 시그널 프로세서, 또는 또 다른 프로세서들과 같은, 하지만 그에 한정되지 않는, 임의의 유형의 회로들을 의미할 수 있다. 집적 회로(210)에 포함될 수 있는 그외의 유형들의 회로들은, 휴대폰들, 무선 호출기들, 휴대용 컴퓨터들, 송수신 겸용 라디오들, 및 유사한 전자 시스템들과 같은 무선 장치들에서 사용하기 위한 통신 회로(214)와 같은, 커스텀 회로 또는 주문형 집적 회로(ASIC)이다. 실시예에서, 프로세서(210)는 SRAM(static random-access memory)과 같은 온-다이 메모리(on-die memory)(216)를 포함할 수 있다. 또 다른 실시예에서, 집적 회로(210)는 프로세서(212)용 캐시 메모리로서 사용될 수 있는 eDRAM(embedded dynamic random-access memory)과 같은, 임베드된 온-다이 메모리(216)를 포함할 수 있다.
실시예에서, 전자 시스템(200)은 또한, RAM, 또는 플래시 메모리와 같은 비휘발성 메모리의 형태의 메인 메모리(242), 하나 이상의 하드 드라이브(244), 및/또는 디스켓들, CD(compact disks)들, DVD(digital variable disks)들, 플래시 메모리 키들, 및 본 기술 분야에 공지된 그외의 이동식 매체와 같은, 이동식 매체(246)를 다루는 하나 이상의 드라이브와 같은, 특정 응용들에 적합한 하나 이상의 메모리 엘리멘트들을 순서대로 포함할 수 있는 외부 메모리(240)를 포함한다.
전자 시스템(200)은, 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰 등과 같은, 입력 디바이스들(270), 및 디스플레이 디바이스(250) 및 오디오 출력(260)과 같은 출력(I/O) 디바이스(들)를 포함할 수 있다.
본원에 도시된 바와 같이, 집적 회로(210) 및/또는 메인 메모리(242)는 본 발명의 적어도 하나의 네거티브 차동 저항 디바이스를 포함할 수 있다. 집적 회로(210) 및/또는 메인 메모리(242)는 전자 시스템, 컴퓨터 시스템 등과 같은 다수의 상이한 실시예들에서 구현될 수 있다. 본 발명의 수직 터널링 네거티브 차동 저항 디바이스들의 다양한 실시예들 및 당업자들이 인식하는 등가물은, 집적 회로를 제조하는 하나 이상의 방법, 및 전자 어셈블리를 제조하는 하나 이상의 방법에서 포함될 수 있다. 엘리먼트들, 재료들, 기하학적 배열들, 치수들, 및 동작들의 시퀀스는, 본원에 개시된 바와 같이, 수직 터널링 네거티브 차동 저항 디바이스들을 수용하기 위해 모두 변화할 수 있다.
이와 같이, 본 발명의 구체적인 실시예들을 상세히 설명하였으므로, 첨부된 특허청구범위들에 의해 정의된 본 발명은, 그의 많은 명백한 변형들이 그의 기술적 사상 또는 범주로부터 벗어나지 않고 가능하기 때문에, 이상의 설명에서 설명된 특정 상세에 의해 한정되지 않는다는 것이 이해된다.

Claims (20)

  1. 상부 양자 우물;
    배리어층에 의해 상기 상부 양자 우물로부터 분리된 하부 양자 우물;
    상면 배리어층에 의해 상기 상부 양자 우물로부터 분리된 게이트 전극;
    상기 상면 배리어층을 통해 연장되고 상기 상부 양자 우물에 결합된 상부 양자 우물 컨택; 및
    상기 하부 양자 우물에 결합된 하부 양자 우물 컨택 - 상기 하부 양자 우물 컨택은 상기 상면 배리어층 및 상기 상부 양자 우물을 통해 연장되고 그들로부터 유전체 재료로 전기적으로 절연됨 -
    을 포함하는 마이크로일렉트로닉 디바이스.
  2. 제1항에 있어서,
    상기 상부 양자 우물 및 상기 하부 양자 우물 중 적어도 하나는 인듐 갈륨 비화물을 포함하는 마이크로일렉트로닉 디바이스.
  3. 제1항에 있어서,
    상기 배리어층은 인듐 알루미늄 비화물을 포함하는 마이크로일렉트로닉 디바이스.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 게이트 전극은 상기 상부 양자 우물의 전류 밀도를 조절하도록 구성되는 마이크로일렉트로닉 디바이스.
  7. 마이크로일렉트로닉 디바이스 제조 방법으로서,
    하부 양자 우물을 형성하는 단계;
    상기 하부 양자 우물에 인접한 배리어층을 형성하는 단계;
    상기 배리어층에 인접한 상부 양자 우물을 형성하는 단계;
    상면 배리어층에 의해 상기 상부 양자 우물로부터 분리된 게이트 전극을 형성하는 단계;
    상기 상면 배리어층을 통해 연장되고 상기 상부 양자 우물에 결합된 상부 양자 우물 컨택을 형성하는 단계; 및
    상기 하부 양자 우물에 결합된 하부 양자 우물 컨택을 형성하는 단계
    를 포함하고,
    상기 하부 양자 우물 컨택을 형성하는 단계는,
    상기 상면 배리어층 및 상기 상부 양자 우물을 통해 개구를 형성하는 단계;
    상기 개구의 측벽들 상에 유전체 재료를 퇴적하는 단계;
    상기 배리어층을 통해 상기 개구를 연장하여 상기 하부 양자 우물의 일부를 노출시키는 단계; 및
    상기 개구에 전도성 재료를 퇴적하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 하부 양자 우물을 형성하는 단계는 인듐 갈륨 비화물 하부 양자 우물을 형성하는 단계를 포함하는 방법.
  9. 제7항에 있어서,
    상기 상부 양자 우물을 형성하는 단계는 인듐 갈륨 비화물 상부 양자 우물을 형성하는 단계를 포함하는 방법.
  10. 제7항에 있어서,
    상기 배리어층을 형성하는 단계는 인듐 알루미늄 비화물 배리어층을 형성하는 단계를 포함하는 방법.
  11. 삭제
  12. 삭제
  13. 제7항에 있어서,
    상기 상부 양자 우물 및 상기 하부 양자 우물 중 적어도 하나를 도핑하는 단계를 더 포함하는 방법.
  14. 삭제
  15. 제7항에 있어서,
    마이크로일렉트로닉 기판을 제공하는 단계;
    상기 마이크로일렉트로닉 기판 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 바닥 배리어층을 형성하는 단계
    를 더 포함하고,
    상기 하부 양자 우물을 형성하는 단계는 상기 바닥 배리어층 상에 상기 하부 양자 우물을 형성하는 단계를 포함하는 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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