KR101494730B1 - 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법 - Google Patents

모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법 Download PDF

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Abstract

모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법이 개시된다. 본 발명은 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼, 및 그 생성 방법에 관한 것이다. 반도체 웨이퍼는 반도체 웨이퍼의 전측면으로부터 반도체 웨이퍼의 벌크 내로 연장되고 BMD 결함이 없는 구역 DZ와, DZ로부터 반도체 웨이퍼의 벌크 내로 추가로 연장되는 BMD 결함을 갖는 영역을 가진다. 이 방법은, 초크랄스키(Czochralski) 방법에 따라 실리콘 단결정을 인상하는 단계, 실리콘으로 구성된 연마된 모노크리스탈 기판 웨이퍼를 형성하기 위해 단결정을 처리하는 단계, 기판 웨이퍼를 급속 가열 및 냉각하는 단계, 급속 가열 및 냉각된 기판 웨이퍼를 천천히 가열하는 단계, 및 기판을 지정된 기간 동안 지정된 온도에 유지하는 단계를 포함한다.

Description

모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법{SEMICONDUCTOR WAFER COMPOSED OF MONOCRYSTALLINE SILICON AND METHOD FOR PRODUCING IT}
본 발명은 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼, 및 그 생성 방법에 관한 것이다.
반도체 웨이퍼는 반도체 웨이퍼의 전측면으로부터 반도체 웨이퍼의 벌크 내로 연장되고 BMD 결함이 없는 짧은 DZ를 위한 구역 DZ와, DZ로부터 반도체 웨이퍼의 벌크 내로 추가로 연장되는 BMD 결함을 갖는 영역을 가진다.
반도체 웨이퍼를 생성하는 것은, 먼저 초크랄스키(Czochralski) 방법에 따라 인상된(pulled) 단결정으로부터 기판 웨이퍼를 슬라이싱하는 단계를 포함한다. 초크랄스키 방법은 석영 유리로 구성된 용융로(crucible)에서 실리콘을 용융시키고, 모노크리스탈 씨드 결정을 용융액 내에 담그고(dipping) 용융액의 표면으로부터 씨드 결정을 계속적으로 들어올리는 단계를 포함한다. 이러한 움직임 동안에, 단결정은, 씨드 결정을 담그는 과정 동안에 씨드 결정의 하단부와 용융액 사이에 형성된 상 경계(phase boundary)에서 성장한다. 단결정으로부터 슬라이싱된 기판 웨이퍼는, 실리콘으로 구성된 연마된 모노크리스탈 기판 웨이퍼를 형성하도록 처리되고 후속하여 열 처리를 받는다.
이 방법에 의해, 반도체 웨이퍼의 전측면으로부터 벌크 내로 연장되는 구역 DZ를 갖는 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼(실리콘 단결정 웨이퍼)가 최종적으로 액세스가능하며, 이 구역은 무결함 구역(denuded zone)으로서 표기되고 BMD 결함(bulk micro defect)이 없다. DZ에서, 20 nm보다 큰 크기와 2.5 x 105/cm3보다 작지 않은 밀도를 갖는 COP(crystal originated particle) 결함 및 LPit 결함(large etch pit defect)과 같은 결함들은 어느 것도 검출될 수 없다. 용어 전측면은 대개 전자 장치를 구축하는데 요구되는 반도체 웨이퍼의 표면을 가리킨다. 반도체 웨이퍼는 또한, 반도체 웨이퍼의 벌크 내로 연장되고 DZ에 인접하는 BMD 결함을 갖는 영역을 가진다.
COP 결함과 LPit 결함은 진성 점결함(intrinsic point defect)의 과포화로 인해 실리콘 단결정의 생성 동안에 발생하는 결함에 속하므로 성장시 결함(grown-in defect)이라고도 불린다. 진성 점결함은 공석(vacancy) 및 실리콘 틈새침투(interstitial)이다. COP 결함은 공석의 누적 결과로서 발생하는 결함이고, LPit 결함은 실리콘 틈새침투의 누적 결과로서 발생하는 결함이다.
BMD 결함은 과포화된 산소 클러스터가 산화물 석출물(oxidic precipitates)을 형성하는 경우 발생한다. 이들은 특히 금속 불순물을 결속(bind)시킬 수 있는 센터(게터링 장소; gettering site)를 형성한다. 따라서, 반도체 웨이퍼의 벌크 내에 고 밀도의 BMD 결함이 존재하여, 이러한 불순물들을 DZ로부터 영구적으로 멀리 유지하는 것이 바람직할 것이다. 자유 공석의 존재는 BMD 결함을 야기할 수 있는 핵(nuclei)의 형성을 촉진한다.
EP 1 975 990 A1호는, 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼를 생성할 수 있는 방법을 기술하고 있으며, 이 웨이퍼는, DZ와, BMD 결함의 평균 밀도가 예를 들어 7x109/cm3인 DZ 외부 영역을 가진다. 성장시 결함이 존재하지 않도록 보장하기 위하여, 인용된 문헌의 교시에 따라, 실리콘 단결정의 생성 동안에, 단결정이 단결정의 중심으로부터 둘레까지 연장되는 N 영역을 갖는 것을 보장하는 것이 고려된다.
N 영역이란, 공석과 실리콘 틈새침투의 농도가 사실상 밸런싱되어, 그 곳에서는 20 nm보다 큰 크기를 갖는 COP 결함과 LPit 결함이 검출될 수 없는 단결정 내의 영역을 말한다. 20 nm보다 큰 크기를 갖는 COP 결함의 검출은, 예를 들어, COP 결함에서의 IR 레이저 광의 산란과 산란된 광의 검출(IR 레이저 단층촬영)에 의해 달성된다. 여기서 설명되는 예에서 역시 이용되는 하나의 적절한 측정 장치는, 일본 Mitsui사의 MO-441이다. 기판 웨이퍼의 파쇄 엣지(fracture edge)를 따라 실행된 IR 레이저 단층촬영을 여기서는 MO-441 측정이라고 지칭한다.
또한, N 영역은 또한 OSF(oxidation induced stacking faults; 산화 유도된 적층 흠결) 결함이 없다. OSF 결함은 전위 루프(dislocation loop)를 나타낸다. 이들은 실리콘 틈새침투가 산화로 인해 생성되어 산소 석출물의 핵에서 핵응집하는 경우에 발생한다. 실리콘 틈새침투의 개수가 공석의 개수를 초과하는 N 영역을 Ni 영역이라 부르고, 진성 점결함의 이 농도비가 정확히 반대인 N 영역을 Nv 영역이라 부른다.
성장하는 단결정의 상 경계에 관하여 수직으로의 인상 속도 V와 온도 경사 G의 비율 V/G는, 성장된 단결정의 격자 내에서 언급된 유형의 진성 점결함들 중 하나가 존재하는지 및 어느 정도까지 초과 존재하는지를 결정하는 중요 파라미터이다. 따라서 V/G의 제어에 의해, 예를 들어, N 영역이 단결정의 중심으로부터 둘레까지 연장되는 영역, 또는 중심으로부터 바깥쪽으로 연장되는 COP 결함을 갖고 단결정의 원주까지 연장되는 인접하는 N 영역을 특징으로 하는 영역을, 축방향 길이에 관해 완전히 또는 부분적으로 갖는 실리콘 단결정을 생성하는 것이 가능하다.
방사상 프로파일 V/G의 제어에 의해, N 영역이 완전히 Nv 영역이거나 완전히 Ni 영역이거나, 방사상으로 인접하는 Nv 및 Ni 영역들의 시퀀스가 되도록 하는 것이 추가로 달성될 수 있다.
이러한 단결정으로부터 슬라이싱되어 연마된 기판 웨이퍼를 형성하도록 처리된 반도체 웨이퍼는, 그에 따라, 그 중심으로부터 엣지까지의 N 영역 또는 기판 웨이퍼의 중심으로부터 바깥쪽으로 연장되는 COP 결함을 갖는 영역과 기판 웨이퍼의 엣지까지 연장된 인접하는 N 영역을 가진다. 그러나, 이러한 기판 웨이퍼는 기판 웨이퍼의 벌크에서 DZ 영역도 BMD 결함을 갖는 인접 영역도 여전히 갖지 않는다.
EP 1 975 990 A1에서도 기술되고 있는 방법은 DZ를 생성하기 위해 기판 웨이퍼의 RTP(rapid thermal processing) 열 처리를 이용한다. 이 경우, 기판 웨이퍼는 단시간에 1180℃ 부근의 온도로 가열되고, 단시간 동안 이 온도 범위에서 방치되어 단시간에 냉각된다. RTP 열 처리는 기판 웨이퍼 내로 공석을 주입하는 개스 분위기에서 발생한다. 상기 공석은 실리콘 틈새침투와의 재결합에 의해 또는 기판 웨이퍼의 표면으로의 확산에 의해 제거될 수 있다. 그러나 후자의 가능성은, 확산 길이가 표면에 도달하기에 충분할 경우에만 발생할 수 있다. 이 메커니즘의 한 결과는, 열 처리 이후에 공석의 축방향으로 불균일한 농도 프로파일이 존재하고, 기판 웨이퍼의 전측면 및 후측면(후측면도 역시 공석 주입 분위기에 노출된 경우)에 인접하는 영역에서는 공석의 고갈이 동반된다는 것이다.
공석이 고갈된 영역은 DZ(무결함 구역)를 형성한다. 이에 인접하는 영역에서, 산소와 함께 주입된 공석은 후속 열 처리에 의해 핵응집되어 BMD 결합으로 발전될 수 있는 복합체를 형성한다.
EP 1 975 990 A1호에 기술된 방법에 따르면, 기판 웨이퍼는, 2시간 보다 많지 않은 기간에 걸쳐 800-1000℃ 범위의 온도에서 사후 RTP 열 처리를 받는다. 발전된 BMD 결합의 검출은, 10 시간의 처리 지속기간과 함께 900℃의 온도에서 추가의 열 처리를 포함한다.
EP 1 887 110 A1은, 질소로 도핑되고 수소를 포함하는 분위기에서 인상되는 단결정으로부터의 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼의 생산을 기술하고 있다. 반도체 웨이퍼 내의 질소의 존재는 BMD 결함을 야기할 수 있는 핵의 형성을 역시 촉진한다. 수소를 포함하는 분위기에서 단결정을 인상하는 것은 지수(quotient) V/G의 제어를 단순화한다. 범위는 확장되고, 그 범위 내에서 단결정의 중심으로부터 둘레까지 연장되는 N 영역이 단결정에서 발생하도록 지수가 머물러야 한다.
소위 게터 효율 GE는, 반도체 웨이퍼의 벌크 내의 BMD 결함이 얼마나 효율적으로 금속 불순물을 반도체 웨이퍼의 표면으로부터 멀리 유지할 수 있는지를 나타낸다. 구리와 같은 특정한 양의 금속 불순물이 후측면을 통해 반도체 웨이퍼의 벌크 내로 확산되고 반도체 웨이퍼의 전측면에서 검출될 수 있는 그 불순물의 양이 측정된다면, 게터 효율은 다음과 같은 공식에 따라 계산될 수 있다:
GE = (1-C/Ct) x 100%이고, Ct는 반도체 웨이퍼의 후측면을 통해 벌크 내로 확산된 양이고, C는 반도체 웨이퍼의 전측면에서 검출되는 불순물의 양이다.
불순물을 반도체 웨이퍼의 벌크 내로 밀어 넣기 위하여, 반도체 웨이퍼는 대개 가열된다. Kim 등(Journal of the Electrochemical Society, 155 (11) H912-H917 (2008))은, 이 밀어넣기 단계가 역시 실온에서 특정한 조건하에 발생할 수 있다는 것을 보였다. 불순물을 반도체 웨이퍼의 벌크로부터 반도체 웨이퍼의 전측면으로 몰아가기 위하여, 반도체 웨이퍼의 열 처리가 시행될 수 있다. 반도체 웨이퍼의 전측면으로의 불순물의 확산을 촉진하는 이러한 밀어내기 열 처리는 Kim 등에 의한 저온 외부확산(LTOD; low-temperature out-diffusion)이라 불린다.
Shabani 등(J. Electrochem. Soc., Vol. 143, No. 6, June 1996)은, 반도체 웨이퍼의 벌크 내에 게터 효과를 갖는 BMD 결함이 충분하지 않은 경우 실온에서도 수 일의 기간에 실리콘으로 구성된 p-도핑된 반도체 웨이퍼의 벌크로부터 사실상 완전하게 반도체 웨이퍼의 표면으로 구리가 외부확산될 수 있다는 것을 보였다.
실리콘으로 구성된 반도체 웨이퍼의 높은 게터 효율이 반도체 웨이퍼의 비교적 긴 저장 시간 이후에도 유지되는 것을 보장하는 것이 목적이다.
구체적으로는, 청구된 방법의 발명자들은, 이 목적을 달성하기 위하여 소정의 조건이 이행되어야 하며, DZ 영역과 BMD 결함을 갖는 인접 영역을 포함하는 반도체 웨이퍼를 생성하는 것으로 스스로 제약하는 것으로는 충분하지 않다는 것을 발견하였다.
이 목적은, BMD 결함이 없는 구역 DZ와 DZ에 인접하는 BMD 결함을 갖는 영역을 갖는 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼를 생성하기 위한 방법에 의해 달성되며, 이 방법은 하기의 단계들을 포함한다:
초크랄스키 방법에 따라 실리콘 단결정을 인상(pulling)하는 단계;
실리콘으로 구성된 연마된 모노크리스탈 기판 웨이퍼를 형성하기 위해 상기 단결정을 처리하는 단계로서, 상기 기판 웨이퍼는, 중심으로부터 엣지까지, N 영역으로 구성되거나, 크기가 20 nm보다 크고 평균 밀도가 2.5 x 105/cm3보다 작고 1 x 1012 atoms/cm3 보다 크지 않은 질소 농도와 5.2 x 1017 atoms/cm3보다 작지 않고 6.0 x 1017 atoms/cm3보다 크지 않은 산소 농도를 갖는 COP 결함을 갖는, 상기 단결정을 처리하는 단계;
1:25보다 작지 않고 1:5보다 크지 않은 부피비의 NH3와 아르곤으로 실질적으로 구성된 분위기에서 기판 웨이퍼를 1165℃보다 작지 않고 1180℃보다 크지 않은 온도로 급속 가열 및 냉각하는 단계로서, 가열 속도 및 냉각 속도는 30K/s보다 작지 않고 50K/s보다 크지 않은, 상기 급속 가열 및 냉각하는 단계;
상기 급속 가열 및 냉각된 기판 웨이퍼를 500℃보다 작지 않고 550℃보다 크지 않은 온도로부터 930℃보다 작지 않고 1000℃보다 크지 않은 온도로 천천히 가열하는 단계로서, 가열 속도는 0.5K/min보다 작지 않고 1.5K/min보다 크지 않은, 상기 천천히 가열하는 단계; 및
상기 기판 웨이퍼를 930℃보다 작지 않고 1000℃보다 크지 않은 온도로 7시간보다 작지 않고 10시간보다 크지 않은 기간에 걸쳐 유지하는 단계.
본 발명에 따른 방법은 바람직하게는, 언급된 2개의 열 처리 외에, 기판 웨이퍼를 1000℃보다 높은 온도에 두는 기판 웨이퍼의 추가 열 처리를 요구하지 않는다.
COP 결함의 평균 밀도는 기판 웨이퍼의 반경에 걸쳐 평균된 COP 결함의 밀도를 나타낸다.
이 목적은 또한, 이 방법의 제품, 즉, 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼에 의해 달성되며, 이 반도체 웨이퍼는, 결함 묘사/광학 현미경에 의한 검사시,
반도체 웨이퍼의 전측면으로부터 반도체 웨이퍼의 벌크 내로 바로 연장되며 BMD 결함이 없고 5 ㎛보다 작지 않은 평균 두께를 갖는 구역 DZ와, DZ에 인접하고 반도체 웨이퍼의 벌크 내로 더 연장되며 50 nm보다 작지 않은 크기를 갖는 BMD 결함을 갖는 영역을 포함하고, 여기서, 상기 영역 내의 BMD 결함의 깊이 프로파일은 반도체 웨이퍼의 전측면으로부터 20 ㎛보다 작지 않고 200 ㎛보다 크지 않은 거리에서 국지적 최대치를 가지며, 국지적 최대치에서의 BMD 결함의 밀도는 2 x 1010/cm3보다 작지 않다.
실리콘으로 구성된 반도체 웨이퍼의 높은 게터 효율이 반도체 웨이퍼의 비교적 긴 저장 시간 이후에도 유지되는 것을 보장한다.
도 1: 결함 묘사/광학 현미경 검사 이후의 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.4 x 1017/cm3의 틈새침투 산소[Oi] 농도를 갖는 기판 웨이퍼; 제1 열 처리: RTA, Ar/NH3, 20:1, 20s의 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 8시간의 유지 시간과 함께 500-950℃; 결함 묘사/광학 현미경 검사의 정황에서의 추가 열 처리: 1000℃에서 16시간 동안.
도 2: 결함 묘사/광학 현미경 검사 이후의 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.9 x 1017/cm3의 틈새침투 산소[Oi] 농도를 갖는 기판 웨이퍼; 제1 열 처리: RTA, Ar/NH3, 20:1, 20s의 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 6시간의 유지 시간과 함께 500-950℃; 결함 묘사/광학 현미경 검사의 정황에서의 추가 열 처리: 1000℃에서 16시간 동안.
도 3: 결함 묘사/광학 현미경 검사 이후의 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.3 x 1017/cm3의 틈새침투 산소[Oi] 농도와 8 x 1013/cm3의 질소 농도를 갖는 기판 웨이퍼; 단결정의 인상 동안의 수소의 분압 15.5 Pa(0.155 mbar); 제1 열 처리: RTA, Ar/NH3, 20:1, 20s의 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 6시간의 유지 시간과 함께 500-950℃; 결함 묘사/광학 현미경 검사의 정황에서의 추가 열 처리: 1000℃에서 16시간 동안.
도 4: MO-411로 측정된 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.4 x 1017/cm3의 틈새침투 산소[Oi] 농도를 갖는 기판 웨이퍼; 제1 열 처리: RTA, Ar/NH3, 20:1, 20s의 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 10시간의 유지 시간과 함께 500-950℃.
도 5: MO-411로 측정된 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.9 x 1017/cm3의 틈새침투 산소[Oi] 농도를 갖는 기판 웨이퍼; 제1 열 처리: RTA, Ar/NH3, 20:1, 20s의 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 10시간의 유지 시간과 함께 500-950℃.
도 6: MO-411로 측정된 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.3 x 1017/cm3의 틈새침투 산소[Oi] 농도와 8 x 1013/cm3의 질소 농도를 갖는 기판 웨이퍼; 단결정의 인상 동안의 수소의 분압 15.5 Pa(0.155 mbar); 제1 열 처리: RTA, Ar/NH3, 20:1, 20s 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 및 6시간의 유지 시간과 함께 500-950℃.
도 7: MO-411로 측정된 반도체 웨이퍼의 전측면에 관한 BMD 밀도(BMD-D) 대 깊이(d): 5.3 x 1017/cm3의 틈새침투 산소[Oi] 농도와 8 x 1013/cm3의 질소 농도를 갖는 기판 웨이퍼; 단결정의 인상 동안의 수소의 분압 15.5 Pa(0.155 mbar); 제1 열 처리: RTA, Ar/NH3, 20:1, 20s 유지 시간과 함께 1175℃; 제2 열 처리: 1K/min 램프 및 8시간의 유지 시간과 함께 500-950℃.
도 8: 20 nm보다 큰 크기를 갖는 COP 결함을 측정하기 위한 장치 설정 1000 mW를 갖는 MO-441로 측정된 기판 웨이퍼의 COP 밀도(COP-D) 대 반경 (R). 평균된 COP 밀도는 5 x 104/cm3이다. 실선(solid line)은 (pos. 150 mm 반경으로부터 시작하여 계산된) 5개 데이터 포인트들에 관한 이동 평균을 나타낸다.
반도체 웨이퍼의 DZ의 평균 두께는 반도체 웨이퍼의 반경에 걸쳐 평균된 DZ의 두께에 대응한다.
BMD 결함의 밀도는 마찬가지로 반도체 웨이퍼의 파쇄 엣지를 따라 MO-441 측정 장치의 도움으로 결정될 수 있다. 이에 대한 대안으로서, 파쇄 엣지는 Secco 또는 Wright 에칭에 의해 에칭될 수 있고, 에칭-프리(etched-free) BMD 결함은 광학적 현미경 하에서 카운트될 수 있다. MO-441의 도움에 의한 측정과는 대조적으로, 반도체 웨이퍼는 1000℃에서 16시간의 기간에 걸쳐 추가의 열 처리를 거쳐야 하며, 이것은 에칭 이전에 실행되고 BMD 결함에 대한 성장 단계이다. 이 추가의 열 처리는 본 발명에 따른 반도체 웨이퍼를 생성하기 위한 단계가 아니라, BMD 밀도의 깊이 프로파일의 특정한 속성을 검출하기 위한 단계이다. 추가의 열 처리, 파쇄 엣지의 에칭 및 광학 현미경 하의 평가로 구성되는 설명된 BMD 밀도의 대안적 측정은, 여기서는 결함 묘사/광학 현미경 검사라고 지칭된다.
MO-441로 측정될 때, 국지적 최대치에서의 BMD 결함의 밀도는 6 x 109/cm3보다 작지 않다.
실리콘으로 구성된 반도체 웨이퍼는, 생성 직후 뿐만 아니라 비교적 긴 저장 시간 이후에도, 90%보다 작지 않은 게터 효율을 보인다. 따라서, 반도체 웨이퍼의 게터 능력은 영구적으로 유지된다, 정확히 말하면, 반도체 웨이퍼가 반도체 웨이퍼의 표면으로의 불순물의 외부확산을 촉진하는 온도에 놓일 때에도 유지된다. 본 발명에 따라 생성된 반도체 웨이퍼는 BMD 결함의 크기 및/또는 밀도를 최적화하기 위한 추가의 열 처리를 요구하지 않는다. 이 반도체 웨이퍼는 바람직하게는 전자 장치를 생성하기 위하여 추가로 처리되며, 이 추가 처리의 과정에서 열 처리는 특히 예외없이 LTB(low thermal budget) 프로세스인 것인 바람직하다. LTB는 1000℃보다 크지 않은 온도에서 발생하는 반도체 웨이퍼의 열 처리를 의미하는 것으로 여겨진다.
이 방법은 초크랄스키 방법에 따라 실리콘 단결정을 생성하는 단계를 포함하고, 여기서 진성 점결함의 형성에 관한 및 단결정 내로의 질소와 산소의 흡수에 관한 다양한 조건들이 이행되어야 한다.
단결정의 인상(pulling)은, 성장하는 단결정의 상 경계에 관하여 수직으로의 인상 속도 V와 온도 경사 G의 비율 V/G의 제어에 의해, LPit 결함이 없고 N 영역이 단결정의 중심으로부터 둘레로 연장되는 적어도 하나의 영역이 발생하거나, 20 nm보다 큰 크기를 갖는 COP 결함의 밀도(이 밀도는 중심으로부터 둘레까지 평균화됨)가 2.5 x 105/cm3보다 작게 되도록 하는 방식으로 실행된다.
이 영역은, 단결정의 공칭 직경을 갖는 단결정의 단면의 길이 또는 이 길이의 분수에 대응하는 축방향 길이를 가진다. 공칭 직경은, 바람직하게는 300 nm, 특히 바람직하게는 450 nm보다 작지 않다.
용융액을 질소로 의도적으로 도핑하지 않음으로써, 이것은 또한, 언급한 점결함 분포를 갖는 단결정의 영역이 1 x 1012 atoms/cm3보다 크지 않은 질소 농도를 갖는다는 사실을 제어한다.
이 방법은 또한, 언급한 점결함 분포를 갖는 단결정의 영역이 5.2 atoms/cm3보다 작지 않고 6.0 x 1017 atoms/cm3보다 크지 않은 틈새침입 산소의 농도(ASTM F 121, 1983)를 갖는다는 사실을 제어하는 단계를 포함한다. 산소 농도를 설정하기 위한 프로세스 파라미터들로는, 예를 들어, 용융로 및 씨드 결정의 회전 속도, 인상 챔버를 통해 수행되는 불활성 개스의 압력 및 유량, 및 융용액에 가해지는 자계의 유형과 강도가 있다.
점결함 분포 및 질소와 산소의 농도에 관해 요구되는 속성을 갖는 단결정의 영역이 처리되어 모노크리스탈 실리콘으로 구성된 연마된 기판 웨이퍼를 형성한다.
이러한 기판 웨이퍼는 연마된 전측면, 및 마찬가지로 연마될 수 있는 후측면을 가진다. 기판 웨이퍼는 단결정에 의해 미리정의된 점결함 분포를 가진다. 이것은 LPit 결함이 없고, 중심으로부터 엣지까지, N 영역으로 구성되거나, 20 nm보다 큰 크기를 갖는 COP 결함의 평균 밀도가 기판 웨이퍼의 중심으로부터 엣지까지 2.5 x 105/cm3보다 작은 영역으로 구성된다. 중심으로부터 엣지까지 N 영역을 갖는 기판 웨이퍼와 동일한 방식으로, 기판 웨이퍼의 중심으로부터 엣지까지 평균된 COP 결함의 밀도가 2.5 x 105/cm3보다 작다면, 기판 웨이퍼의 중심으로부터 바깥쪽으로 연장되고 20 nm보다 큰 크기를 갖는 COP 결함을 갖는 영역을 가지며 기판 웨이퍼의 엣지까지 연장되는 N 영역이 인접하는 기판 웨이퍼가 역시 선호된다. COP 결함을 갖는 이 영역(COP 디스크)은 바람직하게는 기판 웨이퍼의 반경의 30%보다 크지 않은 반경을 가진다.
N 영역은, 바람직하게는 적어도 하나의 Nv 영역과 적어도 하나의 Ni 영역을 포함하며, 예를 들어, Nv 영역과 인접하는 Ni 영역을 포함하거나, Nv 영역, 인접하는 Ni 영역, 및 Ni 영역에 인접하는 추가의 Nv 영역을 포함한다.
기판 웨이퍼 내의 질소 농도는 1 x 1012 atoms/cm3보다 크지 않고, 이것은 단결정의 생성 동안의 질소 도핑을 생략함으로써 달성될 수 있다. 이러한 도핑의 생략은, 질소에 의해 유도되는 BMD 핵응집이 발생하지 않고 연관된 곤란점이 회피된다는 이점을 가진다. 질소 도핑은, 충분한 깊이를 갖는 DZ가 BMD 결함의 형성으로 인해 발생하지 못한다는 효과를 가질 수 있다.
모노크리스탈 실리콘으로 구성된 연마된 기판 웨이퍼는 기판 웨이퍼 내에 공석을 주입하는 분위기에서 RTP 열 처리에 놓여진다. RTP 열 처리는 첫 번째 열 처리이며, 기판 웨이퍼의 벌크 내로 평균적으로 5 ㎛보다 작지 않게 연장되는 DZ를 생성하므로 충분히 두껍다. RTP 열 처리는 또한, DZ에 인접하고 기판 웨이퍼의 벌크 내로 추가로 연장되며 고밀도의 BMD 핵이 존재하는 영역을 생성한다. BMD 핵은, 기판 웨이퍼의 추가의 제2 열 처리에 의해 후속해서 BMD 결함으로 발전하고, 상기 BMD 결함은 요구되는 게터 능력을 반도체 웨이퍼에 부여한다.
DZ에 인접한 영역에서 BMD 밀도의 깊이 프로파일은, 결함 묘사/현미경 검사 이후에, 2 x 1010/cm3보다 작지 않은 BMD 결함의 밀도를 갖는 국지적 최대치를 포함한다. 국지적 최대치는 바람직하게는 반도체 웨이퍼의 벌크에서 반도체 웨이퍼의 전측면으로부터 20 ㎛보다 작지 않고 200 ㎛보다 크지 않은 거리에 있다. 발전된 BMD 결함은, 50 nm보다, 바람직하게는 75 nm보다 작지 않은 크기를 가진다.
RTP 열 처리는 특정 조건 하에서 실행되어야 한다. 이것은 실질적으로 NH3 및 아르곤으로 구성된 분위기에서 발생해야 한다. NH3/아르곤의 부피비는 1:25보다 작지 않고 1:5보다 크지 않다. 더 작은 비율에서는, 기판 웨이퍼에 주입된 공석의 개수와 그 위에 형성하는 BMD 핵의 개수는 불충분하다. 비율이 더 크면, BMD 핵을 갖는 영역은 기판 웨이퍼의 전측면에 가깝게 연장되고, DZ는 충분히 두껍지 않다.
기판 웨이퍼는 단시간에 1165℃보다 작지 않고 1180℃보다 크지 않은 범위의 온도로 가열되어, 단시간 동안 이 온도 범위에 방치되어 단시간에 냉각된다. 상기 온도 범위에서의 체류 지속기간은 바람직하게는 10 내지 25s이다. 온도가 하한값보다 낮다면, 기판 웨이퍼에 주입된 공석의 개수와 그 위에 형성하는 BMD 핵의 개수는 불충분하다. 온도가 상한값보다 높다면, BMD 핵을 갖는 영역은 기판 웨이퍼의 전측면에 가깝게 연장되고, DZ는 충분히 두껍지 않다.
기판 웨이퍼의 급속한 가열 및 냉각은 바람직하게는 동일한 가열 및 냉각 속도로 발생한다. 가열 동안의 속도(램프 속도) 및 냉각 동안의 속도는 30 K/s보다 작지 않고 50 K/s보다 크지 않다. 지정된 하한치보다 낮은 가열 속도는 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. 지정된 상한치보다 높은 냉각 속도는 결과로서, BMD 핵을 갖는 영역이 기판 웨이퍼의 전측면에 가깝게 연장되기 때문에 DZ가 충분히 두껍게 되지 않는다는 효과를 가진다.
BMD 결함으로의 BMD 핵의 완전한 발전을 위해, RTP 열 처리 후에, 기판 웨이퍼의 추가의 제2 열 처리(사후 RTP 어닐링)가 실행된다. 이 목적을 위해, 기판 웨이퍼는 특정의 시작 온도로부터 특정의 타겟 온도까지 특정 가열 속도로 이행된 다음, 특정 시간 이후에 다시 냉각된다. 추가 열 처리의 조건은 마찬가지로 주의깊게 선택되어야 한다.
시작 온도는, 추가 열 처리가 실행되는 노(furnace) 내의 온도, 정확히 말하면 기판 웨이퍼가 노에 적재될 때의 노 내의 온도이다. 시작 온도는 500℃보다 작지 않고 550℃보다 크지 않다. 시작 온도가 하한치 아래이면, 방법은 매우 경제적이지 않다. 시작 온도가 상한치 위이면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 50 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다.
가열 속도는 0.5K/min보다 작지 않고 1.5K/min보다 크지 않다. 가열 속도가 하한치보다 낮다면, 방법은 덜 경제적이게 된다. 가열 온도가 상한치보다 크다면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 50 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다.
타겟 온도는 930℃보다 작지 않고 1000℃보다 크지 않은 범위에 있다. 타겟 온도가 하한치 아래이면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 50 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다. 이 경우, 온도와 기판 웨이퍼의 산소 농도는 BMD 결함을 원하는 방식으로 발전하기에 충분하지 않다. 타겟 온도가 상한치 위이면, BMD 핵이 분해된다. 그 결과로서 마찬가지로, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 50 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다.
930℃보다 작지 않고 1000℃보다 크지 않은 온도 범위의 타겟 온도에서 기판 웨이퍼의 추가 열 처리의 지속기간은 7시간보다 작지 않고 10시간보다 크지 않다. 기간이 하한치보다 짧다면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 50 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다. 기간이 상한치보다 길다면, 방법은 매우 경제적이지 않다.
열 처리와 그 결과로 인해, 질소와 산소의 농도는 기판 웨이퍼에서보다 반도체 웨이퍼에 더 낮다.
앞에서 설명한 방법은, 질소로 도핑되고 수소를 포함하는 분위기에서 인상된 단결정으로부터 발생하는 이점을 전혀 이용하지 않는다. 게다가, 이것은 농도가 비교적 낮은 틈새침입 산소를 포함하는 기판 웨이퍼의 열 처리에 최적화되어 있지 않다.
본 발명의 앞서 언급된 목적을 마찬가지로 달성하는 대안적 방법은 이러한 기판 웨이퍼에 더욱 적합화되어 있고, 수소를 포함하는 분위기에서 단결정을 인상하는 단계와 단결정을 질소로 도핑하는 단계를 포함한다. 이 대안적 방법은 또한, 이미 설명한 것과는 다른 기판 웨이퍼의 추가 열 처리 온도 동안의 절차를 요구한다.
이 목적은 또한, BMD 결함이 없는 구역 DZ와 DZ에 인접하는 BMD 결함을 갖는 영역을 갖는 모노크리스탈로 구성된 반도체 웨이퍼를 생성하기 위한 방법에 의해 달성되며, 이 방법은 하기의 단계들을 포함한다:
초크랄스키 방법에 따라 실리콘 단결정을 인상하는 단계로서, 성장하는 단결정은 질소로 도핑되고 수소를 포함하는 분위기에서 인상되는, 상기 실리콘 단결정을 인상하는 단계;
실리콘으로 구성된 연마된 모노크리스탈 기판 웨이퍼를 형성하기 위해 상기 단결정을 처리하는 단계로서, 상기 기판 웨이퍼는, 중심으로부터 엣지까지, N 영역으로 구성되거나, 기판 웨이퍼의 중심으로부터 엣지까지 크기가 20 nm보다 크고 평균 밀도가 2.5 x 105/cm3보다 작은 COP 결함을 갖고, 3 x 1013 atoms/cm3 보다 작지 않고 3 x 1014 atoms/cm3 보다 크지 않은 질소 농도와 5.0 x 1017 atoms/cm3 보다 작지 않고 5.8 x 1017 atoms/cm3보다 크지 않은 산소 농도를 갖는 영역으로 구성된, 상기 단결정을 처리하는 단계;
실질적으로 1:25보다 작지 않고 1:5보다 크지 않은 부피비의 NH3와 아르곤으로 구성된 분위기에서 기판 웨이퍼를 1165℃보다 작지 않고 1180℃보다 크지 않은 온도로 급속 가열 및 냉각하는 단계로서, 가열 속도 및 냉각 속도는 30K/s보다 작지 않고 50K/s보다 크지 않은, 상기 급속 가열 및 냉각하는 단계;
상기 급속 가열 및 냉각된 기판 웨이퍼를 500℃보다 작지 않고 550℃보다 크지 않은 온도로부터 900℃보다 작지 않고 1000℃보다 크지 않은 온도로 천천히 가열하는 단계로서, 가열 속도는 3 K/min보다 작지 않고 7 K/min보다 크지 않은, 상기 천천히 가열하는 단계; 및
상기 기판 웨이퍼를 900℃보다 작지 않고 1000℃보다 크지 않은 온도로 5시간보다 작지 않고 8시간보다 크지 않은 기간에 걸쳐 유지하는 단계.
대안적 방법은, 단결정이 수소를 포함하는 분위기에서 인상되는 경우 지수 V/G를 제어하기 위해 확장된 범위가 이용가능하다는 이점을 이용한다. 이것은 또한, 더 많은 수의 BMD 결함이 발전될 수 있도록 하는 BMD 핵의 형성의 촉진자로서의 질소의 효과를 이용한다. 그들의 더 많은 수로 인해, BMD 결함은 또한 더 작게 될 수 있고 이로 인해 게터 효과가 줄어들지도 않는다. 그러나, 대안적 방법은 또한, 요구되는 DZ의 형성을 방지하는 질소-도입된 결함의 생성을 피한다.
단결정의 인상 동안의 수소 분압(partial pressure)은 바람직하게는 10 Pa보다 작지 않고 80 Pa보다 크지 않다.
단결정의 인상은, 언급한 점결함 분포를 갖는 단결정의 영역이 5.0 x 1017 atoms/cm3보다 작지 않고 5.8 x 1017 atoms/cm3보다 크지 않은 틈새침입 산소의 농도(ASTM F 121, 1983)를 갖는다는 사실의 제어를 이용하여 실행된다.
성장하는 단결정은 용융액에 질소-함유 화합물을 용해시킴으로써 질소로 도핑된다. 예로서, 실리콘 질화물로 코팅된 실리콘 반도체 웨이퍼는, 용융로 내에서 다결정 실리콘(polycrystalline silicon)과 함께 용융된다.
기판 웨이퍼 내의 질소의 농도는 3 x 1013 atoms/cm3보다 작지 않고 3 x 1014 atoms/cm3보다 크지 않다. 질소의 농도가 지정된 하한보다 낮다면, 낮은 산소 농도 때문에 충분한 수의 BMD 핵이 형성될 수 없다. 질소의 농도가 지정된 상한보다 높다면, 비교적 낮은 산소 농도에도 불구하고, 충분한 깊이를 갖는 DZ를 얻는 것이 어렵다.
기판 웨이퍼는 연마된 전측면, 및 마찬가지로 연마될 수 있는 후측면을 가진다. 기판 웨이퍼는 단결정에 의해 미리정의된 점결함 분포를 가진다. 이것은 LPit 결함이 없고, 중심으로부터 엣지까지, N 영역으로 구성되거나, 20 nm보다 큰 크기를 갖는 COP 결함의 평균 밀도가 기판 웨이퍼의 중심으로부터 엣지까지 2.5 x 105/cm3보다 작은 영역으로 구성된다. 중심으로부터 엣지까지 N 영역을 갖는 기판 웨이퍼와 동일한 방식으로, 기판 웨이퍼의 중심으로부터 엣지까지 평균된 COP 결함의 밀도가 2.5 x 105/cm3보다 작다면, 기판 웨이퍼의 중심으로부터 바깥쪽으로 연장되고 20 nm보다 큰 크기를 갖는 COP 결함을 갖는 영역을 가지며 기판 웨이퍼의 엣지까지 연장되는 N 영역이 인접하는 기판 웨이퍼가 역시 선호된다. COP 결함을 갖는 이 영역(COP 디스크)은 바람직하게는 기판 웨이퍼의 반경의 30%보다 크지 않은 반경을 가진다.
N 영역은, 바람직하게는 적어도 하나의 Nv 영역과 적어도 하나의 Ni 영역을 포함하며, 예를 들어, Nv 영역과 인접하는 Ni 영역을 포함하거나, Nv 영역, 인접하는 Ni 영역, 및 Ni 영역에 인접하는 추가의 Nv 영역을 포함한다.
기판 웨이퍼의 RTP 열 처리의 실행에 관해, 대안적 방법은 이미 설명된 방법과는 상이하지 않다. 기판 웨이퍼의 추가 열 처리(사후 RTP 열 처리)에 관해, 대안적 방법을 더욱 경제적이게 하는 차이점이 있다.
가열 속도는 3 K/min보다 작지 않고 7 K/min보다 크지 않다. 가열 속도가 하한치보다 낮다면, 방법은 덜 경제적이게 된다. 가열 온도가 상한치보다 크다면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. BMD 결함이 특히 25 nm보다 작으면, 게터 센터로서 덜 효과적이게 된다.
900℃보다 작지 않고 1000℃보다 크지 않은 온도 범위에서 기판 웨이퍼의 추가 열 처리의 지속기간은 5시간보다 작지 않고 8시간보다 크지 않다. 기간이 하한치보다 짧다면, 결과로서, DZ에 인접한 영역에서 BMD 결함의 완전한 발전 이후의 BMD 결함의 밀도와 크기는 요구되는 게터 효과를 얻기에 충분하지 않다는 효과를 가진다. 기간이 상한치보다 길다면, 방법은 덜 경제적이다.
본 발명의 목적은 또한 대안적 방법의 제품에 의해 달성된다.
따라서 본 발명은, 질소와 수소로 도핑된 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼에 관한 것으로, 이 반도체 웨이퍼는 결함 묘사/광학 현미경 검사에 놓일 때:
반도체 웨이퍼의 전측면으로부터 반도체 웨이퍼의 벌크 내로 바로 연장되며 BMD 결함이 없고 5 ㎛보다 작지 않은 평균 두께를 갖는 구역 DZ와, DZ에 인접하고 반도체 웨이퍼의 벌크 내로 더 연장되며 25 nm보다 작지 않은 크기를 갖는 BMD 결함을 갖는 영역을 포함하고, 여기서, 상기 영역 내의 BMD 결함의 깊이 프로파일은 반도체 웨이퍼의 전측면으로부터 20 ㎛보다 작지 않고 100 ㎛보다 크지 않은 거리에서 제1 국지적 최대치를 가지며, 제1 국지적 최대치에서의 BMD 결함의 밀도는 1.0 x 1010/cm3보다 작지 않고, BMD 결함의 깊이 프로파일은, 반도체 웨이퍼의 전측면으로부터 300 ㎛보다 작지 않고 500 ㎛보다 크지 않은 거리에서 제2 국지적 최대치를 가지며, 제2 국지적 최대치에서의 BMD 결함의 밀도는 2 x 1010/cm3보다 작지 않다.
측정 깊이가 증가할수록 검출 감도는 떨어지고 추가 열 처리가 없다는 이유로, MO-441 측정은, 결함 묘사/광학 현미경 검사에 의한 측정과는 대조적으로, BMD 밀도의 더 낮은 제2 국지적 최대치를 보이거나 제2 국지적 최대치를 전혀 보이지 않는다.
MO-441에 의해 측정될 때, 제1 국지적 최대치에서의 BMD 결함의 밀도는 6 x 109/cm3보다 작지 않고, 반도체 웨이퍼의 전측면으로부터 300 ㎛보다 작지 않고 500 ㎛보다 크지 않은 거리에서, 평균된 BMD 밀도는 3 x 109/cm3보다 작지 않다.
대안적 방법에 의해 생성된 본 발명에 따른 반도체 웨이퍼의 벌크에서의 BMD 결함이 더 작지만, 이들은 (반도체 웨이퍼의 전측면으로부터 50 ㎛로부터 시작하는) 더 깊은 영역에서 더 많은 수로 존재하며, 이것은 요구되는 게터 효과에 충분하다. BMD 결함은, 25 nm보다 작지 않고 바람직하게는 100 nm보다 크지 않은 크기를 가진다. DZ에 인접하는 BMD 결함을 갖는 영역의 깊이 프로파일은 결함 묘사/광학적 현미경 검사 후에 제1 및 제2 국지적 최대치를 가진다. BMD 결함의 밀도는 제1 국지적 최대치에서 1.0 x 1010/cm3보다 작지 않고 제2 국지적 최대치에서 2 x 1010/cm3보다 작지 않다. 제1 국지적 최대치는 20 ㎛보다 작지 않고 100 ㎛보다 크지 않은 반도체 웨이퍼의 전측면으로부터의 거리에 있고, 제2 국지적 최대치는 300 ㎛보다 작지 않고 500 ㎛보다 크지 않은 반도체 웨이퍼의 전측면으로부터의 거리에 있다.
대안적 방법이 이용되는지의 여부에 관계없이, 본 발명에 따라 생성된 실리콘 반도체 웨이퍼는, 생성 직후에 뿐만 아니라 비교적 긴 저장 시간 이후에도 95%보다 작지 않은 게터 효율을 보인다. 게터 효율은 반도체 웨이퍼의 생성 직후에 95%보다 작지 않다.
예/비교 예:
실리콘 반도체 웨이퍼가 본 발명에 따른 방식으로 및 이와는 다른 방식으로 생성되었으며, 그들의 게터 능력에 관해 특성규명되고 검사되었다.
단결정이 인상되고 처리되어, 중심으로부터 엣지까지의 N 영역을 갖거나 20 nm보다 큰 크기와 2.5 x 105/cm3보다 작은 평균 밀도를 갖는 COP 결함을 갖는 영역을 갖는 모노크리스탈 실리콘으로 구성된 연마된 반도체 웨이퍼를 형성하였다.
반도체 웨이퍼의 일부는 질소와 수소로 도핑된 단결정으로부터 유래하였다. 다른 부분은 수소와 질소로 도핑되지 않았다. 모든 기판 웨이퍼는 먼저 본 발명의 요건에 따라 RTP 열 처리에 놓였다.
그 후, 기판 웨이퍼들은 본 발명의 요건에 따라 추가 열 처리에 놓인 것들(예)과 이와는 다른 추가 열 처리에 놓인 것들(비교예)로 분리되었다.
이런 방식으로 생성된 반도체 웨이퍼들은 그들의 게터 능력에 관하여 특성규명되고 테스팅되었다. 이 목적을 위해, 반도체 웨이퍼들은 정사각형 샘플들로 분할되었다.
BMD 크기 계산:
Schmolke 등(Electrochemical Society Proc. Vol. 2002-2, page 658)에 의해 설명된 시뮬레이션 방법을 이용하여 BMD 크기가 계산되었다. 계산은 다음과 같은 파라미터들을 이용하여 시행되었다:
표면 에너지(시그마=0) 및 석출된 산소 원자당 석출 부피 = 3.45 x 10-23 cm3.
BMD 크기 계산: 샘플들의 일부가 MO-441에 의해 그들의 크기에 관하여 추가로 측정되었다. 이 목적을 위한 검출 설정은: 레이저 전력 100 mW, 데이터 포인터당 측정 시간=1 ms, 양쪽 필터의 강도 필터 설정(50 및 각각 100%).
결함 묘사/광학 현미경 검사에 의한 BMD 결함의 깊이 프로파일 결정:
각각의 샘플들이 질소하 1000℃에서 16시간 동안 열 처리에 놓인 후 2개 부분으로 쪼개졌다. 그 후, 파쇄 영역이 에칭되었고 반도체 웨이퍼의 전측면으로부터의 거리에 따른 BMD 결함의 밀도가 광학 현미경의 보조로 판정되었다.
DZ의 두께 판정
각각의 샘플들이 질소하 1000℃에서 16시간 동안 열 처리에 놓인 후 2개 부분으로 쪼개졌다. 그 후, 파쇄 영역이 에칭되었고 파쇄 엣지를 따라 5 mm의 길이를 갖는 측정 경로 상에서의 첫 번째 BMD 결함의 깊이가 광학 현미경의 보조로 판정되었다. 그 후, 측정 경로 상의 추가의 7개의 BMD 결함의 깊이가 판정되었고 수행된 8개 깊이 측정의 평균값이 계산되어 무결함 구역의 평균 두께로서 명시되었다.
게터 효율의 결정:
a) 구리로 샘플을 오염시키기:
각각의 샘플이 불화 수소의 수용액(비중 50%의 HF)에 10분간 침지되었고 후속해서 후측면 상에서 구리 이온으로 오염되었다. 이 목적을 위해, 샘플의 후측면을 Cu(NO3)2를 포함하는 수용액에 실온에서 5분간 접촉시켰고, 그 결과 후측면이 1 x 1013 cm--2의 구리 이온으로 오염되었다. 그 후, 샘플을 10분간 불화 수소의 수용액(비중 50%의 HF)에 담그고 물로 헹구었다(rinsing).
b) 밀어넣기 열 처리:
각각의 샘플이 질소 분위기하 10분간 1000℃의 온도에서 열 처리되었다.
c) 저장:
각각의 샘플이 7일간 실온에서 저장되었다.
d) 구리 이온의 농도 측정:
비행 시간 2차 이온 질량 분석기(TOF-SIMS; time of flight secondary ion mass spectrometry)에 의해 500 x 500 ㎛2 면적 상에서 각각의 샘플의 전측면 상의 구리 농도가 측정되었다.
e) 게터 효율 계산:
공식 GE = (1-CCu/CtCu) x 100%에 따라 게터 효율이 계산되었고, 여기서 CtCu는 샘플의 후측면을 오염시킨 구리 이온의 농도이고, CCu는 TOF-SIMS에 의해 샘플의 전측면 상에서 검출된 구리 이온의 농도이다.
실험에서, 실온에서 7일간의 샘플의 저장 이후에 게터 효율이 결정되었다.
실험의 결과는 표 1 및 표 2에 편집되어 있다.
이하의 표에서:
N+H 및 -는: 단결정을 각각 질소와 수소로 도핑한 경우와 도핑하지 않은 경우의 단결정의 생성을 나타낸다;
[Oi]는 기판 웨이퍼에서 틈새침투 산소의 농도를 나타낸다;
사후 RTP는: RTP 열 처리 이후의 추가의 제2 열 처리를 나타낸다.
Figure 112013067257645-pat00001
Figure 112013067257645-pat00002

Claims (6)

  1. BMD(bulk micro defect) 결함이 없는 구역 DZ와 상기 DZ에 인접하는 BMD 결함을 갖는 영역을 갖는 모노크리스탈 실리콘(monocrystalline silicon)으로 구성된 반도체 웨이퍼를 생성하기 위한 방법으로서,
    초크랄스키(Czochralski) 방법에 따라 실리콘 단결정을 인상(pull)하는 단계;
    실리콘으로 구성된 연마된(polished) 모노크리스탈 기판 웨이퍼를 형성하기 위해 상기 단결정을 처리하는 단계로서, 상기 기판 웨이퍼는, 중심으로부터 엣지까지, N 영역으로 구성되거나, 크기가 20 nm보다 크고 평균 밀도가 2.5 x 105/cm3보다 작으며, 1 x 1012 atoms/cm3 이하의 질소 농도와 5.2 x 1017 atoms/cm3 이상 6.0 x 1017 atoms/cm3 이하의 산소 농도를 갖는 COP(crystal originated particle) 결함을 갖는 것인, 상기 단결정을 처리하는 단계;
    1:25 이상 1:5 이하의 부피비의 NH3와 아르곤으로 실질적으로 구성된 분위기에서 상기 기판 웨이퍼를 1165℃ 이상 1180℃ 이하의 온도까지 급속 가열 및 냉각하는 단계로서, 이 때의 가열 속도 및 냉각 속도는 30K/s 이상 50K/s 이하인 것인, 상기 급속 가열 및 냉각하는 단계;
    상기 급속 가열 및 냉각된 기판 웨이퍼를 500℃ 이상 550℃ 이하의 온도로부터 930℃ 이상 1000℃ 이하의 온도까지 천천히 가열하는 단계로서, 이 때의 가열 속도는 0.5K/min 이상 1.5K/min 이하인 것인, 상기 천천히 가열하는 단계; 및
    상기 기판 웨이퍼를 7시간 이상 10시간 이하의 기간에 걸쳐 930℃ 이상 1000℃ 이하의 온도로 유지하는 단계
    를 포함하는 반도체 웨이퍼 생성 방법.
  2. BMD 결함이 없는 구역 DZ와 상기 DZ에 인접하는 BMD 결함을 갖는 영역을 갖는 모노크리스탈 실리콘(monocrystalline silicon)으로 구성된 반도체 웨이퍼를 생성하기 위한 방법으로서,
    초크랄스키 방법에 따라 실리콘 단결정을 인상하는 단계로서, 성장하는 단결정은 질소로 도핑되고 수소 함유 분위기에서 인상(pull)되는 것인, 상기 실리콘 단결정을 인상하는 단계;
    실리콘으로 구성된 연마된(polished) 모노크리스탈 기판 웨이퍼를 형성하기 위해 상기 단결정을 처리하는 단계로서, 상기 기판 웨이퍼는, 중심으로부터 엣지까지, N 영역으로 구성되거나, 크기가 20 nm보다 크고 평균 밀도가 2.5 x 105/cm3보다 작으며, 3 x 1013 atoms/cm3 이상 3 x 1014 atoms/cm3 이하의 질소 농도와 5.0 x 1017 atoms/cm3 이상 5.8 x 1017 atoms/cm3 이하의 산소 농도를 갖는 COP 결함을 갖는 것인, 상기 단결정을 처리하는 단계;
    1:25 이상 1:5 이하의 부피비의 NH3와 아르곤으로 실질적으로 구성된 분위기에서 상기 기판 웨이퍼를 1165℃ 이상 1180℃ 이하의 온도까지 급속 가열 및 냉각하는 단계로서, 이 때의 가열 속도 및 냉각 속도는 30K/s 이상 50K/s 이하인 것인, 상기 급속 가열 및 냉각하는 단계;
    상기 급속 가열 및 냉각된 기판 웨이퍼를 500℃ 이상 550℃ 이하의 온도로부터 900℃ 이상 1000℃ 이하의 온도까지 천천히 가열하는 단계로서, 이 때의 가열 속도는 3 K/min 이상 7 K/min 이하인 것인, 상기 천천히 가열하는 단계; 및
    상기 기판 웨이퍼를 5 이상 8시간 이하의 기간에 걸쳐 900℃ 이상 1000℃ 이하의 온도로 유지하는 단계
    를 포함하는 반도체 웨이퍼 생성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 방법은 상기 기판 웨이퍼를 1000℃보다 높은 온도에 노출시키는 상기 기판 웨이퍼의 추가적인 열 처리를 포함하지 않는 것인, 반도체 웨이퍼 생성 방법.
  4. 제2항에 있어서, 상기 성장하는 단결정은 10 Pa 이상 80 Pa 이하의 분압(partial pressure)을 갖는 수소를 포함하는 분위기에서 인상되는 것인, 반도체 웨이퍼 생성 방법.
  5. 1 x 1012 atoms/cm3 이하의 질소 농도를 갖는 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼로서, 결함 묘사/광학 현미경에 의한 검사시,
    반도체 웨이퍼의 전측면으로부터 상기 반도체 웨이퍼의 벌크 내로 연장되며 BMD 결함이 없고 5 ㎛ 이상의 평균 두께를 갖는 구역 DZ와, 상기 DZ에 인접하고 상기 반도체 웨이퍼의 벌크 내로 더 연장되며 50 nm 이상의 크기를 갖는 BMD 결함을 갖는 영역
    을 포함하고, 여기서, 상기 영역 내의 BMD 결함의 깊이 프로파일은 상기 반도체 웨이퍼의 전측면으로부터 20 ㎛ 이상 200 ㎛ 이하의 거리에서 국지적 최대치를 가지며, 상기 국지적 최대치에서의 BMD 결함의 밀도는 2 x 1010/cm3 이상인 것인, 반도체 웨이퍼.
  6. 질소와 수소로 도핑된 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼로서, 결함 묘사/광학 현미경에 의한 검사시,
    반도체 웨이퍼의 전측면으로부터 상기 반도체 웨이퍼의 벌크 내로 연장되며 BMD 결함이 없고 5㎛ 이상의 평균 두께를 갖는 구역 DZ와, 상기 DZ에 인접하고 상기 반도체 웨이퍼의 벌크 내로 더 연장되며 25 nm 이상의 크기를 갖는 BMD 결함을 갖는 영역
    을 포함하고, 여기서, 상기 영역 내의 BMD 결함의 깊이 프로파일은 상기 반도체 웨이퍼의 전측면으로부터 20 ㎛ 이상 100 ㎛ 이하의 거리에서 제1 국지적 최대치를 가지며, 상기 제1 국지적 최대치에서의 BMD 결함의 밀도는 1.0 x 1010/cm3 이상이고, 상기 BMD 결함의 깊이 프로파일은 상기 반도체 웨이퍼의 전측면으로부터 300 ㎛ 이상 500 ㎛ 이하의 거리에서 제2 국지적 최대치를 가지며, 상기 제2 국지적 최대치에서의 BMD 결함의 밀도는 2 x 1010/cm3 이상인 것인, 반도체 웨이퍼.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064823B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for qualifying a semiconductor wafer for subsequent processing
US10141413B2 (en) 2013-03-13 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer strength by control of uniformity of edge bulk micro defects
DE102014208815B4 (de) * 2014-05-09 2018-06-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium
DE102015200890A1 (de) 2015-01-21 2016-07-21 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe und Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
JP6296001B2 (ja) * 2015-05-20 2018-03-20 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び評価方法
DE102015224983B4 (de) * 2015-12-11 2019-01-24 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
DE102015226399A1 (de) 2015-12-22 2017-06-22 Siltronic Ag Siliciumscheibe mit homogener radialer Sauerstoffvariation
CN107151817A (zh) 2016-03-03 2017-09-12 上海新昇半导体科技有限公司 单晶硅的生长方法及其制备的单晶硅锭
JP6704781B2 (ja) * 2016-04-27 2020-06-03 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
EP3995608A1 (en) 2016-06-08 2022-05-11 GlobalWafers Co., Ltd. High resistivity single crystal silicon ingot and wafer having improved mechanical strength
DE102016225138A1 (de) * 2016-12-15 2018-06-21 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung einer Halbleiterscheibe aus einkristallinem Silizium
US10020203B1 (en) * 2017-01-06 2018-07-10 Sumco Corporation Epitaxial silicon wafer
EP3428325B1 (en) * 2017-07-10 2019-09-11 Siltronic AG Semiconductor wafer made of single-crystal silicon and process for the production thereof
JP7057122B2 (ja) * 2017-12-22 2022-04-19 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
JP6897598B2 (ja) 2018-02-16 2021-06-30 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
WO2020210129A1 (en) 2019-04-11 2020-10-15 Globalwafers Co., Ltd. Process for preparing ingot having reduced distortion at late body length
KR20210151814A (ko) * 2019-04-16 2021-12-14 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
JP2022529451A (ja) 2019-04-18 2022-06-22 グローバルウェーハズ カンパニー リミテッド 連続チョクラルスキー法を用いる単結晶シリコンインゴットの成長方法
US11111597B2 (en) 2019-09-13 2021-09-07 Globalwafers Co., Ltd. Methods for growing a nitrogen doped single crystal silicon ingot using continuous Czochralski method
US11111596B2 (en) 2019-09-13 2021-09-07 Globalwafers Co., Ltd. Single crystal silicon ingot having axial uniformity
EP3929334A1 (de) * 2020-06-23 2021-12-29 Siltronic AG Verfahren zur herstellung von halbleiterscheiben
CN114280072B (zh) * 2021-12-23 2023-06-20 宁夏中欣晶圆半导体科技有限公司 单晶硅体内bmd的检测方法
JP2024008390A (ja) * 2022-07-08 2024-01-19 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002300A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 아르곤/암모니아 급속 열적 어닐링 공정을 포함한 실리콘웨이퍼의 제조방법, 그에 따라 제조된 실리콘 웨이퍼 및단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
KR20030051725A (ko) * 2000-10-25 2003-06-25 신에쯔 한도타이 가부시키가이샤 실리콘웨이퍼의 제조방법 및 실리콘웨이퍼
JP2007045662A (ja) 2005-08-10 2007-02-22 Sumco Corp 半導体シリコンウェーハおよびその製造方法
KR20100030611A (ko) * 2008-09-10 2010-03-18 실트로닉 아게 단결정 실리콘으로 구성된 반도체 웨이퍼 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6663708B1 (en) 2000-09-22 2003-12-16 Mitsubishi Materials Silicon Corporation Silicon wafer, and manufacturing method and heat treatment method of the same
JP4794137B2 (ja) 2004-04-23 2011-10-19 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコン半導体基板の熱処理方法
JP4617751B2 (ja) * 2004-07-22 2011-01-26 株式会社Ｓｕｍｃｏ シリコンウェーハおよびその製造方法
JP4797477B2 (ja) * 2005-04-08 2011-10-19 株式会社Ｓｕｍｃｏ シリコン単結晶の製造方法
JP2007194232A (ja) * 2006-01-17 2007-08-02 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP5239155B2 (ja) 2006-06-20 2013-07-17 信越半導体株式会社 シリコンウエーハの製造方法
JP5072460B2 (ja) 2006-09-20 2012-11-14 ジルトロニック アクチエンゲゼルシャフト 半導体用シリコンウエハ、およびその製造方法
JP5276863B2 (ja) * 2008-03-21 2013-08-28 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
JP5537802B2 (ja) 2008-12-26 2014-07-02 ジルトロニック アクチエンゲゼルシャフト シリコンウエハの製造方法
KR101231412B1 (ko) 2009-12-29 2013-02-07 실트로닉 아게 실리콘 웨이퍼 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030051725A (ko) * 2000-10-25 2003-06-25 신에쯔 한도타이 가부시키가이샤 실리콘웨이퍼의 제조방법 및 실리콘웨이퍼
KR20030002300A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 아르곤/암모니아 급속 열적 어닐링 공정을 포함한 실리콘웨이퍼의 제조방법, 그에 따라 제조된 실리콘 웨이퍼 및단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
JP2007045662A (ja) 2005-08-10 2007-02-22 Sumco Corp 半導体シリコンウェーハおよびその製造方法
KR20100030611A (ko) * 2008-09-10 2010-03-18 실트로닉 아게 단결정 실리콘으로 구성된 반도체 웨이퍼 및 그 제조 방법

Also Published As

Publication number Publication date
US9458554B2 (en) 2016-10-04
SG2013056395A (en) 2014-03-28
DE102012214085A1 (de) 2014-05-15
JP2014034513A (ja) 2014-02-24
CN103578976A (zh) 2014-02-12
CN103578976B (zh) 2016-08-24
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