KR101486286B1 - 포토다이오드 및 그것을 사용한 포토 ｉｃ - Google Patents

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Abstract

실리콘 반도체층과 절연층의 계면에서의 반사의 영향을 피하여 자외선의 총량을 정확하게 검출하는 것이 가능한 포토다이오드를 제공한다. 포토다이오드가, 절연층 위에 형성된 제1 실리콘 반도체층과, 절연층 위에 형성된 3ｎｍ이상, 36ｎｍ이하의 두께를 가지는 제2 실리콘 반도체층과, 상기 제2 실리콘 반도체층에 형성된, Ｐ형 및 Ｎ형 중 어느 한 형의 불순물을 저농도로 확산시킨 저농도 확산층과, 제1 실리콘 반도체층에 형성된, Ｐ형의 불순물을 고농도로 확산시킨 Ｐ형 고농도 확산층 및 이 Ｐ형 고농도 확산층에, 저농도 확산층을 끼워 대향하고, Ｎ형의 불순물을 고농도로 확산시킨 Ｎ형 고농도 확산층을 구비한다.
포토다이오드, 실리콘 반도체층, 절연층, 포토ＩＣ

Description

포토다이오드 및 그것을 사용한 포토 ＩＣ{PHOTODIODE AND PHOTO IC USING THE SAME}
본 발명은, 빛, 특히 자외선을 받아서 전류를 발생시키는 포토다이오드 및 그것을 사용한 포토ＩＣ에 관한 것이다.
최근, 오존층의 파괴에 의한 자외선의 조사량의 증가에 따라, 태양광에 포함되는 자외선이 인체나 환경에 미치는 영향이 심각해지고 있다.
자외선은, 파장 400ｎｍ이하의 자외선 영역의 시인할 수 없는 빛을 말하지만, 태양광에는, 자외선 외에 가시광이나 적외선이 포함되어 있기 때문에, 자외선을 검출하는 포토다이오드에는, 자외선만을 분리하여 검출할 필요가 있다.
이 때문에, 일반적으로 포토다이오드의 윗면에 자외선만을 투과시키는 자외선 투과 필터를 설치하여 자외선만을 분리하여 검출하고 있다.
이 자외선 투과필터는, 열화에 의해 자외선의 투과량이 저하하므로, 종래의 포토다이오드는, 실리콘 기판 위에 매립 산화막을 끼워서 실리콘 반도체층을 형성한 ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ)구조의 반도체 웨이퍼의 Ｎ형 불순물을 저농도로 확산시킨 실리콘 반도체층에, Ｎ형 불순물을 고농도로 확산시켜「E」자 모양의 빗살 모양으로 형성한 Ｎ+확산층과, Ｐ형 불순물을 고농도로 확산시켜 「Π」자 모양의 빗살 모양으로 형성한 Ｐ+확산층의 빗살부를 맞물리게 하여, 이들을 대향배치하여 횡형의 포토다이오드를 형성하고, 그 실리콘 반도체층의 두께를 150ｎｍ정도의 두께로 하여, 가시광을 통과시키고, 자외선만을 흡수하고 있다(예를 들면 특허문헌 1참조.).
[특허문헌 1] 일본국 공개특허공보 특개평 7-162024호(제3쪽 단락 0020, 제4쪽 단락 0025- 제5쪽 단락 0035, 도 2, 도 3)
그러나, 전술한 종래의 기술에 있어서는, SOI구조의 반도체 웨이퍼의 매립 산화막 위에 실리콘 반도체층을 형성하고, 그 실리콘 반도체층의 두께를 150ｎｍ정도의 두께로 하여, 가시광을 통과시키고, 자외선만을 흡수하는 포토다이오드를 형성하고 있기 때문에, 이하에 나타내는 바와 같이, 실리콘 반도체층과 매립 산화막의 계면에서의 반사의 영향을 피할 수 없어, 파장 400ｎｍ이하의 자외선 영역의 자외선의 총량을 정확하게 검출할 수 없다는 문제가 있다.
즉, 발명자는, 가시광을 통과시키고, 자외선의 파장영역만을 흡수하는, 즉 자외선을 선택적으로 검출할 수 있는 실리콘 반도체층의 두께를 계산에 의해 구했다.
즉, 실리콘 안에 있어서의 광흡수율 I/Ｉｏ는, 식(1)에 나타내는 베르의 법칙에 의해 나타낸다.
I/Ｉｏ=ｅｘｐ(-αZ) ·············(1)
여기에, α는 광흡수 계수, Z은 빛의 진입 깊이, I는 깊이 Z에 있어서의 광강도, Ｉｏ는 입사광 강도를 나타낸다.
광흡수 계수α의 파장의존성을 고려하여, 식(1)을 사용해서 실리콘 반도체층의 두께(Z) 마다 광흡수율 I/Ｉｏ를 구하고, 실리콘 반도체층(4)의 두께에 대한 광흡수율 I/Ｉｏ가 10%가 되는 파장을 구하면, 도 1에 나타내는 바와 같이, 파장 400ｎｍ이하의 자외선 영역에서 선택적으로 감도를 갖도록 하기 위해서는, 실리콘 반 도체층의 두께를 50ｎｍ이하의 두께로 하면 되는 것을 알 수 있다.
상기의 계산 결과에 의거하여 SOI구조의 반도체 웨이퍼에, 두께를 50ｎｍ이하의 범위에서 여러 가지로 변화시킨 실리콘 반도체층을 형성하고, 그 실리콘 반도체층에 횡형의 포토다이오드를 형성하여 이들의 빛의 파장에 대한 감도를 실험에 의해 계측했다.
도 2는 실리콘 반도체층(4)의 두께를 40.04ｎｍ으로 했을 때의 포토다이오드의 감도를 나타내는 그래프이다.
도 2에 나타내는 바와 같이, 두께를 약 40ｎｍ으로 한 포토다이오드에 있어서는, 파장 400ｎｍ이하의 자외선의 파장영역보다 긴 가시광의 파장영역(보라색)에 서브 피크(도 2에 나타내는 둥근 표시)가 존재하여, 검출되는 광전류에 가시광의 파장영역에 반응한 광전류가 포함되게 되는 것을 알 수 있다.
이것은, 상기의 계산에 있어서는, 빛이 실리콘 반도체층을 그대로 통과한다고 가정하여 계산했지만, 실제의 포토다이오드에 있어서는, 실리콘 반도체층과 매립 산화막의 계면에서 빛이 반사하여, 빛이 통과하는 경로의 길이가 길어져 자외선의 파장영역보다 긴 파장의 가시광과 반응하고, 이것이 실리콘 반도체층에 흡수되어, 서브 피크가 되어 나타나는 것으로 생각할 수 있다.
이러한, 서브 피크는, 더욱 얇은 실리콘 반도체층에 있어서도 나타나고, 그 나타나는 파장(서브 피크 파장이라고 한다.)을 실험에 의해 구한 결과를 도 3에 나타낸다.
도 3에 나타내는 바와 같이 서브 피크 파장은 실리콘 반도체층의 두께가 얇 아짐에 따라 짧아지고, 실리콘 반도체층의 두께를 Ｔｓｉ(단위:ｎｍ)으로 하여, 서브 피크 파장을 Ｌｓ(단위:ｎｍ)로 했을 때,
Ｌｓ=2.457Ｔｓｉ+312.5·········(2)
로 나타내는 실험식에 근사하여, 실리콘 반도체층과 매립 산화막의 계면에서의 반사의 영향을 피하여, 파장 400ｎｍ보다 긴 파장의 가시광과 반응시키지 않기 때문에, 즉 가시광의 파장영역의 서브 피크에 의해, 검출된 자외선의 총량에 가시광의 파장영역의 광전류가 더해지는 것에 의한 오차를 회피하기 위해서는, 실리콘 반도체층의 두께를 36ｎｍ이하의 두께로 하는 것이 필요하다.
본 발명은, 상기에 근거하여 행해진 것으로, 실리콘 반도체층과 절연층의 계면에서의 반사의 영향을 피하여 자외선의 총량을 정확하게 검출하는 것이 가능한 포토다이오드를 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해, 포토다이오드가 절연층 위에 형성된 제1 실리콘 반도체층과, 상기 절연층 위에 형성된 3ｎｍ이상, 36ｎｍ이하의 두께를 가지는 제2 실리콘 반도체층과, 상기 제2 실리콘 반도체층에 형성된, Ｐ형 및 Ｎ형 중 어느 한 형의 불순물을 저농도로 확산시킨 저농도 확산층과, 상기 제1 실리콘 반도체층에 형성된, Ｐ형의 불순물을 고농도로 확산시킨 Ｐ형 고농도 확산층 및 상기 Ｐ형 고농도 확산층에, 상기 저농도 확산층을 끼워 대향하고, Ｎ형의 불순물을 고농도로 확산시킨 Ｎ형 고농도 확산층을 구비한 것을 특징으로 한다.
이에 따라 본 발명은, 저농도 확산층을 형성하는 제2 실리콘 반도체층의 두께에 의해 수광한 가시광을, 실리콘 반도체층과 절연층의 계면에서의 반사를 포함하여 컷트할 수 있어, 수광한 빛으로부터 자외선을 선택적으로 검출하고, 그 총량을 정확하게 검출할 수 있는 효과를 얻을 수 있다.
이하에, 도면을 참조하여 본 발명에 의한 포토다이오드의 실시예에 대하여 설명한다.
[실시예]
도 4는 실시예의 포토다이오드의 윗면을 나타내는 설명도, 도 5는 실시예의 포토다이오드의 단면을 나타내는 설명도, 도 6 내지 도 9는 실시예의 포토ＩＣ의 제조 방법을 나타내는 설명도이다.
또한, 도 5는 도 4의 Ａ-A단면선에 따른 단면도이다.
도 4, 도 5에 있어서, 1은 포토다이오드이며, 도시하지 않은 실리콘(Ｓｉ)으로 이루어지는 실리콘 기판 위에, 산화 실리콘(ＳｉＯ2)으로 이루어지는 절연층으로서의 매립 산화막(3)을 끼워 얇은 단결정 실리콘으로 이루어지는 실리콘 반도체층(4)을 형성한 SOI구조의 반도체 웨이퍼의 실리콘 반도체층(4)에 형성되어 있다.
실리콘 반도체층(4)위에는, 도 6 내지 도 9에 나타내는 바와 같이, 포토다이오드(1)를 형성하기 위한 다이오드 형성영역(6)이나, ＭＯＳＦＥＴ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ ｏｒ)로서의 ｎＭＯＳ소자(21)나 ｐＭＯＳ소자(31)(후술)를 형성하기 위한 트랜지스터 형성영역(8a, 8b)이 설정되어 있다.
또한 다이오드 형성 영역(6)에는, P-확산층(15)(후술)을 형성하기 위한 저농도 확산층 형성영역(6a)이 설정되어 있다.
또한 다이오드 형성 영역(6), 트랜지스터 형성영역(8a, 8b)의 각각의 주위를 사각형의 틀 모양으로 둘러싸는 영역에는, 소자 분리층(9)을 형성하기 위한 소자분리영역(10)이 설정되어 있다.
본 실시예의 실리콘 반도체층(4)은, 다른 두께로 설정된 제1 및 제2 실리콘 반도체층(4a, 4b)에 의해 구성되고, 저농도 확산층 형성영역(6a)의 실리콘 반도체층(4)만이, 제1 실리콘 반도체층 4a보다 두께가 얇은 제2 실리콘 반도체층 4b의 두께로 설정되며, 그 두께는, 상기한 바와 같이, 파장 400ｎｍ이하의 자외선 영역의 자외선을 선택적으로 검출하기 위해, 36ｎｍ이하의 두께(본 실시예에서는, 35ｎｍ)로 형성되어 있다.
이 경우에, 제2 실리콘 반도체층 4b의 두께의 하한은 3ｎｍ으로 설정하는 것이 바람직하다.
제2 실리콘 반도체층 4b의 두께를 3ｎｍ미만으로 하면, 반도체 웨이퍼에 제2 실리콘 반도체층 4b를 형성하는 경우에 있어서의 두께의 편차를 흡수하는 것이 곤란해지기 때문이다.
소자 분리층(9)은, 소자분리영역(10)의 두께가 두꺼운 제1 실리콘 반도체층 4a에, 산화 실리콘 등의 절연재료로 매립 산화막(3)에 이르러 형성되고 있으며, 다 이오드 형성 영역(6) 및 제1 실리콘 반도체층 4a의 트랜지스터 형성영역(8a, 8b)이 인접하는 각각의 사이를 전기적으로 절연 분리하는 기능을 가지고 있다.
또한, 본 설명에 있어서는, 도 4, 도 5등에 나타내는 바와 같이, 소자 분리층(9)은 구별을 위해 그물 모양으로 나타내고 있다.
본 실시예의 포토다이오드(1)는, 두께가 다른 제1 및 제2 실리콘 반도체층(4a, 4b)을 가지는 다이오드 형성 영역(6)에 형성된다.
12는 Ｐ형 고농도 확산층으로서의 Ｐ+확산층으로, 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에 붕소(B)등의 Ｐ형 불순물을 비교적 고농도로 확산시켜서 형성된 확산층이며, 도 4에 나타내는 바와 같이 소자 분리층(9)의 내측의 한 변( 9a)에 접촉하는 봉우리부 12a와, 봉우리부 12a로부터 한 변(9a)에 대향하는 소자 분리층(9)의 내측의 다른 변(9b)을 향해 연장하는 복수의 빗살부 12b로 형상된 빗살 모양으로 형성된다.
본 실시예의 Ｐ+확산층(12)은, 봉우리부 12a로부터 2개의 빗살부 12b를 연장시켜서 「Π」자 모양으로 형성되어 있다.
14는 Ｎ형 고농도 확산층으로서의 Ｎ+확산층으로, 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에, Ｐ형 고농도 확산층과 역의 형태, 즉 인(P)이나 비소(Ａｓ)등의 Ｎ형 불순물을 비교적 고농도로 확산시켜서 형성된 확산층이며, 도 4에 나타내는 바와 같이, 소자 분리층(9)의 내측의 다른 변(9b)에 접하는 봉우리부 14a와, 봉우리부 14a로부터 대향하는 한 변(9a)을 향해서 연장하는 복수의 빗살부 14b로 형성된 빗살 모양으로 형성된다.
본 실시예의 Ｎ+확산층(14)은, 봉우리부 14a의 양단부와 중앙부로부터 3개의 빗살부 14b를 연장시켜서 「E」자 모양으로 형성되어 있다.
15는 저농도 확산층으로서의 Ｐ-확산층으로, 서로 이격되어 빗살부 12b, 14b를 맞물리게 하여 대향배치된 Ｐ+확산층(12)과 N+확산층(14)에 각각 인접하는 저농도 확산층 형성영역(6a)((도 4에 나타내는 다이오드 형성 영역(6)의 「Π」자 모양의 Ｐ+확산층(12)과, 「E」자 모양의 Ｎ+확산층(14)에 끼워진 영역)의 제2 실리콘 반도체층 4b에, Ｐ형 불순물을 비교적 저농도로 확산시켜서 형성된 확산층이며, 여기에 형성되는 공핍층에 흡수된 자외선에 의해 전자-정공쌍이 발생하는 부위이다.
상기의 구성에 의해, 본 실시예의 포토다이오드(1)는, 도 4에 나타내는 바와 같이, 그 Ｐ+확산층(12)과 N+확산층(14)을, 각각의 빗살부(12b, 14b)를 맞물리게 하여 P-확산층(15)을 끼워 대향배치하고, 각각의 Ｐ-확산층(15)과의 경계(16)를 제외한 가장자리 부위를, 소자 분리층(9)에 접하도록 하여 형성되어 있다.
본 실시예의 포토다이오드(1)는, 도 9(P13)에 나타내는 바와 같이, 두께가 두꺼운 제1 실리콘 반도체층 4a에 형성되는 ｎＭＯＳ소자(21) 및 ｐＭＯＳ소자(31)와 함께 형성된다.
본 실시예의 ｎＭＯＳ소자(21)는, 제1 실리콘 반도체층 4a에 설정된 트랜지스터 형성 영역 8a에 형성된다.
도 9(P13)에 있어서, 22는 게이트 산화막이며, 산화 실리콘 등의 절연재료로 이루어지는 비교적 막두께가 얇은 절연막이다.
23은 게이트 전극으로, 소스층 25(후술)과 동일 형의 불순물(본 실시예에서 는 Ｎ형)을 비교적 고농도로 확산시킨 폴리실리콘 등으로 이루어지는 전극으로서, 트랜지스터 형성 영역 8a의 게이트 길이방향의 중앙부에 게이트 산화막 22를 끼워 제1 실리콘 반도체층 4a에 대향하여 형성되고, 그 측면에는 질화 실리콘(Ｓｉ3N4)등의 절연재료로 이루어지는 사이드월(24)이 형성되어 있다.
트랜지스터 형성 영역 8a의 게이트 전극 23의 양측의 제1 실리콘 반도체층 4a에는, Ｎ형 불순물을 비교적 고농도로 확산시킨 소스층 25 및 드레인층 26 형성되고, 각각의 게이트 전극 23측에는 소스층 25 및 드레인층 26의 각각의 연장부(27)가 소스층 25과 같은 형의 불순물을 소스층 25보다 저농도(중농도라 한다.)로 확산시켜서 형성되어 있다.
게이트 산화막 22 아래의 소스층 25 및 드레인층 26의 각각의 연장부(27) 사이의 제1 실리콘 반도체층 4a에는, 소스층 25과는 반대 형의 불순물인 Ｐ형 불순물을 비교적 저농도로 확산시킨 ｎＭＯＳ소자(21)의 채널이 형성되는 채널 영역(28)이 형성되어 있다.
본 실시예의 ｐＭＯＳ소자(31)는, 제1 실리콘 반도체층 4a에 설정된 트랜지스터 형성 영역 8b에 ｎＭＯＳ소자(21)와 불순물의 형을 역으로 하여 동일하게 형성되고, 소스층 35 및 드레인층 36과, 소스층 35과 드레인층 36의 각각의 연장부(37) 사이의 채널 영역(38)에 게이트 산화막 32를 끼워 대향하는 측면에 사이드월(24)이 형성된 게이트 전극 33을 가지고 있다.
본 실시예의 포토다이오드(1)의 Ｐ+확산층(12)과, ｐＭＯＳ소자(31)의 소스 층 35 및 드레인층 36은, 각각 Ｐ형의 같은 불순물을 같은 농도로 확산시켜서 형성하고, 포토다이오드(1)의 Ｎ+확산층(14)과, ｎＭＯＳ소자(21)의 소스층 25 및 드레인층 26은, 각각 Ｎ형의 같은 불순물을 같은 농도로 확산시켜서 형성한다.
또한 포토다이오드(1)의 Ｐ-확산층(15)과, ｎＭＯＳ소자(21)의 채널 영역(28)은, 각각 Ｐ형의 동일 불순물을 동일 농도로 확산시켜서 형성된다.
또한, 상기의 게이트 길이방향은, 제1 실리콘 반도체층 4a의 윗면과 평행하게 소스층 25 또는 35로부터 드레인층 26 또는 36을 향하는 방향 또는 그 반대의 방향을 말한다.
도 6 내지 도 8에 있어서, 41은 마스크 부재로서의 레지스트 마스크로서, 포토리소그래피에 의해 실리콘 반도체층(4)위에 도포된 포지티브형 또는 네가티브형의 레지스트를 노광 및 현상 처리하여 형성된 마스크 패턴이며, 본 실시예의 에칭이나 이온주입에 있어서의 마스크로서 기능한다.
상기의 제1 실리콘 반도체층 4a의 두께는, 30ｎｍ이상의 두께로 형성된다.
제1 실리콘 반도체층 4a의 두께를 30ｎｍ이상으로 하는 것은, 도 10에 나타내는 Ｐ+확산층(12)의 시트저항의 실험 결과 및 도 11에 나타내는 Ｎ+확산층(14)의 시트저항의 실험 결과에 나타내는 바와 같이, 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에 형성되는 포토다이오드(1)의 Ｐ+확산층(12) 및 N+확산층(14)의 두께를, 각각 30ｎｍ이상으로 했을 경우에는 시트저항이 약 20Ω/□이하의 범위에서 안정되고 있지만, 각각의 두께를 30ｎｍ미만으로 하면 시트저항이 극도로 상승하여, 포토다이오드(1)로부터의 출력이 저하하기 때문이다. 또한 도 10, 도 11에 있어서 의 가로축은, 각각 P+확산층(12), N+확산층(14)의 게이트 길이방향의 폭, 즉 도 5에 나타내는 단면방향의 각각의 폭이다.
이 경우에, 제1 실리콘 반도체층 4a 두께는, 30ｎｍ이상의 두께로, 같은 제1 실리콘 반도체층 4a에 형성되는 ｎＭＯＳ소자(21)나 ｐＭＯＳ소자(31)를 효율적으로 작동시킬 수 있는 두께로 설정하는 것이 바람직하다.
P+확산층(12) 및 N+확산층(14)을 형성하는 제1 실리콘 반도체층 4a의 두께를, ｎＭＯＳ소자(21)나 ｐＭＯＳ소자(31)를 형성하는 실리콘 반도체층(4)의 두께와 같은 두께로 하면, P+확산층(12) 및 N+확산층(14)에 달하는 콘택홀의 깊이를 ｎＭＯＳ소자(21) 및 ｐＭＯＳ소자(31)의 소스층 등의 확산층에 달하는 콘택홀의 깊이와 같게 할 수 있으며, 콘택 플러그를 형성할 때의 공정을 간소화하여 포토ＩＣ(40)의 제조 공정을 간략화할 수 있기 때문이다.
이 경우에, ＭＯＳＦＥＴ(ｎＭＯＳ소자(21)나 ｐＭＯＳ소자(31))를 형성하는 실리콘 반도체층(4)의 두께, 즉 제1 실리콘 반도체층 4a의 두께를 40ｎｍ이상으로 하는 것이 바람직하고, 그 상한은 100ｎｍ정도로 하는 것이 바람직하다.
ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층(4)의 두께를 40ｎｍ미만으로 하면, ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층(4)의 두께를 성막할 때 막두께 편차（±10ｎｍ정도)의 영향이 너무 커지게 되어, ＭＯＳＦＥＴ의 임계 전압의 편차가 증가하여 ＭＯＳＦＥＴ의 품질을 안정시킬 수 없게 되고, 포토ＩＣ(40)의 제조 유율이 저하하게 된다.
본 실시예의 제1 실리콘 반도체층 4a 두께는, 50ｎｍ으로 설정되고 있다.
이하에, 도 6 내지 도 9에 P로 나타내는 공정에 따라, 본 실시예의 포토ＩＣ의 제조 방법에 대하여 설명한다.
본 실시예의 반도체 웨이퍼의 실리콘 반도체층(4)은, ＳＩＭＯＸ(ＳｅＰｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ)법에 의해 매립 산화막(3)위에 얇은 실리콘층을 남기고 형성된 SOI구조의 반도체 웨이퍼 또는 매립 산화막(3)위에 얇은 실리콘층을 붙여 형성된 SOI구조의 반도체 웨이퍼의 얇은 실리콘층에 열산화법에 의해 희생 산화막을 형성하고, 이것을 습식 에칭에 의해 제거하여 제1 실리콘 반도체층 4a의 두께와 같은 50ｎｍ으로 형성된다.
매립 산화막(3)위에 소정 두께(본 실시예에서는, 50ｎｍ)의 실리콘 반도체층(4)을 형성한 반도체 웨이퍼의 실리콘 반도체층(4)위에 열산화법에 의해 얇은 막두께의 패드 산화막을 형성하고, 그 패드 산화막 위에 ＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)법에 의해 질화 실리콘으로 이루어지는 실리콘 질화막을 형성하고, 포토리소그래피에 의해 실리콘 질화막 위에, 다이오드 형성 영역(6) 및 트랜지스터 형성영역(8a, 8b)을 덮는, 즉 소자분리영역(10)을 노출시킨 레지스트 마스크(41)(도시하지 않음)를 형성하고, 이것을 마스크로 하여, 이방성 에칭에 의해 실리콘 질화막을 제거하여 패드 산화막을 노출시킨다.
상기의 레지스트 마스크(41)를 제거하고, 노출한 실리콘 질화막을 마스크로하여 ＬＯＣＯＳ(Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ)법에 의해, 소자분리영역(10)의 실리콘 반도체층(4)을 산화하여 매립 산화막(3)에 도달하는 소자 분리층(9)을 형성하고, 습식 에칭에 의해 실리콘 질화막 및 패드 산화막을 제거 하여, 실리콘 반도체층(4)의 각각의 소자분리영역(10)에 소자 분리층(9)을 형성한다.
P1(도 6), 상기한 바와 같이 해서 소자 분리층(9)이 형성된 실리콘 반도체층(4)위에, ＣＶＤ법에 의해 질화 실리콘으로 이루어지는 실리콘 질화막(43)을 형성하고, 포토리소그래피에 의해 실리콘 질화막(43)위에, 다이오드 형성 영역(6)의 저농도 확산층 형성영역(6a)을 노출시킨 레지스트 마스크(41)를 형성하고, 이것을 마스크로 하여, 이방성 에칭에 의해 실리콘 질화막(43)을 제거하여 저농도 확산층 형성영역(6a)의 실리콘 반도체층(4)을 노출시킨다.
P2(도 6), 공정 P1에서 형성한 레지스트 마스크(41)를 제거하여, 열산화법에 의해 저농도 확산층 형성영역(6a)의 실리콘 반도체층(4)에 희생 산화막(44)을 형성한다.
P3(도 6), 습식 에칭에 의해 희생 산화막(44)을 제거하고, 열인산에 침지하여 실리콘 질화막(43)을 제거하고, 저농도 확산층 형성영역(6a)의 실리콘 반도체층(4)의 두께를 35ｎｍ의 두께로 한 제2 실리콘 반도체층 4b를 형성한다.
이에 따라 실리콘 질화막(43)에 피복되고 있던 저농도 확산층 형성영역(6a)이외의 영역의 실리콘 반도체층(4)이, 제1 실리콘 반도체층 4a로서 형성된다.
P4(도 6), 포토리소그래피에 의해 트랜지스터 형성 영역 8a의 제1 실리콘 반도체층 4a 및 제2 실리콘 반도체층 4b를 포함하는 다이오드 형성 영역(6)을 노출시킨 레지스트 마스크(41)를 형성하고, 이것을 마스크로 하여, 노출하고 있는 제1 및 제2 실리콘 반도체층(4a, 4b)에 Ｐ형 불순물 이온을 주입하고, 트랜지스터 형성 영 역 8a의 제1 실리콘 반도체층 4a에 Ｐ형 불순물을 비교적 저농도로 확산시킨 ｎＭＯＳ소자(21)의 채널 영역(28)을 형성하는 동시에, 다이오드 형성 영역(6)의 제2 실리콘 반도체층 4b에 Ｐ형 불순물을 비교적 저농도로 확산시킨 포토다이오드(1)의 Ｐ-확산층(15)을 형성한다.
이 때, 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에도, 비교적 저농도로 Ｐ형 불순물을 확산시킨다.
P5(도 7), 공정 P4에서 형성한 레지스트 마스크(41)를 제거하여, 다시 포토리소그래피에 의해 트랜지스터 형성 영역 8b의 제1 실리콘 반도체층 4a를 노출시킨 레지스트 마스크(41)를 형성하고, 이것을 마스크로 하여, 노출하고 있는 제1 실리콘 반도체층 4a에 Ｎ형 불순물 이온을 주입하고, 트랜지스터 형성 영역 8b의 제1 실리콘 반도체층 4a에 Ｎ형 불순물을 비교적 저농도로 확산시킨 ｐＭＯＳ소자(31)의 채널 영역(38)을 형성한다.
P6(도 7), 열산화법에 의해 제1 및 제2 실리콘 반도체층(4a, 4b)의 윗면을 산화하여 실리콘 산화막(45)을 형성하고, 그 실리콘 산화막(45)위에 ＣＶＤ법에 의해 폴리실리콘을 퇴적하여 비교적 후막의 폴리실리콘층(46)을 형성한다.
P7(도 7), 포토리소그래피에 의해 폴리실리콘층(46)위에, 트랜지스터 형성영역(8a, 8b)의 게이트 길이방향의 중앙부의 게이트 전극(23, 33)의 형성 영역을 덮는 레지스트 마스크(41)(도시하지 않음)를 형성하고, 이것을 마스크로서 이방성 에칭에 의해 폴리실리콘층(46) 및 실리콘 산화막(45)을 에칭하여, 게이트 산화막 22, 32를 통해 트랜지스터 형성영역(8a, 8b)의 각각의 제1 실리콘 반도체층 4a에 형성 된 채널 영역(28, 38)에 대향하는 게이트 전극(23, 33)을 형성하고, 상기의 레지스트 마스크(41)를 제거한다.
P8(도 7), 포토리소그래피에 의해 다이오드 형성 영역(6)의 Ｎ+확산층(14)의 형성 영역(도 4에 나타내는 「Ｅ」자 모양의 부위) 및 트랜지스터 형성 영역 8a를 노출시킨 레지스트 마스크(41)를 형성하고, 이것을 마스크로서, 노출하고 있는 제1 실리콘 반도체층 4a 및 게이트 전극 23의 폴리실리콘에 Ｎ형 불순물 이온을 주입하여, 게이트 전극 23의 양측의 제1 실리콘 반도체층 4a에 Ｎ형 불순물을 중농도로 확산시킨 ｎＭＯＳ소자(21)의 연장부(27)를 형성하는 동시에, 게이트 전극 23 및 다이오드 형성 영역(6)의 Ｎ+확산층(14)의 형성 영역의 제1 실리콘 반도체층 4a에 중농도의 Ｎ형 불순물을 확산시킨다.
P9(도 8), 공정 P8에서 형성한 레지스트 마스크(41)를 제거하여, 포토리소그래피에 의해 다이오드 형성 영역(6)의 Ｐ+확산층(12)의 형성 영역(도 4에 나타내는 「Π」자 모양의 부위) 및 트랜지스터 형성 영역 8b를 노출시킨 레지스트 마스크(41)를 형성하고, 이것을 마스크로서 노출하고 있는 제1 실리콘 반도체층 4a 및 게이트 전극 33의 폴리실리콘에 Ｐ형 불순물 이온을 주입하여, 게이트 전극 33의 양측의 제1 실리콘 반도체층 4a에 Ｐ형 불순물을 중농도로 확산시킨 ｐＭＯＳ소자(31)의 연장부(37)를 형성하는 동시에, 게이트 전극 33 및 다이오드 형성 영역(6)의 Ｐ+확산층(12)의 형성 영역의 제1 실리콘 반도체층 4a에 중농도의 Ｐ형 불순물을 확산시킨다.
P10(도 8), 공정 P9에서 형성한 레지스트 마스크(41)를 제거하여, 게이트 전 극 23, 33 및 제1 및 제2 실리콘 반도체층 4a, 4ｂ위의 전체면에 ＣＶＤ법에 의해 질화 실리콘을 퇴적하여 실리콘 질화막을 형성하고, 실리콘 질화막을 선택적으로 에칭하는 이방성 에칭에 의해 실리콘 질화막을 에칭하여, 게이트 전극 23, 33의 윗면 및 제1 및 제2 실리콘 반도체층(4a, 4b)의 윗면을 노출시켜서, 게이트 전극 23, 33의 측면에 사이드월(24)을 형성한다.
P11(도 8), 포토리소그래피에 의해 상기 공정 P8과 동일한 레지스트 마스크(41)를 형성하여, 이것을 마스크로서 노출하고 있는 제1 실리콘 반도체층 4a 및 게이트 전극 23의 폴리실리콘에 Ｎ형 불순물 이온을 주입하여, 사이드월(24)의 양측의 제1 실리콘 반도체층 4a에 Ｎ형 불순물을 비교적 고농도로 확산시킨 ｎＭＯＳ소자(21)의 소스층 25, 드레인층 26 및 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에 포토다이오드(1)의 Ｎ+확산층(14)을 형성하는 동시에, 게이트 전극 23에 비교적 고농도의 Ｎ형 불순물을 확산시킨다.
P12(도 8), 공정 P11에서 형성한 레지스트 마스크(41)을 제거하여, 포토리소그래피에 의해 상기 공정 P9와 동일한 레지스트 마스크(41)를 형성하고, 이것을 마스크로서 노출하고 있는 제1 실리콘 반도체층 4a 및 게이트 전극 33의 폴리실리콘에 Ｐ형 불순물 이온을 주입하여, 사이드월(24)의 양측의 제1 실리콘 반도체층 4a에 Ｐ형 불순물을 비교적 고농도로 확산시킨 ｐＭＯＳ소자(31)의 소스층 35, 드레인층 36 및 다이오드 형성 영역(6)의 제1 실리콘 반도체층 4a에 포토다이오드(1)의 Ｐ+확산층(12)을 형성하는 동시에, 게이트 전극 33에 비교적 고농도의 Ｐ형 불순물을 확산시킨다.
P13(도 9), 공정 P12에서 형성한 레지스트 마스크(41)를 제거하여, 각 확산층을 활성화시키기 위한 열처리를 실시하고, 본 실시예의 포토다이오드(1) 및 ｎＭＯＳ소자(21), ｐＭＯＳ소자(31)를 형성한다.
그 후에, 소자 분리층(9)위 등의 실리콘 반도체층(4) 위의 전체면에, ＣＶＤ법에 의해 산화 실리콘 등의 절연재료를 비교적 두껍게 퇴적하고, 그 윗면을 평탄화 처리하여 층간 절연막을 형성하고, 포토리소그래피에 의해 층간 절연막 위에, P+확산층(12) 및 N+확산층(14), 소스층(25, 35) 및 드레인층(26, 36) 위의 콘택홀의 형성 영역의 층간 절연막을 노출시킨 개구부를 가지는 레지스트 마스크(41)(도시하지 않음)를 형성하고, 이것을 마스크로서 산화 실리콘을 선택적으로 에칭하는 이방성 에칭에 의해 층간 절연막을 관통하여 P+확산층(12) 및 N+확산층(14), 소스층(25, 35) 및 드레인층(26, 36)에 도달하는 콘택홀을 형성하고, 상기의 레지스트 마스크(41)의 제거후에, ＣＶＤ법 또는 스퍼터링법에 의해 콘택홀 안에 도전 재료를 매립하여 콘택 플러그를 형성하고, 그 윗면을 평탄화 처리하여 층간 절연막의 윗면을 노출시킨다.
이어서, 상기와 같은 방법으로, 게이트 전극(23, 33)에 도달하는 콘택홀에 도전 재료를 매립하여 콘택 플러그를 형성하고, 평탄화 처리를 실시하여 본 실시예의 포토ＩＣ(40)를 형성한다.
이와 같이 하여 형성된 포토다이오드(1)는, 그 Ｐ-확산층(15)이, 막두께를 3ｎｍ이상, 36ｎｍ이하(본 실시예에서는, 35ｎｍ)로 한 제2 실리콘 반도체층 4b에 형성되어 있기 때문에, 포토다이오드(1)가 수광한 가시광은, 제1 실리콘 반도체층 4b와 매립 산화막(3)의 계면에서 반사했다고 해도, 가시광의 서브 피크가 나타나지 않고, 제1 실리콘 반도체층 4a의 두께에 의해 가시광을 컷트하여, 파장 400ｎｍ이하의 자외선 영역의 자외선의 총량을 정확하게 검출할 수 있다.
또한 본 실시예의 포토다이오드(1)의 Ｐ+확산층(12) 및 N+확산층(14)은, 30ｎｍ이상의 두께(본 실시예에서는, 50ｎｍ)를 가지는 제1 실리콘 반도체층 4a에 형성되어 있으므로, 시트저항이 과대하게 되지 않고, 포토다이오드(1)로부터의 출력이 저하하는 경우도 없다.
또한 P+확산층(12) 및 N+확산층(14)을 형성하는 제1 실리콘 반도체층 4a의 두께를, ｎＭＯＳ소자(21) 및 ｐＭＯＳ소자(31)를 형성하는 실리콘 반도체층(4)의 두께와 동일한 두께로 형성했기 때문에, P+확산층(12) 및 N+확산층(14)에 도달하는 콘택홀의 깊이를 ｎＭＯＳ소자(21) 및 ｐＭＯＳ소자(31)의 소스층 등의 확산층에 달하는 콘택홀의 깊이와 같게 할 수 있으며, ｎＭＯＳ소자(21)등을 형성하는 실리콘 반도체층(4)의 두께 외의 두께로 했을 경우에 비교하여 콘택 플러그를 형성할 때의 공정을 간소화할 수 있어, 포토ＩＣ(40)의 제조 공정의 간략화를 더욱 도모할 수 있다.
이 경우에, ｎＭＯＳ소자(21) 및 ｐＭＯＳ소자(31)를 형성하는 실리콘 반도체층(4)의 두께를 40ｎｍ이상으로 하면, ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층(4)의 두께를 성막할 때의 막두께 편차의 영향을 억제하여, ＭＯＳＦＥＴ의 임계 전압의 편차를 저감할 수 있고, ＭＯＳＦＥＴ의 품질을 안정시키는 것이 가능하게 되어, 포토ＩＣ(40)의 제조 수율을 향상시킬 수 있다.
또한 본 실시예의 포토다이오드(1)는, 그 Ｐ-확산층(15)이 포토ＩＣ(40)를 구성하는 ｎＭＯＳ소자(21)의 채널 영역(28)과 같은 Ｐ형 불순물을 같은 농도로 확산시키고 있으므로, ｎＭＯＳ소자(21)의 채널 영역(28)을 형성하는 공정 P4에 있어서, 같은 레지스트 마스크(41)를 사용하여 동시에 형성하는 것이 가능하게 되어, 포토ＩＣ(40)의 제조 공정의 간략화를 도모할 수 있다.
또한 포토다이오드(1)의 Ｎ+확산층(14)이, 포토ＩＣ(40)를 구성하는 ｎＭＯＳ소자(21)의 소스층 25, 드레인층 26과 같은 Ｎ형 불순물을 같은 농도로 확산시키고 있기 때문에, ｎＭＯＳ소자(21)의 소스층 25, 드레인층 26을 형성하는 공정 P11에 있어서, 같은 레지스트 마스크(41)를 사용하여서 동시에 형성하는 것이 가능하게 되어, 포토ＩＣ(40)의 제조 공정의 간략화를 도모할 수 있다.
또한 포토다이오드(1)의 Ｐ+확산층(12)이, 포토ＩＣ(40)를 구성하는 ｐＭＯＳ소자(31)의 소스층 35, 드레인층 36과 같은 Ｐ형 불순물을 같은 농도로 확산시키고 있기 때문에, ｐＭＯＳ소자(31)의 소스층 35, 드레인층 36을 형성하는 공정 P12에 있어서, 같은 레지스트 마스크(41)를 사용하여 동시에 형성하는 것이 가능하게 되어, 포토ＩＣ(40)의 제조 공정의 간략화를 도모할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에서는, 절연층 위에 형성된 3ｎｍ이상, 36ｎｍ이하의 두께를 가지는 제2 실리콘 반도체층에 Ｐ형의 불순물을 저농도로 확산시킨 포토다이오드의 Ｐ-확산층을 형성하고, 절연층 위에 형성된 제1 실리콘 반도체층에, Ｐ형의 불순물을 고농도로 확산시킨 Ｐ+확산층과, 이것에 P-농도확산층을 끼워 대향배치된 Ｎ형의 불순물을 고농도로 확산시킨 Ｎ+확산층을 형성하도록 함으로써, P-확산층을 형성하는 제2 실리콘 반도체층의 두께에 의해 수광한 가시광을, 실리콘 반도체층과 절연층의 계면에서의 반사를 포함하여 컷트할 수 있고, 수광한 빛으로부터 자외선을 선택적으로 검출하여, 그 총량을 정확하게 검출할 수 있다.
또한 P+확산층 및 N+확산층의 두께를 30ｎｍ이상의 두께로 함으로써, 포토다이오드의 고농도 확산층의 시트저항이 과대하게 되는 것을 방지하고, 포토다이오드로부터의 출력의 저하를 방지할 수 있다.
또한 P+확산층 및 N+확산층을 형성하는 제1 실리콘 반도체층의 두께를, 30ｎｍ이상으로, ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층과 같은 두께로 형성하도록 함으로써, P+확산층 및 N+확산층의 윗면을 ＭＯＳＦＥＴ의 소스층, 드레인층의 윗면과 같은 높이에 할 수 있고, 콘택 플러그 형성시의 공정을 간소화하여 포토ＩＣ의 제조 공정의 간략화를 도모할 수 있다.
또한 ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층의 두께를, 40ｎｍ이상의 두께로 함으로써, ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층(4)의 두께의 성막할 때의 막두께 편차의 영향을 억제하여, ＭＯＳＦＥＴ의 임계 전압의 편차를 저감할 수 있고, 포토ＩＣ(40)의 제조 수율을 향상시킬 수 있다.
또한, 상기 실시예에 있어서는, 제1 실리콘 반도체층의 두께는, 제2 실리콘 반도체층의 두께보다 두꺼운 두께로 설정한다고 설명했지만, 제1 및 제2 실리콘 반도체층을 30ｎｍ이상, 36ｎｍ이하의 범위에서, 같은 두께로 설정해도 되고, 제1 실리콘 반도체층의 두께를, 30ｎｍ이상, 36ｎｍ이하의 범위에서, 제2 실리콘 반도체 층의 두께보다 얇은 두께로 형성하도록 해도 된다. 이와 같이 해도 상기와 동일한 효과를 얻을 수 있다.
이 제2 실리콘 반도체층을, 제1 실리콘 반도체층으로부터 돌출시킨 경우에, 상기 공정 P10에 있어서의 선택적인 이방성 에칭 시에, 그 선택비와, 제1 및 제2 실리콘 반도체층의 불순물의 농도차를 이용하여, 농도가 얇은 제2 실리콘 반도체층을 돌출시키도록 해도 된다.
또한 상기 실시예에 있어서는, 저농도 확산층은, Ｐ형 불순물을 확산시켜서 형성한다고 설명했지만, Ｎ형의 불순물을 비교적 저농도로 확산시켜서 형성해도, 상기와 동일한 효과를 얻을 수 있다.
또한 상기 실시예에 있어서는, P+확산층은 「Π」자 모양, N+확산층은 「E」자 모양으로서 설명했지만, 각각의 형상을 역으로 하거나, 빗살부의 수를 더욱 많게 해도 좋다.
또한 상기 실시예에 있어서는, P+확산층 및 N+확산층에는, 빗살부를 복수 설치하고, 이것들을 맞물리게 하여 배치한다고 설명했지만, 빗살부를 설치하지 않고, 봉우리부만을 저농도 확산층을 끼워 대향배치하도록 해도 된다.
또한 상기 실시예에 있어서는, 반도체 웨이퍼는, 실리콘 기판에 절연층으로서의 매립 산화막을 끼워 형성된 실리콘 반도체층을 가지는 SOI구조의 반도체 웨이퍼로서 설명했지만, SOI구조의 반도체 웨이퍼는 상기에 한정되지 않고, 절연층으로서의 사파이어 기판 위에 실리콘 반도체층을 형성한 ＳＯＳ(Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ)기판이나, 절연층으로서의 석영 기판 위에 실리콘 반도체층을 형 성한 ＳＯＱ(Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ)기판 등의 SOI구조의 반도체 웨이퍼라도 된다.
도 1은 실리콘(100)의 실리콘 반도체층의 두께에 의한 광흡수율이 10%가 되는 파장을 나타내는 그래프.
도 2는 실리콘 반도체층의 두께를 40.04ｎｍ으로 했을 때의 포토다이오드의 감도를 나타내는 그래프.
도 3은 실리콘 반도체층의 두께에 의한 서브 피크 파장을 나타내는 그래프.
도 4는 실시예의 포토다이오드의 윗면을 나타내는 설명도.
도 5는 실시예의 포토다이오드의 단면을 나타내는 설명도.
도 6은 실시예의 포토ＩＣ의 제조 방법을 나타내는 설명도.
도 7은 실시예의 포토ＩＣ의 제조 방법을 나타내는 설명도.
도 8은 실시예의 포토ＩＣ의 제조 방법을 나타내는 설명도.
도 9는 실시예의 포토ＩＣ의 제조 방법을 나타내는 설명도.
도 10은 실시예의 Ｐ+확산층의 시트저항을 나타내는 그래프.
도 11은 실시예의 Ｎ+확산층의 시트저항을 나타내는 그래프.
[부호의 설명]
1 : 포토다이오드 3 : 매립 산화막
4 : 실리콘 반도체층 4a : 제1 실리콘 반도체층
4b : 제2 실리콘 반도체층 6 : 다이오드 형성 영역
6a : 저농도 확산층 형성영역 8a,8b : 트랜지스터 형성 영역
9 : 소자 분리층 9a : 한 변
9b : 다른 변 10 : 소자분리 영역
12 : P+확산층 12a, 14a : 봉우리부
12b, 14b : 빗살부 14 : N+확산층
15 : P-확산층 16 : 경계
21 : ｎＭＯＳ소자 22, 32 : 게이트 산화막
23, 33 : 게이트 전극 24 : 사이드월
25, 35 : 소스층 26, 36 : 드레인층
27, 37 : 연장부 28, 38 : 채널 영역
31 : ｐＭＯＳ소자 40 : 포토ＩＣ
41 : 레지스트 마스크 43 : 실리콘 질화막
44 : 희생 산화막 45 : 실리콘 산화막
46 :: 폴리실리콘층

Claims (6)

  1. 절연층 위에 형성된 30ｎｍ이상, 100ｎｍ이하의 두께를 가지는 제1 실리콘 반도체층과,
    상기 절연층 위에 형성된 3ｎｍ이상, 36ｎｍ이하의 두께를 가지는 제2 실리콘 반도체층과,
    상기 제2 실리콘 반도체층에 형성된, Ｐ형 및 Ｎ형 중 어느 한 형의 불순물을 저농도로 확산시킨 저농도 확산층과,
    상기 제1 실리콘 반도체층에 형성된, Ｐ형의 불순물을 고농도로 확산시킨 Ｐ형 고농도 확산층 및 상기 Ｐ형 고농도 확산층에, 상기 저농도 확산층을 끼워 대향하고, Ｎ형의 불순물을 고농도로 확산시킨 Ｎ형 고농도 확산층과, 상기 Ｐ형 고농도 확산층 또는 상기 Ｎ형 고농도 확산층과 소자 분리층을 통해 배치된 ＭＯＳＦＥＴ를 구비한 것을 특징으로 하는 포토ＩＣ.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 ＭＯＳＦＥＴ를 형성하는 실리콘 반도체층의 두께를, 40ｎｍ이상의 두께로 한 것을 특징으로 하는 포토ＩＣ.
  5. 제1항에 있어서,
    상기 Ｎ형 고농도 확산층과 상기 ＭＯＳＦＥＴ의 상기 Ｎ형 고농도 확산층과 같은 도전형을 가지는 소스층 또는 드레인층이 동시에 형성되고, 상기 Ｐ형 고농도 확산층과 상기 ＭＯＳＦＥＴ의 상기 Ｐ형 고농도 확산층과 같은 도전형을 가지는 소스층 또는 드레인층이 동시에 형성되는 것을 특징으로 하는 포토 IC.
  6. 제1항에 있어서,
    상기 저농도 확산층과 상기 ＭＯＳＦＥＴ의 채널 영역이 동시에 형성되는 것을 특징으로 하는 포토 IC.
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