KR101470725B1 - 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시형태에 따르면, 표시 장치는 기판과, 박막 트랜지스터와, 화소 전극과, 유기 발광층과, 공통 전극과, 밀봉부를 포함한다. 박막 트랜지스터는 기판 위에 설치된다. 박막 트랜지스터는 게이트 전극과, 게이트 절연막과, 반도체막과, 제1 도전부와, 제2 도전부를 포함한다. 화소 전극은 제1 도전부 및 제2 도전부 중 하나에 전기적으로 접속된다. 유기 발광층은 화소 전극 위에 설치된다. 공통 전극은 유기 발광층 위에 설치된다. 밀봉부는 공통 전극 위에 설치된다. 밀봉부는 제1 밀봉막과 제2 밀봉막을 포함한다. 제2 밀봉막의 굴절률은 제1 밀봉막의 굴절률과 상이하다.
Description
관련 출원에 대한 상호 참조
본원은 2012년 5월 22일 출원된 일본 특허출원 제2012-116835호에 기초하여 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본원에 개시된 실시형태는 일반적으로 표시 장치에 관한 것이다.
유기 EL(Electro-Luminescent) 소자에 흐르는 전류를, 박막 트랜지스터 등의 스위칭 소자에 의해 제어하는 액티브 매트릭스형 표시 장치가 있다.
이 표시 장치에서는, 화질의 향상이 요망된다.
본 발명의 일 실시형태에 따르면, 표시 장치는 기판과, 박막 트랜지스터와, 화소 전극과, 유기 발광층과, 공통 전극과, 밀봉부를 포함한다. 상기 박막 트랜지스터는 상기 기판 위에 설치된다. 상기 박막 트랜지스터는 게이트 전극과, 게이트 절연막과, 반도체막과, 제1 도전부와, 제2 도전부를 포함한다. 상기 게이트 전극은 상기 기판 위에 설치된다. 상기 게이트 절연막은 상기 게이트 전극 위에 설치된다. 상기 반도체막은 상기 게이트 절연막 위에 설치된다. 상기 제1 도전부는 상기 반도체막과 전기적으로 접속된다. 상기 제2 도전부는 상기 반도체막과 전기적으로 접속된다. 상기 제2 도전부는 상기 제1 도전부와 이격하여 설치된다. 상기 화소 전극은 상기 제1 도전부 및 상기 제2 도전부 중 하나에 전기적으로 접속된다. 상기 유기 발광층은 상기 화소 전극 위에 설치된다. 상기 공통 전극은 상기 유기 발광층 위에 설치된다. 상기 밀봉부는 상기 공통 전극 위에 설치된다. 상기 밀봉부는 제1 밀봉막과 제2 밀봉막을 포함한다. 상기 제1 밀봉막의 수소 농도는 1020atoms/cm3 이하이다. 상기 제2 밀봉막은 상기 제1 밀봉막 위에 적층된다. 상기 제2 밀봉막의 수소 농도는, 1020atoms/cm3 이하이다. 상기 제2 밀봉막의 굴절률은 상기 제1 밀봉막의 굴절률과 상이하다.
도 1은 제1 실시형태에 따른 표시 장치의 구성을 도시하는 모식적 단면도.
도 2a 및 도 2b는 참고예에 따른 표시 장치의 특성을 도시하는 그래프.
도 3a 및 도 3b는 제1 실시형태에 따른 표시 장치의 특성을 도시하는 그래프.
도 4는 밀봉부의 수소 농도의 특성을 도시하는 그래프.
도 5a 내지 도 5f는 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도.
도 6은 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 흐름도.
도 7은 제1 실시형태에 따른 다른 표시 장치의 구성을 도시하는 모식적 단면도.
도 8은 제2 실시형태에 따른 표시 장치의 구성을 도시하는 모식도.
도 9a 및 도 9b는 제2 실시형태에 따른 표시 장치의 특성을 도시하는 그래프.
도 10a 내지 도 10c는 제2 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도.
도 2a 및 도 2b는 참고예에 따른 표시 장치의 특성을 도시하는 그래프.
도 3a 및 도 3b는 제1 실시형태에 따른 표시 장치의 특성을 도시하는 그래프.
도 4는 밀봉부의 수소 농도의 특성을 도시하는 그래프.
도 5a 내지 도 5f는 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도.
도 6은 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 흐름도.
도 7은 제1 실시형태에 따른 다른 표시 장치의 구성을 도시하는 모식적 단면도.
도 8은 제2 실시형태에 따른 표시 장치의 구성을 도시하는 모식도.
도 9a 및 도 9b는 제2 실시형태에 따른 표시 장치의 특성을 도시하는 그래프.
도 10a 내지 도 10c는 제2 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도.
이하, 각종 실시형태에 대해 첨부된 도면을 참조하여 설명한다.
도면은 모식적 또는 개념적인 것이다. 각 부분의 두께와 폭의 관계, 부분간의 크기의 비율 등은, 반드시 실제의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 따라 서로 치수나 비율이 다르게 나타나는 경우도 있다.
본원 명세서 및 도면에서는, 기출 도면에서 상술한 것과 마찬가지의 요소에는 동일한 참조 부호를 부여하고 상세한 설명은 적절히 생략한다.
제1 실시형태
도 1은 제1 실시형태에 따른 표시 장치의 구성을 도시하는 모식적 단면도이다.
도 1에 나타낸 바와 같이, 본 실시형태에 따른 표시 장치(110)는 기판(10)과, 박막 트랜지스터(12)와, 화소 전극(16)과, 유기 발광층(18)과, 공통 전극(20)과, 밀봉부(22)를 포함한다.
화소 전극(16)과, 유기 발광층(18)과, 공통 전극(20)은 유기 EL 발광 소자부(24)를 형성한다. 발광 소자부(24)는 박막 트랜지스터(12)에 의해 제어되고 구동된다. 표시 장치(110)에 있어서, 박막 트랜지스터(12)들과 발광 소자부(24)들의 조합이, 매트릭스 구성으로 배치된다. 박막 트랜지스터(12)들의 구동, 및 그에 수반하는 발광 소자부(24)들의 발광을 제어하여 화상을 표시한다. 표시 장치(110)는 유기 EL 소자를 사용한 액티브 매트릭스형 표시 장치이다.
기판(10)은 주면(10a)을 갖는다. 기판(10)은 본체부(4)와 배리어층(5)을 포함한다. 본체부(4)에는, 예를 들어, 광투과성 재료가 사용된다. 본체부(4)에는, 예를 들어, 글래스 재료나 수지 재료가 사용된다. 본체부(4)에는, 광투과성 및 가요성을 갖는 재료를 사용할 수 있다. 본체부(4)에는, 예를 들어, 폴리이미드 등의 수지 재료가 사용된다. 배리어층(5)은, 예를 들어, 본체부(4)를 통한 불순물이나 수분의 투과 등을 억제하고, 기판(10) 위에 설치되는 박막 트랜지스터(12) 및 발광 소자부(24)를 보호한다. 배리어층(5)에는, 예를 들어, 광투과성 및 가요성을 갖는 재료가 사용된다.
박막 트랜지스터(12)는 기판(10)의 주면(10a) 위에 설치된다.
박막 트랜지스터(12)는 제1 도전부(31)와, 제2 도전부(32)와, 게이트 전극(33)과, 게이트 절연막(34)과, 반도체막(35)과, 채널 보호막(36)을 포함한다.
게이트 전극(33)은 기판(10)의 주면(10a) 위에 설치된다. 게이트 전극(33)에는, 예를 들어, 몰리브덴 텅스텐(MoW), 몰리브덴 탄탈(MoTa) 및 텅스텐(W) 등의 고융점 금속이 사용된다.
게이트 절연막(34)은 게이트 전극(33) 위에 설치된다. 이 예에서는, 게이트 절연막(34)은 게이트 전극(33)을 덮도록 주면(10a)의 전체에 설치된다. 게이트 절연막(34)에는, 예를 들어, 절연성과 광투과성을 갖는 재료가 사용된다. 게이트 절연막(34)에는, 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 하나가 사용된다.
반도체막(35)은 게이트 절연막(34) 위에 설치된다. 게이트 절연막(34)은 게이트 전극(33)과 반도체막(35) 사이에 설치되어, 게이트 전극(33)과 반도체막(35)을 절연한다. 반도체막(35)에는, 예를 들어, In, Ga 및 Zn 중 적어도 하나를 포함하는 아몰퍼스 산화물 반도체가 사용된다. 즉, 반도체막(35)에는, 예를 들어, In-Ga-Zn-O 산화물 반도체, In-Ga-O 산화물 반도체 및 In-Zn-O 산화물 반도체 중 하나가 사용된다. 반도체막(35)의 두께(Z축 방향을 따른 길이)는 30nm 정도이다. 이에 의해, 예를 들어, 반도체막(35)의 전기적 특성이 향상될 수 있다. 반도체막(35)의 두께는, 보다 구체적으로는, 예를 들어, 5nm 이상 50nm 이하이다.
아몰퍼스 산화물 반도체를 포함하는 반도체막(35)에서는, 예를 들어, 투과형 전자 현미경(TEM)이나 X선 회절(XRD) 토포그래피를 이용하여 반도체막(35)을 관찰해도, 결정성을 나타내는 회절 패턴 등이 관찰되지 않는다. 반도체막(35)의 막 및 형상은, 주사형 전자 현미경(SEM)이나 TEM 등으로 관찰할 수 있다.
반도체막(35)은, 상기의 아몰퍼스 산화물 반도체 중에, 상기의 산화물 반도체의 미결정(microcrystals)이 분산된 재료를 사용할 수 있다.
제1 도전부(31)는 게이트 절연막(34) 위에 설치된다. 제1 도전부(31)의 일부는, 반도체막(35) 위에 설치되어, 반도체막(35)과 접촉한다. 따라서, 제1 도전부(31)는 반도체막(35)과 전기적으로 접속된다. 제2 도전부(32)는 게이트 절연막(34) 위에 설치된다. 제2 도전부(32)는 제1 도전부(31)와 이격해서 배치된다. 제2 도전부(32)의 일부는, 반도체막(35) 위에 설치되어, 반도체막(35)과 접촉한다. 따라서, 제2 도전부(32)는 반도체막(35)과 전기적으로 접속된다. 제1 도전부(31) 및 제2 도전부(32)에는, 예를 들어, Ti, Al 및 Mo 등이 사용된다. 제1 도전부(31) 및 제2 도전부(32)는, 예를 들어, Ti, Al 및 Mo 중 적어도 하나를 포함하는 적층체이어도 된다. 제1 도전부(31)는 박막 트랜지스터(12)의 소스 전극 및 드레인 전극 중 하나이다. 제2 도전부(32)는 박막 트랜지스터(12)의 소스 전극 및 드레인 전극 중 다른 하나이다.
채널 보호막(36)은 반도체막(35) 위에 설치된다. 채널 보호막(36)은 반도체막(35)을 보호한다. 채널 보호막(36)에는, 예를 들어, 실리콘 산화막이 사용된다.
제1 도전부(31)는, 채널 보호막(36)의 제1 부분(36a)을 덮는다. 제2 도전부(32)는, 채널 보호막(36)의 제2 부분(36b)을 덮는다. 제1 도전부(31)는, 반도체막(35)의 제1 영역(35a)을 덮는다. 제2 도전부(32)는, 반도체막(35)의 제2 영역(35b)을 덮는다. 반도체막(35)은, 제1 도전부(31) 및 제2 도전부(32)로 덮이지 않은 제3 영역(35c)을 갖는다. 게이트 전극(33)은, 반도체막(35)의 막면(35p)에 대하여 수직인 방향(이하, Z축 방향이라고 함)에서 보았을 때, 제1 도전부(31)와 제2 도전부(32) 사이의 부분(33a)을 갖는다. 즉, 게이트 전극(33)은, 게이트 전극(33)과 제3 영역(35c) 사이에 게이트 절연막(34)을 개재하여, 반도체막(35)의 제3 영역(35c)과 대향한다. 채널 보호막(36)은 적어도 제3 영역(35c) 위에 설치된다. 따라서, 게이트 전극(33)에 전압을 인가함으로써, 반도체막(35)에 채널이 발생하고, 제1 도전부(31)와 제2 도전부(32)를 가로질러 전류가 흐른다.
박막 트랜지스터(12)와 화소 전극(16) 사이에는, 패시베이션 막(40)이 설치된다. 패시베이션 막(40)에는, 예를 들어, 절연성 및 광투과성을 갖는 재료가 사용된다. 패시베이션 막(40)에는, 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 하나가 사용된다.
이 예에서는, 화소 전극(16)과 패시베이션 막(40) 사이에 컬러 필터(44)가 설치된다. 컬러 필터(44)는 화소마다 다른 색을 갖는다. 컬러 필터(44)의 투과율은, 광의 파장에 따라 상이하다. 컬러 필터(44)에는, 예를 들어, 적색, 녹색 및 청색 중 하나의 컬러 수지막(예를 들어, 컬러 레지스트)이 사용된다. 컬러 필터(44)는 필요에 따라 설치된다. 컬러 필터(44)는 생략 가능하다.
화소 전극(16)은 제1 도전부(31) 및 제2 도전부(32) 중 하나에 전기적으로 접속된다. 이 예에서는, 화소 전극(16)은, 제1 도전부(31)(예를 들어, 소스)와 전기적으로 접속된다.
화소 전극(16)은 컬러 필터(44) 위에 설치된다. 화소 전극(16)은, Z축 방향에서 박막 트랜지스터(12)와 대향하는 대향 영역(16a)과, 박막 트랜지스터(12)와 대향하지 않는 비대향 영역(16b)을 갖는다. 화소 전극(16)에는, 예를 들어, 도전성 및 광투과성을 갖는 재료가 사용된다. 화소 전극(16)에는, 예를 들어, ITO(Indium Tin Oxide) 등이 사용된다. 화소 전극(16)에는, 예를 들어, ITO, IZO(In-Zn-O), AZO(Al-Zn-O), IGZO(In-Ga-Zn-O) 및 ZnO 등의 금속 산화물이 사용된다. 화소 전극(16)은, 예를 들어, 화소 전극이라고도 불린다.
패시베이션 막(40) 및 컬러 필터(44)에는, 개구(40a)(제1 개구) 및 개구(44a)가 각각 형성되어 있으며, 제1 도전부(31)의 일부(31p)는 개구(40a) 및 개구(44a)로부터 노출되어 있다. 화소 전극(16)의 대향 영역(16a)의 일부(16c)는, 개구(40a) 및 개구(44a) 내에서, 제1 도전부(31)의 일부(31p)에 접촉된다. 따라서, 화소 전극(16)은 제1 도전부(31)와 전기적으로 접속된다.
화소 전극(16) 및 컬러 필터(44) 위에는, 평탄화막(42)이 설치된다. 평탄화막(42)에는, 예를 들어, 절연성 재료가 사용된다. 평탄화막(42)에는, 예를 들어, 유기 수지 재료가 사용된다. 평탄화막(42)에는 개구(42a)(제2 개구)가 형성되어 있다. 화소 전극(16)의 비대향 영역(16b)의 일부(16p)는 개구(42a)로부터 노출되어 있다.
유기 발광층(18)은 평탄화막(42) 위에 설치된다. 유기 발광층(18)은, 개구(42a) 내에서, 화소 전극(16)의 비대향 영역(16b)의 일부(16p)와 접촉한다. 평탄화막(42)은, 대향 영역(16a)과 유기 발광층(18)의 접촉을 방지한다. 유기 발광층(18)에는, 예를 들어, 정공 수송층과, 발광층과, 전자 수송층을 적층시킨 적층체가 사용된다.
공통 전극(20)은 유기 발광층(18) 위에 설치된다. 공통 전극(20)은 반도체막(35) 위에 연장하는 부분(20a)을 갖는다. 공통 전극(20)에는, 도전성 재료가 사용된다. 공통 전극(20)에는, 예를 들어, Al이나 MgAg 등의 금속 재료가 사용된다. 공통 전극(20)의 두께는, 예를 들어, 200nm(예를 들어, 100nm 이상 300nm 이하)이다.
예를 들어, 비대향 영역(16b)에 발광 소자부(24)가 형성된다. 발광 소자부(24)에서는, 화소 전극(16)과 공통 전극(20)을 가로질러 전압을 인가하여 유기 발광층(18)으로부터 광이 방출된다. 유기 발광층(18)으로부터 방출된 광은, 컬러 필터(44), 패시베이션 막(40), 게이트 절연막(34) 및 기판(10)을 투과하여, 외부로 출사된다. 표시 장치(110)는 하면 발광형 표시 장치이다.
밀봉부(22)는 공통 전극(20) 위에 설치된다. 밀봉부(22)는 제1 밀봉막(51)과 제2 밀봉막(52)을 포함한다. 제1 밀봉막(51)은 공통 전극(20) 위에 설치된다. 제2 밀봉막(52)은 제1 밀봉막(51) 위에 적층된다. 이 예에서, 제2 밀봉막(52)은 제1 밀봉막(51) 위에 설치된다. 밀봉부(22)에서는, 제1 밀봉막(51) 및 제2 밀봉막(52)에 의해 유기 발광층(18) 및 대향 전극(20)이 덮인다. 밀봉부(22)는, 유기 발광층(18) 및 공통 전극(20)을 보호한다. 제1 밀봉막(51)의 수소 농도는 1020atoms/cm3 이하이다. 제2 밀봉막(52)의 수소 농도는 1020atoms/cm3 이하이다. 제1 밀봉막(51)과 제2 밀봉막(52)에는, 예를 들어, 무기 재료가 사용된다. 제1 밀봉막(51) 및 제2 밀봉막(52)에는, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물(알루미나) 및 탄탈 산화물 중 적어도 하나가 사용된다.
제1 밀봉막(51)은 압축 응력을 갖고, 제2 밀봉막(52)은 인장 응력을 갖는다. 또는, 제1 밀봉막(51)이 인장 응력을 갖고, 제2 밀봉막(52)이 압축 응력을 갖는다. 즉, 제1 밀봉막(51)은, 압축 응력 및 인장 응력 중 하나를 갖는다. 제2 밀봉막(52)은, 압축 응력 및 인장 응력 중 다른 하나를 갖는다.
제2 밀봉막(52)에 사용되는 조성물(예를 들어, 화합물)은, 제1 밀봉막(51)에 사용되는 조성물(예를 들어, 화합물)과 실질적으로 동일하다. 예를 들어, 제1 밀봉막(51)과 제2 밀봉막(52)은 실질적으로 동일한 재료를 포함한다. 동일한 조성물을 사용할 경우, 이들 막에 가해지는 응력이 상이하면, 이들 막의 굴절률이 서로 다르다.
제2 밀봉막(52)의 굴절률은 제1 밀봉막(51)의 굴절률과 다르다. 예를 들어, 제2 밀봉막(52)의 굴절률은 제1 밀봉막(51)의 굴절률보다 낮다. 제2 밀봉막(52)의 굴절률이 제1 밀봉막(51)의 굴절률보다 낮을 때, 제2 밀봉막(52)은 인장 응력을 갖고, 제1 밀봉막(51)은 압축 응력을 갖는다. 또는, 제2 밀봉막(52)의 굴절률은 제1 밀봉막(51)의 굴절률보다 높다. 제2 밀봉막(52)의 굴절률이 제1 밀봉막(51)의 굴절률보다 높을 때, 제2 밀봉막(52)은 압축 응력을 갖고, 제1 밀봉막(51)은 인장 응력을 갖는다. 이하에서는, 제2 밀봉막(52)의 굴절률이 제1 밀봉막(51)의 굴절률보다 낮은 경우를 설명한다. 제1 밀봉막(51) 및 제2 밀봉막(52)은 Si를 포함하는 산화물이다. 제1 밀봉막(51) 및 제2 밀봉막(52)이 Si를 포함하는 산화물인 경우, 제1 밀봉막(51)의 굴절률은 예를 들어 1.46이고, 제2 밀봉막(52)의 굴절률은 예를 들어 1.42이다. 제1 밀봉막(51) 및 제2 밀봉막(52)의 굴절률은, 예를 들어, 엘립소미터(ellipsometer)에 의해 측정할 수 있다. 제1 밀봉막(51) 및 제2 밀봉막(52)의 굴절률의 차이(압축 응력과 인장 응력의 차이)는, 예를 들어, 성막 조건을 변화시킴으로써 실현할 수 있다.
제1 밀봉막(51) 및 제2 밀봉막(52)의 적층 순서는, 상기에 한정되지 않는다. 공통 전극(20) 위에 제2 밀봉막(52)을 설치하고, 제2 밀봉막(52) 위에 제1 밀봉막(51)을 적층해도 좋다. 또는, 후술하는 바와 같이, 복수의 압축 응력막과 복수의 인장 응력막을 교대로 적층해도 좋다.
도 2a 및 도 2b는, 참고예에 따른 표시 장치의 특성을 도시하는 그래프이다.
도 2a 및 도 2b는, 공통 전극(20) 위에 수소 농도가 1020atoms/cm3보다 높은 밀봉막을 설치한 참고예에 따른 표시 장치의 특성을 도시한다. 이 표시 장치의 구성은, 밀봉막에 포함되는 수소 농도를 제외하고, 표시 장치(110)와 마찬가지이다.
도 2a 및 도 2b의 횡축은, 박막 트랜지스터(12)의 게이트 전극(33)에 인가되는 게이트 전압 Vg(V)을 나타낸다. 종축은, 박막 트랜지스터(12)의 제1 도전부(31)와 제2 도전부(32)를 가로질러 흐르는 전류(드레인과 소스 사이를 흐르는 전류) Id(A)를 나타낸다. 도 2a는 밀봉막을 형성하기 전의 전압-전류 특성을 나타낸다. 도 2b는 밀봉막을 형성한 후의 전압-전류 특성을 나타낸다.
도 2a에 나타낸 바와 같이, 밀봉막을 형성하기 전의 초기 특성에서는, 우수한 트랜지스터 특성이 얻어진다. 그러나, 도 2b에 나타낸 바와 같이, 수소 농도가 1020atoms/cm3보다 높은 밀봉막을 형성하면, 박막 트랜지스터(12)의 임계값 전압이 저하된다. 이 저하로 인해, 참고예에서는, 원하는 제어를 행하기가 곤란하여 표시 장치의 화질이 불량하다.
도 3a 및 도 3b는, 제1 실시형태에 따른 표시 장치의 특성을 도시하는 그래프이다.
도 3a 및 도 3b의 횡축은 게이트 전압 Vg을 나타내며, 종축은 전류 Id를 나타낸다. 도 3a는 밀봉부(22)를 형성하기 전의 전압-전류 특성을 나타내고, 도 3b는 밀봉부(22)를 형성한 후의 전압-전류 특성을 나타낸다.
도 3a 및 도 3b에 나타낸 바와 같이, 본 실시형태에 따른 표시 장치(110)에서는, 밀봉부(22)를 형성한 후에도, 박막 트랜지스터(12)의 임계값 전압의 변동은 관찰되지 않았다. 표시 장치(110)에서는, 종래의 표시 장치에서보다 높은 화질을 얻을 수 있다.
도 4는 밀봉부의 수소 농도의 특성을 도시하는 그래프이다.
도 4의 횡축은 밀봉부(22)의 수소 농도 Hc를 나타낸다. 도 4의 종축은, 밀봉부(22)의 형성 전과 형성 후의 박막 트랜지스터(12)의 임계값 전압의 변동값 Vs(볼트:V)이다.
도 4에 나타낸 바와 같이, 농도 Hc가 약 7×1019atoms/cm3인 경우, 변동값 Vs은 약 +1V이다. 농도 Hc가 1.5×1021atoms/cm3일 때, 변동값 Vs은 약 -9V이다. 농도 Hc가 0.6×1022atoms/cm3일 때, 변동값 Vs은 약 -22V이다. 농도 Hc가 높으면, 변동값 Vs은 마이너스측으로 시프트되고, 변동량 Vs의 절대값은 커진다. 농도 Hc가 1×1020atoms/cm3일 때에, 변동량 Vs은 실질적으로 0이 된다.
본원 발명자는, 다양한 구성의 박막 트랜지스터를 제작하여, 임계값 전압의 변동을 평가하였다. 그 결과, 수소 농도가 약 1×1020atoms/cm3 이하인 밀봉막을 사용하는 구성에서, 임계값 전압의 변동이 작은 것을 발견했다. 본원 발명자는, 이러한 결과로부터, 박막 트랜지스터(12)의 임계값 전압의 변동은, 밀봉부(22)에 포함된 수소에 기인한 것으로 추정했다.
수소 농도가 1×1020atoms/cm3 이하인 제1 밀봉막(51) 및 제2 밀봉막(52)을 포함하는 밀봉부(22)를 설치함으로써 박막 트랜지스터(12)의 임계값 전압의 변동을 작게 할 수 있다. 제1 밀봉막(51) 및 제2 밀봉막(52)의 수소 농도는 7×1019atoms/cm3 이하인 것이 바람직하다. 이에 의해, 예를 들어, 제조 공정에서의 다양한 조건들이 변동되더라도, 밀봉막의 수소 농도를 억제할 수 있어, 박막 트랜지스터(12)의 임계값 전압의 변동을 억제할 수 있다.
밀봉막으로서, 안정성이 우수한 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나 및 탄탈 산화막 중 적어도 하나를 사용하고, 이들 막에 있어서, 수소 농도를 1020atoms/cm3 이하로 함으로써, 박막 트랜지스터의 특성이 안정화되는 것이 판명되었다.
이와 같은 구성의 밀봉막을 사용함으로써, 우수한 특성이 얻어진다. 그러나, 예를 들어, 상기의 밀봉막으로서, 1층(1종류)의 밀봉막을 형성했을 경우에는, 공통 전극과 밀봉막의 계면, 또는 화소 전극과 대향 전극의 계면 등에 박리가 발생한다. 이 박리는, 밀봉막에 발생하는 응력에 기인한 것으로 생각된다.
밀봉막을 형성할 때의 프로세스 조건에 따라, 밀봉막에 압축 응력 또는 인장 응력이 잔류한다. 밀봉막에 응력이 잔류할 경우, 예를 들어, 한쪽의 응력만을 갖는 밀봉막을 형성하는 구성에서는, 상기의 박리가 발생한다.
본 실시형태에서는 복수의 밀봉막을 의도적으로 제작한다. 그리고, 이들 밀봉막에서의 응력의 종류를 달리함으로써, 이 문제를 해결할 수 있음이 판명되었다. 이와 같이, 압축 응력 및 인장 응력 중 어느 한쪽을 갖는 제1 밀봉막(51)과, 압축 응력 및 인장 응력 중 다른 한쪽을 갖는 제2 밀봉막(52)을 포함하는 적층 구조를 밀봉부(22)로서 사용함으로써, 밀봉부(22)에 발생하는 응력이, 유기 발광층(18)에 악영향을 주는 것을 억제할 수 있다.
제1 밀봉막(51) 및 제2 밀봉막(52)의 응력은, 예를 들어, 밀봉막의 성막시의 가스 압력, 분압비, 입력 파워, 기판 온도 및 타겟과 기판 사이의 거리 중 적어도 하나를 제어함으로써 제어할 수 있다.
또한, 1개의 밀봉막에서 응력을 작게 하는 것은, 제조 조건의 편차를 생각하면 매우 어렵다. 이에 반해, 서로 다른 종류의 응력을 갖는 복수의 밀봉막을 사용함으로써, 편차를 실용적으로 작게 할 수 있어, 응력을 제어하기 쉬워진다.
도 5a 내지 도 5f는, 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도이다.
도 5a에 나타낸 바와 같이, 표시 장치(110)의 제조에서는, 기판(10)의 주면(10a) 위에 박막 트랜지스터(12)를 형성한다. 박막 트랜지스터(12)의 형성시에는, 주면(10a) 위에 게이트 전극(33)을 형성한다. 주면(10a) 및 게이트 전극(33) 위에 게이트 절연막(34)을 형성한다. 게이트 절연막(34) 위에 반도체막(35)을 형성한다. 반도체막(35) 위에 채널 보호막(36)을 형성한다. 게이트 절연막(34)과 반도체막(35)과 채널 보호막(36)의 위에 제1 도전부(31) 및 제2 도전부(32)를 형성한다.
도 5b에 나타낸 바와 같이, 박막 트랜지스터(12) 위에 패시베이션 막(40)을 형성한다. 예를 들어, 패시베이션 막(40)이 되는 SiO2막을 PE-CVD(Plasma-Enhanced Chemical Vapor Deposition)법에 의해 형성한다. SiO2막에 개구(40a)를 형성한다. 따라서, 패시베이션 막(40)이 얻어진다. 패시베이션 막(40)의 두께는, 예를 들어, 200nm(100nm 이상 300nm 이하)이다.
패시베이션 막(40) 위에 컬러 필터(44)를 형성한다. 예를 들어, 적색, 녹색 및 청색 중 하나의 컬러 수지막(예를 들어, 컬러 레지스트)을 도포한다. 컬러 수지막을 패터닝하고, 개구(44a)를 형성한다. 따라서, 컬러 필터(44)가 얻어진다. 컬러 필터(44)의 두께는, 예를 들어, 2㎛(예를 들어, 1㎛ 이상 3㎛ 이하)이다.
컬러 필터(44) 위에 화소 전극(16)을 형성한다. 예를 들어, 화소 전극(16)이 되는 ITO막을 스퍼터링법 등에 의해 형성하고, 미리 결정된 형상으로 가공해서 화소 전극(16)이 얻어진다. 화소 전극(16)의 두께는, 예를 들어, 60nm(30nm 이상 200nm 이하)이다.
도 5c에 나타낸 바와 같이, 화소 전극(16) 및 컬러 필터(44) 위에 평탄화막(42)을 형성한다. 예를 들어, 평탄화막(42)이 되는 유기 수지를 도포하여 패터닝함으로써 평탄화막(42)이 얻어진다. 평탄화막(42) 및 화소 전극(16)의 비대향 영역(16b) 위에 유기 발광층(18)을 형성한다. 유기 발광층(18)은, 예를 들어, 증착법에 의해 형성한다.
도 5d에 나타낸 바와 같이, 유기 발광층(18) 위에 공통 전극(20)을 형성한다. 예를 들어, LiF막을 Al막 위에 적층시킴으로써, 공통 전극(20)이 얻어진다. 공통 전극(20)의 형성에는, 예를 들어, 증착법을 사용한다.
도 5e에 나타낸 바와 같이, 공통 전극(20) 위에 제1 밀봉막(51)을 형성한다. 예를 들어, 제1 밀봉막(51)이 되는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나 및 탄탈 산화막 중 적어도 하나를, 예를 들어 스퍼터링법으로 형성함으로써, 제1 밀봉막(51)이 얻어진다. 제1 밀봉막(51)의 성막시의 가스 압력은, 예를 들어 약 0.5Pa(예를 들어, 0.1Pa 이상 2.0Pa 미만)이다.
도 5f에 나타낸 바와 같이, 제1 밀봉막(51) 위에 제2 밀봉막(52)을 형성한다. 예를 들어, 제2 밀봉막(52)이 되는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나 및 탄탈 산화막 중 적어도 하나를, 예를 들어 스퍼터링법으로 형성함으로써, 제2 밀봉막(52)이 얻어진다. 제2 밀봉막(52)의 성막시의 가스 압력은, 예를 들어 약 3.0Pa(예를 들어 2.0Pa 이상 10.0Pa 이하)이다. 따라서, 공통 전극(20) 위에 밀봉부(22)가 형성된다. 이상에 의해, 표시 장치(110)가 완성된다. 상기한 바와 같이, 제2 밀봉막(52)의 성막시의 가스 압력을, 제1 밀봉막(51)의 성막시의 가스 압력보다 높게 함으로써, 제2 밀봉막(52)에 인장 응력을 발생시킬 수 있다.
도 6은 제1 실시형태에 따른 표시 장치의 제조 방법을 도시하는 흐름도이다.
도 6에 나타낸 바와 같이, 표시 장치(110)의 제조 방법은, 박막 트랜지스터(12)를 형성하는 스텝 S110과, 화소 전극(16)을 형성하는 스텝 S120과, 유기 발광층(18)을 형성하는 스텝 S130과, 공통 전극(20)을 형성하는 스텝 S140과, 밀봉부(22)를 형성하는 스텝 S150을 포함한다.
스텝 S110에서는, 예를 들어, 도 5a를 참조하여 설명한 처리를 실시한다. 스텝 S120에서는, 예를 들어, 도 5b를 참조하여 설명한 처리를 실시한다. 스텝 S130에서는, 예를 들어, 도 5c를 참조하여 설명한 처리를 실시한다. 스텝 S140에서는, 예를 들어, 도 5d를 참조하여 설명한 처리를 실시한다. 스텝 S150에서는, 예를 들어, 도 5e 및 도 5f를 참조하여 설명한 처리를 실시한다.
도 7은 제1 실시형태에 따른 다른 표시 장치의 구성을 도시하는 모식적 단면도이다.
도 7에 나타낸 바와 같이, 표시 장치(112)의 밀봉부(22)는 적층막(54)을 포함한다.
적층막(54)은, 복수의 제1 밀봉막(51)과 복수의 제2 밀봉막(52)을 포함한다. 복수의 제1 밀봉막(51)과 복수의 제2 밀봉막(52)은, Z축 방향으로 서로 교대로 적층된다.
밀봉부(22)에 적층막(54)을 포함하는 표시 장치(112)에서도, 제1 밀봉막(51) 및 제2 밀봉막(52)의 수소 농도를 1020atoms/cm3 이하로 함으로써, 박막 트랜지스터(12)의 임계값 전압의 변동이 억제되어, 표시 장치(112)의 화질을 높일 수 있다.
밀봉부(22)로서 적층막(54)을 사용함으로써, 밀봉부(22)의 유기 발광층(18)에 대한 배리어성을 높일 수 있다. 적층막(54)에서는, 제1 밀봉막(51)에 포함되는 압축 응력과, 제2 밀봉막(52)에 포함되는 인장 응력의 균형이 보다 균일해진다. 이에 의해, 밀봉부(22)에 포함되는 응력의 유기 발광층(18)에 대한 악영향을 보다 적절히 억제할 수 있다.
제2 실시형태
도 8은 제2 실시형태에 따른 표시 장치의 구성을 도시하는 모식도이다.
도 8에 나타낸 바와 같이, 표시 장치(210)는 공통 전극(20)과 밀봉부(22) 사이에 유기 배리어층(46)을 포함한다. 유기 배리어층(46)은, 예를 들어, 적어도 폴리파라크실렌을 포함하는 유기막이다. 표시 장치(210)의 구성은, 유기 배리어층(46)이 설치된 것을 제외하고, 표시 장치(110)의 구성과 마찬가지이다.
유기 배리어층(46)은, 무기막인 제1 밀봉막(51) 및 제2 밀봉막(52)을 성막할 때에 사용하는 산소 플라즈마로부터 유기 발광층(18)을 보호한다. 이에 의해, 유기 발광층(18)에 가해지는 손상을 억제할 수 있다. 또한, 유기 배리어층(46)을 형성함으로써, 밀봉부(22)에서 균일막(conformal film)을 형성한다. 예를 들어, 유기 배리어층(46)은 핀 홀 등의 결함을 메운다. 이에 의해, 밀봉부(22) 및 유기 배리어층(46)의 배리어 성능을 향상시킬 수 있다. 또한, 유기 배리어층(46)의 커버리지는, 제1 밀봉막(51) 및 제2 밀봉막(52)보다 높게 할 수 있다. 이에 의해, 보다 높은 배리어 성능을 얻을 수 있다.
도 9a 및 도 9b는, 제2 실시형태에 따른 표시 장치의 특성을 도시하는 그래프이다.
도 9a 및 도 9b의 횡축은 게이트 전압 Vg을 나타내며, 종축은 전류 Id를 나타낸다. 도 9a 및 도 9b는, 밀봉부(22) 및 유기 배리어층(46)을 형성하기 전과 후의 전압-전류 특성을 각각 나타낸다.
도 9a 및 도 9b에 나타낸 바와 같이, 본 실시형태에 따른 표시 장치(210)에서는, 밀봉부(22) 및 유기 배리어층(46)을 형성한 후에, 박막 트랜지스터(12)의 임계값 전압에 변동은 관찰되지 않는다. 이와 같이, 유기 배리어층(46)을 설치한 표시 장치(210)에서도, 박막 트랜지스터(12)의 임계값 전압의 변동을 억제하여, 화질을 향상시킬 수 있다.
도 10a 내지 도 10c는, 제2 실시형태에 따른 표시 장치의 제조 방법을 도시하는 모식적 단면도이다.
표시 장치(210)의 제조 방법에 있어서, 시작부터 공통 전극(20)을 형성할 때까지의 수순은, 표시 장치(110)의 수순과 실질적으로 동일하기 때문에, 설명을 생략한다.
도 10a에 나타낸 바와 같이, 공통 전극(20) 위에 유기 배리어층(46)을 형성한다. 유기 배리어층(46)은, 예를 들어, 열 CVD(Chemical Vapor Deposition)법에 의해 형성한다.
도 10b에 나타낸 바와 같이, 유기 배리어층(46) 위에 제1 밀봉막(51)을 형성한다. 제1 밀봉막(51)은, 표시 장치(110)에서 설명한 바와 같이, 스퍼터링법으로 형성한다. 제1 밀봉막(51)의 성막시의 가스 압력은, 예를 들어 약 0.5Pa(예를 들어 0.1Pa 이상 2.0Pa 미만)이다.
도 10c에 나타낸 바와 같이, 제1 밀봉막(51) 위에 제2 밀봉막(52)을 형성한다. 제2 밀봉막(52)은, 표시 장치(110)에서 설명한 바와 같이, 스퍼터링법으로 형성한다. 제2 밀봉막(52)의 성막시의 가스 압력은, 약 3.0Pa(예를 들어 2.0Pa 이상 10.0Pa 미만)이다. 따라서, 유기 배리어층(46) 위에 밀봉부(22)가 형성된다. 이상에 의해, 표시 장치(210)가 완성된다.
상기 실시형태에서는, 하면 발광형 표시 장치에 대해 설명하였다. 그러나, 본 실시형태에서 표시 장치는 상면 발광형일 수 있다.
본 실시형태에 따르면, 고화질의 표시 장치가 제공된다.
본원 명세서에서, "어떤 구성요소가 다른 구성요소 위에 설치되는" 상태란, 어떤 구성요소가 다른 구성요소 위에 직접 접해서 설치되는 상태 외에도, 해당 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 삽입된 상태로, 해당 구성요소가 다른 구성요소 위에 설치되는 상태도 포함한다. "어떤 구성요소가 다른 구성요소 위에 적층되는" 상태란, 어떤 구성요소가 다른 구성요소 위에 서로 접촉하여 적층되는 상태 외에도, 해당 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 삽입된 상태로, 해당 구성요소가 다른 구성요소 위에 적층되는 상태도 포함한다. "어떤 구성요소가 다른 구성요소와 대향하는" 상태는, 어떤 구성요소가 다른 구성요소와 직접 대향하는 상태 외에도, 해당 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 삽입된 상태로, 해당 구성요소가 다른 구성요소와 대향하는 상태도 포함한다.
이상, 구체예를 참조하여 본 발명의 실시형태에 대해 설명하였다.
그러나, 본 발명의 실시형태는 이들 구체예에 한정되는 것이 아니다. 예를 들어, 표시 장치에 포함되는, 기판, 박막 트랜지스터, 화소 전극, 유기 발광층, 공통 전극, 밀봉부, 제1 밀봉막, 제2 밀봉막, 유기 배리어층 및 적층막 등의 각 요소의 구체적인 구성에 관해서는, 당업자가 공지의 범위에서 적절하게 선택함으로써 본 발명을 마찬가지로 실시하여 마찬가지의 효과를 얻는 것이 가능한 한, 본 발명의 범위에 포함된다.
본 발명의 몇 가지 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 첨부하는 특허청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 있는 그러한 형태 또는 변경예를 포함하려는 것이다.
Claims (20)
- 표시 장치로서,
기판과,
상기 기판 위에 설치된 박막 트랜지스터로서, 상기 기판 위에 설치된 게이트 전극과, 상기 게이트 전극 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 반도체막 - 상기 반도체막은 In, Ga 및 Zn 중 적어도 하나를 함유하는 산화물 반도체를 포함함- 과, 상기 반도체막과 전기적으로 접속된 제1 도전부와, 상기 반도체막과 전기적으로 접속되고, 상기 제1 도전부와 이격하여 설치된 제2 도전부를 포함하는 박막 트랜지스터와,
상기 제1 도전부 및 상기 제2 도전부 중 하나에 전기적으로 접속된 화소 전극과,
상기 화소 전극 위에 설치된 유기 발광층과,
상기 유기 발광층 위에 설치된 공통 전극과,
상기 공통 전극 위에 설치된 밀봉부로서, 수소 농도가 1020atoms/cm3 이하인 제1 밀봉막과, 상기 제1 밀봉막 위에 적층되고 수소 농도가 1020atoms/cm3 이하인 제2 밀봉막을 포함하는 밀봉부를 포함하고,
상기 제1 밀봉막과 상기 제2 밀봉막 중 하나는 실리콘 산화물을 포함하고,
상기 제2 밀봉막의 굴절률은 상기 제1 밀봉막의 굴절률과 상이한, 표시 장치. - 제1항에 있어서,
상기 제1 밀봉막은 압축 응력 및 인장 응력 중 하나를 갖고,
상기 제2 밀봉막은 압축 응력 및 인장 응력 중 다른 하나를 갖는, 표시 장치. - 제1항에 있어서,
상기 공통 전극과 상기 밀봉부 사이에 설치되고, 적어도 폴리파라크실렌을 포함하는 유기 배리어층을 더 포함하는, 표시 장치. - 제1항에 있어서,
상기 밀봉부는 복수의 상기 제1 밀봉막과 복수의 상기 제2 밀봉막을 포함하고,
상기 복수의 제1 밀봉막과 상기 복수의 제2 밀봉막은 서로 교대로 적층되어 있는, 표시 장치. - 제1항에 있어서,
상기 제1 밀봉막과 상기 제2 밀봉막 중 다른 하나는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물 및 탄탈 산화물 중 적어도 하나를 포함하는, 표시 장치. - 제1항에 있어서,
상기 제1 밀봉막 및 상기 제2 밀봉막은 동일한 재료를 포함하는, 표시 장치. - 삭제
- 제1항에 있어서,
상기 반도체막의 두께는 5nm 이상 50nm 이하인, 표시 장치. - 제1항에 있어서,
상기 제1 밀봉막의 수소 농도는 7×1019atoms/cm3 이하이며,
상기 제2 밀봉막의 수소 농도는 7×1019atoms/cm3 이하인, 표시 장치. - 제1항에 있어서,
상기 공통 전극은 상기 반도체막 위에 연장되어 있는, 표시 장치. - 제1항에 있어서,
상기 기판은 가요성을 갖는, 표시 장치. - 제1항에 있어서,
상기 반도체막은, 상기 제1 도전부로 덮인 제1 영역과, 상기 제2 도전부로 덮인 제2 영역과, 상기 제1 도전부 및 상기 제2 도전부로 덮이지 않은 제3 영역을 갖고,
상기 게이트 전극은, 상기 게이트 절연막을, 상기 게이트 전극과 상기 제3 영역 사이에 개재시킨 상태로, 상기 제3 영역과 대향하는, 표시 장치. - 제12항에 있어서,
상기 박막 트랜지스터는, 적어도 상기 제3 영역 위에 설치된 채널 보호막을 더 포함하는, 표시 장치. - 제13항에 있어서,
상기 채널 보호막은 실리콘 산화막을 포함하는, 표시 장치. - 제1항에 있어서,
상기 화소 전극은 ITO, IZO, AZO, IGZO 및 ZnO 중 적어도 하나를 포함하는, 표시 장치. - 제1항에 있어서,
상기 화소 전극의 두께는 30nm 이상 200nm 이하인, 표시 장치. - 제1항에 있어서,
상기 박막 트랜지스터와 상기 화소 전극 사이에 설치된, 절연성 및 광투과성을 갖는 패시베이션 막을 더 포함하고,
상기 패시베이션 막은 상기 제1 도전부의 일부를 노출시키는 제1 개구를 갖고,
상기 화소 전극은 상기 제1 개구 내에서 상기 제1 도전부의 상기 일부에 접촉하는, 표시 장치. - 제1항에 있어서,
상기 화소 전극과 상기 유기 발광층 사이에 설치된 평탄화막을 더 포함하고,
상기 화소 전극은, 상기 박막 트랜지스터와 대향하는 대향 영역과, 상기 박막 트랜지스터와 대향하지 않는 비대향 영역을 갖고,
상기 평탄화막은 상기 비대향 영역의 일부를 노출시키는 제2 개구를 갖고,
상기 유기 발광층은 상기 제2 개구 내에서 상기 비대향 영역의 상기 일부에 접촉하는, 표시 장치. - 제1항에 있어서,
상기 공통 전극은 금속 재료를 포함하는, 표시 장치. - 제19항에 있어서,
상기 공통 전극은 Al 및 MgAg 중 적어도 하나를 포함하는, 표시 장치.
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