KR101467440B1 - 외부 클록 소스 사용시의 전력 최적화 - Google Patents

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Abstract

디지털 디바이스의 구성 메모리에 원하는 클록 발진기 주파수 범위를 프로그래밍함으로써 디지털 디바이스의 로직 회로들은 특정 외부 클록 주파수 범위들에서 동작하도록 바이어싱될 수 있다. 또한, 클록 소스 선택도 구성 레지스터에 프로그램될 수 있다. 그리고 나서, 바이어스 회로들은 디지털 디바이스의 내부 로직이 원하는 클록 발진기 주파수 범위에서 동작하도록 구성된다. 비휘발성 메모리는 디지털 디바이스의 파워 다운동안 구성을 유지하기 위해 구성 메모리의 컨텐츠들을 저장하는데 사용될 수 있다. 비휘발성 메모리는 프로그램가능 퓨즈 링크들, EEPROM, 플래시 메모리 등일 수 있다.

Description

외부 클록 소스 사용시의 전력 최적화{POWER OPTIMIZATION WHEN USING EXTERNAL CLOCK SOURCES}
본 발명은 서로 다른 클록 속도들로 구동하는 능력을 갖는 디지털 디바이스들에 관한 것으로, 특히 선택된 외부 클록 속도를 위한 디지털 디바이스들의 전력 소모 및 동작의 최적화에 관한 것이다.
디지털 프로세서들(예를 들면, 마이크로컨트롤러들, 마이크로프로세서들, DSP(digital signal processors) 등) 및/또는 주변 모듈들(예를 들면, 메모리들, 아날로그-디지털 변환기들, 디지털-아날로그 변환기들, 이더넷, 파이어와이어, 파이버 채널과 같은 산업 표준 인터페이스들 등)을 갖는 종래기술의 디지털 디바이스들이 외부 클록을 사용하도록 구성되면, 디지털 디바이스 설계는 외부 클록이 디지털 디바이스들의 최대 가능 동작속도에 상응하는 클록 주파수로 구동한다고 가정한다. 디바이스 동작 주파수에 종속된 디지털 디바이스들내의 회로들의 바이어싱은 최악의 설계 시나리오를 가정했어야 하며, 따라서 최대 가능 디바이스 동작 주파수를 수용할 수 있도록 최고 전력 모드로 설정되었다. 이는 디지털 디바이스들에서의 전력 이용과 전력 분산에 낭비가 되었다.
따라서, 광범위한 외부 클록 주파수들에서의 최적의 전력 이용을 위한 디지털 프로세서 및/또는 주변 모듈, 지원 로직, 및 구성 및 클록 회로들을 포함하는 디지털 디바이스를 제공함으로써 종래기술의 상술한 문제 뿐만 아니라 그 외의 단점 및 결점들을 극복할 필요가 있다. 본 발명의 교시에 따르면, 외부 클록 소스를 이용하는 원하는 주파수 동작범위를 근거로 한 디지털 디바이스의 동작 파라미터 선택이 여기에서 고려된다. 디지털 디바이스는 디지털 디바이스를 동작시키는데 사용될 최대 외부 클록 소스 주파수(속도)를 특정하는 외부 클록 속도 구성을 위해 프로그램될 수 있다. 디지털 디바이스에 이용가능한 최대 외부 클록 속도를 알고 있으면, 디지털 디바이스내에서 영향받는 모든 회로들은 최선의 및/또는 가장 경제적인 성능(예를 들면, 최저 동적 전력 소모)을 위해 최적화되어 디지털 디바이스는 외부 클록 주파수 범위(예상 최대 클록 속도)에서 만족스럽게 동작할 수 있다. 디지털 디바이스의 프로그래밍은, 예를 들어 그에 한정되지는 않지만, 디지털 디바이스내의 구성 레지스터의 프로그래밍과 같은 여러 형태들로 달성될 수 있으며, 이 구성 레지스터는 휘발성이고 및/또는 비휘발성 메모리와 결합하여, 예를 들어 비휘발성 메모리(예를 들면, EEPROM(electrically erasable programmable memory), 플래시 메모리, 프로그램가능 퓨즈 링크들 등)에서 외부 클록 속도 구성을 세이브할 수 있다.
본 발명의 일실시예에 따르면, 디지털 디바이스는 조절가능한 전력 및 속도 파라미터들을 갖는 디지털 기능부로서, 상기 조절가능한 전력 및 속도 파라미터들은 서로다른 클록 발진기 주파수 범위들에서 상기 디지털 기능부를 동작시키기 위해 선택가능한 디지털 기능부; 조절가능한 전력 및 속도 파라미터들을 갖는 로직 회로들로서, 상기 조절가능한 전력 및 속도 파라미터들은 상기 서로다른 클록 발진기 주파수 범위들에서 상기 로직 회로들을 동작시키기 위해 선택가능한 로직 회로들; 및 상기 디지털 기능부 및 로직 회로들의 상기 조절가능한 전력 및 속도 파라미터들을 선택하는데 사용되는 프로그램가능 구성 비트들을 저장하기 위한 구성 레지스터를 포함할 수 있다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 본 발명의 일실시예에 따른 서로다른 외부 클록 속도들을 위한 프로그램화하여 구성가능한 디지털 디바이스의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 프로그램된 구성을 유지하기 위한 비휘발성 메모리를 가지며, 서로다른 외부 클록 속도들을 위한 프로그램화하여 구성가능한 디지털 디바이스의 블록도이다.
도 3은 본 발명의 교시에 따른 도 1 및 2에 도시한 디지털 디바이스에서 사용될 수 있는 구성 레지스터의 블록도 및 예시적인 속도 및 전력 구성 옵션들의 표를 나타낸다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 본 발명의 일실시예에 따른 서로다른 외부 클록 속도들을 위한 프로그램화하여 구성가능한 디지털 디바이스의 블록도이다. 전체적으로 참조부호 100으로 나타낸 디지털 디바이스는 디지털 기능부(102), 로직 회로들(112), 속도 및 전력 구성 회로들(110), 구성 레지스터(104), 및 클록 회로들(116)을 포함할 수 있다. 클록 회로들(116)은 외부 클록(108)을 수신하거나 또는 외부 수정(118) 또는 저항-캐패시터 타이밍 회로(도시하지 않음)에 의해 결정된 주파수를 갖는 내부 발진기로서 기능하도록 구성될 수 있다. 구성 레지스터(104)는, 예를 들어 그에 한정되지는 않지만, 직렬 또는 병렬 데이터를 포함할 수 있는 프로그래밍 버스(106)를 통해 구성 정보로 프로그램될 수 있다. 구성 레지스터(104)는 디바이스(100)의 스타트-업 동안, 외부 클록(108)의 속도가 막 변할 때, 및/또는 외부 클록(108)의 속도 변화 검출시 프로그램될 수 있다. 구성 레지스터(104)의 프로그래밍은 다른 디바이스(도시하지 않음)로부터 제공되고 및/또는 스타트-업 프로그램(예를 들면, POR(power-on-reset), 동작 프로그램 등)에 내장될 수 있다.
디지털 기능부(102)는 디지털 프로세서(예를 들면, 마이크로컨트롤러, 마이크로프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), PLA(programmable logic array), FPGA(field programmable gate array) 등) 및/또는 주변 모듈(예를 들면, 메모리, 아날로그-디지털 변환기, 디지털-아날로그 변환기, 이더넷, 파이어와이어, 파이버 채널과 같은 산업 표준 인터페이스(들) 등)일 수 있다. 속도 및 전력 구성 회로들(110)은 디지털 기능부(102)의 전력 및/또는 속도, 로직 회로들(112), RAM 감지 증폭기 동작 속도, BOR(brown-out on reset) 응답 속도 대 전력 소모, 아날로그 회로 슬루 레이트 등을 개별적으로 또는 결합하여 조절할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 프로그램된 구성을 유지하기 위한 비휘발성 메모리를 가지며, 서로다른 외부 클록 속도들을 위한 프로그램화하여 구성가능한 디지털 디바이스의 블록도이다. 전체적으로 참조부호 200으로 나타낸 비휘발성 메모리를 갖는 디바이스는 디지털 기능부(102), 로직 회로들(112), 속도 및 전력 구성회로들(110), 구성 레지스터(204), 비휘발성 구성 메모리(214), 및 클록 회로들(116)을 포함할 수 있다. 클록 회로들(116)은 외부 클록(108)을 수신하도록 구성되거나, 또는 외부 수정(118) 또는 저항-캐패시터 타이밍 회로(도시하지 않음)에 의해 결정된 주파수를 갖는 내부 발진기일 수 있다. 구성 레지스터(204)는, 예를 들어 그에 한정되지는 않지만, 직렬 또는 병렬 데이터를 포함할 수 있는 프로그래밍 버스(106)를 통해 구성 정보로 프로그램될 수 있다. 구성 레지스터(204)는 디바이스(100)의 스타트-업 동안, 외부 클록(108)의 속도가 막 변할 때, 및/또는 외부 클록(108)의 속도변화 검출시 프로그램될 수 있다. 구성 레지스터(204)의 프로그래밍은 다른 디바이스(도시하지 않음)로부터 제공되고 및/또는 스타트-업 프로그 램(예를 들면, POR(power-on-reset), 동작 프로그램 등)에 내장될 수 있다. 구성 레지스터(204)는 별개이거나 또는 비휘발성 구성 메모리(214)(예를 들면, 프로그램가능 퓨즈들, EEPROM(electrically erasable and programmable read only memory), 플래시 메모리 등)의 일부일 수 있다. 구성 레지스터(204)에 프로그램된 구성 정보는 비휘발성 구성 메모리(214)에 저장되고, 따라서 파워 다운 또는 리셋 상태동안 유지될 수 있다.
도 3은 본 발명의 교시에 따른 도 1 및 2에 도시한 디지털 디바이스에서 사용될 수 있는 구성 레지스터의 블록도 및 예시적인 속도 및 전력 구성 옵션들의 표를 나타낸다. 클록 발진기 소스의 선택은 구성 레지스터(104)의 발진기 구성부(104b)에 프로그램되고, 예상 클록 발진기 주파수 동작범위는 구성 레지스터(104)의 발진기 주파수 범위부(104a)에 프로그램될 수 있다.
예를 들면, 구성 레지스터(104)의 발진기 구성부(104b)에서 비트들을 이진수 11로 설정함으로써 주 클록 발진기는 디스에이블될 수 있다. 구성 레지스터(104)의 클록 발진기 구성부(104b)에서 비트들을 이진수 10으로 설정함으로써 주 클록 발진기는 제1 클록 발진기 모드로 있을 수 있다. 구성 레지스터(104)의 클록 발진기 구성부(104b)에서 비트들을 이진수 01로 설정함으로써 주 클록 발진기는 제2 클록 발진기 모드로 있을 수 있다. 구성 레지스터(104)의 클록 발진기 구성부(104b)에서 비트들을 이진수 00으로 설정함으로써 주 클록 발진기는 외부 클록 발진기 모드로 있을 수 있다.
디지털 기능부(102)의 주파수 감도 로직회로들(112) 구성은 다음과 같이 구 성 레지스터(104)의 클록 발진기 주파수 범위부(104a)에 프로그램된 비트들에 의해 결정될 수 있다. 예를 들면, 그에 한정되지는 않지만, 클록 구성 레지스터(104)의 클록 발진기 주파수 범위부(104a)에서 비트들이 이진수 11로 설정되면 8㎒ 보다 큰 클록 주파수가 사용될 수 있다. 구성 레지스터(104)의 클록 발진기 주파수 범위부(104a)에서 비트들이 이진수 10으로 설정되면 100㎑ 내지 8㎒의 클록 주파수가 사용될 수 있다. 구성 레지스터(104)의 클록 발진기 주파수 범위부(104a)에서 비트들이 이진수 01로 설정되면 100㎑ 보다 작은 클록 주파수가 사용될 수 있다.
구성 레지스터(104)의 발진기 주파수 범위부(104a)의 비트 구성 설정에 근거하여, 디지털 기능부(102)가 외부 클록(108)으로 동작할 때마다 로직 회로들(112)의 주파수 종속부들은 필요한 바이어스 전력 모드를 위해 구성될 수 있다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (26)

  1. 디지털 디바이스로서,
    조절가능한 전력 및 속도 파라미터들을 갖는 디지털 기능부로서, 상기 조절가능한 전력 및 속도 파라미터들은 복수의 서로 다른 클록 주파수 범위들에서 상기 디지털 기능부를 동작시키기 위해 선택가능한 디지털 기능부;
    조절가능한 전력 및 속도 파라미터들을 갖는 로직 회로들로서, 상기 조절가능한 전력 및 속도 파라미터들은 상기 복수의 서로 다른 클록 주파수 범위들에서 상기 로직 회로들을 동작시키기 위해 선택가능한 로직 회로들; 및
    상기 복수의 서로 다른 클록 주파수 범위들 중 대응하는 범위 내의 클록 주파수로 상기 디지털 기능부 및 로직 회로들이 동작할 때 최저 동적 전력 소모를 얻기 위해 상기 디지털 기능부 및 로직 회로들의 상기 조절가능한 전력 및 속도 파라미터들을 선택하는데 사용되는 프로그램가능 구성 비트들을 저장하기 위한 구성 레지스터를 포함하고,
    상기 프로그램가능 구성 비트들은 복수의 서로 다른 클록 주파수 범위들 중 하나를 정의하고,
    상기 복수의 서로 다른 클록 주파수 범위들 중 대응하는 범위 내의 클록 주파수는 프로그램된 주파수 범위 내에 위치해 있는 것을 특징으로 하는 디지털 디바이스.
  2. 제1항에 있어서,
    상기 디지털 기능부 및 로직 회로들의 상기 조절가능한 전력 및 속도 파라미터들을 선택하는데 사용되는 상기 프로그램가능 구성 비트들을 저장하기 위한 비휘발성 프로그램가능 메모리를 더 포함하고,
    상기 비휘발성 프로그램가능 메모리는 복수의 프로그램가능 퓨즈 링크들, EEPROM(electrically erasable and programmable read only memory), 및 플래시 메모리로 이루어진 그룹으로부터 선택된 어느 하나인 것을 특징으로 하는 디지털 디바이스.
  3. 제1항에 있어서,
    상기 구성 레지스터는 구성 버스에 연결되는 것을 특징으로 하는 디지털 디바이스.
  4. 제3항에 있어서,
    상기 구성 버스는 직렬 데이터 버스인 것을 특징으로 하는 디지털 디바이스.
  5. 제3항에 있어서,
    상기 구성 버스는 병렬 데이터 버스인 것을 특징으로 하는 디지털 디바이스.
  6. 제2항에 있어서,
    상기 비휘발성 프로그램가능 메모리는 복수의 프로그램가능 퓨즈 링크들인 것을 특징으로 하는 디지털 디바이스.
  7. 제2항에 있어서,
    상기 비휘발성 프로그램가능 메모리는 EEPROM(electrically erasable and programmable read only memory)인 것을 특징으로 하는 디지털 디바이스.
  8. 제2항에 있어서,
    상기 비휘발성 프로그램가능 메모리는 플래시 메모리인 것을 특징으로 하는 디지털 디바이스.
  9. 제1항에 있어서,
    상기 로직 회로들은 외부 클록 발진기에 연결되는 것을 특징으로 하는 디지털 디바이스.
  10. 제1항에 있어서,
    상기 복수의 서로 다른 클록 주파수 범위들 중 첫 번째 범위는 100㎑ 보다 작은 클록 주파수들을 포함하는 것을 특징으로 하는 디지털 디바이스.
  11. 제1항에 있어서,
    상기 복수의 서로 다른 클록 주파수 범위들 중 두 번째 범위는 100㎑ 내지 8㎒의 클록 주파수들을 포함하는 것을 특징으로 하는 디지털 디바이스.
  12. 제1항에 있어서,
    상기 복수의 서로 다른 클록 주파수 범위들 중 세 번째 범위는 8㎒ 보다 큰 클록 주파수들을 포함하는 것을 특징으로 하는 디지털 디바이스.
  13. 제1항에 있어서,
    상기 구성 레지스터내에 클록 소스 선택 비트들을 더 포함하고, 상기 클록 소스 선택 비트들은 상기 로직 회로들 및 디지털 기능부의 동작을 위한 클록 소스의 선택을 결정하는 것을 특징으로 하는 디지털 디바이스.
  14. 제13항에 있어서,
    상기 클록 소스는 복수의 선택가능 내부 클록 발진기들 중 하나인 것을 특징으로 하는 디지털 디바이스.
  15. 제14항에 있어서,
    상기 복수의 선택가능 내부 클록 발진기들 중 상기 하나는 주파수 결정을 위한 외부 크리스털을 사용하는 것을 특징으로 하는 디지털 디바이스.
  16. 제13항에 있어서,
    상기 클록 소스는 외부 클록 발진기인 것을 특징으로 하는 디지털 디바이스.
  17. 제1항에 있어서,
    상기 구성 레지스터의 상기 프로그램가능 구성 비트들은 상기 클록 주파수 범위를 바꾸기 전에 재프로그램되는 것을 특징으로 하는 디지털 디바이스.
  18. 제1항에 있어서,
    상기 구성 레지스터의 상기 프로그램가능 구성 비트들은 스타트-업 동작동안 프로그램되는 것을 특징으로 하는 디지털 디바이스.
  19. 제1항에 있어서,
    상기 구성 레지스터의 상기 프로그램가능 구성 비트들은 외부 디바이스에 의해 프로그램되는 것을 특징으로 하는 디지털 디바이스.
  20. 제1항에 있어서,
    상기 디지털 기능부는 디지털 프로세서인 것을 특징으로 하는 디지털 디바이스.
  21. 제20항에 있어서,
    상기 디지털 프로세서는 마이크로프로세서, 마이크로컨트롤러, DSP(digital signal processor), PLA(programmable logic array), ASIC(application specific integrated circuit) 및 FPGA(field programmable gate array)로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 디지털 디바이스.
  22. 제20항에 있어서,
    상기 구성 레지스터의 상기 프로그램가능 구성 비트들은 상기 디지털 프로세서에 의해 프로그램되는 것을 특징으로 하는 디지털 디바이스.
  23. 제20항에 있어서,
    상기 디지털 프로세서는 스타트-업 동작동안 상기 구성 레지스터의 상기 프로그램가능 구성 비트들을 프로그램하는 것을 특징으로 하는 디지털 디바이스.
  24. 제20항에 있어서,
    상기 디지털 프로세서는 클록 주파수 변화가 검출되면 상기 구성 레지스터의 상기 프로그램가능 구성 비트들을 프로그램하는 것을 특징으로 하는 디지털 디바이스.
  25. 제1항에 있어서,
    상기 디지털 기능부는 주변 기능부인 것을 특징으로 하는 디지털 디바이스.
  26. 제25항에 있어서,
    상기 주변 기능부는 SRAM, DRAM, 아날로그-디지털 변환기, 디지털-아날로그 변환기, 및 통신 인터페이스로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 디지털 디바이스.
KR1020097023436A 2007-05-03 2008-05-02 외부 클록 소스 사용시의 전력 최적화 KR101467440B1 (ko)

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