TWI454900B - 當使用外部時脈源時的電源最佳化 - Google Patents

Description

當使用外部時脈源時的電源最佳化

本發明涉及具有在不同時脈速度運行的能力的數位設備，特別是對於選定外部時脈速度的數位設備的電力消耗及運作的最佳化。

本申請案主張2007年5月3日申請，由Tim Phoenix，Igor Wojewoda及Pavan Kumar Bandarupalli共同擁有的美國臨時專利申請案第60/915,713號，名為"對於外部時脈源的電源最佳化"的優先權，為了所有目的，其以引用之方式併入本文中。

目前技術的數位設備，有數位處理器，例如，微控制器、微處理器、數位信號處理器(DSP)等，及/或周邊模組，例如，記憶體、類比轉數位轉換器、數位轉類比轉換器、工業標準介面，比如乙太網路、火線(Firewire)、光纖通道等，當被組態成使用外部時脈時，該數位設備設計假定該外部時脈能運行在一與該數位設備的最快的可能運作速度相當的時脈頻率。依賴於該設備運作的該頻率的在該數位設備中的偏置電路必須假設最壞情況下的設計方案，以及因此被設定為最高電源模式以便能適應最快的可能的設備運作頻率。這對於電源利用及在該數位設備中的電力消耗是浪費的。

因此有必要克服以上所發現的問題以及其他現有技術的 缺點及不足，其係經由提供方法以組態一種包括數位處理器及/或周邊模組、支援邏輯(電路)及用於遍及外部時脈頻率寬範圍的電源的最佳利用的組態及時脈電路的數位設備。根據本發明的教導，本文設想基於使用外部時脈源的運作的所要頻率範圍選擇數位設備的運作參數。可針對一個外部時脈速度組態來程式化該數位設備，該組態設定將被使用於運作該數位設備的最大外部時脈源頻率(速度)。一旦知道該數位設備可用的該最大外部時脈速度，可最佳化該數位設備中所有受影響的電路，以獲得最佳及/或最經濟的效能，例如，最低的動態電力消耗，其將使該數位設備能良好地運作於該外部時脈頻率的範圍(預期的最大時脈速度)上。該數位設備的程式化可以按很多方式完成，比如，例如但不限於程式化一暫存在該數位設備中的組態暫存器，該組態暫存器可以是揮發性的及/或聯合一非揮發性記憶體，例如，節省在該非揮發性記憶體中的外部時脈速度組態，例如，電可抹除可程式化記憶體(EEPROM)，快閃記憶體，可程式化熔絲鏈等。

根據本發明的一特定實施例，數位設備可包括：一具有可調整電力與速度參數的數位功能部，該等可調整電力與速度參數係可選擇以用於使該數位功能部運作於不同之時脈振盪器頻率範圍上；具有可調整電力與速度參數的邏輯電路，該等可調整電力與速度參數係可選擇以用於使該等邏輯電路運作於不同之時脈振盪器頻率範圍上；以及一組態暫存器，用於儲存用於選擇該數位功能部與邏輯電路的 該等可調整電力與速度參數的可程式化組態位元。

現參考該等圖式，特定實施例的細節被示意性地說明。圖式中相同的元件將由相同的數字表示，以及相似的元件將由具有不同的小寫字母下標表示。

參考圖1，描繪根據本發明的一特定實施例的一數位設備的示意方塊圖，其可程式化地可組態以用於不同的外部時脈速度。一數位設備(通常由數字100表示)可包括一數位功能部102、邏輯電路112、速度與電力組態電路110、一組態暫存器104及時脈電路116。該等時脈電路116可被組態用以接收一外部時脈108或運作為一具有由外部晶體118或電阻器-電容器式時序電路(未顯示)決定的頻率的內部振盪器。可用(例如，但不限於)程式化匯流排106上的組態資訊(可包括串列或並列資料)來程式化該組態暫存器104。可在該設備100的啟動期間、在該外部時脈108的速度即將改變的任何時間、及/或緊接著偵測該外部時脈108的速度改變後程式化該組態暫存器104。該組態暫存器104的程式化可從另一設備(未顯示)予以提供及/或被嵌入在啟動程式(例如開機重設(POR)、操作程式等)中。

該數位功能部102可為：一數位處理器，例如，一微控制器、一微處理器、一數位信號處理器(DSP)、專用積體電路(ASIC)、一可程式化邏輯陣列(PLA)、一場可程式化閘陣列(FPGA)及其類似物；及/或一周邊模組，例如，記憶體、類比轉數位轉換器、數位轉類比轉換器、工業標準 介面，比如乙太網路、火線(Firewire)、光纖通道等。該等速度與電力組態電路110可單獨地或組合地調整該數位功能部102、邏輯電路112、隨機存取記憶體的電力及/或速度、感測放大器運作速度、回應速度對電力消耗的電壓不足重設(brown-out on reset，BOR)、類比電路的扭轉率(slew rate)等。

參考圖2，描繪根據本發明的另一特定實施例的一數位設備的示意方塊圖，其可程式化地可組態以用於不同的外部時脈速度並有用於留存該程式化組態的非揮發性記憶體。一具有非揮發性記憶體的設備(通常由數字200表示)可包括一數位功能部102、邏輯電路112、速度與電力組態電路110、一組態暫存器204、非揮發性組態記憶體214及時脈電路116。該等時脈電路116可被組態用以接收一外部時脈108或運作為一具有由外部晶體118或電阻器-電容器式時序電路(未顯示)決定的頻率的內部振盪器。可用(例如，但不限於)程式化匯流排106上的組態資訊(可包括串列或並列資料)來程式化該組態暫存器204。可在該設備100的啟動期間、在該外部時脈108的速度即將改變的任何時間、及/或緊接著偵測該外部時脈108的速度改變後程式化該組態暫存器204。該組態暫存器204的程式化可從另一設備(未顯示)予以提供及/或被嵌入在啟動程式(例如開機重設(POR)、操作程式等)中。該組態暫存器204可以是分開的或作為該非揮發性組態記憶體214(例如可程式化熔絲鏈、電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體等) 的部分。程式化到該組態暫存器204中的組態資訊可被儲存在該非揮發性組態記憶體214中並且藉此在電源關閉或重設情況期間被留存。

參考圖3，描繪根據本發明的教導的一組態暫存器的方塊圖的一特定實施例，其可被使用在圖1及2所示的數位設備中，並且描繪一些特定例子速度與電力組態選項的表。該時脈振盪器源的選擇可被程式化到該組態暫存器104的振盪器組態部分104b中，以及一預期的運作時脈振盪器頻率範圍可被程式化到該組態暫存器104的振盪器頻率範圍部分104a中。

舉例來說，藉由將該組態暫存器104的該振盪器組態部分104b中的位元設定為二進位11，主時脈振盪器可被停用。藉由將該組態暫存器104的該時脈振盪器組態部分104b中的該等位元設定為二進位10，該主時脈振盪器可在第一時脈振盪器模式。藉由將該組態暫存器104的該時脈振盪器組態部分104b中的該等位元設定為二進位01，該主時脈振盪器可在第二時脈振盪器模式。藉由將該組態暫存器104的該時脈振盪器組態部分104b中的該等位元設定為二進位00，該主時脈振盪器可在外部時脈振盪器模式。

組態該數位功能部102的頻敏邏輯電路112可由被程式化到該組態暫存器104的該時脈振盪器頻率範圍部分104a中的位元予以決定如下：舉例來說(但不限於)當該時脈組態暫存器104的該時脈振盪器頻率範圍部分104a中的該等位元被設定為二進位11時，可使用大於8 MHz的時脈頻率。 當該組態暫存器104的該時脈振盪器頻率範圍部分104a中的該等位元被設定為二進位10時，可使用在100 kHz及8 MHz之間的時脈頻率。當該組態暫存器104的該時脈振盪器頻率範圍部分104a中的該等位元被設定為二進位01時，可使用少於100 kHz的時脈頻率。

基於該組態暫存器104的該振盪器頻率範圍部分104a的該等位元組態設定，在該數位功能部102從該外部時脈108運作的任何時間，該等邏輯電路112的頻率相依部分可被組態以用於必要的偏壓電力模式。

雖然已經藉由提出本發明的實施例，描繪、描述並界定本發明的實施例，但是提出這些實施例並不意味對本發明的限制，以及意味著沒有任何此種限制。所揭露的標的能夠在形式及功能上進行顯著修改、變化及類似物，其將被一般熟習此項相關技術者想到並從本發明獲得好處。本發明的該描繪及描述的實施例只是例子，並不是本發明範圍的全部。

100‧‧‧數位設備

102‧‧‧數位功能部

104‧‧‧組態暫存器

104a‧‧‧時脈振盪器頻率範圍

104b‧‧‧時脈振盪器組態

106‧‧‧程式化匯流排

108‧‧‧外部時脈

110‧‧‧速度與電力組態電路

112‧‧‧邏輯電路

116‧‧‧時脈電路

118‧‧‧外部晶體

200‧‧‧具有非揮發性記憶體的設備

204‧‧‧組態暫存器

212‧‧‧邏輯電路

214‧‧‧非揮發性組態記憶體

經由結合所附圖式參考以上描述，可以得到本發明的一個較完整的理解，其中：圖1根據本發明的一特定實施例，說明一數位設備的示意方塊圖，其可程式化地可組態針對不同的外部時脈速度；圖2根據本發明的另一特定實施例，說明一數位設備的示意方塊圖，其可程式化地可組態用於不同的外部時脈速 度並有用於留存該程式化組態的非揮發性記憶體；以及圖3根據本發明的該教導，說明一組態暫存器的方塊圖的一特定實施例，其可被使用在圖1及2所示的該數位設備中，以及說明一些特定範例速度及電力組態選項的表。

雖然可對本發明進行各種修改及變化形式，其特定實施例已經被顯示在該等圖中並在本文被詳細地描述。然而應瞭解，特定實施例在本文的描述並不意為限制本發明在本文所揭露的該特殊的形式，而是相反，本發明是涵蓋由所附請求項定義的所有修改及及其等同物。

100‧‧‧數位設備

102‧‧‧數位功能部

104‧‧‧組態暫存器

106‧‧‧程式化匯流排

108‧‧‧外部時脈

110‧‧‧速度與電力組態電路

112‧‧‧邏輯電路

116‧‧‧時脈電路

118‧‧‧外部晶體

Claims (24)

1. 一種具有相關於且對於複數個不同時脈頻率範圍之每一者最佳化的運作參數之數位設備，其包括：一數位功能部，其具有對於複數個不同之時脈頻率範圍之每一者最佳化的一組運作參數；邏輯電路，該等邏輯電路具有對於該複數個不同之時脈頻率範圍之每一者最佳化的一組運作參數；一組態暫存器，其用於可程式化地選擇該複數個不同之時脈頻率範圍之一者；其中相關於該複數個不同時脈頻率範圍之該被選擇者的該等組運作參數被應用於該數位功能部及該等邏輯電路之操作；以及該組態暫存器中之時脈源選擇位元，其中該等時脈源選擇位元決定用於該等邏輯電路與數位功能部之運作的一時脈源之選擇；其中該等邏輯電路被耦合到由該組態暫存器中之該等時脈源選擇位元所選擇之一外部時脈。
2. 根據請求項1之數位設備，其中該組態暫存器被耦合到一組態匯流排。
3. 根據請求項2之數位設備，其中該組態匯流排是一串列資料匯流排。
4. 根據請求項2之數位設備，其中該組態匯流排是一並列資料匯流排。
5. 根據請求項1之數位設備，其中該複數個不同時脈頻率 範圍之一第一者包括少於100kHz的時脈頻率。
6. 根據請求項1之數位設備，其中該複數個不同時脈頻率範圍之一第二者包括在大約100kHz到大約8MHz之間的時脈頻率。
7. 根據請求項1之數位設備，其中該複數個不同時脈頻率範圍之一第三者包括大於大約8MHz的時脈頻率。
8. 根據請求項1之數位設備，其中該時脈源是複數個可選擇之內部時脈之一者。
9. 根據請求項8之數位設備，其中該複數個可選擇之內部時脈之該一者使用一外部晶體以進行頻率決定。
10. 根據請求項1之數位設備，其中該時脈源是一外部時脈。
11. 根據請求項1之數位設備，其中在改變於一時脈頻率範圍中之一時脈之前，重新程式化該組態暫存器。
12. 根據請求項1之數位設備，其中在一啟動運作期間程式化該組態暫存器。
13. 根據請求項1之數位設備，其中由一外部設備程式化該組態暫存器之該等組態位元。
14. 根據請求項1之數位設備，其中該數位功能部是一數位處理器。
15. 根據請求項14之數位設備，其中該數位處理器是選自包含一微處理器、一微控制器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)、一專用積體電路(ASIC)及一場可程式化閘陣列(FPGA)之群組。
16. 根據請求項14之該數位設備，其中由該數位處理器程式化該組態暫存器。
17. 根據請求項14之數位設備，其中該數位處理器在一啟動運作期間程式化該組態暫存器。
18. 根據請求項14之數位設備，其中當該時脈頻率中之一改變被偵測到時，該數位處理器程式化該組態暫存器。
19. 根據請求項1之數位設備，其中該數位功能部是一周邊功能部。
20. 根據請求項19之數位設備，其中該周邊功能部是選擇自包含靜態隨機存取記憶體、動態隨機存取記憶體、一類比轉數位轉換器、一數位轉類比轉換器及一通信介面之群組。
21. 根據請求項1之數位設備，其中該組態暫存器具有一非揮發性記憶體。
22. 根據請求項21之數位設備，其中該非揮發性記憶體是複數個可程式化熔絲鏈。
23. 根據請求項21之數位設備，其中該非揮發性記憶體是一電可抹除及可程式化唯讀記憶體(EEPROM)。
24. 根據請求項21之數位設備，其中該非揮發性記憶體是一快閃記憶體。