KR101466879B1 - 등가 회로 작성방법 및 등가 회로 작성 프로그램 - Google Patents

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Abstract

3단자 콘덴서가 실장된 회로의 시뮬레이션을 정밀도 높게 행할 수 있다.
라인(Lin1)은 외부전극(14a,14b)간을 접속한다. 라인(Lin2)은 외부전극(14c,14d)간을 접속한다. 라인(Lin3)은 콘덴서 성분(C1)이 마련되면서, 라인(Lin1,Lin2)을 접속한다. 회로 성분(A3)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14c) 사이에 마련되어 있는 인덕터 성분(Lg1) 또는 저항 성분(Rg1)의 적어도 어느 하나로 이루어진다. 회로 성분(A4)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14d) 사이에 마련되어 있는 인덕터 성분(Lg2) 또는 저항 성분(Rg2)의 적어도 어느 하나로 이루어진다.

Description

등가 회로 작성방법 및 등가 회로 작성 프로그램{METHOD AND PROGRAM FOR CREATING EQUIVALENT CIRCUIT}
본 발명은 등가 회로 작성방법 및 등가 회로 작성 프로그램에 관한 것으로서, 3단자 콘덴서의 등가 회로 작성방법 및 등가 회로 작성 프로그램에 관한 것이다.
전자 기기의 회로 설계나 프린트 기판 설계에 있어서, 시뮬레이션이 이용되는 경우가 있다. 시뮬레이션에서는, 3단자 콘덴서 등의 전자 부품의 등가 회로의 모델을 전자 기기의 회로에 편입하여 사용하는 경우가 많다. 종래의 3단자 콘덴서의 등가 회로로서는, 예를 들면 도 9에 나타내는 등가 회로가 알려져 있다. 도 9는 종래의 3단자 콘덴서의 등가 회로이다.
도 9의 3단자 콘덴서에서는 저항(R500,R501,R502,R504), 코일(L500,L501,L502), 콘덴서(C500) 및 외부전극(502a~502c)을 포함하고 있다. 저항(R500), 코일(L500), 저항(R501) 및 코일(L501)이 외부전극(502a,502b)간에 직렬로 접속되어 있다. 또한 코일(L500)과 코일(L501)의 사이와 외부전극(502c)의 사이에는 저항(R502), 콘덴서(C500) 및 코일(L502)이 직렬로 접속되어 있다. 또한 저항(R504)은 콘덴서(C500)에 병렬로 접속되어 있다.
그런데, 도 9에 나타내는 등가 회로에서는, 이하에 설명하는 바와 같이, 3단자 콘덴서가 실장된 회로 기판의 시뮬레이션을 정밀도 높게 행하는 것이 곤란하다. 도 10은 3단자 콘덴서(500)가 회로 기판(508)에 실장된 도면이다.
3단자 콘덴서(500)는, 도 10에 나타내는 바와 같이, 실제로는 4개의 외부전극(502a,502b,502d,502e)을 포함하고 있다. 외부전극(502a,502b)은 일반적으로는 입출력 단자로서 사용된다. 외부전극(502d,502e)은 일반적으로는 그라운드 단자로서 사용된다. 이와 같은 3단자 콘덴서(500)는 회로 기판(508)에 실장된다. 보다 상세하게는 회로 기판(508)은 랜드 전극(510a~510d)을 포함하고 있다. 그리고, 외부전극(502a,502b,502d,502e)은 각각 랜드 전극(510a~510d)에 접합된다.
그러나 종래의 등가 회로에서는, 외부전극(502d,502e)은 하나의 외부전극(502c)으로 간주되고 있다. 그 때문에, 종래의 등가 회로가 사용된 시뮬레이션에서는, 랜드 전극(510c,510d) 사이의 임피던스가 고려되지 않게 되어 버린다. 또한 랜드 전극(510c,510d)의 형상이 다른 경우, 랜드 전극(510c,510d)에 기생하는 인덕턴스나 용량도 다르기 때문에, 외부전극(502d,502e)을 흐르는 전류도 다르지만, 이 전류의 차이도 고려되지 않게 되어 버린다. 따라서, 3단자 콘덴서(500)가 실장된 회로 기판(508) 전체의 시뮬레이션을 정밀도 높게 행하는 것이 곤란하였다.
또한 종래의 등가 회로에 관한 특허문헌으로서는, 예를 들면 특허문헌 1에 기재된 회로 상수 최적화 방법이 알려져 있다. 그러나 특허문헌 1에는, 3단자 콘덴서가 사용된 회로에 있어서 시뮬레이션을 정밀도 높게 행하는 것에 관한 기재는 존재하지 않는다.
일본국 공개특허공보 2004-71642호
그리하여, 본 발명의 목적은 3단자 콘덴서가 실장된 회로 기판의 시뮬레이션을 정밀도 높게 행할 수 있는 등가 회로 작성방법 및 등가 회로 작성 프로그램을 제공하는 것이다.
본 발명의 한 형태에 따른 등가 회로 작성방법은 제1의 단자 내지 제4의 단자, 상기 제1의 단자와 상기 제2의 단자 사이에 접속되어 있는 제1의 콘덴서 도체, 및 상기 제3의 단자와 상기 제4의 단자 사이에 접속되어 있는 제2의 콘덴서 도체를 포함하고 있는 3단자 콘덴서의 등가 회로 작성방법으로서, 상기 제1의 단자와 상기 제2의 단자 사이를 접속하는 제1의 라인과, 상기 제3의 단자와 상기 제4의 단자 사이를 접속하는 제2의 라인과, 제1의 콘덴서 성분이 마련되면서, 상기 제1의 라인과 상기 제2의 라인을 접속하는 제3의 라인과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제3의 단자 사이에 마련되어 있는 제1의 인덕터 성분 또는 제1의 저항 성분의 적어도 어느 하나로 이루어지는 제1의 회로 성분과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제4의 단자 사이에 마련되어 있는 제2의 인덕터 성분 또는 제2의 저항 성분의 적어도 어느 하나로 이루어지는 제2의 회로 성분을 포함하고 있는 등가 회로를 작성하는 제1의 스텝과, 상기 등가 회로로부터 요구되는 제1의 S 파라미터와 소정의 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제1의 콘덴서 성분, 상기 제1의 인덕터 성분, 상기 제1의 저항 성분, 상기 제2의 인덕터 성분 및 상기 제2의 저항 성분의 값을 산출하는 제2의 스텝을 포함하고 있는 것을 특징으로 한다.
본 발명의 한 형태에 따른 등가 회로 작성 프로그램은 제1의 단자 내지 제4의 단자, 상기 제1의 단자와 상기 제2의 단자 사이에 접속되어 있는 제1의 콘덴서 도체, 및 상기 제3의 단자와 상기 제4의 단자 사이에 접속되어 있는 제2의 콘덴서 도체를 포함하고 있는 3단자 콘덴서의 등가 회로 작성 프로그램으로서, 상기 제1의 단자와 상기 제2의 단자 사이를 접속하는 제1의 라인과, 상기 제3의 단자와 상기 제4의 단자 사이를 접속하는 제2의 라인과, 제1의 콘덴서 성분이 마련되면서, 상기 제1의 라인과 상기 제2의 라인을 접속하는 제3의 라인과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제3의 단자 사이에 마련되어 있는 제1의 인덕터 성분 또는 제1의 저항 성분의 적어도 어느 하나로 이루어지는 제1의 회로 성분과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제4의 단자 사이에 마련되어 있는 제2의 인덕터 성분 또는 제2의 저항 성분의 적어도 어느 하나로 이루어지는 제2의 회로 성분을 포함하고 있는 등가 회로를 작성하는 제1의 스텝과, 상기 등가 회로로부터 요구되는 제1의 S 파라미터와 소정의 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제1의 콘덴서 성분, 상기 제1의 인덕터 성분, 상기 제1의 저항 성분, 상기 제2의 인덕터 성분 및 상기 제2의 저항 성분의 값을 산출하는 제2의 스텝을 컴퓨터에 실행시키는 것을 특징으로 한다.
본 발명에 의하면, 3단자 콘덴서가 실장된 회로 기판의 시뮬레이션을 정밀도높게 행할 수 있다.
도 1은 3단자 콘덴서의 외관 사시도이다.
도 2는 3단자 콘덴서의 분해 사시도이다.
도 3은 등가 회로 작성방법 및 등가 회로 작성 프로그램을 실행하는 컴퓨터의 블록도이다.
도 4는 3단자 콘덴서의 등가 회로이다.
도 5는 등가 회로 작성방법 및 등가 회로 작성 프로그램을 작성하기 전에 행해지는 3단자 콘덴서의 파라미터의 측정 순서를 나타낸 플로우 챠트이다.
도 6은 3단자 콘덴서의 접속방법을 나타낸 도면이다.
도 7은 등가 회로 작성 프로그램을 실행할 때에 컴퓨터의 제어부가 행하는 동작을 나타낸 플로우 챠트이다.
도 8은 회로 모듈의 단면 구조도이다.
도 9는 종래의 3단자 콘덴서의 등가 회로이다.
도 10은 3단자 콘덴서가 회로 기판에 실장된 도면이다.
이하에, 본 발명의 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 대하여 설명한다. 이하에 설명하는 등가 회로 작성방법 및 등가 회로 작성 프로그램에서는, 개략 이하에 설명하는 순서가 실행된다. 우선, 3단자 콘덴서의 S 파라미터를 실제로 측정한다. 이하, 실제로 측정하여 얻은 S 파라미터를 실측 S 파라미터(실측값)라 부른다. 다음으로 미리 정해진 회로 구성을 가지는 등가 회로의 각 파라미터(콘덴서 성분, 인덕터 성분 및 저항 성분의 값)를 변화시켜 S 파라미터를 컴퓨터에 의해 계산하여, 실측 S 파라미터에 가까운 S 파라미터가 얻어질 때의 상기 각 파라미터를 결정한다. 이하, 계산하여 얻은 S 파라미터를 계산 S 파라미터라 칭한다. 이것에 의해, 3단자 콘덴서의 등가 회로를 얻을 수 있다.
(3단자 콘덴서의 구조)
우선, 본 발명의 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 있어서, 시뮬레이션이 행해지는 3단자 콘덴서의 구조에 대하여 도면을 참조하면서 설명한다. 도 1은 3단자 콘덴서(10)의 외관 사시도이다. 도 2는 3단자 콘덴서(10)의 분해 사시도이다.
3단자 콘덴서(10)는 칩 콘덴서이며, 도 1 및 도 2에 나타내는 바와 같이, 적층체(12), 외부전극(14(14a~14d)) 및 콘덴서 도체(18(18a,18b))를 포함하고 있다.
적층체(12)는 도 1에 나타내는 바와 같이 직방체상을 이루고 있고, 도 2에 나타내는 바와 같이, 직사각형상의 세라믹층(16(16a~16d))이 적층되어 구성되어 있다. 적층체(12)의 z축 방향의 부방향측의 주면은, 3단자 콘덴서(10)가 회로 기판에 실장될 때에 회로 기판과 대향하는 실장면이다.
세라믹층(16)은 직사각형상을 이루고 있고, 유전체 세라믹에 의해 제작되어 있다. 이하에서는, 세라믹층(16)의 z축 방향의 정방향측의 주면을 표면이라 칭하고, 세라믹층(16)의 z축 방향의 부방향측의 주면을 이면이라 칭한다.
콘덴서 도체(18a)는 세라믹층(16b)의 표면상에 마련되어 있고, 직사각형상을 이루고 있다. 또한 콘덴서 도체(18a)는 세라믹층(16b)의 x축 방향의 양측의 단변에 인출되어 있다.
콘덴서 도체(18b)는 세라믹층(16c)의 표면상에 마련되어 있고, 직사각형상을 이루고 있다. 이것에 의해, 콘덴서 도체(18a,18b)는 세라믹층(16)을 통해 서로 대향하고 있다. 또한 콘덴서 도체(18b)는 세라믹층(16c)의 y축 방향의 양측의 장변에 인출되어 있다.
콘덴서 도체(18a)가 형성된 세라믹층(16b)과 콘덴서 도체(18b)가 형성된 세라믹층(16c)은 z축 방향으로 교대로 나열되도록 복수 적층되어 있다.
외부전극(14a)은 적층체(12)의 x축 방향의 부방향측의 단면을 덮고 있다. 외부전극(14b)은 적층체(12)의 x축 방향의 정방향측의 단면을 덮고 있다. 이것에 의해, 콘덴서 도체(18a)는 외부전극(14a,14b)간에 접속되어 있다.
외부전극(14c)은 적층체(12)의 y축 방향의 정방향측의 측면에 마련되어 있다. 외부전극(14d)은 적층체(12)의 y축 방향의 부방향측의 단면에 마련되어 있다. 이것에 의해, 콘덴서 도체(18b)는 외부전극(14c,14d)간에 접속되어 있다.
(전자 부품의 제조방법)
다음으로 3단자 콘덴서(10)의 제조방법에 대하여 설명한다. 또한 도면은 도 1 및 도 2를 원용한다.
우선, BaTiO3 등의 세라믹 분말에 대하여, 바인더 및 유기 용제를 첨가하여 볼밀에 투입하고, 습식 조합(調合)을 행하여 세라믹 슬러리를 얻는다. 얻어진 세라믹 슬러리를 닥터 블레이드법에 의해, 캐리어 시트상에 시트상으로 형성하여 건조시켜, 세라믹층(16)이 될 세라믹 그린시트를 제작한다. 또한 세라믹 분말의 주성분은 CaTiO3, SrTiO3, CaZrO3 등이어도 된다. 또한 세라믹 분말의 부성분으로서 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등이 첨가되어 있어도 된다.
다음으로 세라믹층(16)이 될 세라믹 그린시트상에, 도전성 재료로 이루어지는 페이스트를 스크린 인쇄법으로 도포함으로써 콘덴서 도체(18)를 형성한다. 도전성 재료로 이루어지는 페이스트는 금속 분말에 유기 바인더 및 유기 용제가 첨가된 것이다. 금속 분말은 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등이다.
다음으로 세라믹층(16)이 될 세라믹 그린시트를 적층하여 미소성의 마더 적층체를 얻는다. 이 후, 미소성의 마더 적층체에 대하여 프레스를 실시한다.
다음으로 미소성의 마더 적층체를 소정 치수로 컷트하여, 복수의 미소성의 적층체(12)를 얻는다. 이 후, 적층체(12)의 표면에 배럴 연마 가공 등의 연마 가공을 실시한다.
다음으로 미소성의 적층체(12)를 소성한다. 소성 온도는 예를 들면 1200~1300℃이다.
다음으로 적층체(12)에 외부전극(14)을 형성한다. 구체적으로는 공지의 딥법이나 슬릿 공법 등에 의해, 적층체(14)의 표면에 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 함유하는 도전성 페이스트를 도포한다. 그리고, 하지전극의 베이킹을 행하여 하지전극을 형성한다. 하지전극상에는 Ni 도금 및 Sn 도금을 실시한다. 이것에 의해 외부전극(14)이 형성된다. 이상의 공정에 의해 3단자 콘덴서(10)가 완성된다.
(등가 회로 작성방법 및 등가 회로 작성 프로그램)
이하에, 등가 회로 작성방법 및 등가 회로 작성 프로그램에 대하여 설명한다. 우선, 등가 회로 작성방법 및 등가 회로 작성 프로그램을 실행하는 컴퓨터의 구성에 대하여 도면을 참조하면서 설명한다. 도 3은 등가 회로 작성방법 및 등가 회로 작성 프로그램을 실행하는 컴퓨터(100)의 블록도이다.
컴퓨터(100)는 도 3에 나타내는 바와 같이 제어부(102), 입력부(104), 기억부(106) 및 표시부(108)를 포함하고 있다. 제어부(102)는 예를 들면 CPU에 의해 구성되고, 컴퓨터(100) 전체의 제어를 행한다. 입력부(104)는 예를 들면 키보드나 마우스 등에 의해 구성되며, 사용자의 입력을 접수한다. 기억부(106)는 예를 들면 메모리나 하드 디스크 등에 의해 구성되고, 입력부(104)에 있어서 입력된 정보나 제어부(102)에서 생성된 정보, 등가 회로 생성 프로그램 등을 기억한다. 표시부(108)는 예를 들면 디스플레이에 의해 구성되며, 제어부(102)의 연산 결과를 표시한다.
다음으로 3단자 콘덴서(10)의 등가 회로에 대하여 도면을 참조하면서 설명한다. 도 4는 3단자 콘덴서(10)의 등가 회로(200)이다.
등가 회로(200)는 도 4에 나타내는 바와 같이 외부전극(14a~14d), 라인(Lin1~Lin7) 및 회로 성분(A1~A9)을 포함하고 있다.
라인(Lin1)은 외부전극(14a,14b)간을 접속하고 있다. 라인(Lin2)은 외부전극(14c,14d)간을 접속하고 있다. 라인(Lin3)은 라인(Lin1)과 라인(Lin2)을 접속하고 있다.
라인(Lin4)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14c)의 사이를 접속하고 있다. 라인(Lin5)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14d) 사이를 접속하고 있다.
라인(Lin6)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14a)의 사이를 접속하고 있다. 라인(Lin7)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14b)의 사이를 접속하고 있다.
회로 성분(A1)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14a)의 사이에 마련되어 있고, 저항 성분(Rt1) 및 인덕터 성분(Lt1)으로 이루어진다. 저항 성분(Rt1)과 인덕터 성분(Lt1)은 직렬로 접속되어 있다. 회로 성분(A2)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14b)의 사이에 마련되어 있고, 저항 성분(Rt2) 및 인덕터 성분(Lt2)으로 이루어진다. 저항 성분(Rt2)과 인덕터 성분(Lt2)은 직렬로 접속되어 있다. 본 실시형태에서는 저항 성분(Rt1)과 저항 성분(Rt2)은 동등하다. 또한 인덕터 성분(Lt1)과 인덕터 성분(Lt2)은 동등하다.
또한 인덕터 성분(Lt1)과 인덕터 성분(Lt2)은 결합 계수(K1)에 의해 전자기적으로 결합하고 있다. 인덕터 성분(Lg1)과 인덕터 성분(Lg2)은 결합 계수(K2)에 의해 전자기적으로 결합하고 있다.
회로 성분(A3)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14c)의 사이에 마련되어 있고, 저항 성분(Rg1) 및 인덕터 성분(Lg1)으로 이루어진다. 저항 성분(Rg1)과 인덕터 성분(Lg1)은 직렬로 접속되어 있다. 회로 성분(A4)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14d) 사이에 마련되어 있고, 저항 성분(Rg2) 및 인덕터 성분(Lg2)으로 이루어진다. 저항 성분(Rg2)과 인덕터 성분(Lg2)은 직렬로 접속되어 있다. 본 실시형태에서는 저항 성분(Rg1)과 저항 성분(Rg2)은 동등하다. 또한 인덕터 성분(Lg1)과 인덕터 성분(Lg2)은 동등하다.
회로 성분(A5)은 라인(Lin3)에 마련되어 있고, 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)으로 이루어진다. 콘덴서 성분(C1)과 인덕터 성분(L1)과 저항 성분(R1)은 직렬로 접속되어 있다.
회로 성분(A6)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14c)의 사이에 마련되어 있고, 콘덴서 성분(C2), 저항 성분(R2) 및 인덕터 성분(L2)으로 이루어진다. 콘덴서 성분(C2)과 저항 성분(R2)과 인덕터 성분(L2)은 직렬로 접속되어 있다. 회로 성분(A7)은 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14d)의 사이에 마련되어 있고, 콘덴서 성분(C3), 저항 성분(R3) 및 인덕터 성분(L3)으로 이루어진다. 콘덴서 성분(C3)과 저항 성분(R3)과 인덕터 성분(L3)은 직렬로 접속되어 있다. 본 실시형태에서는 콘덴서 성분(C2)과 콘덴서 성분(C3)은 동등하다. 또한 인덕터 성분(L2)과 인덕터 성분(L3)은 동등하다. 저항 성분(R2)과 저항 성분(R3)은 동등하다.
회로 성분(A8)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14a)의 사이에 마련되어 있고, 콘덴서 성분(C4), 인덕터 성분(L4) 및 저항 성분(R4)으로 이루어진다. 콘덴서 성분(C4)과 인덕터 성분(L4)과 저항 성분(R4)은 직렬로 접속되어 있다. 회로 성분(A9)은 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14b)의 사이에 마련되어 있고, 콘덴서 성분(C5), 인덕터 성분(L5) 및 저항 성분(R5)으로 이루어진다. 콘덴서 성분(C5)과 인덕터 성분(L5)과 저항 성분(R5)은 직렬로 접속되어 있다. 본 실시형태에서는 콘덴서 성분(C4)과 콘덴서 성분(C5)은 동등하다. 또한 인덕터 성분(L4)과 인덕터 성분(L5)은 동등하다. 저항 성분(R4)과 저항 성분(R5)은 동등하다.
이상과 같이 구성된 등가 회로(200)에서는 회로 성분(A1,A2)이 콘덴서 도체(18a)에 대응하고 있다. 또한 회로 성분(A3,A4)이 콘덴서 도체(18b)에 대응하고 있다.
이상과 같이, 등가 회로(200)는 라인(Lin3)으로부터 외부전극(14a,14c)을 보았을 때의 회로 구조와, 라인(Lin3)으로부터 외부전극(14b,14d)을 보았을 때의 회로 구조가 대칭이 되고 있다.
(컴퓨터의 동작)
다음으로 등가 회로 작성방법 및 등가 회로 작성 프로그램을 실행할 때의 컴퓨터(100)의 동작에 대하여 설명을 행한다. 도 5는 등가 회로 작성방법 및 등가 회로 작성 프로그램을 작성하기 전에 행해지는 3단자 콘덴서(10)의 파라미터의 측정 순서를 나타낸 플로우 챠트이다. 도 6은 3단자 콘덴서(10)의 접속방법을 나타낸 도면이다. 도 7은 등가 회로 작성 프로그램을 실행할 때에 컴퓨터(100)의 제어부(102)가 행하는 동작을 나타낸 플로우 챠트이다.
우선, 사용자는 복수의 3단자 콘덴서(10)의 샘플을 준비한다(스텝 S1). 그리고, 사용자는 도 6(a)에 나타내는 바와 같이 외부전극(14a,14b)이 전원 전압 또는 신호가 인가되는 단자로서 사용되고, 외부전극(14c,14d)이 그라운드 단자로서 사용되도록 3단자 콘덴서(10)를 회로 기판에 실장한다. 이하에서는, 도 6(a)의 실장 구조를 제1의 실장 구조라 부른다. 또한 사용자는 도 6(b)에 나타내는 바와 같이, 외부전극(14c,14d)이 전원 전압 또는 신호가 인가되는 단자로서 사용되고, 외부전극(14a,14b)이 그라운드 단자로서 사용되도록 3단자 콘덴서(10)를 회로 기판에 실장한다. 이하에서는 도 6(b)의 실장 구조를 제2의 실장 구조라 칭한다.
다음으로 사용자는 제1의 실장 구조에 있어서의 3단자 콘덴서(10)의 실측 S 파라미터(P1)를 측정한다(스텝 S2). 또한 사용자는 제2의 실장 구조에 있어서의 3단자 콘덴서(10)의 실측 S 파라미터(P2)를 측정한다(스텝 S3).
다음으로 사용자는 3단자 콘덴서(10)의 외부전극(14a,14b)간의 직류 저항값(r1)을 측정한다(스텝 S4). 또한 사용자는 3단자 콘덴서(10)의 외부전극(14c,14d)간의 직류 저항값(r2)을 측정한다(스텝 S5). 이상의 동작에 의해, 3단자 콘덴서(10)의 파라미터의 측정이 종료된다.
다음으로 사용자는 컴퓨터(100)를 기동시킨다. 제어부(102)는 사용자의 입력부(104)로부터의 입력에 따라, 등가 회로(200)로부터, 제1의 실장 구조에 있어서의 S 파라미터를 계산하기 위한 제1의 모델, 및 제2의 실장 구조에 있어서의 S 파라미터를 계산하기 위한 제2의 모델을 작성한다(스텝 S10).
다음으로 사용자는 입력부(104)에 의해 직류 저항값(r1,r2)을 입력한다. 따라서, 제어부(102)는 저항 성분(Rt1,Rt2)을 직류 저항값(r1)에 준한 값으로 설정하고, 저항 성분(Rg1,Rg2)을 직류 저항값(r2)에 준한 값으로 설정한다(스텝 S11).
다음으로 사용자는 입력부(104)에 의해 콘덴서 성분(C1~C5), 인덕터 성분(L1~L5), 저항 성분(R1~R5) 및 결합 계수(K1,K2)(이하, 이들을 합쳐서 변수라 칭함)의 초기값을 입력한다. 따라서, 제어부(102)는 초기값을 사용하여 제1의 모델의 계산 S 파라미터(P11) 및 제2의 모델의 계산 S 파라미터(P12)를 계산한다(스텝 S12). 이것에 의해, 제어부(102)는 계산 S 파라미터(P11,P12)의 그래프를 작성한다.
다음으로 제어부(102)는 스텝 S12에 있어서 계산한 계산 S 파라미터(P11,P12)와 스텝 S2, S3에 있어서 취득한 실측 S 파라미터(P1,P2)의 에러 함수의 값(E1,E2)(차)을 계산한다(스텝 S13).
다음으로 제어부(102)는 스텝 S13에 있어서 얻어진 에러 함수의 값(E1,E2)이 소정값보다 작아졌는지를 판정한다(스텝 S14). 스텝 S14에 있어서, 에러 함수의 값(E1,E2)이 충분히 작아졌을 경우에는, 제어부(102)는 이때의 변수의 값을 등가 회로(200)의 회로 성분으로 결정하여 처리를 종료한다. 한편, 에러 함수의 값(E1,E2)이 충분히 작아져 있지 않을 경우에는 본 처리는 스텝 S15로 진행한다.
에러 함수의 값(E1,E2)이 충분히 작아져 있지 않을 경우, 제어부(102)는 변수를 변경하여, 계산 S 파라미터(P11,P12)를 계산한다(스텝 S15). 이 후, 에러 함수의 값(E1,E2)이 소정값보다 작아질 때까지, 스텝 S13~S15가 반복된다. 변수의 변경에 대해서는 예를 들면 ADS(Advanced Design System; Agilent Technologies사 제품)에 의해 행할 수 있다.
(효과)
본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 3단자 콘덴서(10)가 실장된 회로 시뮬레이션을 정밀도 높게 행할 수 있다. 보다 상세하게는, 도 9에 나타내는 종래의 등가 회로에서는, 외부전극(502d,502e)은 하나의 외부전극(502c)으로 간주되고 있다. 그 때문에, 종래의 등가 회로가 사용된 시뮬레이션에서는 랜드 전극(510c,510d)간의 임피던스나, 외부전극(502d,502e)을 흐르는 전류의 차이를 고려할 수 없어, 시뮬레이션을 정밀도 높게 행하는 것이 곤란했다.
한편, 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에서는, 등가 회로(200)는 외부전극(14c,14d)과, 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14c) 사이에 마련되어 있는 인덕터 성분(Lg1) 및 저항 성분(Rg1)과, 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14d) 사이에 마련되어 있는 인덕터 성분(Lg2) 및 저항 성분(Rg2)을 포함하고 있다. 이것에 의해, 외부전극(14c,14d)을 각각 랜드 전극(510c,510d)에 접합시켜, 3단자 콘덴서(10)가 실장된 회로 시뮬레이션을 행하는 것이 가능해진다. 따라서, 등가 회로(200)가 사용된 시뮬레이션에서는, 랜드 전극(510c,510d)간의 임피던스나, 외부전극(502d,502e)을 흐르는 전류의 차이를 고려하는 것이 가능해진다. 그 결과, 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 정밀도 높게 행할 수 있다.
또한 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 제1의 실장 구조가 적용된 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 행할 수 있는 동시에, 제2의 실장 구조가 적용된 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 행할 수 있다. 보다 상세하게는, 도 9에 나타내는 종래의 등가 회로에서는, 외부전극(502d,502e)은 하나의 외부전극(502c)으로 간주되고 있었다. 이 경우, 외부전극(502d,502e)에 접속되어 있는 콘덴서 도체의 등가 회로가 정확하게 표현되어 있지 않으므로, 도 6(b)에 나타내는 제2의 실장 구조가 적용된 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 정확하게 행할 수 없다.
한편, 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 등가 회로(200)는 외부전극(14a,14b)과, 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14a) 사이에 마련되어 있는 인덕터 성분(Lt1) 및 저항 성분(Rt1)과, 라인(Lin1)과 라인(Lin3)의 접속 부분과 외부전극(14b) 사이에 마련되어 있는 인덕터 성분(Lt2) 및 저항 성분(Rt2)을 포함하고 있다. 또한 외부전극(14c,14d)과, 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14c) 사이에 마련되어 있는 인덕터 성분(Lg1) 및 저항 성분(Rg1)과, 라인(Lin2)과 라인(Lin3)의 접속 부분과 외부전극(14d) 사이에 마련되어 있는 인덕터 성분(Lg2) 및 저항 성분(Rg2)을 포함하고 있다. 이것에 의해, 외부전극(14a,14b)간에 접속되어 있는 콘덴서 도체(18a)의 등가 회로가 표현되어 있는 동시에, 외부전극(14c,14d)간에 접속되어 있는 콘덴서 도체(18b)의 등가 회로가 표현되어 있다. 즉, 등가 회로(200)에 의하면, 3단자 콘덴서(10)의 구조가 정확하게 표현되어 있다. 따라서, 등가 회로(200)를 사용함으로써, 제1의 실장 구조가 적용된 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 행할 수 있는 동시에, 제2의 실장 구조가 적용된 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 행할 수 있다.
또한 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 보다 정밀도 높게 행할 수 있다. 보다 상세하게는, 등가 회로(200)는 콘덴서 성분(C1~C5), 인덕터 성분(L1~L5) 및 저항 성분(R1~R5)을 포함하고 있다. 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)과, 콘덴서 성분(C2), 인덕터 성분(L2) 및 저항 성분(R2)과, 콘덴서 성분(C3), 인덕터 성분(L3) 및 저항 성분(R3)은 병렬 접속되어 있다. 또한 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)과, 콘덴서 성분(C4), 인덕터 성분(L4) 및 저항 성분(R4)과, 콘덴서 성분(C5), 인덕터 성분(L5) 및 저항 성분(R5)은 병렬 접속되어 있다. 이것에 의해, 면상(面狀)의 콘덴서 도체(18a,18b)의 등가 회로가 표현되어 있다. 그 결과, 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 3단자 콘덴서(10)가 실장된 회로의 시뮬레이션을 보다 정밀도 높게 행하는 것이 가능해진다.
또한 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 등가 회로(200)의 변수의 결정을 위한 계산 시간을 짧게 할 수 있다. 보다 상세하게는, 3단자 콘덴서(10)에서는, 도 2에 나타내는 바와 같이, 콘덴서 도체(18a)는 콘덴서 도체(18a)의 대각선의 교점을 통과하면서, y축 방향으로 연장되는 직선(B1)에 관하여 선대칭의 구조를 가지고 있다. 또한 도 2에 나타내는 바와 같이, 콘덴서 도체(18b)는 콘덴서 도체(18b)의 대각선의 교점을 통과하면서, x축 방향으로 연장되는 직선(B2)에 관하여 선대칭의 구조를 가지고 있다. 따라서, 콘덴서 도체(18a)의 등가 회로는 직선(B1)에 관하여 대칭의 구조를 가지고 있다. 마찬가지로, 콘덴서 도체(18b)의 등가 회로는 직선(B2)에 관하여 대칭의 구조를 가지고 있다. 그리하여, 저항 성분(Rt1,Rt2)을 동등하게 설정하고, 저항 성분(Rg1,Rg2)을 동등하게 설정하며, 인덕터 성분(Lt1,Lt2)을 동등하게 설정하고, 인덕터 성분(Lg1,Lg2)을 동등하게 설정하고 있다. 또한 콘덴서 성분(C2,C3)을 동등하게 설정하고, 인덕터 성분(L2,L3)을 동등하게 설정하며, 저항 성분(R2,R3)을 동등하게 설정하고 있다. 또한 콘덴서 성분(C4,C5)을 동등하게 설정하고, 인덕터 성분(L4,L5)을 동등하게 설정하며, 저항 성분(R4,R5)을 동등하게 설정하고 있다. 이것에 의해, 등가 회로 작성방법 및 등가 회로 작성 프로그램에 있어서 변경할 변수의 수가 적어진다. 그 결과, 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 등가 회로(200)의 변수의 결정을 위한 계산 시간을 짧게 할 수 있다.
(등가 회로의 사용예)
이하에 등가 회로(200)의 사용예에 대하여 도면을 참조하면서 설명한다. 도 8은 회로 모듈(300)의 단면 구조도이다. 이하에서는, 도 8에 있어서의 상하방향을 간단히 상하방향이라 칭하고, 도 8에 있어서의 좌우방향을 간단히 좌우방향이라 칭한다.
회로 모듈(300)은 3단자 콘덴서(10), 회로 기판(302), IC(304) 및 직류 전원(306)을 포함하고 있다. 회로 모듈(300)은 도체층(310,312,314) 및 비아홀 도체(v1~v5)를 포함하고 있다.
IC(304) 및 직류 전원(306)은 회로 기판(302)의 상측의 주면에 실장되어 있다. 3단자 콘덴서(10)는 회로 기판(302)의 하측의 주면에 실장되어 있고, 전원 전압의 변동을 억제하기 위한 디커플링 콘덴서이다.
도체층(310)은 회로 기판(302) 내에 있어서 좌우방향으로 연장되어 있다. 도체층(312)은 회로 기판(302)의 하측의 주면에 마련되어 있다. 도체층(312)의 우단(右端)은 외부전극(14a)에 랜드(도시하지 않음)를 통해 접속되어 있다. 도체층(314)은 회로 기판(302)의 하측의 주면에 마련되어 있다. 도체층(314)의 좌단은 외부전극(14b)에 접속되어 있다.
비아홀 도체(v1)는 회로 기판(302) 내를 상하방향으로 연장되어 있다. 비아홀 도체(v1)의 상단은 도체층(310)에 접속되어 있다. 또한 비아홀 도체(v1)의 하단은 3단자 콘덴서(10)의 외부전극(14c,14d)에 랜드(도시하지 않음)를 통해 접속되어 있다.(편의상, 비아홀 도체(v1)를 1개로 도시하고 있다.)
비아홀 도체(v2)는 회로 기판(302) 내를 상하방향으로 연장되어 있다. 비아홀 도체(v2)의 상단은 IC(304)에 접속되어 있다. 또한 비아홀 도체(v2)의 하단은 도체층(310)의 좌우방향의 중앙에 접속되어 있다.
비아홀 도체(v3)는 회로 기판(302) 내를 상하방향으로 연장되어 있다. 비아홀 도체(v3)의 상단은 IC(304)에 접속되어 있다. 또한 비아홀 도체(v3)의 하단은 도체층(312)의 좌우방향의 중앙에 접속되어 있다.
비아홀 도체(v4)는 회로 기판(302) 내를 상하방향으로 연장되어 있다. 비아홀 도체(v4)의 상단은 직류 전원(306)에 접속되어 있다. 또한 비아홀 도체(v4)의 하단은 도체층(310)의 좌단에 접속되어 있다.
비아홀 도체(v5)는 회로 기판(302) 내를 상하방향으로 연장되어 있다. 비아홀 도체(v5)의 상단은 직류 전원(306)에 접속되어 있다. 또한 비아홀 도체(v5)의 하단은 도체층(312)의 좌단에 접속되어 있다.
이상과 같은 회로 모듈(300)에서는 회로·기판 설계자는 비아홀 도체(v2), 도체층(310), 비아홀 도체(v1), 3단자 콘덴서(10), 도체층(312) 및 비아홀 도체(v3)로 이루어지는 루프 회로의 임피던스(이하, 루프 임피던스라 칭함)가 낮아지도록 설계한다. 루프 임피던스를 낮게 하는 방법으로서는 콘덴서를 다수 사용하는 것, 저ESL 콘덴서를 사용하는 것, 콘덴서를 IC(304)의 핀에 가까운 위치에 배치하는 것, 회로 기판(302)의 도체층(310,312,314)이나 비아홀 도체(v1~v5)의 구조를 변경하는 것 등을 들 수 있다. 어느 방법에 의해 루프 임피던스를 낮게 할지를 결정하기 위해서는, 회로 시뮬레이션을 사용하여 회로 모듈(300)의 설계를 행하는 것이 유효하다.
회로 모듈(300)의 회로 시뮬레이션을 행할 경우에는 3단계의 시뮬레이션을 행한다. 우선, 회로 기판(302)의 도체층(310,312,314) 및 비아홀 도체(v1~v5)를 입력하여, 회로 기판(302)만의 특성을 전자계 시뮬레이션으로 구한다. 다음으로 본 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의해 3단자 콘덴서(10)의 등가 회로, 등가 회로의 변수를 얻는다. 마지막으로, 전자계 시뮬레이션으로 구한 회로 기판(302)의 특성과 3단자 콘덴서(10)의 등가 회로, 등가 회로의 변수에 근거하여, 회로 모듈(300)의 회로 시뮬레이션을 행한다. 이것에 의해, 회로 모듈(300)의 루프 임피던스를 계산한다.
(그 밖의 실시형태)
본 발명에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 의하면, 상기 실시형태에 따른 등가 회로 작성방법 및 등가 회로 작성 프로그램에 한정되지 않고, 그 요지의 범위 내에 있어서 변경 가능하다.
또한 등가 회로(200)에 있어서, 콘덴서 성분(C2~C5), 인덕터 성분(L2~L5) 및 저항 성분(R2~R5)이 마련되어 있지 않아도 된다. 또한 등가 회로(200)에 있어서, 저항 성분(Rt1,Rt2) 및 인덕터 성분(Lt1,Lt2)이 마련되어 있지 않아도 된다.
또한 회로 성분(A1)은 저항 성분(Rt1) 또는 인덕터 성분(Lt1)의 적어도 어느 하나로 이루어져 있으면 된다. 회로 성분(A2)은 저항 성분(Rt2) 또는 인덕터 성분(Lt2)의 적어도 어느 하나로 이루어져 있으면 된다. 회로 성분(A3)은 저항 성분(Rg1) 또는 인덕터 성분(Lg1)의 적어도 어느 하나로 이루어져 있으면 된다. 회로 성분(A4)은 저항 성분(Rg2) 또는 인덕터 성분(Lg2)의 적어도 어느 하나로 이루어져 있으면 된다.
또한 회로 성분(A5)은 콘덴서 성분(C1)을 포함하고, 인덕터 성분(L1) 및 저항 성분(R1)의 적어도 어느 하나를 포함하고 있어도 된다. 회로 성분(A6)은 콘덴서 성분(C2), 인덕터 성분(L2) 및 저항 성분(R2)의 적어도 어느 하나로 이루어져 있으면 된다. 회로 성분(A7)은 콘덴서 성분(C3), 인덕터 성분(L3) 및 저항 성분(R3)의 적어도 어느 하나로 이루어져 있으면 된다.
또한 회로 성분(A8)은 콘덴서 성분(C4), 인덕터 성분(L4) 및 저항 성분(R4)의 적어도 어느 하나로 이루어져 있으면 된다. 회로 성분(A9)은 콘덴서 성분(C5), 인덕터 성분(L5) 및 저항 성분(R5)의 적어도 어느 하나로 이루어져 있으면 된다.
또한 등가 회로(200)에서는 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)과, 콘덴서 성분(C2), 인덕터 성분(L2) 및 저항 성분(R2)과, 콘덴서 성분(C3), 인덕터 성분(L3) 및 저항 성분(R3)은 병렬 접속되어 있다. 또한 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)과, 콘덴서 성분(C4), 인덕터 성분(L4) 및 저항 성분(R4)과, 콘덴서 성분(C5), 인덕터 성분(L5) 및 저항 성분(R5)은 병렬 접속되어 있다. 단, 더 많은 콘덴서 성분, 인덕터 성분 및 저항 성분이 콘덴서 성분(C1), 인덕터 성분(L1) 및 저항 성분(R1)에 병렬로 접속되어 있어도 된다.
또한 상기 실시형태에서는, 제어부(102)는 에러 함수의 값(E1,E2)의 양쪽이 최소가 되었을 때의 등가 회로(200)의 변수를 산출하고 있다. 그러나 제어부(102)는 에러 함수의 값(E1,E2)이 소정의 값보다도 작아질 때의 등가 회로(200)의 변수를 산출해도 된다.
또한 제2의 S 파라미터는 반드시 실측값이 아니어도 된다. 예를 들면, 어느 3단자 콘덴서가 시장에 유통되어 있고, S 파라미터에 관한 정보가 웹 사이트 등에 게재되어 있을 경우, 상기 S 파라미터가 제2의 S 파라미터가 될 수 있다. 이 경우, 본 발명에 근거하여 등가 회로를 작성함으로써, 상기 3단자 콘덴서의 특징을 추정하는 것이 가능해진다. 예를 들면, 등가 회로의 어느 인덕터 성분이 작은 것을 알았을 경우, 상기 3단자 콘덴서의 내부전극에 특징이 있는 것이 아닐까라는 추측이 가능해진다.
이상과 같이, 본 발명은 등가 회로 작성방법 및 등가 회로 작성 프로그램에 유용하고, 특히 3단자 콘덴서가 실장된 회로의 시뮬레이션을 정밀도 높게 행할 수 있는 점에 있어서 뛰어나다.
A1~A9: 회로 성분 C1~C5: 콘덴서 성분
K1, K2: 결합 계수 L1~L5, Lg1, Lg2, Lt1, Lt2: 인덕터 성분
Lin1~Lin7: 라인 R1~R5, Rg1, Rg2, Rt1, Rt2: 저항 성분
10: 3단자 콘덴서 12: 적층체
14a~14d: 외부전극 16a~16d: 세라믹층
18a, 18b: 콘덴서 도체 100: 컴퓨터
102: 제어부 104: 입력부
106: 기억부 108: 표시부
200: 등가 회로

Claims (12)

  1. 제1의 단자 내지 제4의 단자, 상기 제1의 단자와 상기 제2의 단자 사이에 접속되어 있는 제1의 콘덴서 도체, 및 상기 제3의 단자와 상기 제4의 단자 사이에 접속되어 있는 제2의 콘덴서 도체를 포함하고 있는 3단자 콘덴서의 등가 회로 작성방법으로서,
    상기 제1의 단자와 상기 제2의 단자 사이를 접속하는 제1의 라인과,
    상기 제3의 단자와 상기 제4의 단자 사이를 접속하는 제2의 라인과,
    제1의 콘덴서 성분이 마련되면서, 상기 제1의 라인과 상기 제2의 라인을 접속하는 제3의 라인과,
    상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제3의 단자 사이에 마련되어 있는 제1의 인덕터 성분 또는 제1의 저항 성분의 적어도 어느 하나로 이루어지는 제1의 회로 성분과,
    상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제4의 단자 사이에 마련되어 있는 제2의 인덕터 성분 또는 제2의 저항 성분의 적어도 어느 하나로 이루어지는 제2의 회로 성분을 포함하고 있는 등가 회로를 작성하는 제1의 스텝과,
    상기 등가 회로로부터 요구되는 제1의 S 파라미터와 소정의 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제1의 콘덴서 성분, 상기 제1의 인덕터 성분, 상기 제1의 저항 성분, 상기 제2의 인덕터 성분 및 상기 제2의 저항 성분의 값을 산출하는 제2의 스텝을 포함하고 있는 것을 특징으로 하는 등가 회로 작성방법.
  2. 제1항에 있어서,
    상기 제1의 인덕터 성분과 상기 제2의 인덕터 성분은 동등하고,
    상기 제1의 저항 성분과 상기 제2의 저항 성분은 동등한 것을 특징으로 하는 등가 회로 작성방법.
  3. 제1항에 있어서,
    상기 등가 회로는 상기 제1의 라인과 상기 제3의 라인의 접속 부분과 상기 제1의 단자의 사이에 마련되어 있는 제3의 인덕터 성분 또는 제3의 저항 성분의 적어도 어느 하나로 이루어지는 제3의 회로 성분과, 상기 제1의 라인과 상기 제3의 라인의 접속 부분과 상기 제2의 단자 사이에 마련되어 있는 제4의 인덕터 성분 또는 제4의 저항 성분의 적어도 어느 하나로 이루어지는 제4의 회로 성분을 더 포함하고 있고,
    상기 제2의 스텝에서는, 상기 제1의 S 파라미터와 상기 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제3의 인덕터 성분, 상기 제3의 저항 성분, 상기 제4의 인덕터 성분 및 상기 제4의 저항 성분의 값을 산출하는 것을 특징으로 하는 등가 회로 작성방법.
  4. 제3항에 있어서,
    상기 제3의 인덕터 성분과 상기 제4의 인덕터 성분은 동등하고,
    상기 제3의 저항 성분과 상기 제4의 저항 성분은 동등한 것을 특징으로 하는 등가 회로 작성방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 등가 회로는 제2의 콘덴서 성분, 제5의 인덕터 성분 및 제5의 저항 성분으로 이루어지는 제5의 회로 성분이 마련되면서, 상기 제1의 라인과 상기 제3의 라인의 접속 부분과 상기 제3의 단자 사이를 접속하는 제4의 라인, 및 제3의 콘덴서 성분, 제6의 인덕터 성분 및 제6의 저항 성분으로 이루어지는 제6의 회로 성분이 마련되면서, 상기 제1의 라인과 상기 제3의 라인의 접속 부분과 상기 제4의 단자 사이를 접속하는 제5의 라인을 더 포함하고 있고,
    상기 제2의 스텝에서는, 상기 제1의 S 파라미터와 상기 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제2의 콘덴서 성분, 상기 제5의 인덕터 성분, 상기 제5의 저항 성분, 상기 제3의 콘덴서 성분, 상기 제6의 인덕터 성분 및 상기 제6의 저항 성분의 값을 산출하는 것을 특징으로 하는 등가 회로 작성방법.
  6. 제5항에 있어서,
    상기 제2의 콘덴서 성분과 상기 제3의 콘덴서 성분은 동등하고,
    상기 제5의 인덕터 성분과 상기 제6의 인덕터 성분은 동등하며,
    상기 제5의 저항 성분과 상기 제6의 저항 성분은 동등한 것을 특징으로 하는 등가 회로 작성방법.
  7. 제1항에 있어서,
    상기 등가 회로는 제4의 콘덴서 성분, 제7의 인덕터 성분 및 제7의 저항 성분으로 이루어지는 제7의 회로 성분이 마련되면서, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제1의 단자 사이를 접속하는 제6의 라인, 및 제5의 콘덴서 성분, 제8의 인덕터 성분 및 제8의 저항 성분으로 이루어지는 제8의 회로 성분이 마련되면서, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제2의 단자 사이를 접속하는 제7의 라인을 더 포함하고 있고,
    상기 제2의 스텝에서는, 상기 제1의 S 파라미터와 상기 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제4의 콘덴서 성분, 상기 제7의 인덕터 성분, 상기 제7의 저항 성분, 상기 제5의 콘덴서 성분, 상기 제8의 인덕터 성분 및 상기 제8의 저항 성분의 값을 산출하는 것을 특징으로 하는 등가 회로 작성방법.
  8. 제7항에 있어서,
    상기 제4의 콘덴서 성분과 상기 제5의 콘덴서 성분은 동등하고,
    상기 제7의 인덕터 성분과 상기 제8의 인덕터 성분은 동등하며,
    상기 제7의 저항 성분과 상기 제8의 저항 성분은 동등한 것을 특징으로 하는 등가 회로 작성방법.
  9. 제8항에 있어서,
    상기 제3의 라인에는 제9의 인덕터 성분 또는 제9의 저항 성분의 적어도 어느 하나가 더 마련되어 있고,
    상기 제1의 콘덴서 성분, 상기 제9의 인덕터 성분 및 상기 제9의 저항 성분은 제9의 회로 성분을 구성하고 있는 것을 특징으로 하는 등가 회로 작성방법.
  10. 제9항에 있어서,
    상기 제2의 S 파라미터는 상기 3단자 콘덴서의 S 파라미터의 실측값인 것을 특징으로 하는 등가 회로 작성방법.
  11. 제3항에 있어서,
    상기 제2의 스텝에서는, 상기 제1의 S 파라미터와 상기 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제1의 인덕터 성분과 상기 제2의 인덕터 성분의 제1의 결합 계수 및 상기 제3의 인덕터 성분과 상기 제4의 인덕터 성분의 제2의 결합 계수의 값을 산출하는 것을 특징으로 하는 등가 회로 작성방법.
  12. 제1의 단자 내지 제4의 단자, 상기 제1의 단자와 상기 제2의 단자 사이에 접속되어 있는 제1의 콘덴서 도체, 및 상기 제3의 단자와 상기 제4의 단자 사이에 접속되어 있는 제2의 콘덴서 도체를 포함하고 있는 3단자 콘덴서의 등가 회로 작성 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체로서,
    상기 제1의 단자와 상기 제2의 단자 사이를 접속하는 제1의 라인과, 상기 제3의 단자와 상기 제4의 단자 사이를 접속하는 제2의 라인과, 제1의 콘덴서 성분이 마련되면서, 상기 제1의 라인과 상기 제2의 라인을 접속하는 제3의 라인과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제3의 단자 사이에 마련되어 있는 제1의 인덕터 성분 또는 제1의 저항 성분의 적어도 어느 하나로 이루어지는 제1의 회로 성분과, 상기 제2의 라인과 상기 제3의 라인의 접속 부분과 상기 제4의 단자 사이에 마련되어 있는 제2의 인덕터 성분 또는 제2의 저항 성분의 적어도 어느 하나로 이루어지는 제2의 회로 성분을 포함하고 있는 등가 회로를 작성하는 제1의 스텝과,
    상기 등가 회로로부터 요구되는 제1의 S 파라미터와 소정의 제2의 S 파라미터의 차가 소정값보다도 작아질 때의 상기 제1의 콘덴서 성분, 상기 제1의 인덕터 성분, 상기 제1의 저항 성분, 상기 제2의 인덕터 성분 및 상기 제2의 저항 성분의 값을 산출하는 제2의 스텝을 컴퓨터에 실행시키는 것을 특징으로 하는 등가 회로 작성 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
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