JP6361171B2 - 等価回路 - Google Patents

Description

本発明は、積層型コンデンサのシミュレーション用の等価回路に関する。

この種の分野の従来技術として、例えば特許文献１に記載されたものが知られている。特許文献１に記載の積層チップコンデンサの等価回路モデルでは、基本等価回路の等価直列キャパシタンスと等価直列レジスタンスの一部を、スタティックキャパシタンスと、積層チップコンデンサ内における内部電極の角や端の近くに発生する電磁場分布の異常特性に関する回路素子として、キャパシタンス及びレジスタンスを設けている。このような構成により、この等価回路モデルでは、実際の回路性能との誤差の発生の抑制を図っている。

特開２０１２−３４０９号公報

上記のように、等価回路では、実製品の積層型コンデンサの特性との誤差を抑制し、実製品の積層型コンデンサの特性に近似する特性を得ることが求められている。

本発明は、実製品の積層型コンデンサの特性に近似する特性を得ることができる等価回路を提供することを目的とする。

本発明に係る等価回路は、積層型コンデンサのシミュレーション用の等価回路であって、積層型コンデンサの内部電極を示す第１回路部と、積層型コンデンサの静電容量を示す第２回路部と、を有し、第１回路部は、３つ以上設けられており、その少なくとも２つ以上においてインダクタンス成分を有しており、第２回路部は、一の第１回路部と他の第１回路部との間に接続されており、第１回路部のインダクタンス成分の間に相互インダクタンスが設定されていることを特徴とする。

この等価回路は、内部電極を示す第１回路部が３つ以上設けられている。このように、等価回路では、第１回路部を３つ以上設けることにより、ある所定の周波数において内部共振現象が生じる。このとき、各第１回路部には、通常よりも大きい電流（共振電流）が流れることになる。共振電流が損失を有する第１回路部に流れると、等価回路全体のインピーダンス特性において損失のピークとして現れる。このピークは、実製品の積層型コンデンサにおいて発生する。したがって、等価回路では、実製品の積層型コンデンサの特性に近づけることができる。また、等価回路では、インダクタンス成分の間に相互インダクタンスが設定されている。これにより、等価回路では、実製品の積層コンデンサにおいて生じる物理現象（内部電極間の電流のアンバランスや内部電極間で生じる共振現象）が実現可能となる。したがって、等価回路では、実製品の積層型コンデンサの特性に近似する特性を得ることができる。

一実施形態においては、第１回路部は抵抗成分を有し、抵抗成分は、直列に接続された複数のインダクタンス素子と、各インダクタンス素子それぞれの両端部に対して一端が接続され、互いに並列に接続された複数の抵抗素子と、を有していてもよい。このように第１回路部の抵抗成分をインダクタンス素子及び抵抗素子により構成することにより、表皮効果を考慮することが可能となり、高周波帯域における抵抗成分（ＥＳＲ：等価直列抵抗）が大きくなる。したがって、実製品の積層型コンデンサの特性に更に近似する特性を得ることができる。

一実施形態においては、第２回路部は、第１容量素子と、第２容量素子と抵抗素子とが直列に接続された直列回路と、を有し、直列回路は、１以上設けられており、第１容量素子と直列回路とが並列に接続されていてもよい。このように第２回路部を第１容量素子と直列回路とにより構成することにより、誘電損失を考慮することが可能となり、低周波側における静電容量の成分を大きく且つ抵抗成分を小さくできる。したがって、実製品の積層型コンデンサの特性に更に近似する特性を得ることができる。

一実施形態においては、第１〜第４の端子を有し、第１端子及び３端子は、第１回路部により電気的に接続されており、第２端子及び４端子は、第１端子及び第３端子に接続された第１回路部とは異なる第１回路部により電気的に接続されていてもよい。このような構成により、等価回路は、貫通コンデンサとして構成されている。ここで、貫通型コンデンサでは、４つの端子電極のうち、内部電極で電気的に接続された第２端子電極及び第４端子電極をグランドに接続すると、内部電極では、第２端子電極と第４端子電極とに向かって、同じ大きさで互いに逆方向のノイズ電流が流れる。このとき、第２端子電極に向かう電流により生じる磁束と、第４端子電極に向かう電流により生じる磁束とは、互いに打ち消し合う。これにより、貫通型コンデンサでは、ＥＳＬ（等価直列インダクタンス）を低減することができる。等価回路は、貫通型コンデンサの構成をモデル化しており、インダクタンス成分間において相互インダクタンスを設定している。これにより、等価回路では、貫通型コンデンサと同等の特性を得ることができ、貫通型コンデンサにおける磁束の打ち消しの効果のモデル化を図れる。

本発明によれば、実製品の積層型コンデンサの特性に近似する特性を得ることができる。

第１実施形態に係る等価回路を示す図である。 図１に示す等価回路を有する積層型コンデンサの構成を示す図である。 図１に示す等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。 比較例の等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。 第２実施形態に係る等価回路における内部電極部の抵抗部の構成を示す回路図である。 図５に示す抵抗部を備えた等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。 第３実施形態に係る等価回路における静電容量部の静電容量回路の構成を示す回路図である。 図７に示す静電容量回路を備えた等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。 第４実施形態に係る等価回路を示す図である。 図９に示す等価回路を有する貫通型コンデンサの構成を示す図である。 抵抗素子の構成を示す図である。 図９に示す等価回路のＳパラメータの周波数特性のシミュレーション結果を示す図である。 Ｓパラメータの測定回路を示す図である。 図９に示す等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。 インピーダンス及びＥＳＲの測定回路を示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

［第１実施形態］
図１は、第１実施形態に係る等価回路を示す図である。図１に示す等価回路１は、例えば、電子部品を用いた回路設計や分析のシミュレーションに用いられる回路であり、コンピュータにおいて実行される回路設計（分析）プログラムに適用される。

図１に示すように、等価回路１は、第１端子３ａ及び第２端子３ｂと、内部電極部（第１回路部）５ａ〜５ｄと、静電容量部（第２回路部）７ａ〜７ｆと、を備えている。図１に示す等価回路１は、図２に示すように、誘電体層１０１が積層されてなる素体１０２と、素体１０２内に配置された２層の第１内部電極１０４ａ，１０４ｃ及び２層の第２内部電極１０４ｂ，１０４ｄと、第１内部電極１０４ａ，１０４ｃに接続された第１端子電極１０６ａと、第２内部電極１０４ｂ，１０４ｄに接続された第２端子電極１０６ｂと、を備える積層型コンデンサ１００の等価回路である。第１内部電極１０４ａ，１０４ｃと第２内部電極１０４ｂ，１０４ｄとは、交互に配置されている。第１端子３ａは、第１端子電極１０６ａに相当し、第２端子３ｂは、第２端子電極１０６ｂに相当する。内部電極部５ａ〜５ｄは、第１内部電極１０４ａ，１０４ｃ及び第２内部電極１０４ｂ，１０４ｄに相当する。

内部電極部５ａ〜５ｄは、積層型コンデンサ１００の内部電極１０４ａ〜１０４ｄを示している。内部電極部５ａ〜５ｄは、４つ設けられている。これは、積層型コンデンサ１００において、内部電極１０４ａ〜１０４ｄが４層配置されていることを示している。内部電極部５ａ，５ｃは、第１端子３ａに接続されている。つまり、内部電極部５ａ，５ｃは、第１内部電極１０４ａ，１０４ｃに相当する。内部電極部５ｂ，５ｄは、第２端子３ｂに接続されている。つまり、内部電極部５ｂ，５ｄは、第２内部電極１０４ｂ，１０４ｄに相当する。

内部電極部５ａは、インダクタンス素子（インダクタンス成分）Ｌ１と、抵抗素子Ｒ１と、を有している。インダクタンス素子Ｌ１と抵抗素子Ｒ１とは、直列に接続されており、ＲＬ直列回路を構成している。インダクタンス素子Ｌ１は、内部電極や接続導体などによる寄生インダクタンスを表している。抵抗素子Ｒ１は、内部電極や接続導体などの導体損失を表している。

内部電極部５ｂは、インダクタンス素子Ｌ２と、抵抗素子Ｒ２と、を有している。内部電極部５ｃは、インダクタンス素子Ｌ３と、抵抗素子Ｒ３と、を有している。内部電極部５ｄは、インダクタンス素子Ｌ４と、抵抗素子Ｒ４と、を有している。

静電容量部７ａ〜７ｆは、積層型コンデンサ１００の静電容量を示している。静電容量部７ａ〜７ｆは、内部電極部５ａ〜５ｄの間に配置されている。具体的には、内部電極部５ａと内部電極部５ｂとの間には、静電容量部７ａと静電容量部７ｄとが配置されている。すなわち、静電容量部７ａ，７ｄは、内部電極部５ａ，５ｂにより発生する静電容量を表している。

同様に、内部電極部５ｂと内部電極部５ｃとの間には、静電容量部７ｂと静電容量部７ｅとが配置されている。すなわち、静電容量部７ｂ，７ｅは、内部電極部５ｂ，５ｃにより発生する静電容量を表している。内部電極部５ｃと内部電極部５ｄとの間には、静電容量部７ｃと静電容量部７ｆとが配置されている。すなわち、静電容量部７ｃ，７ｆは、内部電極部５ｃ，５ｄにより発生する静電容量を表している。各静電容量部７ａ〜７ｆは、キャパシタンス素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６をそれぞれ有している。

本実施形態では、内部電極部５ａ〜５ｄにおいて、インダクタンス素子Ｌ１〜Ｌ４間に相互インダクタンスが設定されている。詳細には、インダクタンス素子Ｌ１とインダクタンス素子Ｌ２との結合係数Ｋ１、インダクタンス素子Ｌ１とインダクタンス素子Ｌ３との結合係数Ｋ２、インダクタンス素子Ｌ１とインダクタンス素子Ｌ４との結合係数Ｋ３、インダクタンス素子Ｌ２とインダクタンス素子Ｌ３との結合係数Ｋ４、インダクタンス素子Ｌ２とインダクタンス素子Ｌ４との結合係数Ｋ５、及び、インダクタンス素子Ｌ３とインダクタンス素子Ｌ４との結合係数Ｋ６が設定されている。各結合係数Ｋ１〜Ｋ６は、実製品の積層型コンデンサの特性に応じて適宜設定される。

図３は、図１に示す等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。図４は、比較例の等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。図３及び図４では、縦軸はインピーダンス［Ω］、ＥＳＲ（等価直列抵抗）［Ω］を示し、横軸は周波数［Ｈｚ］を示している。また、図３及び図４では、実製品の積層型コンデンサのインピーダンスの実測値をＧ１、ＥＳＲの実測値をＧ２で示し、本実施形態の等価回路１におけるインピーダンスをＧ３，Ｇ５、ＥＳＲをＧ４，Ｇ６で示している。

図３に示すように、実製品の積層型コンデンサでは、グラフＧ１で示されるように、周波数が２００ＭＨｚ付近でインピーダンスが極小値となっている。これは、コンデンサの静電容量によるリアクタンスと等価直列インダクタンスによるインダクタンスとが打ち消し合い、合計のリアクタンス値がゼロになるためである。また、実製品の積層型コンデンサでは、グラフＧ２で示されるように、周波数が８００ＭＨｚ付近でＥＳＲのピークが発生している。これは、内部共振によるものである。これに対して、等価回路１では、グラフＧ３で示されるように、周波数が２００ＭＨｚ付近でインピーダンスが極小値となっており、グラフＧ４で示されるように、周波数８００ＭＨｚ付近でＥＳＲのピークが発生している。つまり、等価回路１では、実製品の積層型コンデンサの実測値と略同等の特性を得ることができる。

一方、図４に示すように、インダクタンス素子Ｌ１〜Ｌ４間において相互インダクタンスを設定していない（結合係数Ｋ１〜Ｋ６を０に設定した）回路では、グラフＧ５，Ｇ６で示されるように、実製品の積層型コンデンサの特性（グラフＧ１，Ｇ２）とは異なる特性を示している。比較例の等価回路では、実製品の積層型コンデンサで生じる内部共振現象が適切に再現されないため、実製品の積層型コンデンサとは異なる特性を示している。したがって、等価回路１のインダクタンス素子Ｌ１〜Ｌ４間において相互インダクタンス（結合係数Ｋ１〜Ｋ６）を設定することの有効性が確認された。

以上説明したように、本実施形態に係る等価回路１は、内部電極部５ａ〜５ｄを備えている。このように、等価回路１では、内部電極部（内部電極）を３以上（本実施形態では４個）備えることにより、ある所定の周波数において内部共振現象が生じる。このとき、各内部電極部５ａ〜５ｄには、通常よりも大きい電流（共振電流）が流れることになる。共振電流が損失を有する内部電極に流れると、等価回路１全体のインピーダンス特性において損失のピークとして現れる。したがって、図２に示すように、等価回路１では、実製品の積層型コンデンサの特性に近づけることができる。

また、本実施形態の等価回路１では、インダクタンス素子Ｌ１〜Ｌ４の間に相互インダクタンスが設定されている。これにより、等価回路１では、実製品の積層コンデンサにおいて生じる物理現象（内部電極間の電流のアンバランスや内部電極間で生じる共振現象）が実現可能となる。したがって、等価回路１では、実製品の積層型コンデンサの特性に近似する特性を得ることができる。

［第２実施形態］
続いて、第２実施形態について説明する。第２実施形態に係る等価回路は、内部電極部５ａ〜５ｄの抵抗素子Ｒ１〜Ｒ４に替えて抵抗部（抵抗成分）１０ａ〜１０ｄを備える点で第１実施形態と異なっている。図５は、第２実施形態に係る等価回路における内部電極部の抵抗部の構成を示す回路図である。

図５に示すように、抵抗部（抵抗成分）１０ａは、インダクタンス素子Ｌｈ２〜Ｌｈ５と、抵抗素子Ｒｈ１〜Ｒｈ５と、を備えている。インダクタンス素子Ｌｈ２，Ｌｈ３，Ｌｈ４，Ｌｈ５は、この順番に直列に接続されている。インダクタンス素子Ｌｈ２の一端は、端子９ａに接続されている。本実施形態では、インダクタンス素子Ｌｈ２〜Ｌｈ５を４個、抵抗素子Ｒｈ１〜Ｒｈ５を５個用いているが、インダクタンス素子及び抵抗素子の数は、設計に応じて適宜設定されればよい。

抵抗素子Ｒｈ１は、その一端がインダクタンス素子Ｌｈ２の一端（端子９ａ）に接続され、その他端が端子９ｂに接続されている。抵抗素子Ｒｈ２は、その一端がインダクタンス素子Ｌｈ２の他端で且つインダクタンス素子Ｌｈ３の一端に接続され、その他端が端子９ｂに接続されている。すなわち、インダクタンス素子Ｌｈ２の両端部に対して、抵抗素子Ｒｈ１及び抵抗素子Ｒｈ２の一端が接続されている。抵抗素子Ｒｈ３は、その一端がインダクタンス素子Ｌｈ３の他端で且つインダクタンス素子Ｌｈ４の一端に接続され、その他端が端子９ｂに接続されている。抵抗素子Ｒｈ４は、その一端がインダクタンス素子Ｌｈ４の他端で且つインダクタンス素子Ｌｈ５の一端に接続され、その他端が端子９ｂに接続されている。抵抗素子Ｒｈ５は、その一端がインダクタンス素子Ｌｈ５の他端に接続され、その他端が端子９ｂに接続されている。２つのインダクタンス素子と１つの抵抗素子は、Ｔ型回路を構成している。抵抗部１０ｂ〜１０ｄについても、抵抗部１０ａと同様の構成を有している。

図６は、図５に示す抵抗部を備えた等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。図６では、縦軸はインピーダンス［Ω］、ＥＳＲ（等価直列抵抗）［Ω］を示し、横軸は周波数［Ｈｚ］を示している。図６では、実製品の積層型コンデンサのインピーダンスの実測値をＧ１、ＥＳＲの実測値をＧ２で示し、本実施形態の等価回路におけるインピーダンスをＧ７、ＥＳＲをＧ８で示している。

図６に示すように、内部電極部５ａ〜５ｄにおいて抵抗部１０ａ〜１０ｄを備える等価回路では、グラフＧ７，Ｇ８で示されるように、周波数が１ＧＨｚ以下の帯域において、実製品の積層型コンデンサの実測値（グラフＧ１，Ｇ２）と略同等の特性を得られており、周波数８００ＭＨｚ付近で生じるＥＳＲのピークもモデル化が図られている。周波数が１ＧＨｚ以上の帯域において実測値と差異が生じている点について、実製品の積層型コンデンサでは、多数の内部電極が設けられており、内部電極間において高次の共振が生じている。本実施形態の等価回路では、内部電極部５ａ〜５ｄにより４層の内部電極を備えた構成となっているため、１次共振のみがモデル化されている。そのため、本実施形態の等価回路において内部電極部の数を増やすことにより、周波数が１ＧＨｚ以上の帯域においても実測値に近づけることが可能となる。

以上説明したように、第２実施形態に係る等価回路では、抵抗部１０ａ〜１０ｄは、直列に接続されたインダクタンス素子Ｌｈ２〜Ｌｈ５と、抵抗素子Ｒｈ１〜Ｒｈ５とから構成されている。実製品の積層型コンデンサでは、高周波になるほど、表皮効果により導体の抵抗が増加する。本実施形態では、内部電極で生じる損失をより詳細に実現するために、抵抗部１０ａ〜１０ｄを、インダクタンス素子Ｌｈ２〜Ｌｈ５及び抵抗素子Ｒｈ１〜Ｒｈ５により構成している。これにより、表皮効果を考慮した等価回路を構成できる。したがって、高周波における抵抗成分が大きくなり、実製品の積層型コンデンサの特性に更に近似させることができる。

［第３実施形態］
続いて、第３実施形態について説明する。第３実施形態に係る等価回路は、静電容量部７ａ〜７ｆのキャパシタンス素子Ｃ１〜Ｃ６に替えて静電容量回路１２ａ〜１２ｆを備える点で第１実施形態と異なっている。この等価回路において、内部電極部５ａ〜５ｄの構成は、第２実施形態と同様である。すなわち、内部電極部５ａ〜５ｄは、抵抗部１０ａ〜１０ｄを備えている。図７は、第３実施形態に係る等価回路の静電容量部の静電容量回路の構成を示す回路図である。

図７に示すように、静電容量回路１２ａ〜１２ｆは、キャパシタンス素子（第１容量素子）Ｃｆ１と、ＣＲ直列回路１４ａ〜１４ｅと、を備えている。ＣＲ直列回路１４ａは、キャパシタンス素子（第２容量素子）Ｃｆ２と、抵抗素子Ｒｆ２とが直列に接続されている。同様に、ＣＲ直列回路１４ｂ〜１４ｅは、キャパシタンス素子Ｃｆ３〜Ｃｆ６と、抵抗素子Ｒｆ３〜Ｒｆ６とが直列に接続されている。ＣＲ直列回路１４ａ〜１４ｅは、１以上設けられており、本実施形態では、５個設けられている。ＣＲ直列回路の数は、設計に応じて適宜設定されればよい。

キャパシタンス素子Ｃｆ１とＣＲ直列回路１４ａ〜１４ｅとは、並列に接続されている。詳細には、キャパシタンス素子Ｃｆ１は、その一端が端子１５ａに接続され、その他端が端子１５ｂに接続されている。ＣＲ直列回路１４ａは、キャパシタンス素子Ｃｆ２の一端が端子１５ａに接続され、抵抗素子Ｒｆ２の他端が端子１５ｂに接続されている。ＣＲ直列回路１４ｂ〜１４ｅについても同様である。

図８は、図７に示す静電容量回路を備えた等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。図８では、縦軸はインピーダンス［Ω］、ＥＳＲ（等価直列抵抗）［Ω］を示し、横軸は周波数［Ｈｚ］を示している。図８では、実製品の積層型コンデンサのインピーダンスの実測値をＧ９、ＥＳＲの実測値をＧ１０で示し、本実施形態の等価回路におけるインピーダンスをＧ１１、ＥＳＲをＧ１２で示している。

図８に示すように、静電容量回路１２ａ〜１２ｆを備える等価回路では、グラフＧ１１，Ｇ１２で示されるように、周波数が１ＧＨｚの以下の帯域において、実製品の積層型コンデンサの実測値（グラフＧ９，Ｇ１０）と略同等の特性を得られている。実測値では、２０ＭＨｚ付近においてＥＳＲのピークが発生しているが、この等価回路においても、２０ＭＨｚ付近においてＥＳＲのピークが発生している。また、周波数が１ＭＨｚ以下の帯域において、実製品の積層型コンデンサでは、誘電損失によりＥＳＲが周波数に反比例する特性を有しているが、この等価回路においても、実製品の積層型コンデンサと同様の特性が得られている。

以上説明したように、第３実施形態に係る等価回路では、静電容量部７ａ〜７ｆの静電容量回路１２ａ〜１２ｆは、キャパシタンス素子Ｃｆ１とＣＲ直列回路１４ａ〜１４ｅとが並列に接続された構成を有している。このように静電容量回路１２ａ〜１２ｆを構成することにより、誘電損失を考慮することが可能となり、低周波側における静電容量の成分を大きく且つ抵抗成分を小さくできる。また、この等価回路では、内部電極で生じる損失をより詳細に実現するために、抵抗部１０ａ〜１０ｄを設けている。したがって、この等価回路では、内部電極において生じる表皮効果による損失と、誘電体によって生じる誘電体損の影響を考慮しているため、実製品の積層コンデンサの特性をより詳細にモデル化することができる。

［第４実施形態］
続いて、第４実施形態について説明する。図９は、第４実施形態に係る等価回路を示す図である。図９に示すように、等価回路２０は、第１端子２２ａ、第２端子２２ｂ、第３端子２２ｃ及び第４端子２２ｄと、内部電極部２３ａ〜２３ｄ、内部電極部２４ａ〜２４ｄ、内部電極部２６ａ〜２６ｄ及び内部電極部２８ａ〜２８ｄと、静電容量部２９ａ〜２９ｃ、静電容量部３０ａ〜３０ｃ、静電容量部３２ａ〜３２ｃ、静電容量部３４ａ〜３４ｃ及び静電容量部３６ａ〜３６ｃと、を備えている。

図９に示す等価回路２０は、図１０に示すように、誘電体層２０１が積層されていると共に直方体形状を成し、長手方向で対向する一対の端面２０２ａ，２０２ｂ、幅方向で対向する一対の側面２０２ｃ，２０２ｄ及び高さ方向で対向する一対の主面２０２ｅ，２０２ｆを有する素体２０２と、素体２０２内に配置された第１〜第４内部電極２０４ａ〜２０４ｄと、第１内部電極２０４ａ及び第３内部電極２０４ｃに接続され且つ素体２０２の端面２０２ａ，２０２ｂにそれぞれ配置された第１端子電極２０６ａ及び第３端子電極２０６ｃと、第２内部電極２０４ｂ及び第４内部電極２０４ｄに接続され且つ素体２０２の側面２０２ｃ，２０２ｄにそれぞれ配置された第２端子電極２０６ｂ及び第４端子電極２０６ｄと、を備える貫通型コンデンサ２００の等価回路である。第１端子２２ａは、第１端子電極２０６ａに相当し、第２端子２２ｂは、第２端子電極２０６ｂに相当する。第３端子２２ｃは、第３端子電極２０６ｃに相当し、第４端子２２ｄは、第４端子電極２０６ｄに相当する。

この貫通型コンデンサ２００では、第１端子電極２０６ａ及び第３端子電極２０６ｃが第１内部電極２０４ａ及び第３内部電極２０４ｃを介して導通しており、第２端子電極２０６ｂ及び第４端子電極２０６ｄが第２内部電極２０４ｂ及び第４内部電極２０４ｄを介して導通しており、第１端子電極２０６ａ及び第３端子電極２０６ｃと第２端子電極２０６ｂ及び第４端子電極２０６ｄとの間にて静電容量を有している。貫通型コンデンサ２００は、第１端子電極２０６ａと第３端子電極２０６ｃとの間に信号を通し、第２端子電極２０６ｂと第４端子電極２０６ｄを回路のグランドに接続して使用される。これにより、貫通型コンデンサ２００では、第１端子電極２０６ａと第３端子電極２０６ｃを通過する信号成分に含まれる高周波ノイズが第２端子電極２０６ｂ及び第４端子電極２０６ｄを介してグランドに流れるため、第１端子電極２０６ａ及び第３端子電極２０６ｃを通過する高周波ノイズを除去できる。

内部電極部２３ａ〜２３ｄ、内部電極部２４ａ〜２４ｄ、内部電極部２６ａ〜２６ｄ及び内部電極部２８ａ〜２８ｄは、貫通型コンデンサ２００の内部電極２０４ａ〜２０４ｄを示している。内部電極部２３ａ〜２３ｄ、内部電極部２４ａ〜２４ｄ、内部電極部２６ａ〜２６ｄ及び内部電極部２８ａ〜２８ｄは、それぞれ４つ設けられている。これは、貫通型コンデンサ２００において、内部電極２０４ａ〜２０４ｄが４層配置されていることを示している。

内部電極部２３ａ、内部電極部２４ａ、内部電極部２６ａ及び内部電極部２８ａは、第１内部電極２０４ａに相当する。内部電極部２３ａ及び内部電極部２６ａは、第１端子２２ａ及び第３端子２２ｃに接続されている。内部電極部２３ｂ、内部電極部２４ｂ、内部電極部２６ｂ及び内部電極部２８ｂは、第２内部電極２０４ｂに相当する。内部電極部２４ｂ及び内部電極部２８ｂは、第２端子２２ｂ及び第４端子２２ｄに接続されている。

内部電極部２３ｃ、内部電極部２４ｃ、内部電極部２６ｃ及び内部電極部２８ｃは、第３内部電極２０４ｃに相当する。内部電極部２３ｃ及び内部電極部２６ｃは、第１端子２２ａ及び第３端子２２ｃに接続されている。内部電極部２３ｄ、内部電極部２４ｄ、内部電極部２６ｄ及び内部電極部２８ｄは、第４内部電極２０４ｄに相当する。内部電極部２４ｄ及び内部電極部２８ｄは、第２端子２２ｂ及び第４端子２２ｄに接続されている。

内部電極部２３ａは、インダクタンス素子Ｌ１１と、抵抗部Ｒ１１と、を有している。インダクタンス素子Ｌ１１と抵抗部Ｒ１１とは、直列に接続されており、ＲＬ直列回路を構成している。内部電極部２３ｂは、インダクタンス素子Ｌ１２と、抵抗部Ｒ１２と、を有している。内部電極部２３ｃは、インダクタンス素子Ｌ１３と、抵抗部Ｒ１３と、を有している。内部電極部２３ｄは、インダクタンス素子Ｌ１４と、抵抗部Ｒ１４と、を有している。

内部電極部２４ａは、インダクタンス素子Ｌ２１と、抵抗部Ｒ２１と、を有している。インダクタンス素子Ｌ２１と抵抗部Ｒ２１とは、直列に接続されており、ＲＬ直列回路を構成している。内部電極部２４ｂは、インダクタンス素子Ｌ２２と、抵抗部Ｒ２２と、を有している。内部電極部２４ｃは、インダクタンス素子Ｌ２３と、抵抗部Ｒ２３と、を有している。内部電極部２４ｄは、インダクタンス素子Ｌ２４と、抵抗部Ｒ２４と、を有している。

内部電極部２６ａは、インダクタンス素子Ｌ３１と、抵抗部Ｒ３１と、を有している。インダクタンス素子Ｌ３１と抵抗部Ｒ３１とは、直列に接続されており、ＲＬ直列回路を構成している。内部電極部２６ｂは、インダクタンス素子Ｌ３２と、抵抗部Ｒ３２と、を有している。内部電極部２６ｃは、インダクタンス素子Ｌ３３と、抵抗部Ｒ３３と、を有している。内部電極部２６ｄは、インダクタンス素子Ｌ３４と、抵抗部Ｒ３４と、を有している。

内部電極部２８ａは、インダクタンス素子Ｌ４１と、抵抗部Ｒ４１と、を有している。インダクタンス素子Ｌ４１と抵抗部Ｒ４１とは、直列に接続されており、ＲＬ直列回路を構成している。内部電極部２８ｂは、インダクタンス素子Ｌ４２と、抵抗部Ｒ４２と、を有している。内部電極部２８ｃは、インダクタンス素子Ｌ４３と、抵抗部Ｒ４３と、を有している。内部電極部２８ｄは、インダクタンス素子Ｌ４４と、抵抗部Ｒ４４と、を有している。

図１１（ａ）に示すように、抵抗部Ｒ１１〜Ｒ１４，Ｒ３１〜Ｒ３４のそれぞれは、抵抗素子Ｒｈ１１〜Ｒｈ１５と、インダクタンス素子Ｌｈ１２〜Ｌｈ１５と、を備えている。インダクタンス素子Ｌｈ１２，Ｌｈ１３，Ｌｈ１４，Ｌｈ１５は、この順番に直列に接続されている。インダクタンス素子Ｌｈ１２の一端は、端子４０ａに接続されている。

抵抗素子Ｒｈ１１は、その一端がインダクタンス素子Ｌｈ１２の一端（端子４０ａ）に接続され、その他端が端子４０ｂに接続されている。抵抗素子Ｒｈ１２は、その一端がインダクタンス素子Ｌｈ１２の他端で且つインダクタンス素子Ｌｈ１３の一端に接続され、その他端が端子４０ｂに接続されている。抵抗素子Ｒｈ１３は、その一端がインダクタンス素子Ｌｈ１３の他端で且つインダクタンス素子Ｌｈ１４の一端に接続され、その他端が端子４０ｂに接続されている。抵抗素子Ｒｈ１４は、その一端がインダクタンス素子Ｌｈ１４の他端で且つインダクタンス素子Ｌｈ１５の一端に接続され、その他端が端子４０ｂに接続されている。抵抗素子Ｒｈ１５は、その一端がインダクタンス素子Ｌｈ１５の他端に接続され、その他端が端子４０ｂに接続されている。２つのインダクタンス素子と１つの抵抗素子は、Ｔ型回路を構成している。

図１１（ｂ）に示すように、抵抗部Ｒ２１〜Ｒ２４，Ｒ４１〜Ｒ４４は、抵抗素子Ｒｈ２１〜Ｒｈ２５と、インダクタンス素子Ｌｈ２２〜Ｌｈ２５と、を備えている。インダクタンス素子Ｌｈ２２，Ｌｈ２３，Ｌｈ２４，Ｌｈ２５は、この順番に直列に接続されている。インダクタンス素子Ｌｈ２２の一端は、端子４２ａに接続されている。

抵抗素子Ｒｈ２１は、その一端がインダクタンス素子Ｌｈ２２の一端（端子４２ａ）に接続され、その他端が端子４２ｂに接続されている。抵抗素子Ｒｈ２２は、その一端がインダクタンス素子Ｌｈ２２の他端で且つインダクタンス素子Ｌｈ２３の一端に接続され、その他端が端子４２ｂに接続されている。抵抗素子Ｒｈ２３は、その一端がインダクタンス素子Ｌｈ２３の他端で且つインダクタンス素子Ｌｈ２４の一端に接続され、その他端が端子４２ｂに接続されている。抵抗素子Ｒｈ２４は、その一端がインダクタンス素子Ｌｈ２４の他端で且つインダクタンス素子Ｌｈ２５の一端に接続され、その他端が端子４２ｂに接続されている。抵抗素子Ｒｈ２５は、その一端がインダクタンス素子Ｌｈ２５の他端に接続され、その他端が端子４２ｂに接続されている。２つのインダクタンス素子と１つの抵抗素子は、Ｔ型回路を構成している。

ここで、貫通型コンデンサ２００の内部電極２０４ａ〜２０４ｄは、長方形形状を呈している。そのため、内部電極２０４ａ〜２０４ｄの長手方向と幅方向とでは、回路パラメータが異なる。本実施形態では、内部電極部２３ａ〜２３ｄ及び内部電極部２６ａ〜２６ｄは、内部電極の長手方向（横方向）に対する回路パラメータである。内部電極部２４ａ〜２４ｄ及び内部電極部２８ａ〜２８ｄは、内部電極の幅方向（縦方向）に対する回路パラメータである。

静電容量部２９ａ〜２９ｃ、静電容量部３０ａ〜３０ｃ、静電容量部３２ａ〜３２ｃ、静電容量部３４ａ〜３４ｃ及び静電容量部３６ａ〜３６ｃは、貫通型コンデンサの静電容量を示している。静電容量部２９ａ、静電容量部３０ａ、静電容量部３２ａ、静電容量部３４ａ及び静電容量部３６ａは、第１内部電極と第２内部電極との静電容量を示している。静電容量部２９ｂ、静電容量部３０ｂ、静電容量部３２ｂ、静電容量部３４ｂ及び静電容量部３６ｂは、第２内部電極と第３内部電極との静電容量を示している。静電容量部２９ｃ、静電容量部３０ｃ、静電容量部３２ｃ、静電容量部３４ｃ及び静電容量部３６ｃは、第３内部電極と第４内部電極との静電容量を示している。

各静電容量部２９ａ〜２９ｃは、静電容量回路Ｃ１１，Ｃ１２，Ｃ１３をそれぞれ有している。各静電容量部３０ａ〜３０ｃは、静電容量回路Ｃ２１，Ｃ２２，Ｃ２３をそれぞれ有している。各静電容量部３２ａ〜３２ｃは、静電容量回路Ｃ３１，Ｃ３２，Ｃ３３をそれぞれ有している。各静電容量部３４ａ〜３４ｃは、静電容量回路Ｃ４１，Ｃ４２，Ｃ４３をそれぞれ有している。各静電容量部３６ａ〜３６ｃは、静電容量回路Ｃ５１，Ｃ５２，Ｃ５３をそれぞれ有している。

静電容量回路Ｃ１１〜Ｃ１３、静電容量回路Ｃ２１〜Ｃ２３、静電容量回路Ｃ３１〜Ｃ３３、静電容量回路Ｃ４１〜Ｃ４３及び静電容量回路Ｃ５１〜５３は、図７に示す静電容量回路１２ａと同様の構成を有している。すなわち、静電容量回路Ｃ１１〜Ｃ１３、静電容量回路Ｃ２１〜Ｃ２３、静電容量回路Ｃ３１〜Ｃ３３、静電容量回路Ｃ４１〜Ｃ４３及び静電容量回路Ｃ５１〜５３のそれぞれは、キャパシタンス素子Ｃｆ１と、ＣＲ直列回路１４ａ〜１４ｅと、を備えている。ＣＲ直列回路１４ａは、キャパシタンス素子Ｃｆ２と、抵抗素子Ｒｆ２とが直列に接続されている。同様に、ＣＲ直列回路１４ｂ〜１４ｅは、キャパシタンス素子Ｃｆ３〜Ｃｆ６と、抵抗素子Ｒｆ３〜Ｒｆ６とが直列に接続されている。

本実施形態では、内部電極部２３ａ〜２３ｄ及び内部電極部２６ａ〜２６ｄにおいて、インダクタンス素子Ｌ１１〜Ｌ１４及びＬ３１〜Ｌ３４間に相互インダクタンスが設定されている。内部電極部２４ａ〜２４ｄ及び内部電極部２８ａ〜２８ｄにおいて、インダクタンス素子Ｌ２１〜Ｌ２４及びＬ４１〜Ｌ４４間に相互インダクタンスが設定されている。各インダクタンス素子間の結合係数は、実製品の貫通型コンデンサの特性に応じて適宜設定される。

図１２は、図９に示す等価回路におけるＳパラメータの周波数特性のシミュレーション結果を示す図である。図１２では、縦軸はＳパラメータ［ｄＢ］を示し、横軸は周波数［Ｈｚ］を示している。図１２では、実製品の貫通型コンデンサのＳパラメータの実測値をＧ１３で示し、本実施形態の等価回路２０におけるＳパラメータをＧ１４で示している。

ここで、Ｓパラメータの測定方法について説明する。図１３は、Ｓパラメータの測定回路を示す図である。図１３では、等価回路２０を貫通型コンデンサに適用した場合について示している。図１３に示すように、貫通型コンデンサのＳパラメータを測定する場合には、第１端子２２ａをポートＰ１に接続し、第３端子２２ｃをポートＰ２に接続する。第２端子２２ｂ及び第４端子２２ｄは、グランドに接続する。Ｓパラメータとして、ポートＰ１からポートＰ２への伝送特性Ｓ_２１を測定した。結果を図１２に示す。

図１２に示すように、等価回路２０では、グラフＧ１４に示されるように、極小値において実製品の貫通型コンデンサ（グラフＧ１３）と多少の差異はあるものの、実製品の貫通型コンデンサと近似する伝送特性が得られている。

図１４は、図９に示す等価回路におけるインピーダンス及びＥＳＲの周波数特性のシミュレーション結果を示す図である。図１４では、縦軸はインピーダンス［Ω］、ＥＳＲ［Ω］を示し、横軸は周波数［Ｈｚ］を示している。図１４では、実製品の貫通型コンデンサのインピーダンスの実測値をＧ１５、ＥＳＲの実測値をＧ１６で示し、本実施形態の等価回路２０におけるインピーダンスをＧ１７、ＥＳＲをＧ１８で示している。

ここで、貫通型コンデンサのインピーダンス及びＥＳＲ特性の測定方法について説明する。図１５は、インピーダンス及びＥＳＲの測定回路を示す図である。図１５では、等価回路２０を貫通型コンデンサに適用した場合について示している。図１５に示すように、インピーダンス及びＥＳＲを測定する場合には、第１端子２２ａ及び第３端子２２ｃを測定端子ｍｃに接続し、第２端子２２ｂ及び第４端子２２ｄをグランドに接続する。測定端子ｍｃとグランドとの間のインピーダンス及びＥＳＲを測定した。

図１４に示すように、等価回路２０では、グラフＧ１７，Ｇ１８で示されるように、１ＧＨｚ以下の周波数帯域において、実製品の貫通型コンデンサの実測値（グラフＧ１５，Ｇ１６）に近似する特性を得られている。

以上説明したように、本実施形態に係る等価回路２０は、貫通型コンデンサ２００の構成を有している。貫通型コンデンサ２００では、第２端子電極２０６ｂ及び第４端子電極２０６ｄをグランドに接続すると、第２端子電極２０６ｂ及び第４端子電極２０６ｄに接続された第２内部電極２０４ｂ及び第４内部電極２０４ｄでは、第２端子電極２０６ｂと第４端子電極２０６ｄとに向かって、同じ大きさで互いに逆方向のノイズ電流が流れる。このとき、第２端子電極２０６ｂに向かう電流により生じる磁束と、第４端子電極２０６ｄに向かう電流により生じる磁束とは、互いに打ち消し合う。これにより、貫通型コンデンサ２００では、ＥＳＬ（等価直列インダクタンス）を低減することができる。本実施形態に係る等価回路２０は、貫通型コンデンサ２００の構成をモデル化しており、インダクタンス素子Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４間において相互インダクタンスを設定している。これにより、等価回路２０では、貫通型コンデンサ２００と同等の特性を得ることができ、貫通型コンデンサ２００における磁束の打ち消しの効果のモデル化を図れる。

本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、４層の内部電極を有する積層型コンデンサ（貫通型コンデンサ）の構成を一例に説明したが、内部電極の数は設計に応じて適宜設定されればよい。

１，２０…等価回路、５ａ〜５ｄ，２３ａ〜２３ｄ，２４ａ〜２４ｄ，２６ａ〜２６ｄ，２８ａ〜２８ｄ…内部電極部（第１回路部）、７ａ〜７ｆ，２９ａ〜２９ｃ，３０ａ〜３０ｃ，３２ａ〜３２ｃ，３４ａ〜３４ｃ，３６ａ〜３６ｃ…静電容量部（第２回路部）、１０ａ〜１０ｄ，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４…抵抗部（抵抗成分）、１４ａ〜１４ｅ…ＣＲ直列回路（直列回路）、２２ａ〜２２ｄ…第１〜第４端子、Ｃｆ１…キャパシタンス素子（第１容量素子）、Ｃｆ２〜Ｃｆ６…キャパシタンス素子（第２容量素子）、Ｌ１〜Ｌ４，Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４…インダクタンス素子（インダクタンス成分）、Ｌｈ２〜Ｌｈ５，Ｌｈ１２〜Ｌｈ１５，Ｌｈ２２〜Ｌｈ２５…インダクタンス素子、Ｒｈ１〜Ｒｈ５，Ｒｈ１１〜Ｒｈ１５，Ｒｈ２１〜Ｒｈ２５…抵抗素子。

Claims (5)

1. 積層型コンデンサのシミュレーション用の等価回路が設定されているプログラムを、コンピュータが実行してシミュレーションを行う方法であって、
   前記プログラムに設定されている前記等価回路は、
   前記積層型コンデンサの内部電極を示す第１回路部と、
   前記積層型コンデンサの静電容量を示す第２回路部と、を有し、
   前記第１回路部は、３つ以上設けられており、その少なくとも２つ以上においてインダクタンス成分を有しており、
   前記第２回路部は、一の前記第１回路部と他の前記第１回路部との間に接続されており、
   前記第１回路部の前記インダクタンス成分の間に相互インダクタンスが設定されるように、前記等価回路が作成されており、
   前記等価回路を用いてシミュレーションを行うことを特徴とするシミュレーション方法。
2. 前記第１回路部は抵抗成分を有し、
   前記抵抗成分は、
   直列に接続された複数のインダクタンス素子と、
   各前記インダクタンス素子それぞれの両端部に対して一端が接続され、互いに並列に接続された複数の抵抗素子と、を有することを特徴とする請求項１記載のシミュレーション方法。
3. 前記第２回路部は、
   第１容量素子と、
   第２容量素子と抵抗素子とが直列に接続された直列回路と、を有し、
   前記直列回路は、１以上設けられており、
   前記第１容量素子と前記直列回路とが並列に接続されていることを特徴とする請求項１又は２記載のシミュレーション方法。
4. 前記等価回路は、第１〜第４の端子を有し、
   前記第１端子及び前記３端子は、前記第１回路部により電気的に接続されており、
   前記第２端子及び前記４端子は、前記第１端子及び前記第３端子に接続された前記第１回路部とは異なる前記第１回路部により電気的に接続されていることを特徴とする請求項１〜３のいずれか一項記載のシミュレーション方法。
5. コンピュータに、積層型コンデンサのシミュレーション用の等価回路を用いてシミュレーションを実行させるプログラムであって、
   前記等価回路は、
   前記積層型コンデンサの内部電極を示す第１回路部と、
   前記積層型コンデンサの静電容量を示す第２回路部と、を有し、
   前記第１回路部は、３つ以上設けられており、その少なくとも２つ以上においてインダクタンス成分を有するように設定されており、
   前記第２回路部は、一の前記第１回路部と他の前記第１回路部との間に接続されるように設定されており、
   前記第１回路部の前記インダクタンス成分の間に相互インダクタンスが設定されるように、前記等価回路が作成されていることを特徴とするプログラム。

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