JP7276284B2 - 積層コンデンサのシミュレーションモデルの生成方法、および、積層コンデンサのシミュレーション方法 - Google Patents

積層コンデンサのシミュレーションモデルの生成方法、および、積層コンデンサのシミュレーション方法 Download PDF

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Description

本発明は、積層コンデンサのシミュレーションモデル、および、積層コンデンサのシミュレーション方法に関する。
積層コンデンサを高周波電子デバイスに搭載する際、積層コンデンサとその周囲の電子部品との間にクロストークが生じる。このクロストークの解析のため、３次元電磁界シミュレーションのための積層コンデンサのシミュレーションモデルが要望されている。特許文献１は、このようなシミュレーションモデルとして、３次元回路シミュレータのための電子部品のシミュレーションモデルを開示する。
特許文献１に開示の電子部品のシミュレーションモデルは、電子部品の外形構造に加え、電子部品の内部構造、および電子部品の特性を示す定数である物理定数（電磁波に作用する定数が含まれ、電子部品を構成する構成要素の例えば比誘電率、電気伝導度、比透磁率、複素誘電率、複素透磁率などが挙げられる。）を含んで構成される。
特開２００６－１８５１８２号公報
特許文献１に開示のように実際の内部構造、すなわち実際の形状および実際の数の内部電極を備える積層コンデンサのシミュレーションモデル（以下、内部構造反映モデルともいう。）では、シミュレーションに要する時間が長い。
この点に関し、本願発明者は、シミュレーション時間の短縮を目的として、実際の形状および実際の数の内部電極を１つの平板状の内部電極モデルで模擬した積層コンデンサのシミュレーションモデル（以下、面要素モデルともいう。）を考案する。しかし、この面要素モデルでは、１つの平板状の内部電極モデルの配置位置によって、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション結果が実測値とずれてしまうことがある、すなわちクロストークのシミュレーション精度が低下してしまうことがある。
本発明は、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる３次元電磁界シミュレーションのための積層コンデンサのシミュレーションモデル、および、積層コンデンサのシミュレーション方法を提供することを目的とする。
本発明に係る積層コンデンサのシミュレーションモデルは、３次元電磁界シミュレーションのための積層コンデンサのシミュレーションモデルであって、一対の入出力ポートと、前記一対の入出力ポートの間に配置された平板状の第１内部電極モデルと、前記一対の入出力ポートの間に配置された平板状の第２内部電極モデルと、を備える。前記第１内部電極モデルおよび前記第２内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定されており、前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように配置されており、前記第２内部電極モデルは、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置されている。
本発明に係る積層コンデンサのシミュレーション方法は、３次元電磁界シミュレーションのための積層コンデンサのシミュレーション方法であって、第１入出力ポートと第２入出力ポートとの間に積層インダクタのシミュレーションモデルを配置し、第３入出力ポートと第４入出力ポートとの間に前記積層コンデンサのシミュレーションモデルを配置する配置工程と、前記第１入出力ポートまたは前記第３入出力ポートに周波数掃引信号を入力して、前記第１入出力ポートと前記第４入出力ポートとの間または前記第３入出力ポートと前記第２入出力ポートとの間のクロストークに関する特性のシミュレーションを行うシミュレーション工程と、を含む。前記積層コンデンサのシミュレーションモデルは、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第１内部電極モデルと、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第２内部電極モデルとを備え、前記第１内部電極モデルおよび前記第２内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定され、前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように配置され、前記第２内部電極モデルは、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置される。前記配置工程では、前記積層コンデンサのシミュレーションモデルを、前記積層インダクタのシミュレーションモデルに隣接するように、かつ、前記第１内部電極モデルまたは前記第２内部電極モデルが前記積層インダクタのシミュレーションモデルからの磁界と交差するように、配置する。
本発明に係る別の積層コンデンサのシミュレーション方法は、３次元電磁界シミュレーションのための積層コンデンサのシミュレーション方法であって、第１入出力ポートと第２入出力ポートとの間に積層インダクタのシミュレーションモデルを配置し、第３入出力ポートと第４入出力ポートとの間に前記積層コンデンサのシミュレーションモデルを配置する配置工程と、前記第１入出力ポートまたは前記第３入出力ポートに周波数掃引信号を入力して、前記第１入出力ポートと前記第４入出力ポートとの間または前記第３入出力ポートと前記第２入出力ポートとの間のクロストークに関する特性のシミュレーションを行うシミュレーション工程と、を含む。前記積層コンデンサのシミュレーションモデルは、前記第３入出力ポートと前記第４入出力ポートとの間に配置された１つの平板状の第１内部電極モデルを備え、前記第１内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定され、前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように、または、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置される。前記配置工程では、前記積層コンデンサのシミュレーションモデルを、前記積層インダクタのシミュレーションモデルに隣接するように、かつ、前記第１内部電極モデルが前記積層インダクタのシミュレーションモデルからの磁界と交差するように、配置する。
本発明によれば、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
本実施形態に係る積層コンデンサのシミュレーションモデルを示す斜視図である。 本実施形態に係る積層コンデンサのシミュレーションモデルおよび積層インダクタのシミュレーションモデルを示す平面図である。 図２に示すシミュレーションモデルのIII-III線断面図である。 図２に示すシミュレーションモデルのIII-III線断面図である。 図２および図３に示すシミュレーション方法による透過特性Ｓ４１のシミュレーション結果の一例である。 図２および図３に示すシミュレーション方法による共振周波数のシミュレーション結果の一例である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例１に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例２に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 変形例３に係るシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 比較例の積層コンデンサのシミュレーションモデルを示す斜視図である。 比較例のシミュレーションモデルの断面図であって、図２に示すIII-III線相当の断面図である。 従来例の積層コンデンサのシミュレーションモデルを示す斜視図である。
以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。
（背景）
図１５は、従来例の積層コンデンサのシミュレーションモデルを示す斜視図である。図１５に示す従来例の積層コンデンサのシミュレーションモデル１Ｙは、例えば有限要素法、モーメント法またはＦＤＴＤ（Finite Differential Time Domain）法等の種々の解析法を用いた３次元電磁界シミュレーションのためのモデルである。
図１５には、積層コンデンサにおける積層体（以下、素体ともいう。）および外部電極の外形構造が、破線で示されている。図１５に破線で示されるように、積層コンデンサは、複数の内部電極と複数の誘電体層とが積層された積層体と、積層体の端部に配置された外部電極とを備える。誘電体層の材料としては、例えばセラミック等の種々の誘電体材料が挙げられる。
また、図１５には、ＸＹＺ直交座標系が示されている。Ｘ方向は積層コンデンサおよび積層体の長さ方向Ｌであり、Ｙ方向は積層コンデンサおよび積層体の幅方向Ｗであり、Ｚ方向は積層コンデンサおよび積層体の高さ方向（以下、積層方向ともいう。）Ｔである。積層コンデンサおよび積層体は、略直方体形状であり、高さ方向Ｔに対向する２つの主面と、幅方向Ｗに対向する２つの側面と、長さ方向Ｌに対向する２つの端面とを有する。積層コンデンサが実装基板に実装される際、主面が実装基板の主面と対向し、側面および端面が実装基板の主面と交差する。なお、本出願では、「交差」とは「直交」を含む概念である。
図１５に示すように、従来例の積層コンデンサのシミュレーションモデル１Ｙは、一対の入出力ポートＰＯＲＴと、一対の入出力ポートＰＯＲＴの間に配置された実際の内部構造、すなわち実際の形状および実際の数の内部電極１０Ｙと複数の誘電体層とを備える（以下、内部構造反映モデルともいう。）。図１５の例では、内部電極１０Ｙは、一方の電荷取り出し電極と一体的に構成された内部電極部分１１Ｙと、他方の電荷取り出し電極部分１２Ｙとを含む。
従来例の積層コンデンサのシミュレーションモデル１Ｙは、例えば、内部電極の導電率および誘電体層の誘電率を変更しながらし、積層コンデンサのインピーダンス特性Ｚおよび等価直列レジスタンスＥＳＲの実測値に対してフィッティングを行うことにより求められる。これにより、従来例の積層コンデンサのシミュレーションモデル１Ｙは、実際の内部電極の導電率、実際の誘電体層の誘電率、および実際の構造に起因する容量成分およびインダクタ成分等が反映されたモデルとなる。
この従来例の積層コンデンサのシミュレーションモデル１Ｙによれば、実際の内部構造を備えるので、積層コンデンサとその周囲の電子部品との間のクロストークのシミュレーション精度が比較的に高い。しかし、この従来例の積層コンデンサのシミュレーションモデル１Ｙによれば、実際の内部構造、すなわち実際の形状および実際の数の内部電極１０Ｙを備えるために、シミュレーションに要する時間が比較的に長い。
この点に関し、本願発明者は、シミュレーション時間の短縮を目的として、実際の形状および実際の数の内部電極を１つの平板状の内部電極モデルで模擬した積層コンデンサのシミュレーションモデル（以下、面要素モデルともいう。）を考案する。
図１３は、比較例の積層コンデンサのシミュレーションモデルを示す斜視図である。図１３に示す比較例の積層コンデンサのシミュレーションモデル１Ｘは、上述したように例えば有限要素法、モーメント法またはＦＤＴＤ法等の種々の解析法を用いた３次元電磁界シミュレーションのためのモデルである。図１３にも、積層コンデンサにおける積層体（以下、素体ともいう。）および外部電極の外形構造が、破線で示されている。また、図１３にも、ＸＹＺ直交座標系が示されている。
図１３に示すように、比較例の積層コンデンサのシミュレーションモデル１Ｘは、一対の入出力ポートＰＯＲＴと、一対の入出力ポートＰＯＲＴの間に配置された１つの平板状の内部電極モデル１０とを備える。比較例の積層コンデンサのシミュレーションモデル１Ｘは、内部電極モデル１０を、実際の内部電極の最下層の位置に備える。
内部電極モデル１０には、積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定されている。図１３では、内部電極モデル１０は、直列に接続された３つの部分１０Ｌ、部分１０Ｃおよび部分１０Ｒから構成され、部分１０Ｌに等価直列インダクタンスＥＳＬが設定されており、部分１０ＣにキャパシタンスＣが設定されており、部分１０Ｒに等価直列レジスタンスＥＳＲが設定されている。
これらのキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬは、例えば下式を用いて、積層コンデンサのインピーダンス特性Ｚおよび等価直列レジスタンスＥＳＲの実測値に対してフィッティングを行うことにより求められる。
Ｚ＝ＥＳＬ＋（１／ｊωＣ）＋ＥＳＲ
これにより、比較例の積層コンデンサのシミュレーションモデル１Ｘは、実際の内部電極の導電率、実際の誘電体層の誘電率、および実際の構造に起因する容量成分およびインダクタ成分等が反映されたモデルとなる。
この比較例の積層コンデンサのシミュレーションモデル１Ｘによれば、１つの内部電極モデル１０のみを備えるため、シミュレーションに要する時間が比較的に短い。しかし、この比較例の積層コンデンサのシミュレーションモデル１Ｘによれば、１つの内部電極モデル１０が実際の内部電極の最下層の位置に配置されるため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション結果が実測値とずれてしまうことがある、すなわちクロストークのシミュレーション精度が低下してしまうことがある。詳細な考察については後述する。
そこで、本願発明者らは、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる３次元電磁界シミュレーションのための積層コンデンサのシミュレーションモデルを考案する。以下では、本考案の積層コンデンサのシミュレーションモデルについて説明する。
（本実施形態に係る積層コンデンサのシミュレーションモデル）
図１は、本実施形態に係る積層コンデンサのシミュレーションモデルを示す斜視図である。図１に示す積層コンデンサのシミュレーションモデル１は、上述したように例えば有限要素法、モーメント法またはＦＤＴＤ法等の種々の解析法を用いた３次元電磁界シミュレーションのためのモデルである。図１にも、積層コンデンサにおける積層体（以下、素体ともいう。）および外部電極の外形構造が、破線で示されている。また、図１にも、ＸＹＺ直交座標系が示されている。
図１に示すように、積層コンデンサのシミュレーションモデル１は、一対の入出力ポートＰＯＲＴと、４つの第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０とを備える。第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０の各々は、一対の入出力ポートＰＯＲＴの間に配置された平板状の内部電極モデルである。
第１内部電極モデル１０および第３内部電極モデル３０は、積層コンデンサの２つの側面と対向するように配置されている。第１内部電極モデル１０は、２つの側面のうちの一方の側面側であって、実際の内部電極の一方側面側における縁部の位置に配置されている。第３内部電極モデル３０は、２つの側面のうちの他方の側面側であって、実際の内部電極の他方側面側における縁部の位置に配置されている。なお、第１内部電極モデル１０および第３内部電極モデル３０の配置位置は、これに限定されない。例えば、第１内部電極モデル１０および第３内部電極モデル３０のいずれか一方が、２つの側面の間の中央付近であって、実際の内部電極の一方側面側における縁部と他方側面側における縁部との間の中央付近の位置に配置されていてもよい。
第２内部電極モデル２０および第４内部電極モデル４０は、積層コンデンサの２つの主面と対向するように配置されている。第２内部電極モデル２０は、２つの主面のうちの一方の主面側であって、実際の内部電極の最上層側の位置に配置されている。第４内部電極モデル４０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されている。なお、第２内部電極モデル２０および第４内部電極モデル４０の配置位置は、これに限定されない。例えば、第２内部電極モデル２０および第４内部電極モデル４０のいずれか一方が、２つの主面の間の中央付近であって、実際の内部電極の最上層と最下層との間の中央付近の位置に配置されていてもよい。
換言すれば、第１内部電極モデル１０と第３内部電極モデル３０とは、実装基板の主面と交差するように、例えば実装基板の主面に対して垂直に、配置されている。第２内部電極モデル２０と第４内部電極モデル４０とは、実装基板の主面と対向するように、例えば実装基板の主面に対して平行に、配置されている。
第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０は、積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定されている。これらのキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬは、４つの内部電極モデルに対して、均等に割り振られてもよいし、重み付けされて不均等に割り振られてもよい。
これらのキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬは、例えば下式を用いて、積層コンデンサのインピーダンス特性Ｚおよび等価直列レジスタンスＥＳＲの実測値に対してフィッティングを行うことにより求められる。
Ｚ＝ＥＳＬ＋（１／ｊωＣ）＋ＥＳＲ
３次元電磁界シミュレータにＬＣＲの直列モデルがある場合、１つの直列モデルから内部電極モデルを作成してもよい。一方、３次元電磁界シミュレータにＬＣＲの並列モデルがある場合、ＬＣＲの並列モデルを３つ用い、Ｌのみのモデル、Ｃのみのモデル、Ｒのみのモデルを直列に接続してもよい。
図１の例では、第１内部電極モデル１０は、直列に接続された３つの部分１０Ｌ、部分１０Ｃ、部分１０Ｒから構成され、部分１０Ｌに等価直列インダクタンスＥＳＬが設定されており、部分１０ＣにキャパシタンスＣが設定されており、部分１０Ｒに等価直列レジスタンスＥＳＲが設定されている。同様に、第２内部電極モデル２０は、直列に接続された３つの部分２０Ｌ、部分２０Ｃ、部分２０Ｒから構成され、部分２０Ｌに等価直列インダクタンスＥＳＬが設定されており、部分２０ＣにキャパシタンスＣが設定されており、部分２０Ｒに等価直列レジスタンスＥＳＲが設定されている。同様に、第３内部電極モデル３０は、直列に接続された３つの部分３０Ｌ、部分３０Ｃ、部分３０Ｒから構成され、部分３０Ｌに等価直列インダクタンスＥＳＬが設定されており、部分３０ＣにキャパシタンスＣが設定されており、部分３０Ｒに等価直列レジスタンスＥＳＲが設定されている。同様に、第４内部電極モデル４０は、直列に接続された３つの部分４０Ｌ、部分４０Ｃ、部分４０Ｒから構成され、部分４０Ｌに等価直列インダクタンスＥＳＬが設定されており、部分４０ＣにキャパシタンスＣが設定されており、部分４０Ｒに等価直列レジスタンスＥＳＲが設定されている。
これにより、第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０は、実際の内部電極の導電率、実際の誘電体層の誘電率、および実際の構造に起因する容量成分およびインダクタ成分等が反映されたモデルとなる。
（本実施形態に係る積層コンデンサのシミュレーション方法）
次に、図２～図４を用いて、上述した積層コンデンサのシミュレーションモデル１を用いた、３次元電磁界シミュレーションのための積層コンデンサのシミュレーション方法、特に積層コンデンサと周囲の電子部品との間のクロストーク解析のためのシミュレーション方法、について説明する。図２は、本実施形態に係る積層コンデンサのシミュレーションモデルおよび積層インダクタのシミュレーションモデルを示す平面図であり、図３および図４は、図２に示すシミュレーションモデルのIII-III線断面図である。
まず、第１入出力ポートＰＯＲＴ１と第２入出力ポートＰＯＲＴ２との間に、積層インダクタのシミュレーションモデルＬを配置する。また、第３入出力ポートＰＯＲＴ３と第４入出力ポートＰＯＲＴ４との間に、積層コンデンサのシミュレーションモデル１を配置する（配置工程）。このとき、積層インダクタのシミュレーションモデルＬと積層コンデンサのシミュレーションモデル１とが実装される実装基板１００が配置されてもよい。
このとき、積層コンデンサのシミュレーションモデル１を、
・積層インダクタのシミュレーションモデルＬに所望の間隔Ｄで隣接するように、かつ、
・第１内部電極モデル１０および第３内部電極モデル３０（図３）、または、第２内部電極モデル２０および第４内部電極モデル４０（図４）が、積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように、
配置する。
ここで、積層インダクタは、複数のコイル状の内部導体と複数の磁性体層とが積層された積層体（以下、素体ともいう。）と、積層体の端部に配置された外部電極とを備える。磁性体層の材料としては、例えば磁性体セラミック等の種々の磁性体材料が挙げられる。
積層インダクタのシミュレーションモデルＬは、例えば有限要素法、モーメント法またはＦＤＴＤ法等の種々の解析法を用いた３次元電磁界シミュレーションのためのモデルである。
積層インダクタのシミュレーションモデルＬは、実際の内部構造、すなわち実際の形状および実際の数の内部導体Ｍと複数の磁性体層とを備える。積層インダクタのシミュレーションモデルＬは、例えば、内部導体の導電率および磁性体層の透磁率を変更しながら、積層インダクタのインピーダンス特性Ｚおよび等価直列レジスタンスＥＳＲの実測値に対してフィッティングを行うことにより求められる。これにより、積層インダクタのシミュレーションモデルＬは、実際の内部導体の導電率、実際の磁性体層の透磁率、および実際の構造に起因する容量成分等が反映されたモデルとなる。
図３の例では、積層インダクタの積層方向が積層インダクタの幅方向である場合、換言すれば積層インダクタの積層方向が実装基板１００の主面に沿う方向である場合について示されている。このような積層インダクタは、いわゆる縦巻き積層インダクタと称される。この場合、積層インダクタのシミュレーションモデルＬからの磁界Ｈの向き、換言すれば磁束Ｂの向きは、積層インダクタの幅方向、換言すれば実装基板１００の主面に沿う方向となる。この場合、積層コンデンサのシミュレーションモデル１の第１内部電極モデル１０および第３内部電極モデル３０は、積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差する、例えば垂直となる。
一方、図４の例では、積層インダクタの積層方向が積層インダクタの高さ方向である場合、換言すれば積層インダクタの積層方向が実装基板１００の主面に交差する方向である場合について示されている。このような積層インダクタは、いわゆる横巻き積層インダクタと称される。この場合、積層インダクタのシミュレーションモデルＬからの磁界Ｈの向き、換言すれば磁束Ｂの向きは、積層インダクタの幅方向、換言すれば実装基板１００の主面に交差する方向となる。この場合、積層コンデンサのシミュレーションモデル１の第２内部電極モデル２０および第４内部電極モデル４０は、積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差する、例えば垂直となる。
次に、第１入出力ポートＰＯＲＴ１に周波数掃引信号を入力して、第１入出力ポートＰＯＲＴ１と第４入出力ポートＰＯＲＴ４との間のクロストークに関する特性のシミュレーションを行う（シミュレーション工程）。或いは、第３入出力ポート３に周波数掃引信号を入力して、第３入出力ポートＰＯＲＴ３と第２入出力ポートＰＯＲＴ２との間のクロストークに関する特性のシミュレーションを行う（シミュレーション工程）。
クロストークに関する特性としては、第１入出力ポートＰＯＲＴ１から第４入出力ポートＰＯＲＴ４への透過特性Ｓ４１、第３入出力ポートＰＯＲＴ３から第２入出力ポートＰＯＲＴ２への透過特性Ｓ２３、または、積層インダクタと積層コンデンサとの相互インダクタンス等が挙げられる。
以下では、上述した積層コンデンサのシミュレーション方法による、本実施形態の積層コンデンサのシミュレーションモデル１と積層インダクタのシミュレーションモデルＬとのクロストークのシミュレーション結果の一例、比較例の積層コンデンサのシミュレーションモデル１Ｘと積層インダクタのシミュレーションモデルＬとのクロストークのシミュレーション結果の一例、および、従来例の積層コンデンサのシミュレーションモデル１Ｙと積層インダクタのシミュレーションモデルＬとのクロストークのシミュレーション結果の一例について示す。クロストーク特性として、透過特性Ｓ４１および共振周波数のシミュレーションを行った。
本実施形態の積層コンデンサのシミュレーションモデル１、比較例の積層コンデンサのシミュレーションモデル１Ｘおよび従来例の積層コンデンサのシミュレーションモデル１Ｙは、以下の積層セラミックコンデンサのモデルである。
積層セラミックコンデンサ：静電容量１０ｐＦ、サイズ０４０２（長さ方向Ｌ寸法０．４ｍｍ、幅方向Ｗ寸法０．２ｍｍ、高さ方向Ｔ寸法０．２ｍｍ）
積層インダクタのシミュレーションモデルＬは、以下の積層セラミックインダクタのモデルである。
積層セラミックインダクタ：図３に示すような縦巻きタイプ、インダクタンス５６ｎＨ、サイズ０４０２（長さ方向Ｌ寸法０．４ｍｍ、幅方向Ｗ寸法０．２ｍｍ、高さ方向Ｔ寸法０．３ｍｍ）
図５は、図２および図３に示すシミュレーション方法による透過特性Ｓ４１のシミュレーション結果の一例である。積層コンデンサのシミュレーションモデル１、１Ｘまたは１Ｙと積層インダクタのシミュレーションモデルＬとの間隔Ｄは、６０μｍである。実線の特性Ａ１は、図１に示す本実施形態の積層コンデンサのシミュレーションモデル１のシミュレーション結果である。点線の特性Ａ１Ｘは、図１３に示す比較例の積層コンデンサのシミュレーションモデル１Ｘのシミュレーション結果である。一点鎖線の特性Ａ１Ｙは、図１５に示す従来例の積層コンデンサのシミュレーションモデル１Ｙのシミュレーション結果である。
図６は、図２および図３に示すシミュレーション方法による共振周波数のシミュレーション結果の一例である。積層コンデンサのシミュレーションモデル１、１Ｘまたは１Ｙと積層インダクタのシミュレーションモデルＬとの間隔Ｄは、６０μｍ、８０μｍおよび１００μｍである。四角（実線）の特性Ａ１は、図１に示す本実施形態の積層コンデンサのシミュレーションモデル１のシミュレーション結果である。丸（点線）の特性Ａ１Ｘは、図１３に示す比較例の積層コンデンサのシミュレーションモデル１Ｘのシミュレーション結果である。三角（一点鎖線）の特性Ａ１Ｙは、図１５に示す従来例の積層コンデンサのシミュレーションモデル１Ｙのシミュレーション結果である。
図５および図６によれば、上述したように、比較例の積層コンデンサのシミュレーションモデル１Ｘでは、実測値に近い従来例の積層コンデンサのシミュレーションモデル１Ｙに対して、透過特性Ｓ４１および共振周波数特性がずれてしまっている、すなわちクロストーク特性がずれてしまっている。これに対して、本実施形態の積層コンデンサのシミュレーションモデル１では、実測値に近い従来例の積層コンデンサのシミュレーションモデル１Ｙに対して、透過特性Ｓ４１および共振周波数特性のずれが抑制されている、すなわちクロストーク特性のずれが抑制されている。この結果に関し、本願発明者は以下のように考察する。
図１４に示すように、積層コンデンサの高さは、積層インダクタの高さよりも低い。また、積層インダクタのシミュレーションモデルＬが縦巻きタイプの場合、磁界Ｈ、換言すれば磁束Ｂは、実装基板１００の主面に沿う方向、例えば平行な方向となる。
この場合、比較例の積層コンデンサのシミュレーションモデル１Ｘでは、内部電極モデル１０が１つのみであり、実際の内部電極の最下層の位置のみに配置されているため、図１４に示すように、積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂの影響を受け難い。そのため、透過特性Ｓ４１および共振周波数がずれてしまう、すなわちクロストーク特性がずれてしまうと考察される。
これに対して、本実施形態の積層コンデンサのシミュレーションモデル１によれば、図３に示すように、第１内部電極モデル１０および第３内部電極モデル３０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直になるように配置されているので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、透過特性Ｓ４１および共振周波数のシミュレーション精度の低下を抑制することができる、すなわちクロストークのシミュレーション精度の低下を抑制することができると考察される。
また、本実施形態の積層コンデンサのシミュレーションモデル１によれば、積層コンデンサの側面と対向する第１内部電極モデル１０および第３内部電極モデル３０に加え、積層コンデンサの主面と対向する第２内部電極モデル２０および第４内部電極モデル４０を備える。これにより、図４に示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０および第４内部電極モデル４０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直になるように配置されているので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、透過特性Ｓ４１および共振周波数のシミュレーション精度の低下を抑制することができる、すなわちクロストークのシミュレーション精度の低下を抑制することができると考察される。
なお、上述した考察は、０４０２タイプの積層コンデンサのシミュレーションモデルのシミュレーション結果の一例に基づいたが、これに限定されず、０２０１タイプ（長さ方向Ｌ寸法０．２ｍｍ、幅方向Ｗ寸法０．１ｍｍ、高さ方向Ｔ寸法０．１ｍｍ）、０６０３タイプ（長さ方向Ｌ寸法０．６ｍｍ、幅方向Ｗ寸法０．３ｍｍ、高さ方向Ｔ寸法０．３ｍｍ）等の種々のサイズの積層コンデンサのシミュレーションモデルに適用されると考えられる。
また、上述した考察は、積層コンデンサのシミュレーションモデルと積層インダクタのシミュレーションモデルとの間隔Ｄが６０μｍ、８０μｍおよび１００μｍである場合のシミュレーション結果の一例に基づいたが、これに限定されず、例えば間隔Ｄ５０μｍ以上１００μｍ以下の場合に適用されると考えられる。
以上説明したように、本実施形態の積層コンデンサのシミュレーションモデル１によれば、図１３に示す比較例の積層コンデンサのシミュレーションモデル１Ｘと比較して、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制することができる。また、本実施形態の積層コンデンサのシミュレーションモデル１によれば、４つの第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０のみを備えるので、図１５に示す従来例の積層コンデンサのシミュレーションモデル１Ｙと比較して、３次元電磁界シミュレーションのシミュレーション時間を短縮することができる。
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、種々の変更および変形が可能である。例えば、上述した実施形態では、４つの平板状の第１内部電極モデル１０、第２内部電極モデル２０、第３内部電極モデル３０および第４内部電極モデル４０を備える積層コンデンサのシミュレーションモデル１を例示した。しかし、本発明はこれに限定されず、図７Ａ～図７Ｉ、図８Ａ～図８Ｉ、図９Ａ～図９Ｃ、図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃおよび図１２Ａ～図１２Ｃに示すように、内部電極モデルの数および配置位置を変更可能である。
（変形例１）
図７Ａおよび図８Ａに示すように、積層コンデンサのシミュレーションモデル１は、図３に示す積層コンデンサのシミュレーションモデル１において、２つの平板状の第１内部電極モデル１０および第２内部電極モデル２０のみを備える形態であってもよい。すなわち、積層コンデンサのシミュレーションモデル１は、積層コンデンサの側面と対向する第１内部電極モデル１０と、積層コンデンサの主面と対向する第２内部電極モデル２０とのみを備える形態であってもよい。
この場合、第１内部電極モデル１０および第２内部電極モデル２０は、積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定される。これらのキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬは、２つの内部電極モデルに対して、均等に割り振られてもよいし、重み付けされて不均等に割り振られてもよい。
これにより、図７Ａに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図８Ａに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図７Ｂおよび図８Ｂ、図７Ｃおよび図８Ｃに示すように、積層コンデンサのシミュレーションモデル１は、図７Ａおよび図８Ａに示す積層コンデンサのシミュレーションモデル１において、第２内部電極モデル２０の配置位置を変更されていてもよい。例えば図７Ｂおよび図８Ｂに示すように、第２内部電極モデル２０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されていてもよい。また、図７Ｃおよび図８Ｃに示すように、第２内部電極モデル２０は、２つの主面の間の中央付近であって、実際の内部電極の最上層と最下層との間の中央付近の位置に配置されていてもよい。
これにより、図７Ｂおよび図７Ｃに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図８Ｂおよび図８Ｃに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図７Ｄおよび図８Ｄ、図７Ｅおよび図８Ｅに示すように、積層コンデンサのシミュレーションモデル１は、図７Ａおよび図８Ａに示す積層コンデンサのシミュレーションモデル１において、第１内部電極モデル１０の配置位置を変更されていてもよい。例えば図７Ｄおよび図８Ｄに示すように、第１内部電極モデル１０は、２つの側面のうちの他方の側面側であって、実際の内部電極の他方側面側における縁部の位置に配置されていてもよい。また、図７Ｅおよび図８Ｅに示すように、第１内部電極モデル１０は、２つの側面の間の中央付近であって、実際の内部電極の一方側面側における縁部と他方側面側における縁部との間の中央付近の位置に配置されていてもよい。
これにより、図７Ｄおよび図７Ｅに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図８Ｄおよび図８Ｅに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図７Ｆおよび図８Ｆ、図７Ｇおよび図８Ｇ、図７Ｈおよび図８Ｈ、図７Ｉおよび図８Ｉに示すように、積層コンデンサのシミュレーションモデル１は、図７Ａおよび図８Ａに示す積層コンデンサのシミュレーションモデル１において、第１内部電極モデル１０および第２内部電極モデル２０の配置位置を変更されていてもよい。例えば図７Ｆおよび図８Ｆに示すように、第１内部電極モデル１０は、２つの側面のうちの他方の側面側であって、実際の内部電極の他方側面側における縁部の位置に配置されており、かつ、第２内部電極モデル２０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されていてもよい。また、図７Ｇおよび図８Ｇに示すように、第１内部電極モデル１０は、２つの側面のうちの他方の側面側であって、実際の内部電極の他方側面側における縁部の位置に配置されており、かつ、第２内部電極モデル２０は、２つの主面の間の中央付近であって、実際の内部電極の最上層と最下層との間の中央付近の位置に配置されていてもよい。また、図７Ｈおよび図８Ｈに示すように、第１内部電極モデル１０は、２つの側面の間の中央付近であって、実際の内部電極の一方側面側における縁部と他方側面側における縁部との間の中央付近の位置に配置されており、かつ、第２内部電極モデル２０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されていてもよい。また、図７Ｉおよび図８Ｉに示すように、第１内部電極モデル１０は、２つの側面の間の中央付近であって、実際の内部電極の一方側面側における縁部と他方側面側における縁部との間の中央付近の位置に配置されており、かつ、第２内部電極モデル２０は、２つの主面の間の中央付近であって、実際の内部電極の最上層と最下層との間の中央付近の位置に配置されていてもよい。
これにより、図７Ｆ、図７Ｇ、図７Ｈおよび図７Ｉに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図８Ｆ、図８Ｇ、図８Ｈおよび図８Ｉに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
（変形例２）
図９Ａおよび図１０Ａに示すように、積層コンデンサのシミュレーションモデル１は、図３に示す積層コンデンサのシミュレーションモデル１において、３つの平板状の第１内部電極モデル１０、第２内部電極モデル２０および第３内部電極モデル３０のみを備える形態であってもよい。すなわち、積層コンデンサのシミュレーションモデル１は、積層コンデンサの側面と対向する第１内部電極モデル１０および第３内部電極モデル３０と、積層コンデンサの主面と対向する第２内部電極モデル２０とのみを備える形態であってもよい。
この場合、第１内部電極モデル１０、第２内部電極モデル２０および第３内部電極モデル３０は、積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定される。これらのキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬは、３つの内部電極モデルに対して、均等に割り振られてもよいし、重み付けされて不均等に割り振られてもよい。
これにより、図９Ａに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０および第３内部電極モデル３０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図１０Ａに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図９Ｂおよび図１０Ｂ、図９Ｃおよび図１０Ｃに示すように、積層コンデンサのシミュレーションモデル１は、図９Ａおよび図１０Ａに示す積層コンデンサのシミュレーションモデル１において、第２内部電極モデル２０の配置位置を変更されていてもよい。例えば図９Ｂおよび図９Ｂに示すように、第２内部電極モデル２０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されていてもよい。また、図９Ｃおよび図１０Ｃに示すように、第２内部電極モデル２０は、２つの主面の間の中央付近であって、実際の内部電極の一方主面側における縁部と他方主面側における縁部との間の中央付近の位置に配置されていてもよい。
これにより、図９Ｂおよび図９Ｃに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０および第３内部電極モデル３０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図１０Ｂおよび図１０Ｃに示すように、積層インダクタが横巻きタイプであっても、第２内部電極モデル２０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
なお、図示は省略するが、積層コンデンサのシミュレーションモデル１は、積層コンデンサの側面と対向する１つの内部電極モデルと、積層コンデンサの主面と対向する２つの内部電極モデルとを備える形態であってもよい。
（変形例３）
図１１Ａに示すように、積層コンデンサのシミュレーションモデル１は、図３に示す積層コンデンサのシミュレーションモデル１において、１つの平板状の第１内部電極モデル１０のみを備える形態であってもよい。すなわち、積層コンデンサのシミュレーションモデル１は、積層コンデンサの側面と対向する第１内部電極モデル１０のみを備える形態であってもよい。
この場合、第１内部電極モデル１０は、積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定される。
これにより、図１１Ａに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図１１Ｂおよび図１１Ｃに示すように、積層コンデンサのシミュレーションモデル１は、図１１Ａに示す積層コンデンサのシミュレーションモデル１において、第１内部電極モデル１０の配置位置を変更されていてもよい。例えば図１１Ｂに示すように、第１内部電極モデル１０は、２つの側面のうちの他方の側面側であって、実際の内部電極の他方側面側における縁部の位置に配置されていてもよい。また、図１１Ｃに示すように、第１内部電極モデル１０は、２つの側面の間の中央付近であって、実際の内部電極の一方側面側における縁部と他方側面側における縁部との間の中央付近の位置に配置されていてもよい。
これにより、図１１Ｂおよび図１１Ｃに示すように、積層インダクタが縦巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図１２Ａに示すように、積層コンデンサのシミュレーションモデル１は、図１１Ａに示す積層コンデンサのシミュレーションモデル１において、第１内部電極モデル１０の配置位置を変更されてもよい。例えば図１２Ａに示すように、第１内部電極モデル１０は、２つの主面のうちの一方の主面側であって、実際の内部電極の最上層側の位置に配置されていてもよい。すなわち、積層コンデンサのシミュレーションモデル１は、積層コンデンサの主面と対向する第１内部電極モデル１０のみを備える形態であってもよい。
これにより、図１２Ａに示すように、積層インダクタが横巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
また、図１２Ｂおよび図１２Ｃに示すように、積層コンデンサのシミュレーションモデル１は、図１２Ａに示す積層コンデンサのシミュレーションモデル１において、第１内部電極モデル１０の配置位置を変更されていてもよい。例えば図１２Ｂに示すように、第１内部電極モデル１０は、２つの主面のうちの他方の主面側であって、実際の内部電極の最下層側の位置に配置されていてもよい。また、図１２Ｃに示すように、第１内部電極モデル１０は、２つの主面の間の中央付近であって、実際の内部電極の最上層と最下層との間の中央付近の位置に配置されていてもよい。
これにより、図１２Ｂおよび図１２Ｃに示すように、積層インダクタが横巻きタイプであっても、第１内部電極モデル１０が積層インダクタのシミュレーションモデルＬからの磁界Ｈ、換言すれば磁束Ｂと交差するように、例えば垂直となるように配置されるので、磁界Ｈ、換言すれば磁束Ｂの影響を比較的に受け易い。そのため、３次元電磁界シミュレーションにおいて、クロストークのシミュレーション精度の低下を抑制しつつ、シミュレーション時間を短縮することができる。
１、１Ｘ、１Ｙ 積層コンデンサのシミュレーションモデル
１０ 第１内部電極モデル
１０Ｃ 第１内部電極モデルの部分
１０Ｌ 第１内部電極モデルの部分
１０Ｒ 第１内部電極モデルの部分
２０ 第２内部電極モデル
２０Ｃ 第２内部電極モデルの部分
２０Ｌ 第２内部電極モデルの部分
２０Ｒ 第２内部電極モデルの部分
３０ 第３内部電極モデル
３０Ｃ 第３内部電極モデルの部分
３０Ｌ 第３内部電極モデルの部分
３０Ｒ 第３内部電極モデルの部分
４０ 第４内部電極モデル
４０Ｃ 第４内部電極モデルの部分
４０Ｌ 第４内部電極モデルの部分
４０Ｒ 第４内部電極モデルの部分
１０Ｙ 内部電極
１１Ｙ 一方の電荷取り出し電極および内部電極部分
１２Ｙ 他方の電荷取り出し電極部分
１００ 実装基板
ＰＯＲＴ 入出力ポート
ＰＯＲＴ１ 第１入出力ポート
ＰＯＲＴ２ 第２入出力ポート
ＰＯＲＴ３ 第３入出力ポート
ＰＯＲＴ４ 第４入出力ポート
Ｌ 積層インダクタのシミュレーションモデル
Ｍ 内部導電

Claims (7)

  1. ３次元電磁界シミュレーションのための積層コンデンサのシミュレーションモデルの生成方法であって、
    一対の入出力ポートと、
    前記一対の入出力ポートの間に配置された平板状の第１内部電極モデルと、
    前記一対の入出力ポートの間に配置された平板状の第２内部電極モデルと、
    を備え、
    前記第１内部電極モデルおよび前記第２内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定されており、
    前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように配置されており、
    前記第２内部電極モデルは、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置されている、
    積層コンデンサのシミュレーションモデルの生成方法。
  2. 前記一対の入出力ポートの間に配置された平板状の第３内部電極モデルと、
    前記一対の入出力ポートの間に配置された平板状の第４内部電極モデルと、
    を更に備え、
    前記第１内部電極モデル、前記第２内部電極モデル、前記第３内部電極モデルおよび前記第４内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定されており、
    前記第３内部電極モデルは、前記積層コンデンサの前記２つの側面と対向するように配置されており、
    前記第４内部電極モデルは、前記積層コンデンサの前記２つの主面と対向するように配置されており、
    前記第１内部電極モデルは前記２つの側面のうちの一方の側面側に配置されており、前記第３内部電極モデルは前記２つの側面のうちの他方の側面側に配置されており、
    前記第２内部電極モデルは前記２つの主面のうちの一方の主面側に配置されており、前記第４内部電極モデルは前記２つの主面のうちの他方の主面側に配置されている、
    請求項１に記載の積層コンデンサのシミュレーションモデルの生成方法。
  3. ３次元電磁界シミュレーションのための積層コンデンサのシミュレーション方法であって、
    第１入出力ポートと第２入出力ポートとの間に積層インダクタのシミュレーションモデルを配置し、第３入出力ポートと第４入出力ポートとの間に前記積層コンデンサのシミュレーションモデルを配置する配置工程と、
    前記第１入出力ポートまたは前記第３入出力ポートに周波数掃引信号を入力して、前記第１入出力ポートと前記第４入出力ポートとの間または前記第３入出力ポートと前記第２入出力ポートとの間のクロストークに関する特性のシミュレーションを行うシミュレーション工程と、
    を含み、
    前記積層コンデンサのシミュレーションモデルは、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第１内部電極モデルと、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第２内部電極モデルとを備え、
    前記第１内部電極モデルおよび前記第２内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定され、
    前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように配置され、
    前記第２内部電極モデルは、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置され、
    前記配置工程では、前記積層コンデンサのシミュレーションモデルを、
    前記積層インダクタのシミュレーションモデルに隣接するように、かつ、
    前記第１内部電極モデルまたは前記第２内部電極モデルが前記積層インダクタのシミュレーションモデルからの磁界と交差するように、
    配置する、
    積層コンデンサのシミュレーション方法。
  4. 前記積層コンデンサのシミュレーションモデルは、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第３内部電極モデルと、前記第３入出力ポートと前記第４入出力ポートとの間に配置された平板状の第４内部電極モデルとを更に備え、
    前記第１内部電極モデル、前記第２内部電極モデル、前記第３内部電極モデルおよび前記第４内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定され、
    前記第３内部電極モデルは、前記積層コンデンサの前記２つの側面と対向するように配置され、
    前記第４内部電極モデルは、前記積層コンデンサの前記２つの主面と対向するように配置され、
    前記第１内部電極モデルは前記２つの側面のうちの一方の側面側に配置され、前記第３内部電極モデルは前記２つの側面のうちの他方の側面側に配置され、
    前記第２内部電極モデルは前記２つの主面のうちの一方の主面側に配置され、前記第４内部電極モデルは前記２つの主面のうちの他方の主面側に配置され、
    前記配置工程では、前記積層コンデンサのシミュレーションモデルを、
    前記積層インダクタのシミュレーションモデルに隣接するように、かつ、
    前記第１内部電極モデルおよび前記第３内部電極モデル、または、前記第２内部電極モデルおよび前記第４内部電極モデルが、前記積層インダクタのシミュレーションモデルからの磁界と交差するように、
    配置する、
    請求項３に記載の積層コンデンサのシミュレーション方法。
  5. ３次元電磁界シミュレーションのための積層コンデンサのシミュレーション方法であって、
    第１入出力ポートと第２入出力ポートとの間に積層インダクタのシミュレーションモデルを配置し、第３入出力ポートと第４入出力ポートとの間に前記積層コンデンサのシミュレーションモデルを配置する配置工程と、
    前記第１入出力ポートまたは前記第３入出力ポートに周波数掃引信号を入力して、前記第１入出力ポートと前記第４入出力ポートとの間または前記第３入出力ポートと前記第２入出力ポートとの間のクロストークに関する特性のシミュレーションを行うシミュレーション工程と、
    を含み、
    前記積層コンデンサのシミュレーションモデルは、前記第３入出力ポートと前記第４入出力ポートとの間に配置された１つの平板状の第１内部電極モデルを備え、
    前記第１内部電極モデルは、前記積層コンデンサのインピーダンス特性の実測値から得たキャパシタンスＣ、等価直列レジスタンスＥＳＲおよび等価直列インダクタンスＥＳＬが設定され、
    前記第１内部電極モデルは、前記積層コンデンサの幅方向に対向する２つの側面と対向するように、または、前記積層コンデンサの前記幅方向に交差する高さ方向に対向する２つの主面と対向するように配置され、
    前記配置工程では、前記積層コンデンサのシミュレーションモデルを、
    前記積層インダクタのシミュレーションモデルに隣接するように、かつ、
    前記第１内部電極モデルが前記積層インダクタのシミュレーションモデルからの磁界と交差するように、
    配置する、
    積層コンデンサのシミュレーション方法。
  6. 前記積層インダクタの積層方向が前記積層インダクタの前記幅方向であり、前記積層インダクタのシミュレーションモデルからの磁界の向きが前記積層インダクタの前記幅方向である場合、前記第１内部電極モデルは、前記積層コンデンサの前記２つの側面と対向するように配置される、請求項５に記載の積層コンデンサのシミュレーション方法。
  7. 前記配置工程では、前記積層インダクタのシミュレーションモデルと前記積層コンデンサのシミュレーションモデルとを実装する基板を配置し、
    前記第１内部電極モデルは、前記基板の主面と交差するように配置される、
    請求項６に記載の積層コンデンサのシミュレーション方法。
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