JPS6328106A - 遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、数ピコ秒から数ナノ秒の短い遅延時間を得る
ための遅延線の構造に関する。

〔従来技術とその問題点〕

数ピコ秒から数ナノ秒の短い遅延時間を得るための遅延
線は、電子計算機および計測器の分野に用途が広がりつ
つある。

しかしコイルやコンデンサを接続して構成される従来の
遅延線は、形状が大きくなるし、周波数特性も悪く、高
速を必要とするこの種の分野には不向きである。又、遅
延線を構成する回路素子間の接続部分が長くなり回路定
数へ影響するので、短い遅延時間を正確に設定すること
が難しい。無論、組立て時の個別の回路素子の取付作業
は、価格の面で除くことが望ましい。

〔目的〕

本発明の目的は、誘電体基板に形成する導体パターンに
より、インダクタンスと容量を得ることにより、個別の
回路素子を用いることなく遅延線を構成することにある
。そして従来の遅延線の欠点を一挙に解決すると共に、
特に容量値の調節を精密に行えるようにして、正確な遅
延時間および特性インピーダンスの設定を可能にするこ
とにある。

〔問題点を解決するための技術手段〕

本発明の遅延線は、誘電体基板の表面と裏面にスルーホ
ールにより接続してソレノイドコイルを得るための導体
パターンを形成してあり、該表面と裏面の導体パターン
に対向して分布容量を得るためのアース用の第１、第２
の導体パターンを基板内の厚み方向の異なる位置に別々
に形成してあることを特徴とする積層基板形の遅延線で
ある。

別の本発明の遅延線は、さらに基板内にはスルーホール
に接続する別の導体パターンと、該別の導体パターンに
対向して分布容量を得るためのアース用の第３の導体パ
ターンを設けであることを特徴とする。

〔実施例〕

以下本発明の遅延線の実施例を示す第１図、第２図を参
照しながら説明する。第１図は斜視図、第２図は分解平
面図である。

本発明の遅延線は、１．２．３の符号を付与しである３
個の誘電体基板を積層して全体を構成する。

最上部の基板１の上面には、複数の細長い導体パターン
４を基板１の長さ方向に沿って平行に形成してあり、下
面には点線で示すようなアース用の第１の導体パターン
５を形成しである。導体パターン４の両端には、スルー
ホール６を設けてあり、別に外部端子７を挿入する８乃
至１０までの符号を付したスルーホールを設けである。

スルーホールは内部に導体を形成してあり、スルーホー
ル６は積層した後の導体パターン４と基板３の導体パタ
ーン１２との接続、スルーホール９は内側にあるアース
用の導体パターンの導出、スルーホール８とスルーホー
ル１０は導体パターン４と導体パターン１２で後に述べ
るようにして形成されるソレノイドコイルの片側を夫々
導出する役割をする。従って、積層時に位置の一致する
他の基板のスルーホールは同一符号を付、与しである。

夫々の導体パターン４は、スルーホール６の部分を除い
て平面的に導体パターン５の上に重なっている。なお導
体パターン４は、両端の３個だけを図示し中央部のもの
を省略してあり、スルーホール６もそれに対応させて図
示しである。

中央の基板２には、導体パターンはなく、基板１に対応
してスルーホールを設けである。

最下部の基板３の上面には、アース用の第２の導体パタ
ーン１１を形成してあり、下面には点線で示すように複
数の細長い導体パターン１２を平行に形成しである。ス
ルーホールは基板１に対応している。アース用の第２の
導体パターン１１が導体パターン１２の上側にあるが、
平面的な重なり状態は基板１の導体パターン５と導体パ
ターン４の場合と同様である。

このような基板１と基板３が基板２を挟んで積層されて
第１図のような遅延線全体が構成されるが、積層後の表
面の導体パターン４と裏面の導体パターン１２は、互い
の平行な隙間を埋めるようにスルーホール６によって上
下に接続されており、ソレノイドコイルが形成される。

ソレノイドコイルの両端が、スルーホール８とスルーホ
ール１０に導出される。

さらに導体パターン４とアース用の第１の導体パターン
５が基板１、導体パターン１２とアース用の第２の導体
パターン１１が基板３の厚みを夫々介して重なることに
より、分布容量が得られる。

アース用の第１の導体パターン５、第２の導体パターン
１１はスルーホール９により導出される。

なお、誘電体基板に導体パターンやスルーホールを形成
して積層する技術は、ガラスエポキシ樹脂の場合は多層
プリント基板を形成する公知の技術を用いればよい。誘
電体基板としては、ガラスエポキシ樹脂の他に、セラミ
ックやテフロン等のプラスチック材を用いてもよい。

第４図の説明図は第１図の遅延線を概念的に示している
が、１３の符号を付しであるソレノイドコイルの内部に
、アース用の第１の導体パターン５と第２の導体パター
ン１１があることが理解できる。

第１の導体パターン５と第２の導体パターン１１は積層
した誘電体基板１４の厚み方向の異なった位置にあり、
積層前の基板１と基板３の厚みにより分布容量の容量値
を別々に調節できる。熱論、同じ位置でのアース用の導
体パターンの形状やその大きさを変えたり、分割しても
よい、要するに、ソレノイドコイル１３を形成する導体
パターン４とアース用の第１の導体パターン５、導体パ
ターン１２と導体パターン１１の対向面積や距離を別々
に変えてソレノイドコイル１３に並列接続する容量値を
細かく調節できる。

なお基Ｆｉ、２は、容量値を調節するために対向する導
体パターン間の距離が変った場合でも、その厚みを調節
することにより全体の誘電体基板１４の厚みを一定にす
る役割をする。従って、基板２は遅延線の厚みの規格が
厳しく要求されない場合には、積層時に基板間に挟まれ
る接着剤だけでもよい。ガラスエポキシ樹脂の基板を用
いる場合には、接着剤としてプリプレグを用いるとよい
。なお、同じ構成はＬＣフィルタにも応用でき、本発明
の遅延線は広い意味でこのようなフィルタをも含む。

第３図は、最初の発明を応用した別の発明の遅延線の実
施例を示す分解斜視図である。第１図、第２図と同一部
分は同一符号を付与しである。

第３図の遅延線は、１．２０．２．２１．３の符号を付
与しである５個の誘電体基板を積層して全体を構成する
。

最上部の基板１と最下部の基板３には、第１図、第２図
と同じようにソレノイドコイル１３を形成するための導
体パターン４と導体パターン１２、分布容量を得るため
のアース用の第１の導体パターン５と第２の導体パター
ン１１、さらにスルーホール６．８．９．１０を形成し
である。中央の基板２は、他の基板に対応するスルーホ
ールだけを設けである。

２番目の基板２０には基板１と基板３に対応するスルー
ホールが設けであるが、上面にはスルーホール６に個別
に接続する導体パターン２２を形成してあり、下面には
アース用の第３の導体パターン２３を形成しである。導
体パターン２２は、スルーホール６の部分以外は、導体
パターン２３に平面的に重なる。

又、４番目の基板２１の上面にはアース用の第３の導体
パターン２４、下面にはスルーホール６に接続する導体
パターン２５を形成しである。導体パターン２５もスル
ーホールの部分以外は導体パターン２４に平面的に重な
る。導体パターン２２も導体パターン２５もソレノイド
コイル１３を形成するだめの導体パターン４、導体パタ
ーン１２とは別のものであり、導体パターン２２は導体
パターン２３、導体パターン２５は導体パターン２４と
夫々対向することにより、ソレノイドコイル１３に並列
接続する分布容量が得られる。１．２０．２．２１．３
の５枚の基板は、図示されている順序で積層されて遅延
線が構成される。

ソレノイドコイル１３の両端は、スルーホール８とスル
ーホール１０から導出され、アース用の第１の導体パタ
ーン５、第２の導体パターン１１、第３の導体パターン
２３と導体パターン２４はいずれもスルーホール９から
導出される。導体パターン２２と導体パターン５、導体
パターン２５と導体パターン１１は積層時に間に挾む接
着剤の存在により短絡しないことは言うまでもない。

第５図の説明図は、このように構成された遅延線を概念
的に示しているが、アース用の第１の導体パターン５、
第２の導体パターン１１、第３の導体パターン２３と導
体パターン２４があり、さらに別の導体パターン２２と
導体パターン２５があることが理解できる。

そして、ソレノイドコイル１３に並列接続する容量は、
導体パターン４と導体パターン５間、導体パターン１２
と導体パターン１１間で得られる分布容量の他に、導体
パターン２２とその上下にあるアース用の導体パターン
５間、第３の導体パターン２３間で夫々得られる分布容
量、導体パターン２５とその上下にあるアース用の第３
の導体パターン２４間、第２の導体パターン１１間で夫
々得られる分布容量が加わる。しかも、導体パターン２
２と導体パターン２５で得られる分布容量は、上下のア
ース用の導体パターンにより並列に得られており、容量
値を大きくできるように工夫しである。実施例では、ス
ルーホール６の全てに導体パターン２２と導体パターン
２５が接続しているが、部分的に接続するようにしても
よい。又、アース用の第３の導体パターンは２個所にあ
るが、いずれか片方でもよい。さらにスルーホール６に
接続する導体パターンとアース用の導体パターンの組を
２個以上にして、より大きな容量値が得られるようにも
できる。

容量値は、このようにして広い範囲で詳細に調節できる
。容量値を調節する場合、積層する基板の数や厚みが変
わるが、導体パターンのない基板、実施例では基板２の
厚みを調節することにより全体の厚みを一定にしてイン
ダクタンス値を変化しないようにできる。これは、第１
図、第２図でも同様である。又、いずれの実施例におい
ても遅延線の表面と裏面は保護のために誘電体磁器材料
や合成樹脂で被う場合もある。導出部分と外部端子７と
の接続は、スルーホールを用いないで基板の側面で行う
手段もあり、実施例に限定する必要はない。なお第５図
の説明図は、第１図や第２図と対応する部分は同一符号
を付与しである。アース用の第３の導体パターン２２と
導体パターン２５は、１個のスルーホール６に接続する
ものだけを代表して図示しである。

〔効果〕

以上述べたように本発明の遅延線は、誘電体基板の表面
と裏面の導体パターンによりソレノイドコイルを形成し
、その導体パターンと内部のアース用の導体パターン間
でソレノイドコイルに並列接続する容量を得るようにし
である。又、基板内部には、必要に応じて容量を得るた
めのさらに別の導体パターンやアース用の導体パターン
を形成できる。従って、何等個別の回路素子を用いるこ
となく、遅延線を構成できる。容量値は、内部の導体パ
ターンの位置や大きさを変えることにより広い範囲で精
密に調節できる。

遅延線を構成する回路の接続は、主にスルーホールで行
われるので接続部分の回路定数への影響はほとんど除か
れる。熱論、個別の回路素子の取付作業も不要である。

さらに、インダクタンス値はソレノイドコイルにより得
られるので渦巻き状のコイルを用いる場合よりも広い範
囲で調節可能である。

スルーホールだけを設けである部分、実施例では基板２
を設けることによりインダクタンスと容量を独立に調節
できる利点もある。そして、正確な特性上ンピーダンス
の設定ができることは言うまでもない。

このようにして、短い時間の遅延信号を正確に第１図は
、本発明の遅延線の実施例を示す斜視図、第２図は第１
図の分解平面図、第３図は別の本発明の遅延線の実施例
を示す分解平面図、第４図は第１図の遅延線の説明図、
第５図は第３図の遅延線の説明図である。

Claims (3)

【特許請求の範囲】
1. （１）誘電体基板の表面と裏面にスルーホールにより接
   続してソレノイドコイルを得るための導体パターンを形
   成してあり、該表面と裏面の導体パターンに対向して分
   布容量を得るためのアース用の第１、第２の導体パター
   ンを基板内の厚み方向の異なる位置に別々に形成してあ
   ることを特徴とする遅延線。
2. （２）誘電体基板の表面と裏面にスルーホールにより接
   続してソレノイドコイルを得るための導体パターンを形
   成してあり、該表面と裏面の導体パターンに対向して分
   布容量を得るためのアース用の第１、第２の導体パター
   ンを基板内の厚み方向の異なる位置に別々に形成してあ
   り、さらに基板内にはスルーホールに接続する別の導体
   パターンと、該別の導体パターンに対向して分布容量を
   得るためのアース用の第３の導体パターンを形成してあ
   ることを特徴とする遅延線。
3. （３）該別の導体パターンの上下には、アース用の導体
   パターンがあり、スルーホールにはその別の導体パター
   ンにより分布容量が並列接続されている特許請求の範囲
   第２項記載の遅延線。