JPS62233913A - 遅延線 - Google Patents
遅延線Info
- Publication number
- JPS62233913A JPS62233913A JP7726286A JP7726286A JPS62233913A JP S62233913 A JPS62233913 A JP S62233913A JP 7726286 A JP7726286 A JP 7726286A JP 7726286 A JP7726286 A JP 7726286A JP S62233913 A JPS62233913 A JP S62233913A
- Authority
- JP
- Japan
- Prior art keywords
- conductor pattern
- substrate
- delay line
- hole
- face
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Landscapes
- Filters And Equalizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、数ピコ秒から数ナノ秒の短い遅延時間を得る
ための遅延線の構造に関する。
ための遅延線の構造に関する。
数ピコ秒から数ナノ秒の短い遅延時間を得るための遅延
線は、電子計算機および計測器の分野に用途が広がりつ
つある。
線は、電子計算機および計測器の分野に用途が広がりつ
つある。
しかしコイルやコンデンサを接続して構成される従来の
遅延線は、形状が大きくなるし、周波数特性も悪く、高
速を必要とするこの種の分野には不向きである。又、回
路素子間の接続部分が長くなり回路定数へ影響するので
、短い遅延時間を正確に設定することが難しい。痛論、
組立て時の個別の回路素子の取付作業は、価格の面で除
くことが望ましい。
遅延線は、形状が大きくなるし、周波数特性も悪く、高
速を必要とするこの種の分野には不向きである。又、回
路素子間の接続部分が長くなり回路定数へ影響するので
、短い遅延時間を正確に設定することが難しい。痛論、
組立て時の個別の回路素子の取付作業は、価格の面で除
くことが望ましい。
本発明の目的は、誘電体基板に形成する導体パターンに
より、インダクタンスと容量を得ることにより、回路素
子を用いることなく遅延線を構成することにある。そし
て従来の遅延線の欠点を一挙に解決すると共に、特に正
確な遅延時間の設定を可能にすることにある。
より、インダクタンスと容量を得ることにより、回路素
子を用いることなく遅延線を構成することにある。そし
て従来の遅延線の欠点を一挙に解決すると共に、特に正
確な遅延時間の設定を可能にすることにある。
本発明の遅延線は、誘電体の表面と裏面にスルーホール
を介して直列接続する渦巻き状の導体パターンを形成し
てあり、該表面と裏面の導体パターンに対向して分布容
量を得るためのアース用の導体パターンを基板の厚み方
向の異なる位置に別々に形成してあることを特徴とする
。
を介して直列接続する渦巻き状の導体パターンを形成し
てあり、該表面と裏面の導体パターンに対向して分布容
量を得るためのアース用の導体パターンを基板の厚み方
向の異なる位置に別々に形成してあることを特徴とする
。
〔実施例］
以下本発明の遅延線の実施例を示す第１図と第２図を参
照しながら説明する。第１図は斜視図、第２図は分解斜
視図である。
照しながら説明する。第１図は斜視図、第２図は分解斜
視図である。
本発明の遅延線は、■、２．３で図示されている３個の
誘電体基板を積層して全体を構成する。
誘電体基板を積層して全体を構成する。
最上部の基板ｌの上面には、インダクタンスを得るため
の渦巻き状の導体パターン４、導体パターン５を形成し
である。導体パターン４．５の中央部には、夫々スルー
ホール９．１０を設け、外側の端にはスルーホール１１
．１２を設けである。
の渦巻き状の導体パターン４、導体パターン５を形成し
である。導体パターン４．５の中央部には、夫々スルー
ホール９．１０を設け、外側の端にはスルーホール１１
．１２を設けである。
又、スルーホール１１とスルーホール１２間の位置に、
スルーホール１３がある。
スルーホール１３がある。
これらのスルーホールは、内部に導体を形成してあり、
積層した後に基板１と他の基板の導体パターン間の所望
の接続、および他の基板の導体パターンの導出を行える
ようにしてある。従って、積層時に位置が一致して１個
のスルーホールを形成する他の基板のスルーホールは、
同一符号を付与しである。
積層した後に基板１と他の基板の導体パターン間の所望
の接続、および他の基板の導体パターンの導出を行える
ようにしてある。従って、積層時に位置が一致して１個
のスルーホールを形成する他の基板のスルーホールは、
同一符号を付与しである。
中央の基板２の上面には、基板ｌの導体パターン４、導
体パターン５に対向して分布容量を得るためのアース用
の導体パターン６を、はぼ全面に形成しである。又、基
板２の下面には透視した形状が、導体パターン６と全く
同じ導体パターン１６を形成しである。導体パターン１
６は、第３図だけに図示しである。導体パターン６と下
面の導体パターン１６のスルーホール９．１０の並ぶ方
向に沿って、切除部１５を設けである。導体パターン６
と４体パターン１６は、スルーホール１３を介して遅延
線の表面と裏面に導出される。
体パターン５に対向して分布容量を得るためのアース用
の導体パターン６を、はぼ全面に形成しである。又、基
板２の下面には透視した形状が、導体パターン６と全く
同じ導体パターン１６を形成しである。導体パターン１
６は、第３図だけに図示しである。導体パターン６と下
面の導体パターン１６のスルーホール９．１０の並ぶ方
向に沿って、切除部１５を設けである。導体パターン６
と４体パターン１６は、スルーホール１３を介して遅延
線の表面と裏面に導出される。
最下部の基板３の下面には、透視して図示しであるよう
に、インダクタンスを得るための２個の渦巻き状の導体
パターン７、導体パターン８を形成してあり、中央部に
はスルーホール９とスルーホール１０を設けである。導
体パターン７．８の外側の端は互いに接続している。
に、インダクタンスを得るための２個の渦巻き状の導体
パターン７、導体パターン８を形成してあり、中央部に
はスルーホール９とスルーホール１０を設けである。導
体パターン７．８の外側の端は互いに接続している。
基板１．２．３が積層されて第１図のような遅延線全体
が構成され、Ｌ形の外部端子１４がスルーホール１１．
１２．１３に挿入されて接続される。スルーホール１１
、スルーホール１２、スルーホール１３は夫々入力端子
、出力端子、アース端子の役割をする。
が構成され、Ｌ形の外部端子１４がスルーホール１１．
１２．１３に挿入されて接続される。スルーホール１１
、スルーホール１２、スルーホール１３は夫々入力端子
、出力端子、アース端子の役割をする。
なお誘電体基板に導体パターンやスルーホールを形成し
て積層する技術は、ガラスエポキシ樹脂を用いて多層プ
リント基板を形成する公知の技術を用いればよい。誘電
体基板としてガラスエポキシ樹脂の他に、セラミックや
テフロン等のプラスチック材を用いてもよい。
て積層する技術は、ガラスエポキシ樹脂を用いて多層プ
リント基板を形成する公知の技術を用いればよい。誘電
体基板としてガラスエポキシ樹脂の他に、セラミックや
テフロン等のプラスチック材を用いてもよい。
第３図は、第１図の遅延線の等価回路図である。
遅延線の表面の導体パターン４はスルーホール９を介し
て裏面の導体パターン７に接続し、導体パターン７は導
体パターン８に接続し、導体パターン８はスルーホール
１０を介して表面の導体パターン５に接続する。全ての
導体パターンが直列接続するが、表面と裏面間で隣接し
て接続する導体パターン、例えば薄体パターン４と導体
パターン７間では電流方向が逆になり、結合を弱めるよ
うにしてある。このことにより、遅延信号の波形の乱れ
を防ぐことができる。又、導体パターン６の切除部１５
により、リターン電流が遮断され、インダクタンスの減
少を防ぐことができる。
て裏面の導体パターン７に接続し、導体パターン７は導
体パターン８に接続し、導体パターン８はスルーホール
１０を介して表面の導体パターン５に接続する。全ての
導体パターンが直列接続するが、表面と裏面間で隣接し
て接続する導体パターン、例えば薄体パターン４と導体
パターン７間では電流方向が逆になり、結合を弱めるよ
うにしてある。このことにより、遅延信号の波形の乱れ
を防ぐことができる。又、導体パターン６の切除部１５
により、リターン電流が遮断され、インダクタンスの減
少を防ぐことができる。
第４図は、本発明の遅延線の他の実施例を示す分解平面
図である。
図である。
最上部の基板２０の上面には、インダクタンスを得るた
めの２１乃至２３までの３個の渦巻き状の導体パターン
を形成してあり、導体パターン２２、導体パターン２３
は外側の端で接続している。
めの２１乃至２３までの３個の渦巻き状の導体パターン
を形成してあり、導体パターン２２、導体パターン２３
は外側の端で接続している。
基板２０には、２４乃至３０までの符号を付与しである
７個のスルーホールを設けてあり、積層した後に基板２
０と他の基板の導体パターン間の所望の接続および他の
基板の導体パターンの導出を行えるようにしてある。最
初の実施例と同様に、積層時に位置が一致して１個のス
ルーホールを形成する他の基板のスルーホールは、同一
符号を付与しである。
７個のスルーホールを設けてあり、積層した後に基板２
０と他の基板の導体パターン間の所望の接続および他の
基板の導体パターンの導出を行えるようにしてある。最
初の実施例と同様に、積層時に位置が一致して１個のス
ルーホールを形成する他の基板のスルーホールは、同一
符号を付与しである。
中央の基板３１の上面には、渦巻き状の導体パターン２
１．２２．２３と対向して分布容量を得るためのアース
用の導体パターン３２をほぼ全面に形成しである。導体
パターン３２は、スルーホール２４．２５．２６の並ぶ
方向にそって切除部３３を設けてあり、リターン電流を
防ぐようにしてある。切除部３３は切除部１５とは異な
り、部分的に接続している。図示されていないが、裏面
にも最下部の基板３４の導体パターンと対向して分布容
量を得るための、導体パターン３２と同じ形状の導体パ
ターンを設けである。この２゛個のアース用の導体パタ
ーンは、スルーホール２８とスルーホール２９により積
層後の遅延線の表面と裏面、つまり基板２０の上面と基
板３４の下面に導出される。
１．２２．２３と対向して分布容量を得るためのアース
用の導体パターン３２をほぼ全面に形成しである。導体
パターン３２は、スルーホール２４．２５．２６の並ぶ
方向にそって切除部３３を設けてあり、リターン電流を
防ぐようにしてある。切除部３３は切除部１５とは異な
り、部分的に接続している。図示されていないが、裏面
にも最下部の基板３４の導体パターンと対向して分布容
量を得るための、導体パターン３２と同じ形状の導体パ
ターンを設けである。この２゛個のアース用の導体パタ
ーンは、スルーホール２８とスルーホール２９により積
層後の遅延線の表面と裏面、つまり基板２０の上面と基
板３４の下面に導出される。
最下部の基板３４の下面には、透視して図示しであるよ
うに、インダクタンスを得るための３５乃至３７の３個
の渦巻き状の温体パターンを形成しである。導体パター
ン３５と導体パターン３６は外側の端で接続する。
うに、インダクタンスを得るための３５乃至３７の３個
の渦巻き状の温体パターンを形成しである。導体パター
ン３５と導体パターン３６は外側の端で接続する。
このように形成された基板２０．３１．３４は、最初の
実施例と同じようにして積層して遅延線が構成されてい
る。表面と裏面の渦巻き状の導体パターンは、全て直列
接続している。表面の導体パターン２１と裏面の導体パ
ターン３５は渦巻きの中央部のスルーホール２４、導体
パターン２２と導体パターン３６はスルーホール２５．
１体パターン２３と１体パターン３７はスルーホール２
６により夫々接続している。スルーホール２７が入力端
子、スルーホール３０が出力端子、スルーホール２日、
２９がアース端子の役割を夫々行い、外部端子の接続が
行われる。
実施例と同じようにして積層して遅延線が構成されてい
る。表面と裏面の渦巻き状の導体パターンは、全て直列
接続している。表面の導体パターン２１と裏面の導体パ
ターン３５は渦巻きの中央部のスルーホール２４、導体
パターン２２と導体パターン３６はスルーホール２５．
１体パターン２３と１体パターン３７はスルーホール２
６により夫々接続している。スルーホール２７が入力端
子、スルーホール３０が出力端子、スルーホール２日、
２９がアース端子の役割を夫々行い、外部端子の接続が
行われる。
なおいずれの実施例においても、表面と裏面間で隣接し
て接続する渦巻き状の導体パターンの電流方向は互いに
逆になっているが、設計によっては同方向になる場合も
ある。又、遅延線の表面と裏面は保護のために誘電体や
合成樹脂で被う場合もある。入力端子、出力端子、アー
ス端子の４出は、スルーホールを用いないで基板の側面
から導出する手段もあり、実施例に限定する必要はない
。
て接続する渦巻き状の導体パターンの電流方向は互いに
逆になっているが、設計によっては同方向になる場合も
ある。又、遅延線の表面と裏面は保護のために誘電体や
合成樹脂で被う場合もある。入力端子、出力端子、アー
ス端子の４出は、スルーホールを用いないで基板の側面
から導出する手段もあり、実施例に限定する必要はない
。
以上述べたように本発明の遅延線は、誘電体基板の表面
と裏面にインダクタンスを得るための導体パターンを形
成し、夫々の面の導体パターンに対向するアース用の導
体パターンを基板の厚み方向の異なる位置に形成しであ
る。そして回路素子を用いることなく、遅延線が構成さ
れている。表面の導体パターンで得られる分布容量は、
最上部の基板の厚みによって設定され、裏面の導体パタ
ーンで得られる分布容量は、最下部の基板の厚みによっ
て設定される。分布容量の調節が、表面部分と裏面部分
で別々に行えるので設計時に全体の分布容量の調節を細
かくでき、調節範囲も広がる。
と裏面にインダクタンスを得るための導体パターンを形
成し、夫々の面の導体パターンに対向するアース用の導
体パターンを基板の厚み方向の異なる位置に形成しであ
る。そして回路素子を用いることなく、遅延線が構成さ
れている。表面の導体パターンで得られる分布容量は、
最上部の基板の厚みによって設定され、裏面の導体パタ
ーンで得られる分布容量は、最下部の基板の厚みによっ
て設定される。分布容量の調節が、表面部分と裏面部分
で別々に行えるので設計時に全体の分布容量の調節を細
かくでき、調節範囲も広がる。
又遅延線の回路の接続は、主にスルーホールで行われる
ので回路定数への影響はほとんど除かれる。
ので回路定数への影響はほとんど除かれる。
しかも、中央の基板の厚みを調節することにより、積層
された基板の全体の厚みを分布容量の値に影響されるこ
となく一定にできる利点もある。渦巻き状の導体パター
ン間の電磁気的な結合を、表面と裏面の４体バクーンの
電流の方向により調節して、遅延信号の歪を除くことも
できる。痛論、回路素子の取付作業は不要である。
された基板の全体の厚みを分布容量の値に影響されるこ
となく一定にできる利点もある。渦巻き状の導体パター
ン間の電磁気的な結合を、表面と裏面の４体バクーンの
電流の方向により調節して、遅延信号の歪を除くことも
できる。痛論、回路素子の取付作業は不要である。
このようにして、短い時間の遅延信号を正確に得ること
のできる遅延線を安価に提供できる。
のできる遅延線を安価に提供できる。
第１図は、本発明の遅延線の実施例を示す斜視図、第２
図は分解斜視図、第３図は等価回路図、第４図は本発明
の遅延線の他の実施例を示す分解平面図である。 １．２．３：誘電体基板 ４．５．６．７．８：導体
パターン ９．１０．１１．．１２．１３ニスルーホ
ール １４：外部端子 １５：切除部
図は分解斜視図、第３図は等価回路図、第４図は本発明
の遅延線の他の実施例を示す分解平面図である。 １．２．３：誘電体基板 ４．５．６．７．８：導体
パターン ９．１０．１１．．１２．１３ニスルーホ
ール １４：外部端子 １５：切除部
Claims (2)
- （１）誘電体基板の表面と裏面にスルーホールを介して
直列接続する渦巻き状の導体パターンを形成してあり、
該表面と裏面の導体パターンに対向して分布容量を得る
ためのアース用の導体パターンを基板の厚み方向の異な
る位置に別々に形成してあることを特徴とする遅延線。 - （２）スルーホールを介して基板の表面と裏面間で隣接
して接続する渦巻き状の導体パターンの電流方向は、互
いに反対方向にしてある特許請求の範囲第１項の遅延線
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726286A JPS62233913A (ja) | 1986-04-03 | 1986-04-03 | 遅延線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726286A JPS62233913A (ja) | 1986-04-03 | 1986-04-03 | 遅延線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62233913A true JPS62233913A (ja) | 1987-10-14 |
Family
ID=13628929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7726286A Pending JPS62233913A (ja) | 1986-04-03 | 1986-04-03 | 遅延線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62233913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198619B1 (en) | 1998-04-24 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Capacitor network |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220513A (ja) * | 1982-06-16 | 1983-12-22 | Murata Mfg Co Ltd | 電子部品 |
| JPS6042917A (ja) * | 1983-08-19 | 1985-03-07 | Matsushita Electric Ind Co Ltd | フィルタ装置 |
-
1986
- 1986-04-03 JP JP7726286A patent/JPS62233913A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220513A (ja) * | 1982-06-16 | 1983-12-22 | Murata Mfg Co Ltd | 電子部品 |
| JPS6042917A (ja) * | 1983-08-19 | 1985-03-07 | Matsushita Electric Ind Co Ltd | フィルタ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198619B1 (en) | 1998-04-24 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Capacitor network |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5461353A (en) | Printed circuit board inductor | |
| US6420778B1 (en) | Differential electrical transmission line structures employing crosstalk compensation and related methods | |
| US6014066A (en) | Tented diode shunt RF switch | |
| JP2005183949A (ja) | 低クロストークノイズのプリント回路ボード、及びその製造方法 | |
| GB1501500A (en) | Multilayer printed circuit boards | |
| JPH0574532A (ja) | 電気コネクタ | |
| JP2000357960A (ja) | 高密度を有するボールグリッドアレイｒｃネットワーク | |
| US20030076197A1 (en) | Adding electrical resistance in series with bypass capacitors using annular resistors | |
| US6128199A (en) | Composite device and manufacturing method thereof | |
| JPS62233913A (ja) | 遅延線 | |
| KR20030064830A (ko) | 상호 연결체 | |
| US7525397B2 (en) | Stripline directional coupler having a wide coupling gap | |
| US5142268A (en) | Elimination of discrete capacitors in R/C networks | |
| JPH08250962A (ja) | Ｌｃフィルタ | |
| US6075713A (en) | Laser trimmable electronic device | |
| US9401688B2 (en) | Passive equalizer | |
| JPH0635446Y2 (ja) | 高周波コイル | |
| JPS6328106A (ja) | 遅延線 | |
| JPH0291987A (ja) | 印刷配線板 | |
| JPH0555013A (ja) | チツプ型抵抗減衰器 | |
| US5757623A (en) | Low-noise, high-Q stripline inductor | |
| JP2725499B2 (ja) | チップ型コモンモードチョークコイル | |
| JPS6297416A (ja) | チツプ形遅延素子の構成方法 | |
| JPH0434285B2 (ja) | ||
| JPS6025872Y2 (ja) | 多連インダクタンス素子 |