JP6907680B2 - ローパスフィルタ - Google Patents

Description

本発明は、ＬＣフィルタからなるローパスフィルタに関する。

通信装置に用いられる電子部品の一つに、ローパスフィルタがある。ローパスフィルタとしては、インダクタとキャパシタを用いて構成されたＬＣフィルタからなるものが知られている。

ローパスフィルタには、例えば以下の３つの性能が求められる。第１の性能は、通過帯域において、挿入損失が十分に小さく且つ反射損失が十分に大きいことである。第２の性能は、阻止帯域において、挿入損失が十分に大きいことである。第３の性能は、遮断周波数の近傍の阻止帯域内の周波数領域において、周波数の増加に伴って挿入損失が急峻に増加することである。

上記の第１ないし第３の性能を得ることを可能にするローパスフィルタとしては、挿入損失の周波数特性が、阻止帯域内に１つ以上の減衰極が形成される特性となるローパスフィルタが知られている。このようなローパスフィルタは、例えば特許文献１に記載されている。

特許文献１に記載されたローパスフィルタは、第１および第２の入出力端子と、第１および第２のＬＣ並列共振器と、第１ないし第３のキャパシタと、インダクタとを備えている。第１のＬＣ並列共振器と第２のＬＣ並列共振器は、直列に接続されて、第１の入出力端子と第２の入出力端子の間に設けられている。第１のキャパシタの一端は、第１の入出力端子に接続されている。第２のキャパシタの一端は、第２の入出力端子に接続されている。第３のキャパシタの一端は、第１のＬＣ並列共振器と第２のＬＣ並列共振器の接続点に接続されている。インダクタの一端は、第１ないし第３のキャパシタの他端に接続されている。インダクタの他端は、グランドに接続されている。

国際公開第２０１６／１５２２０５号

ローパスフィルタに要求される具体的な性能は、例えば、通過帯域内の第１の周波数帯域における反射損失が第１の値以上であり、且つ阻止帯域内の第２の周波数帯域における挿入損失が第２の値以上であるといったものである。

一般的に、ＬＣフィルタからなるローパスフィルタでは、所定の性能の要求を満たすように特性を調整する際には、１つ以上のインダクタのインダクタンスや１つ以上のキャパシタのキャパシタンスを調整する。

特許文献１に記載されたローパスフィルタでは、所定の性能の要求を満たすように特性を調整する際には、例えば、第１ないし第３のキャパシタのうちの少なくとも１つのキャパシタンスを調整する。

ところで、特許文献１に記載されたローパスフィルタでは、第１ないし第３のキャパシタのうちの少なくとも１つのキャパシタンスを変えると、阻止帯域内における挿入損失の周波数特性（以下、減衰特性と言う。）と、通過帯域内における反射損失の周波数特性
（以下、反射特性と言う。）が同時に変化してしまう。そのため、このローパスフィルタでは、所定の性能の要求を満たすように特性を調整することが難しいという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、特性を調整することが容易なローパスフィルタを提供することにある。

本発明のローパスフィルタは、第１の入出力ポートと、第２の入出力ポートと、直列に接続されて第１の入出力ポートと第２の入出力ポートの間に設けられた第１のＬＣ並列共振器および第２のＬＣ並列共振器と、第１の経路と、第２の経路と、第３の経路とを備えている。

第１のＬＣ並列共振器は、回路構成上、第１の入出力ポートに最も近い第１端を有している。第２のＬＣ並列共振器は、回路構成上、第２の入出力ポートに最も近い第２端を有している。第１の経路は、第１のＬＣ直列共振器を含むと共に第１端とグランドとを接続する。第２の経路は、第２のＬＣ直列共振器を含むと共に第２端とグランドとを接続する。第３の経路は、第３の経路内キャパシタを含むと共に第１のＬＣ並列共振器と第２のＬＣ並列共振器との接続点とグランドとを接続する。第３の経路のインダクタンスは、第１の経路のインダクタンスおよび第２の経路のインダクタンスよりも小さい。

本発明のローパスフィルタにおいて、第３の経路のインダクタンスは、第１の経路のインダクタンスの３０％以下且つ第２の経路のインダクタンスの３０％以下であってもよい。

また、本発明のローパスフィルタにおいて、第１のＬＣ直列共振器と第２のＬＣ直列共振器は、共通のインダクタまたは共通のキャパシタを含んでいてもよい。

また、本発明のローパスフィルタは、更に、第１および第２の入出力ポート、第１および第２のＬＣ並列共振器ならびに第１ないし第３の経路を一体化するための積層体であって、第１の方向に並ぶように積層された複数の誘電体層を含む積層体を備えていてもよい。

積層体は、第１の方向の両端に位置する第１の端面と第２の端面を有していてもよい。ローパスフィルタは、更に、第１の端面に配置されて第３の経路に接続されたグランド端子を備えていてもよい。接続点に対応する物理的な接続箇所と第３の経路内キャパシタとグランド端子は、第１の方向に延びる１つの仮想の直線と交わるか接するように配置されていてもよい。

第３の経路内キャパシタは、第１の方向における異なる位置に配置されて互いに対向する第１の導体層と第２の導体層を含んでいてもよい。接続点に対応する物理的な接続箇所は、第２の導体層に存在していてもよい。第３の経路は、更に、第１の導体層に接続された一端とグランド端子に接続された他端とを有する接地スルーホールを含んでいてもよい。

第１のＬＣ直列共振器は、第１の経路内キャパシタを含んでいてもよく、第２のＬＣ直列共振器は、第２の経路内キャパシタを含んでいてもよい。第１のＬＣ直列共振器と第２のＬＣ直列共振器は、第１の経路内キャパシタおよび第２の経路内キャパシタと接地スルーホールの一端とを接続する共通のインダクタ導体層を含んでいてもよい。

本発明のローパスフィルタでは、第３の経路内キャパシタのキャパシタンスを変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能になる。これにより、本発明のローパスフィルタによれば、特性を調整することが容易になるという効果を奏する。

本発明の一実施の形態に係るローパスフィルタの回路構成の一例を示す回路図である。 本発明の一実施の形態に係るローパスフィルタの積層体の内部を示す斜視図である。 本発明の一実施の形態に係るローパスフィルタの積層体の内部を示す斜視図である。 図２に示した積層体の一部を示す斜視図である。 図２に示した積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における４層目の誘電体層のパターン形成面と５層目の誘電体層のパターン形成面と６ないし１１層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における１２層目ないし１４層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における１５層目ないし１７層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における１８層目ないし２０層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における２１層目ないし２３層目の誘電体層のパターン形成面を示す説明図である。 図２に示した積層体における２３層目の誘電体層のマーク形成面を示す説明図である。 シミュレーションにおける比較例のローパスフィルタの回路構成を示す回路図である。 シミュレーションにおける比較例のローパスフィルタの特性を示す特性図である。 シミュレーションにおけるローパスフィルタの第１のモデルの特性を示す特性図である。 シミュレーションにおけるローパスフィルタの第２のモデルの特性を示す特性図である。 シミュレーションにおけるローパスフィルタの第３のモデルの特性を示す特性図である。 シミュレーションにおけるローパスフィルタの第４のモデルの特性を示す特性図である。 シミュレーションにおけるローパスフィルタの第５のモデルの特性を示す特性図である。 本発明の一実施の形態に係るローパスフィルタの第１の変形例の回路構成を示す回路図である。 本発明の一実施の形態に係るローパスフィルタの第２の変形例の回路構成を示す回路図である。 本発明の一実施の形態に係るローパスフィルタの第３の変形例の回路構成を示す回路図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施の形態に係るローパスフィルタの回路構成の一例を示す回路図である。

図１に示したように、本実施の形態に係るローパスフィルタ１は、第１の入出力ポートＰ１と、第２の入出力ポートＰ２と、直列に接続されて第１の入出力ポートＰ１と第２の入出力ポートＰ２の間に設けられた第１のＬＣ並列共振器１１Ｒおよび第２のＬＣ並列共振器１２Ｒと、第１の経路２１と、第２の経路２２と、第３の経路２３とを備えている。

第１のＬＣ並列共振器１１Ｒは、回路構成上、第１の入出力ポートＰ１に最も近い第１端１１ａを有している。第２のＬＣ並列共振器１２Ｒは、回路構成上、第２の入出力ポートＰ２に最も近い第２端１２ａを有している。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

第１の経路２１は、第１のＬＣ直列共振器２１Ｒを含むと共に第１端１１ａとグランドとを接続する。第２の経路２２は、第２のＬＣ直列共振器２２Ｒを含むと共に第２端１２ａとグランドとを接続する。

第１のＬＣ直列共振器２１Ｒと第２のＬＣ直列共振器２２Ｒの各々は、直列に接続されたインダクタとキャパシタを含んでいる。第１のＬＣ直列共振器２１Ｒと第２のＬＣ直列共振器２２Ｒは、共通のインダクタまたは共通のキャパシタを含んでいてもよい。

第３の経路２３は、第３の経路内キャパシタＣ５を含むと共に第１のＬＣ並列共振器１１Ｒと第２のＬＣ並列共振器１２Ｒとの接続点ＣＰとグランドとを接続する。第３の経路２３のインダクタンスは、第１の経路２１のインダクタンスおよび第２の経路２２のインダクタンスよりも小さい。

第３の経路２３のインダクタンスは、第１の経路２１のインダクタンスの３０％以下且つ第２の経路２２のインダクタンスの３０％以下であることが好ましい。第３の経路２３のインダクタンスは、小さいほど好ましく、０であることが理想的である。そのため、本実施の形態では、第３の経路２３内に意図的なインダクタは設けていない。しかし、それでも、実際のローパスフィルタ１では、キャパシタＣ５の自己インダクタンスや、キャパシタＣ５に接続された導体のインダクタンスによって、第３の経路２３は、わずかなインダクタンスを有する。この場合でも、第３の経路２３のインダクタンスは、それぞれインダクタを含む第１の経路２１および第２の経路２２のインダクタンスよりも明らかに小さくなる。

図１は、ローパスフィルタ１の回路構成の具体的な一例を示している。以下、この一例について説明する。

第１のＬＣ並列共振器１１Ｒは、インダクタＬ１とキャパシタＣ１を含んでいる。第２のＬＣ並列共振器１２Ｒは、インダクタＬ２とキャパシタＣ２を含んでいる。第１および第２のＬＣ並列共振器１１Ｒ，１２Ｒは、共通のインダクタＬ３を含んでいる。

インダクタＬ１の一端とキャパシタＣ１の一端は、第１のＬＣ並列共振器１１Ｒの第１端１１ａに接続されている。インダクタＬ２の一端とキャパシタＣ２の一端は、第２のＬＣ並列共振器１２Ｒの第２端１２ａに接続されている。インダクタＬ１の他端とインダクタＬ２の他端は、インダクタＬ３の一端に接続されている。キャパシタＣ１の他端とキャパシタＣ２の他端とインダクタＬ３の他端は、接続点ＣＰに接続されている。

インダクタＬ１，Ｌ３とキャパシタＣ１は、第１のＬＣ並列共振器１１Ｒを構成するように並列に接続されている。インダクタＬ２，Ｌ３とキャパシタＣ２は、第２のＬＣ並列共振器１２Ｒを構成するように並列に接続されている。インダクタＬ３は、インダクタＬ１とインダクタＬ２の磁気結合を大きくする役割を有している。

第１のＬＣ直列共振器２１Ｒは、第１の経路内キャパシタＣ３を含んでいる。第２のＬＣ直列共振器２２Ｒは、第２の経路内キャパシタＣ４を含んでいる。第１および第２のＬＣ直列共振器２１Ｒ，２２Ｒは、共通のインダクタＬ４を含んでいる。

キャパシタＣ３の一端は、第１のＬＣ並列共振器１１Ｒの第１端１１ａに接続されている。キャパシタＣ４の一端は、第２のＬＣ並列共振器１２Ｒの第２端１２ａに接続されている。キャパシタＣ３の他端とキャパシタＣ４の他端は、インダクタＬ４の一端に接続されている。インダクタＬ４の他端は、グランドに接続されている。

キャパシタＣ３とインダクタＬ４は、第１のＬＣ直列共振器２１Ｒを構成するように直列に接続されている。キャパシタＣ４とインダクタＬ４は、第２のＬＣ直列共振器２２Ｒを構成するように直列に接続されている。

第１の経路２１と第２の経路２２は、キャパシタＣ３，Ｃ４およびインダクタＬ４の接続点からグランドに至る共通の経路部分を含んでいる。この例では、第１の経路２１のインダクタンスと第２の経路２２のインダクタンスは、互いに等しい。

図１において、符号Ｃ６を付したキャパシタの記号は、インダクタＬ１とインダクタＬ２との間の浮遊容量を表している。

次に、ローパスフィルタ１の構造の一例について説明する。ローパスフィルタ１は、第１および第２の入出力ポートＰ１，Ｐ２、第１および第２のＬＣ並列共振器１１Ｒ，１２Ｒならびに第１ないし第３の経路２１〜２３を一体化するための積層体３０を備えている。図２および図３は、ローパスフィルタ１の積層体３０の内部を示す斜視図である。後で詳しく説明するが、積層体３０は、第１の方向Ｄに並ぶように積層された複数の誘電体層を含んでいる。

積層体３０は、第１の方向Ｄの両端に位置する第１の端面３０Ａと第２の端面３０Ｂを有している。第１の端面３０Ａと第２の端面３０Ｂは、互いに反対側を向いている。積層体３０は、更に、４つの側面３０Ｃ〜３０Ｆを有している。側面３０Ｃ，３０Ｄは互いに反対側を向き、側面３０Ｅ，３０Ｆも互いに反対側を向いている。側面３０Ｃ〜３０Ｆは、第１および第２の端面３０Ａ，３０Ｂに対して垂直になっている。

図２および図３に示したローパスフィルタ１は、第１の入出力端子１１１と、第２の入出力端子１１２と、グランド端子１１３と、３つの無接続端子１１４，１１５，１１６とを有している。第１および第２の入出力端子１１１，１１２は、それぞれ、図１に示した第１および第２の入出力ポートＰ１，Ｐ２に対応している。グランド端子１１３は、グランドに接続される。端子１１１〜１１６は、積層体３０の第１の端面３０Ａに配置されている。

次に、図２ないし図１１を参照して、積層体３０について詳しく説明する。積層体３０は、積層された２３層の誘電体層を有している。以下、この２３層の誘電体層を、下から順に１層目ないし２３層目の誘電体層と呼ぶ。図４は、積層体３０の内部の一部を示す斜視図である。図５において、（ａ）〜（ｃ）は、それぞれ１層目ないし３層目の誘電体層のパターン形成面を示している。図６において、（ａ），（ｂ）は、それぞれ４層目および５層目の誘電体層のパターン形成面を示し、（ｃ）は６層目ないし１１層目の誘電体層のパターン形成面を示している。図７において、（ａ）〜（ｃ）は、それぞれ１２層目ないし１４層目の誘電体層のパターン形成面を示している。図８において、（ａ）〜（ｃ）は、それぞれ１５層目ないし１７層目の誘電体層のパターン形成面を示している。図９において、（ａ）〜（ｃ）は、それぞれ１８層目ないし２０層目の誘電体層のパターン形成面を示している。図１０において、（ａ）〜（ｃ）は、それぞれ２１層目ないし２３層目の誘電体層のパターン形成面を示している。図１１は、２３層目の誘電体層のマーク形成面を示している。２３層目の誘電体層のパターン形成面とマーク形成面は、互いに反対側を向いている。

図５（ａ）に示したように、１層目の誘電体層３１のパターン形成面には、第１の入出力端子１１１、第２の入出力端子１１２、グランド端子１１３、および無接続端子１１４，１１５，１１６が形成されている。また、誘電体層３１には、それぞれ端子１１１，１１２に接続されたスルーホール３１Ｔ１，３１Ｔ２と、端子１１３に接続された接地スルーホール３１Ｔ３が形成されている。

図５（ｂ）に示したように、２層目の誘電体層３２のパターン形成面には、第３の経路内キャパシタＣ５を構成するために用いられる第１の導体層３２１と、インダクタＬ４を構成するために用いられるインダクタ導体層３２２が形成されている。インダクタ導体層３２２は、第１端と第２端を有している。第１の導体層３２１は、インダクタ導体層３２２の第１端に接続されている。図５（ｂ）では、第１の導体層３２１とインダクタ導体層３２２の境界を点線で示している。また、誘電体層３２には、スルーホール３２Ｔ１，３２Ｔ２，３２Ｔ３が形成されている。スルーホール３２Ｔ１，３２Ｔ２には、それぞれ図５（ａ）に示したスルーホール３１Ｔ１，３１Ｔ２が接続されている。スルーホール３２Ｔ３は、インダクタ導体層３２２における第２端の近傍部分に接続されている。図５（ａ）に示した接地スルーホール３１Ｔ３は、第１の導体層３２１とインダクタ導体層３２２の境界の近傍において、第１の導体層３２１とインダクタ導体層３２２に接続されている。

図５（ｃ）に示したように、３層目の誘電体層３３のパターン形成面には、第１および第２の経路内キャパシタＣ３，Ｃ４を構成するために用いられる導体層３３１が形成されている。また、誘電体層３３には、スルーホール３３Ｔ１，３３Ｔ２が形成されている。スルーホール３３Ｔ１，３３Ｔ２には、それぞれ図５（ｂ）に示したスルーホール３２Ｔ１，３２Ｔ２が接続されている。図５（ｂ）に示したスルーホール３２Ｔ３は、導体層３３１に接続されている。

図６（ａ）に示したように、４層目の誘電体層３４のパターン形成面には、キャパシタＣ１，Ｃ２および第３の経路内キャパシタＣ５を構成するために用いられる第２の導体層３４１が形成されている。また、誘電体層３４には、スルーホール３４Ｔ１，３４Ｔ２，３４Ｔ３が形成されている。スルーホール３４Ｔ１，３４Ｔ２には、それぞれ図５（ｃ）に示したスルーホール３３Ｔ１，３３Ｔ２が接続されている。スルーホール３４Ｔ３は、導体層３４１に接続されている。

図６（ｂ）に示したように、５層目の誘電体層３５のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３５１と、キャパシタＣ２を構成するために用いられる導体層３５２と、第１の経路内キャパシタＣ３を構成するために用いられる導体層３５３と、第２の経路内キャパシタＣ４を構成するために用いられる導体層３５４が形成されている。導体層３５１と導体層３５３は、互いに接続されている。導体層３５２と導体層３５４は、互いに接続されている。図６（ｂ）では、導体層３５１と導体層３５３の境界と、導体層３５２と導体層３５４の境界を、点線で示している。また、誘電体層３５には、スルーホール３５Ｔ１，３５Ｔ２，３５Ｔ３が形成されている。スルーホール３５Ｔ１，３５Ｔ２は、それぞれ導体層３５１，３５２に接続されている。また、スルーホール３５Ｔ１，３５Ｔ２には、それぞれ図６（ａ）に示したスルーホール３４Ｔ１，３４Ｔ２が接続されている。スルーホール３５Ｔ３には、図６（ａ）に示したスルーホール３４Ｔ３が接続されている。

図６（ｃ）に示したように、６層目ないし１１層目の誘電体層３６〜４１の各々には、スルーホール３６Ｔ１，３６Ｔ２，３６Ｔ３が形成されている。誘電体層３６〜４１では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。誘電体層３６に形成されたスルーホール３６Ｔ１〜３６Ｔ３には、それぞれ図６（ｂ）に示したスルーホール３５Ｔ１〜３５Ｔ３が接続されている。

図７（ａ）に示したように、１２層目の誘電体層４２には、インダクタＬ１を構成するために用いられる導体層４２１と、インダクタＬ２を構成するために用いられる導体層４２２が形成されている。導体層４２１，４２２の各々は、第１端と第２端を有している。導体層４２１の第１端と導体層４２２の第１端は、互いに接続されている。図７（ａ）では、導体層４２１と導体層４２２の境界を点線で示している。また、誘電体層４２には、スルーホール４２Ｔ１，４２Ｔ２，４２Ｔ３，４２Ｔ４，４２Ｔ５が形成されている。スルーホール４２Ｔ１，４２Ｔ２には、それぞれ図６（ｃ）に示した誘電体層４１に形成されたスルーホール３６Ｔ１，３６Ｔ２が接続されている。スルーホール４２Ｔ３は、導体層４２１と導体層４２２の境界の近傍において、導体層４２１，４２２に接続されている。また、スルーホール４２Ｔ３には、図６（ｃ）に示した誘電体層４１に形成されたスルーホール３６Ｔ３が接続されている。スルーホール４２Ｔ４は、導体層４２１における第２端の近傍部分に接続されている。スルーホール４２Ｔ５は、導体層４２２における第２端の近傍部分に接続されている。

図７（ｂ）に示したように、１３層目の誘電体層４３には、インダクタＬ１を構成するために用いられる導体層４３１と、インダクタＬ２を構成するために用いられる導体層４３２が形成されている。導体層４３１，４３２の各々は、第１端と第２端を有している。導体層４３１の第１端と導体層４３２の第１端は、互いに接続されている。図７（ｂ）では、導体層４３１と導体層４３２の境界を点線で示している。また、誘電体層４３には、スルーホール４３Ｔ１，４３Ｔ２，４３Ｔ３，４３Ｔ４，４３Ｔ５が形成されている。スルーホール４３Ｔ３は、導体層４３１と導体層４３２の境界の近傍において、導体層４３１，４３２に接続されている。スルーホール４３Ｔ４は、導体層４３１における第２端の近傍部分に接続されている。スルーホール４３Ｔ５は、導体層４３２における第２端の近傍部分に接続されている。スルーホール４３Ｔ１，４３Ｔ２，４３Ｔ３，４３Ｔ４，４３Ｔ５には、それぞれ図７（ａ）に示したスルーホール４２Ｔ１，４２Ｔ２，４２Ｔ３，４２Ｔ４，４２Ｔ５が接続されている。

図７（ｃ）に示したように、１４層目の誘電体層４４には、インダクタＬ１を構成するために用いられる導体層４４１と、インダクタＬ２を構成するために用いられる導体層４４２が形成されている。導体層４４１，４４２の各々は、第１端と第２端を有している。導体層４４１の第１端と導体層４４２の第１端は、互いに接続されている。図７（ｃ）では、導体層４４１と導体層４４２の境界を点線で示している。また、誘電体層４４には、スルーホール４４Ｔ１，４４Ｔ２，４４Ｔ４，４４Ｔ５が形成されている。スルーホール４４Ｔ４は、導体層４４１における第２端の近傍部分に接続されている。スルーホール４４Ｔ５は、導体層４４２における第２端の近傍部分に接続されている。スルーホール４４Ｔ１，４４Ｔ２，４４Ｔ４，４４Ｔ５には、それぞれ図７（ｂ）に示したスルーホール４３Ｔ１，４３Ｔ２，４３Ｔ４，４３Ｔ５が接続されている。図７（ｂ）に示したスルーホール４３Ｔ３は、導体層４４１と導体層４４２の境界の近傍において、導体層４４１，４４２に接続されている。

図８（ａ）に示したように、１５層目の誘電体層４５には、インダクタＬ１を構成するために用いられる導体層４５１と、インダクタＬ２を構成するために用いられる導体層４５２が形成されている。導体層４５１，４５２の各々は、第１端と第２端を有している。また、誘電体層４５には、スルーホール４５Ｔ１，４５Ｔ２，４５Ｔ４，４５Ｔ５，４５Ｔ６，４５Ｔ７が形成されている。スルーホール４５Ｔ４は、導体層４５１における第１端の近傍部分に接続されている。スルーホール４５Ｔ５は、導体層４５２における第１端の近傍部分に接続されている。スルーホール４５Ｔ６は、導体層４５１における第２端の近傍部分に接続されている。スルーホール４５Ｔ７は、導体層４５２における第２端の近傍部分に接続されている。スルーホール４５Ｔ１，４５Ｔ２，４５Ｔ４，４５Ｔ５には、それぞれ図７（ｃ）に示したスルーホール４４Ｔ１，４４Ｔ２，４４Ｔ４，４４Ｔ５が接続されている。

図８（ｂ）に示したように、１６層目の誘電体層４６には、インダクタＬ１を構成するために用いられる導体層４６１と、インダクタＬ２を構成するために用いられる導体層４６２が形成されている。導体層４６１，４６２の各々は、第１端と第２端を有している。また、誘電体層４６には、スルーホール４６Ｔ１，４６Ｔ２，４６Ｔ４，４６Ｔ５，４６Ｔ６，４６Ｔ７が形成されている。スルーホール４６Ｔ４は、導体層４６１における第１端の近傍部分に接続されている。スルーホール４６Ｔ５は、導体層４６２における第１端の近傍部分に接続されている。スルーホール４６Ｔ６は、導体層４６１における第２端の近傍部分に接続されている。スルーホール４６Ｔ７は、導体層４６２における第２端の近傍部分に接続されている。スルーホール４６Ｔ１，４６Ｔ２，４６Ｔ４，４６Ｔ５，４６Ｔ６，４６Ｔ７には、それぞれ図８（ａ）に示したスルーホール４５Ｔ１，４５Ｔ２，４５Ｔ４，４５Ｔ５，４５Ｔ６，４５Ｔ７が接続されている。

図８（ｃ）に示したように、１７層目の誘電体層４７には、インダクタＬ１を構成するために用いられる導体層４７１と、インダクタＬ２を構成するために用いられる導体層４７２が形成されている。導体層４７１，４７２の各々は、第１端と第２端を有している。また、誘電体層４７には、スルーホール４７Ｔ１，４７Ｔ２，４７Ｔ６，４７Ｔ７が形成されている。スルーホール４７Ｔ６は、導体層４７１における第２端の近傍部分に接続されている。スルーホール４７Ｔ７は、導体層４７２における第２端の近傍部分に接続されている。スルーホール４７Ｔ１，４７Ｔ２，４７Ｔ６，４７Ｔ７には、それぞれ図８（ｂ）に示したスルーホール４６Ｔ１，４６Ｔ２，４６Ｔ６，４６Ｔ７が接続されている。図８（ｂ）に示したスルーホール４６Ｔ４は、導体層４７１における第１端の近傍部分に接続されている。図８（ｂ）に示したスルーホール４６Ｔ５は、導体層４７２における第１端の近傍部分に接続されている。

図９（ａ）に示したように、１８層目の誘電体層４８には、インダクタＬ１を構成するために用いられる導体層４８１と、インダクタＬ２を構成するために用いられる導体層４８２が形成されている。導体層４８１，４８２の各々は、第１端と第２端を有している。また、誘電体層４８には、スルーホール４８Ｔ１，４８Ｔ２，４８Ｔ４，４８Ｔ５，４８Ｔ６，４８Ｔ７が形成されている。スルーホール４８Ｔ４は、導体層４８１における第１端の近傍部分に接続されている。スルーホール４８Ｔ５は、導体層４８２における第１端の近傍部分に接続されている。スルーホール４８Ｔ６は、導体層４８１における第２端の近傍部分に接続されている。スルーホール４８Ｔ７は、導体層４８２における第２端の近傍部分に接続されている。スルーホール４８Ｔ１，４８Ｔ２，４８Ｔ６，４８Ｔ７には、それぞれ図８（ｃ）に示したスルーホール４７Ｔ１，４７Ｔ２，４７Ｔ６，４７Ｔ７が接続されている。

図９（ｂ）に示したように、１９層目の誘電体層４９には、インダクタＬ１を構成するために用いられる導体層４９１と、インダクタＬ２を構成するために用いられる導体層４９２が形成されている。導体層４９１，４９２の各々は、第１端と第２端を有している。また、誘電体層４９には、スルーホール４９Ｔ１，４９Ｔ２，４９Ｔ４，４９Ｔ５，４９Ｔ６，４９Ｔ７が形成されている。スルーホール４９Ｔ４は、導体層４９１における第１端の近傍部分に接続されている。スルーホール４９Ｔ５は、導体層４９２における第１端の近傍部分に接続されている。スルーホール４９Ｔ６は、導体層４９１における第２端の近傍部分に接続されている。スルーホール４９Ｔ７は、導体層４９２における第２端の近傍部分に接続されている。スルーホール４９Ｔ１，４９Ｔ２，４９Ｔ４，４９Ｔ５，４９Ｔ６，４９Ｔ７には、それぞれ図９（ａ）に示したスルーホール４８Ｔ１，４８Ｔ２，４８Ｔ４，４８Ｔ５，４８Ｔ６，４８Ｔ７が接続されている。

図９（ｃ）に示したように、２０層目の誘電体層５０には、インダクタＬ１を構成するために用いられる導体層５０１と、インダクタＬ２を構成するために用いられる導体層５０２が形成されている。導体層５０１，５０２の各々は、第１端と第２端を有している。また、誘電体層５０には、スルーホール５０Ｔ１，５０Ｔ２，５０Ｔ４，５０Ｔ５が形成されている。スルーホール５０Ｔ４は、導体層５０１における第１端の近傍部分に接続されている。スルーホール５０Ｔ５は、導体層５０２における第１端の近傍部分に接続されている。スルーホール５０Ｔ１，５０Ｔ２，５０Ｔ４，５０Ｔ５には、それぞれ図９（ｂ）に示したスルーホール４９Ｔ１，４９Ｔ２，４９Ｔ４，４９Ｔ５が接続されている。図９（ｂ）に示したスルーホール４９Ｔ６は、導体層５０１における第２端の近傍部分に接続されている。図９（ｂ）に示したスルーホール４９Ｔ７は、導体層５０２における第２端の近傍部分に接続されている。

図１０（ａ）に示したように、２１層目の誘電体層５１には、インダクタＬ１を構成するために用いられる導体層５１１と、インダクタＬ２を構成するために用いられる導体層５１２が形成されている。導体層５１１，５１２の各々は、第１端と第２端を有している。また、誘電体層５１には、スルーホール５１Ｔ１，５１Ｔ２，５１Ｔ４，５１Ｔ５が形成されている。スルーホール５１Ｔ１は、導体層５１１における第２端の近傍部分に接続されている。スルーホール５１Ｔ２は、導体層５１２における第２端の近傍部分に接続されている。スルーホール５１Ｔ４は、導体層５１１における第１端の近傍部分に接続されている。スルーホール５１Ｔ５は、導体層５１２における第１端の近傍部分に接続されている。スルーホール５１Ｔ１，５１Ｔ２，５１Ｔ４，５１Ｔ５には、それぞれ図９（ｃ）に示したスルーホール５０Ｔ１，５０Ｔ２，５０Ｔ４，５０Ｔ５が接続されている。

図１０（ｂ）に示したように、２２層目の誘電体層５２には、インダクタＬ１を構成するために用いられる導体層５２１と、インダクタＬ２を構成するために用いられる導体層５２２が形成されている。導体層５２１，５２２の各々は、第１端と第２端を有している。また、誘電体層５２には、スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ４，５２Ｔ５が形成されている。スルーホール５２Ｔ１は、導体層５２１における第２端の近傍部分に接続されている。スルーホール５２Ｔ２は、導体層５２２における第２端の近傍部分に接続されている。スルーホール５２Ｔ４は、導体層５２１における第１端の近傍部分に接続されている。スルーホール５２Ｔ５は、導体層５２２における第１端の近傍部分に接続されている。スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ４，５２Ｔ５には、それぞれ図１０（ａ）に示したスルーホール５１Ｔ１，５１Ｔ２，５１Ｔ４，５１Ｔ５が接続されている。

図１０（ｃ）に示したように、２３層目の誘電体層５３には、インダクタＬ１を構成するために用いられる導体層５３１と、インダクタＬ２を構成するために用いられる導体層５３２が形成されている。導体層５３１，５３２の各々は、第１端と第２端を有している。図１０（ｂ）に示したスルーホール５２Ｔ１は、導体層５３１における第２端の近傍部分に接続されている。図１０（ｂ）に示したスルーホール５２Ｔ２は、導体層５３２における第２端の近傍部分に接続されている。図１０（ｂ）に示したスルーホール５２Ｔ４は、導体層５３１における第１端の近傍部分に接続されている。図１０（ｂ）に示したスルーホール５２Ｔ５は、導体層５３２における第１端の近傍部分に接続されている。

図１１に示したように、２３層目の誘電体層５３のマーク形成面には、導体層よりなるマーク５３３が形成されている。

図２および図３に示した積層体３０は、１層目の誘電体層３１のパターン形成面が積層体３０の第１の端面３０Ａになり、２３層目の誘電体層５３のマーク形成面が積層体３０の第２の端面３０Ｂになるように、１層目ないし２３層目の誘電体層３１〜５３が積層されて構成される。なお、図２および図３では、マーク５３３を省略している。

積層体３０は、例えば、誘電体層３１〜５３の材料をセラミックとして、低温同時焼成法によって作製される。この場合には、まず、それぞれ後に誘電体層３１〜５３になる複数のセラミックグリーンシートを作製する。各セラミックグリーンシートには、後に複数の導体層になる複数の焼成前導体層と、後に複数のスルーホールになる複数の焼成前スルーホールが形成されている。ただし、この時点では、後に誘電体層５３になるセラミックグリーンシートには、後にマーク５３３になる焼成前の導体層は形成されていない。次に、複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体における、後に誘電体層５３になるセラミックグリーンシートに、後にマーク５３３になる焼成前の導体層を形成する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体３０を完成させる。

以下、図１に示したローパスフィルタ１の回路の構成要素と、図５ないし図１０に示した積層体３０の内部の構成要素との対応関係について説明する。第１のＬＣ並列共振器１１ＲのインダクタＬ１は、図７（ａ）〜図１０（ｃ）に示した導体層４２１，４３１，４４１，４５１，４６１，４７１，４８１，４９１，５０１，５１１，５２１，５３１と、これらの導体層に接続された複数のスルーホールとによって構成されている。導体層５１１は、スルーホール３１Ｔ１，３２Ｔ１，３３Ｔ１，３４Ｔ１，３５Ｔ１，３６Ｔ１，４２Ｔ１，４３Ｔ１，４４Ｔ１，４５Ｔ１，４６Ｔ１，４７Ｔ１，４８Ｔ１，４９Ｔ１，５０Ｔ１を介して、第１の入出力端子１１１に接続されている。

第１のＬＣ並列共振器１１ＲのキャパシタＣ１は、図６（ａ），（ｂ）に示した導体層３４１，３５１と、導体層３４１，３５１の間の誘電体層３４とによって構成されている。導体層３５１は、スルーホール３１Ｔ１，３２Ｔ１，３３Ｔ１，３４Ｔ１を介して、第１の入出力端子１１１に接続されている。

第２のＬＣ並列共振器１２ＲのインダクタＬ２は、図７（ａ）〜図１０（ｃ）に示した導体層４２２，４３２，４４２，４５２，４６２，４７２，４８２，４９２，５０２，５１２，５２２，５３２と、これらの導体層に接続された複数のスルーホールとによって構成されている。導体層５１２は、スルーホール３１Ｔ２，３２Ｔ２，３３Ｔ２，３４Ｔ２，３５Ｔ２，３６Ｔ２，４２Ｔ２，４３Ｔ２，４４Ｔ２，４５Ｔ２，４６Ｔ２，４７Ｔ２，４８Ｔ２，４９Ｔ２，５０Ｔ２を介して、第２の入出力端子１１２に接続されている。

第２のＬＣ並列共振器１２ＲのキャパシタＣ２は、図６（ａ），（ｂ）に示した導体層３４１，３５２と、導体層３４１，３５２の間の誘電体層３４とによって構成されている。導体層３５２は、スルーホール３１Ｔ２，３２Ｔ２，３３Ｔ２，３４Ｔ２を介して、第２の入出力端子１１２に接続されている。

第１および第２のＬＣ並列共振器１１Ｒ，１２Ｒの共通のインダクタＬ３は、図６（ａ）〜（ｃ）に示したスルーホール３４Ｔ３，３５Ｔ３，３６Ｔ３によって構成されている。スルーホール３４Ｔ３は、キャパシタＣ１，Ｃ２を構成する導体層３４１に接続されている。誘電体層４１に形成されたスルーホール３６Ｔ３は、インダクタＬ１を構成する導体層４２１と、インダクタＬ２を構成する導体層４２２に接続されている。

第１のＬＣ直列共振器２１Ｒの第１の経路内キャパシタＣ３は、図５（ｃ）および図６（ｂ）に示した導体層３３１，３５３と、導体層３３１，３５３の間の誘電体層３３，３４とによって構成されている。導体層３５３は、スルーホール３１Ｔ１，３２Ｔ１，３３Ｔ１，３４Ｔ１および導体層３５１を介して、第１の入出力端子１１１に接続されている。

第２のＬＣ直列共振器２２Ｒの第２の経路内キャパシタＣ４は、図５（ｃ）および図６（ｂ）に示した導体層３３１，３５４と、導体層３３１，３５４の間の誘電体層３３，３４とによって構成されている。導体層３５４は、スルーホール３１Ｔ２，３２Ｔ２，３３Ｔ２，３４Ｔ２および導体層３５２を介して、第２の入出力端子１１２に接続されている。

第３の経路２３の第３の経路内キャパシタＣ５は、図５（ｂ）および図６（ａ）に示した第１および第２の導体層３２１，３４１と、第１および第２の導体層３２１，３４１の間の誘電体層３２，３３とによって構成されている。第１および第２の導体層３２１，３４１は、第１の方向Ｄにおける異なる位置に配置されて、互いに対向している。また、本実施の形態では、第３の経路２３は、接地スルーホール３１Ｔ３を含んでいる。接地スルーホール３１Ｔ３は、第１の導体層３２１に接続された一端とグランド端子１１３に接続された他端とを有している。

第１および第２のＬＣ直列共振器２１Ｒ，２２Ｒの共通のインダクタＬ４は、主に、図５（ｂ）に示したインダクタ導体層３２２によって構成されている。導体層３２２とスルーホール３２Ｔ３は、第１および第２の経路内キャパシタＣ３，Ｃ４を構成する導体層３３１と接地スルーホール３１Ｔ３の上記一端とを接続している。

ここで、図１および図４を参照して、接続点ＣＰと第３の経路内キャパシタＣ５とグランド端子１１３の位置関係について詳しく説明する。図４において、符号Ｃを付した円は、第３の経路内キャパシタＣ５を構成する第２の導体層３４１と、インダクタＬ３を構成するスルーホール３４Ｔ３との接続箇所を示している。この接続箇所Ｃは、図１に示した接続点ＣＰに対応する物理的な接続箇所である。

また、図４において、符号Ｌを付した直線は、第１の方向Ｄ（図２および図３参照）に延びる仮想の直線を示している。接続箇所Ｃと第３の経路内キャパシタＣ５とグランド端子１１３は、仮想の直線Ｌと交わるか接するように配置されている。図４には、仮想の直線Ｌの一例を示している。この例によれば、接続箇所Ｃと第３の経路内キャパシタＣ５を構成する第２の導体層３４１とグランド端子１１３が仮想の直線Ｌと交わり、第３の経路内キャパシタＣ５を構成する第１の導体層３２１が仮想の直線Ｌと接している。図４において、符号Ｐ１１を付した点は接続箇所Ｃおよび第２の導体層３４１と仮想の直線Ｌとの交点を示し、符号Ｐ１２を付した点は第１の導体層３２１と仮想の直線Ｌとの接点を示し、符号Ｐ１３を付した点はグランド端子１１３と仮想の直線Ｌとの交点を示している。

次に、本実施の形態に係るローパスフィルタ１の作用および効果について説明する。このローパスフィルタ１では、第１の入出力ポートＰ１と第２の入出力ポートＰ２の一方に信号が入力されると、そのうちのローパスフィルタ１の遮断周波数以下の周波数の信号が選択的にローパスフィルタ１を通過して、第１の入出力ポートＰ１と第２の入出力ポートＰ２の他方から出力される。本実施の形態に係るローパスフィルタ１の挿入損失の周波数特性は、阻止帯域内に１つ以上の減衰極が形成される特性となる。

以下、比較例のローパスフィルタ１０１と本実施の形態に係るローパスフィルタ１について行ったシミュレーションの結果を参照して、本実施の形態に係るローパスフィルタ１の効果について説明する。

図１２は、比較例のローパスフィルタ１０１の回路構成を示す回路図である。ローパスフィルタ１０１は、ローパスフィルタ１における第３の経路２３の代わりに、第３の経路１２３を備えている。第３の経路１２３は、第３の経路内キャパシタＣ１０５を含むと共に第１のＬＣ並列共振器１１Ｒと第２のＬＣ並列共振器１２Ｒとの接続点ＣＰとグランドとを接続する。第３の経路内キャパシタＣ１０５の一端は、接続点ＣＰに接続されている。第３の経路内キャパシタＣ１０５の他端は、インダクタＬ４の一端に接続されている。キャパシタＣ１０５とインダクタＬ４は、第３のＬＣ直列共振器１２３Ｒを構成するように直列に接続されている。ローパスフィルタ１０１のその他の構成は、ローパスフィルタ１と同じである。

図１３ないし図１８は、シミュレーションによって求めた特性を示している。図１３は、ローパスフィルタ１０１の挿入損失の周波数特性と反射損失の周波数特性を示している。以下、挿入損失の値と反射損失の値を総称して減衰量と言う。図１３において、横軸は周波数を示し、縦軸は減衰量を示している。図１３において、基準の設計における挿入損失と反射損失の周波数特性を、それぞれ符号１５０ＩＬを付した曲線と符号１５０ＲＬを付した曲線で示している。

図１３に示したように、ローパスフィルタ１０１の挿入損失の周波数特性では、阻止帯域内に複数の減衰極が形成されている。阻止帯域内の複数の減衰極のうち、６ＧＨｚ付近に存在する減衰極は、主にＬＣ直列共振器２１Ｒ，２２Ｒ，１２３Ｒからなる回路部分における共振によるものである。

ここで、比較例のローパスフィルタ１０１の特性の調整方法について説明する。ここでは、阻止帯域内における挿入損失の周波数特性すなわち減衰特性と、通過帯域内における反射損失の周波数特性すなわち反射特性がそれぞれ所望の特性になるようにローパスフィルタ１０１を設計する場合を考える。この場合、比較例のローパスフィルタ１０１の特性の調整方法では、まず、減衰特性が所望の特性になるように、基準の設計を行う。次に、反射特性が所望の特性になるように、基準の設計に対して、キャパシタＣ１０５のキャパシタンスを調整する。

図１３において、基準の設計に対して、キャパシタＣ１０５のキャパシタンスを、それぞれ１０％増加させたときの挿入損失と反射損失の周波数特性を、それぞれ符号１５１ＩＬを付した曲線と符号１５１ＲＬを付した曲線で示している。

また、図１３において、基準の設計に対して、キャパシタＣ１０５のキャパシタンスを、それぞれ１０％減少させたときの挿入損失と反射損失の周波数特性を、それぞれ符号１５２ＩＬを付した曲線と符号１５２ＲＬを付した曲線で示している。

図１３に示したように、比較例のローパスフィルタ１０１では、キャパシタＣ１０５のキャパシタンスを変えると、減衰特性と反射特性が同時に変化する。減衰特性が変化するのは、主にＬＣ直列共振器２１Ｒ，２２Ｒ，１２３Ｒからなる回路部分における共振の共振周波数が変化するためである。比較例のローパスフィルタ１０１では、減衰特性が所望の特性になるように基準の設計を行っても、その後に、反射特性が所望の特性になるようにキャパシタＣ１０５のキャパシタンスを調整すると、減衰特性が所望の特性から外れることが起こり得る。従って、比較例のローパスフィルタ１０１では、減衰特性と反射特性がそれぞれ所望の特性になるように、ローパスフィルタ１０１の特性を調整することが難しい。

次に、本実施の形態に係るローパスフィルタ１の特性の調整方法について説明する。ここでは、減衰特性と反射特性がそれぞれ所望の特性になるようにローパスフィルタ１を設計する場合を考える。この場合、本実施の形態では、まず、減衰特性が所望の特性になるように、基準の設計を行う。次に、反射特性が所望の特性になるように、基準の設計に対して、第３の経路内キャパシタＣ５のキャパシタンスを調整する。本実施の形態において、このような方法でローパスフィルタ１の特性の調整が可能なのは、キャパシタＣ５のキャパシタンスを変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能なためである。以下、このことを、図１４ないし図１８を参照して説明する。

シミュレーシュンでは、ローパスフィルタ１の第１ないし第５のモデルを用いて、キャパシタＣ５のキャパシタンスを変えたときのローパスフィルタ１の特性の変化を調べた。第１モデルは、第３の経路２３のインダクタンスを０としたモデルである。第２のモデルは、第３の経路２３のインダクタンスを、第１および第２の経路２１，２２の各々のインダクタンスの１０％としたモデルである。第３のモデルは、第３の経路２３のインダクタンスを、第１および第２の経路２１，２２の各々のインダクタンスの２０％としたモデルである。第４のモデルは、第３の経路２３のインダクタンスを、第１および第２の経路２１，２２の各々のインダクタンスの３０％としたモデルである。第５のモデルは、第３の経路２３のインダクタンスを、第１および第２の経路２１，２２の各々のインダクタンスの５０％としたモデルである。

シミュレーシュンでは、ローパスフィルタ１の第１ないし第５のモデルの各々について、基準の設計における特性と、基準の設計に対してキャパシタＣ５のキャパシタンスを１０％増加させたときの特性と、基準の設計に対してキャパシタＣ５のキャパシタンスを１０％減少させたときの特性を調べた。

図１４ないし図１８は、それぞれ第１ないし第５のモデルの特性を示している。図１４ないし図１８の各々において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１４ないし図１８の各々において、基準の設計における挿入損失と反射損失の周波数特性を、それぞれ符号５０ＩＬを付した曲線と符号５０ＲＬを付した曲線で示している。また、図１４ないし図１８の各々において、基準の設計に対して、キャパシタＣ５のキャパシタンスを１０％増加させたときの挿入損失と反射損失の周波数特性を、それぞれ符号５１ＩＬを付した曲線と符号５１ＲＬを付した曲線で示している。また、図１４ないし図１８の各々において、基準の設計に対して、キャパシタＣ５のキャパシタンスを１０％減少させたときの挿入損失と反射損失の周波数特性を、それぞれ符号５２ＩＬを付した曲線と符号５２ＲＬを付した曲線で示している。

図１４ないし図１８に示したように、第１ないし第５のモデルの挿入損失の周波数特性では、阻止帯域内に複数の減衰極が形成されている。阻止帯域内の複数の減衰極のうち、６ＧＨｚ付近に存在する減衰極は、主にＬＣ直列共振器２１Ｒ，２２Ｒと第３の経路２３からなる回路部分における共振によるものである。第３の経路２３のインダクタンスが０である場合には、キャパシタＣ５のキャパシタンスが変化しても、上記の減衰極の周波数は、全くあるいはほとんど変化しない。第３の経路２３のインダクタンスが０より大きい場合には、キャパシタＣ５のキャパシタンスが変化すると、上記の減衰極の周波数は変化する。キャパシタＣ５のキャパシタンスの変化に対する上記の減衰極の周波数の変化の大きさは、第３の経路２３のインダクタンスが大きくなるほど大きくなる。

図１４ないし図１７に示したように、第３の経路２３のインダクタンスが、第１および第２の経路２１，２２の各々のインダクタンスの３０％以下の場合には、キャパシタＣ５のキャパシタンスを変えると、減衰特性はほとんど変化しないが、反射特性は顕著に変化する。

図１８に示したように、第３の経路２３のインダクタンスが、第１および第２の経路２１，２２の各々のインダクタンスの５０％の場合には、キャパシタＣ５のキャパシタンスを変えると、減衰特性と反射特性の両方が変化するが、反射特性の変化に比べると減衰特性の変化は小さい。図１８に示したように、第５のモデルでは、基準の設計に対して、キャパシタＣ５のキャパシタンスを１０％増加または減少させると、反射特性が大きく変化する。そのため、実際に、反射特性が所望の特性になるように、基準の設計に対して、キャパシタＣ５のキャパシタンスを調整する場合には、キャパシタＣ５のキャパシタンスを１０％よりも小さい大きさだけ変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能である。

図１４ないし図１８に示したシミュレーションの結果から、本実施の形態に係るローパスフィルタ１によれば、キャパシタＣ５のキャパシタンスを変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能であることが分かる。

また、図１４ないし図１８に示したシミュレーションの結果から、第１および第２の経路２１，２２の各々のインダクタンスに対する第３の経路２３のインダクタンスの比率が大きくなるほど、キャパシタＣ５のキャパシタンスを変えたときの減衰特性の変化が大きくなることが分かる。キャパシタＣ５のキャパシタンスを変えたときの減衰特性の変化を抑制する観点から、第３の経路２３のインダクタンスは、第１の経路２１のインダクタンスの３０％以下且つ第２の経路２２のインダクタンスの３０％以下であることが好ましい。

以上説明したように、本実施の形態に係るローパスフィルタ１によれば、キャパシタＣ５のキャパシタンスを変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能になる。これにより、本実施の形態によれば、ローパスフィルタ１の特性を調整することが容易になる。

以下、図２ないし図１１に示したローパスフィルタ１の構造の例による効果について説明する。この例では、接続点ＣＰに対応する物理的な接続箇所Ｃと第３の経路内キャパシタＣ５とグランド端子１１３は、第１の方向Ｄに延びる１つの仮想の直線Ｌと交わるか接するように配置されている。これにより、接続箇所Ｃからグランド端子１１３に至る第３の経路２３の物理的な長さを短くして、第３の経路２３のインダクタンスを小さくすることが可能になる。

また、第３の経路内キャパシタＣ５は、第１の方向Ｄにおける異なる位置に配置されて互いに対向する第１の導体層３２１と第２の導体層３４１を含んでいる。接続点ＣＰに対応する物理的な接続箇所Ｃは、第２の導体層３４１に存在している。第３の経路２３は、第１の導体層３２１に接続された一端とグランド端子１１３に接続された他端とを有する接地スルーホール３１Ｔ３を含んでいる。このような構造により、第３の経路２３のインダクタンスをより小さくすることが可能になる。

また、第１のＬＣ直列共振器２１Ｒと第２のＬＣ直列共振器２２Ｒは、第１の経路内キャパシタＣ３および第２の経路内キャパシタＣ４と接地スルーホール３１Ｔ３の一端とを接続する共通のインダクタ導体層３２２を含んでいる。これにより、少なくともインダクタ導体層３２２のインダクタンスの分だけ、第１および第２の経路２１，２２の各々のインダクタンスは、第３の経路２３のインダクタンスよりも大きくなる。

これらのことから、図２ないし図１１に示したローパスフィルタ１の構造の例によれば、第３の経路２３のインダクタンスを、第１および第２の経路２１，２２の各々のインダクタンスよりも顕著に小さくすることが可能になる。

次に、図１９ないし図２１を参照して、本実施の形態に係るローパスフィルタ１の第１ないし第３の変形例の回路構成について説明する。

図１９に示した第１の変形例の回路構成は、以下の点で、図１に示した回路構成と異なっている。すなわち、第１の変形例では、第１の経路内キャパシタＣ３の代わりに第１の経路内インダクタＬ１１が設けられ、第２の経路内キャパシタＣ４の代わりに第２の経路内インダクタＬ１２が設けられ、インダクタＬ４の代わりにキャパシタＣ１１が設けられている。

第１の変形例では、第１のＬＣ直列共振器２１ＲはインダクタＬ１１を含み、第２のＬＣ直列共振器２２ＲはインダクタＬ１２を含み、第１および第２のＬＣ直列共振器２１Ｒ，２２Ｒは共通のキャパシタＣ１１を含んでいる。インダクタＬ１１とキャパシタＣ１１は、第１のＬＣ直列共振器２１Ｒを構成するように直列に接続されている。インダクタＬ１２とキャパシタＣ１１は、第２のＬＣ直列共振器２２Ｒを構成するように直列に接続されている。

図２０に示した第２の変形例の回路構成は、以下の点で、図１に示した回路構成と異なっている。すなわち、第２の変形例では、インダクタＬ４の代わりに、２つのインダクタＬ２１，Ｌ２２が設けられている。インダクタＬ２１は、キャパシタＣ３とグランドとの間に設けられている。インダクタＬ２２は、キャパシタＣ４とグランドとの間に設けられている。第２の変形例では、第１のＬＣ直列共振器２１Ｒは、直列に接続されたキャパシタＣ３とインダクタＬ２１を含み、第２のＬＣ直列共振器２２Ｒは、直列に接続されたキャパシタＣ４とインダクタＬ２２を含んでいる。

図２１に示した第３の変形例の回路構成は、図２０に示した第２の変形例と比べて、キャパシタＣ３とインダクタＬ２１の位置関係が逆になり、キャパシタＣ４とインダクタＬ２２の位置関係が逆になっている点以外は、第２の変形例と同じである。

第１ないし第３の変形例のローパスフィルタ１においても、キャパシタＣ５のキャパシタンスを変えることによって、減衰特性をほとんど変えずに反射特性を変えることが可能である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明のローパスフィルタは、特許請求の範囲に記載された構成要素以外の構成要素を更に備えていてもよい。例えば、本発明のローパスフィルタは、第１および第２のＬＣ並列共振器の他に、これらに対して直列に接続された１つ以上のＬＣ並列共振器を備えていてもよい。

また、本発明のローパスフィルタは、１つの電子部品として構成されたものに限らず、ローパスフィルタを含む分波器等の電子部品の一部を構成するものであってもよい。この場合は、第１の入出力ポートと第２の入出力ポートの少なくとも一方は、電子部品の内部に存在していてもよい。

また、本発明のローパスフィルタの特性は、図１４ないし図１８に示した例に限られない。

１…ローパスフィルタ、１１Ｒ…第１のＬＣ並列共振器、１２Ｒ…第２のＬＣ並列共振器、２１…第１の経路、２１Ｒ…第１のＬＣ直列共振器、２２…第２の経路、２２Ｒ…第２のＬＣ直列共振器、２３…第３の経路、３０…積層体、Ｃ１，Ｃ２…キャパシタ、Ｃ３…第１の経路内キャパシタ、Ｃ４…第２の経路内キャパシタ、Ｃ５…第３の経路内キャパシタ、Ｌ１，Ｌ２，Ｌ３，Ｌ４…インダクタ、Ｐ１…第１の入出力ポート、Ｐ２…第２の入出力ポート。

Claims (11)

1. 第１の入出力ポートと、
   第２の入出力ポートと、
   直列に接続されて前記第１の入出力ポートと前記第２の入出力ポートの間に設けられた第１のＬＣ並列共振器および第２のＬＣ並列共振器と、
   第１の経路と、
   第２の経路と、
   第３の経路とを備え、
   前記第１のＬＣ並列共振器は、回路構成上、前記第１の入出力ポートに最も近い第１端を有し、
   前記第２のＬＣ並列共振器は、回路構成上、前記第２の入出力ポートに最も近い第２端を有し、
   前記第１の経路は、第１のＬＣ直列共振器を含むと共に前記第１端とグランドとを接続し、
   前記第２の経路は、第２のＬＣ直列共振器を含むと共に前記第２端とグランドとを接続し、
   前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器の各々は、直列に接続されたインダクタとキャパシタを含み、
   前記第３の経路は、第３の経路内キャパシタを含むと共に、意図的に設けられたインダクタを含まないように前記第１のＬＣ並列共振器と前記第２のＬＣ並列共振器との接続点とグランドとを接続し、
   前記第３の経路のインダクタンスは、前記第１の経路のインダクタンスおよび前記第２の経路のインダクタンスよりも小さいことを特徴とするローパスフィルタ。
2. 前記第３の経路のインダクタンスは、前記第１の経路のインダクタンスの３０％以下且つ前記第２の経路のインダクタンスの３０％以下であることを特徴とする請求項１記載のローパスフィルタ。
3. 前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器は、前記インダクタまたは前記キャパシタとして、共通のインダクタまたは共通のキャパシタを含むことを特徴とする請求項１または２記載のローパスフィルタ。
4. 更に、前記第１および第２の入出力ポート、前記第１および第２のＬＣ並列共振器ならびに前記第１ないし第３の経路を一体化するための積層体であって、第１の方向に並ぶように積層された複数の誘電体層を含む積層体を備えたことを特徴とする請求項１ないし３のいずれかに記載のローパスフィルタ。
5. 前記積層体は、前記第１の方向の両端に位置する第１の端面と第２の端面を有し、
   前記ローパスフィルタは、更に、前記第１の端面に配置されて前記第３の経路に接続されたグランド端子を備え、
   前記接続点に対応する物理的な接続箇所と前記第３の経路内キャパシタと前記グランド端子は、前記第１の方向に延びる１つの仮想の直線と交わるか接するように配置されていることを特徴とする請求項４記載のローパスフィルタ。
6. 前記第３の経路内キャパシタは、前記第１の方向における異なる位置に配置されて互いに対向する第１の導体層と第２の導体層を含み、
   前記接続点に対応する物理的な接続箇所は、前記第２の導体層に存在し、
   前記第３の経路は、更に、前記第１の導体層に接続された一端と前記グランド端子に接続された他端とを有する接地スルーホールを含むことを特徴とする請求項５記載のローパスフィルタ。
7. 前記第１のＬＣ直列共振器は、第１の経路内キャパシタを含み、
   前記第２のＬＣ直列共振器は、第２の経路内キャパシタを含み、
   前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器は、前記第１の経路内キャパシタおよび前記第２の経路内キャパシタと前記接地スルーホールの前記一端とを接続する共通のインダクタ導体層を含むことを特徴とする請求項６記載のローパスフィルタ。
8. 第１の入出力ポートと、
   第２の入出力ポートと、
   直列に接続されて前記第１の入出力ポートと前記第２の入出力ポートの間に設けられた第１のＬＣ並列共振器および第２のＬＣ並列共振器と、
   第１の経路と、
   第２の経路と、
   第３の経路とを備え、
   前記第１のＬＣ並列共振器は、回路構成上、前記第１の入出力ポートに最も近い第１端を有し、
   前記第２のＬＣ並列共振器は、回路構成上、前記第２の入出力ポートに最も近い第２端を有し、
   前記第１の経路は、第１のＬＣ直列共振器を含むと共に前記第１端とグランドとを接続し、
   前記第２の経路は、第２のＬＣ直列共振器を含むと共に前記第２端とグランドとを接続し、
   前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器の各々は、直列に接続されたインダクタとキャパシタを含み、
   前記第３の経路は、第３の経路内キャパシタを含むと共に、前記インダクタを含まないように前記第１のＬＣ並列共振器と前記第２のＬＣ並列共振器との接続点とグランドとを接続し、
   前記第３の経路のインダクタンスは、前記第１の経路のインダクタンスおよび前記第２の経路のインダクタンスよりも小さく、
   前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器は、前記インダクタまたは前記キャパシタとして、共通のインダクタまたは共通のキャパシタを含むことを特徴とするローパスフィルタ。
9. 第１の入出力ポートと、
   第２の入出力ポートと、
   直列に接続されて前記第１の入出力ポートと前記第２の入出力ポートの間に設けられた第１のＬＣ並列共振器および第２のＬＣ並列共振器と、
   第１の経路と、
   第２の経路と、
   第３の経路と、
   前記第１および第２の入出力ポート、前記第１および第２のＬＣ並列共振器ならびに前記第１ないし第３の経路を一体化するための積層体であって、第１の方向に並ぶように積層された複数の誘電体層を含む積層体とを備え、
   前記第１のＬＣ並列共振器は、回路構成上、前記第１の入出力ポートに最も近い第１端を有し、
   前記第２のＬＣ並列共振器は、回路構成上、前記第２の入出力ポートに最も近い第２端を有し、
   前記第１の経路は、第１のＬＣ直列共振器を含むと共に前記第１端とグランドとを接続し、
   前記第２の経路は、第２のＬＣ直列共振器を含むと共に前記第２端とグランドとを接続し、
   前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器の各々は、直列に接続されたインダクタとキャパシタを含み、
   前記第３の経路は、第３の経路内キャパシタを含むと共に、前記インダクタを含まないように前記第１のＬＣ並列共振器と前記第２のＬＣ並列共振器との接続点とグランドとを接続し、
   前記第３の経路のインダクタンスは、前記第１の経路のインダクタンスおよび前記第２の経路のインダクタンスよりも小さく、
   前記積層体は、前記第１の方向の両端に位置する第１の端面と第２の端面を有し、
   前記ローパスフィルタは、更に、前記第１の端面に配置されて前記第３の経路に接続されたグランド端子を備え、
   前記接続点に対応する物理的な接続箇所と前記第３の経路内キャパシタと前記グランド端子は、前記第１の方向に延びる１つの仮想の直線と交わるか接するように配置されていることを特徴とするローパスフィルタ。
10. 前記第３の経路内キャパシタは、前記第１の方向における異なる位置に配置されて互いに対向する第１の導体層と第２の導体層を含み、
    前記接続点に対応する物理的な接続箇所は、前記第２の導体層に存在し、
    前記第３の経路は、更に、前記第１の導体層に接続された一端と前記グランド端子に接続された他端とを有する接地スルーホールを含むことを特徴とする請求項９記載のローパスフィルタ。
11. 前記第１のＬＣ直列共振器は、第１の経路内キャパシタを含み、
    前記第２のＬＣ直列共振器は、第２の経路内キャパシタを含み、
    前記第１のＬＣ直列共振器と前記第２のＬＣ直列共振器は、前記第１の経路内キャパシタおよび前記第２の経路内キャパシタと前記接地スルーホールの前記一端とを接続する共通のインダクタ導体層を含むことを特徴とする請求項１０記載のローパスフィルタ。

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