CN108809269B - 低通滤波器 - Google Patents

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Abstract

本发明的低通滤波器包括第一和第二输入输出端口；串联连接并且设置于第一输入输出端口与第二输入输出端口之间的第一和第二LC并联谐振器；和第一至第三路径。第一路径包括第一LC串联谐振器，并且连接最靠近第一输入输出端口的第一LC并联谐振器的第一端与地。第二路径包括第二LC串联谐振器，并且连接最靠近第二输入输出端口的第二LC并联谐振器的第二端与地。第三路径包括第三路径内电容器并且连接第一LC并联谐振器和第二LC并联谐振器的连接点与地。

Description

低通滤波器
技术领域
本发明涉及由LC滤波器构成的低通滤波器。
背景技术
低通滤波器是用于通信装置的电子部件之一。作为低通滤波器，已知由利用电感器和电容器而构成的LC滤波器组成的器件。
低通滤波器要求例如以下3个性能。第一性能为在通带中，插入损耗足够小且反射损耗足够大。第二性能为在阻带中，插入损耗足够大。第三性能为在截止频率附近的阻带内的频率区域中，随着频率增加而插入损耗急剧增加。
作为能够获得上述的第一至第三性能的低通滤波器，已知一种插入损耗的频率特性为在阻带内形成有一个以上的衰减极点的特性的低通滤波器。这样的低通滤波器记载于例如中国专利申请公开第
106688179A号说明书中。
记载于中国专利申请公开第106688179A号说明书的低通滤波器包括第一和第二输入输出端子、第一和第二LC并联谐振器、第一至第三电容器和电感器。第一LC并联谐振器与第二LC并联谐振器串联连接，并且设置于第一输入输出端子与第二输入输出端子之间。第一电容器的一端与第一输入输出端子连接。第二电容器的一端与第二输入输出端子连接。第三电容器的一端与第一LC并联谐振器和第二LC并联谐振器的连接点连接。电感器的一端与第一至第三电容器的另一端连接。电感器的另一端与地连接。
低通滤波器需要的具体的性能例如为通带内的第一频带的反射损耗在第一值以上，并且阻带内的第二频带的插入损耗在第二值以上的性能。
一般而言，在由LC滤波器构成的低通滤波器中，当对特性进行调整以满足规定的性能的要求时，对一个以上的电感器的电感或者一个以上的电容器的电容进行调整。
在记载于中国专利申请公开第106688179A号说明书中的低通滤波器，当对特性进行调整以满足规定的性能的要求时，例如对第一至第三电容器中的至少一个电容进行调整。
另外，在记载于中国专利申请公开第106688179A号说明书的低通滤波器中，当改变第一至第三电容器中的至少一个电容时，阻带内的插入损耗的频率特性(以下，称为衰减特性。)和通带内的反射损耗的频率特性(以下，称为反射特性。)同时发生变化。因此，在该低通滤波器中，存在难以对特性进行调整以满足规定的性能的要求的问题。
发明内容
本发明的目的在于提供一种容易对特性进行调整的低通滤波器。
本发明的低通滤波器包括：第一输入输出端口；第二输入输出端口；串联连接并且设置于第一输入输出端口与第二输入输出端口之间的第一LC并联谐振器和第二LC并联谐振器；第一路径；第二路径和第三路径。
第一LC并联谐振器在电路结构上具有最靠近第一输入输出端口的第一端。第二LC并联谐振器在电路结构上具有最靠近第二输入输出端口的第二端。第一路径包括第一LC串联谐振器并且连接第一端与地。第二路径包括第二LC串联谐振器并且连接第二端与地。第三路径包括第三路径内电容器并且连接第一LC并联谐振器和第二LC并联谐振器的连接点与地。第三路径的电感小于第一路径的电感和第二路径的电感。
在本发明的低通滤波器中，第三路径的电感可以为第一路径的电感的30％以下并且为第二路径的电感的30％以下。
另外，在本发明的低通滤波器中，第一LC串联谐振器和第二LC串联谐振器可以包括共用的电感器或者共用的电容器。
另外，本发明的低通滤波器还可以具有包括以在第一方向上排列的方式层叠的多个电介质层的层叠体，所述层叠体用于使第一和第二输入输出端口、第一和第二LC并联谐振器和第一至第三路径一体化。
层叠体可以具有位于第一方向的两端的第一端面和第二端面。低通滤波器还可以包括配置于第一端面并且与第三路径连接的接地端子。与连接点对应的物理连接部位、第三路径内电容器和接地端子可以以与在第一方向上延伸的一条假想的直线相交或相切的方式配置。
第三路径内电容器可以包括配置于第一方向的不同位置并且彼此相对的第一导体层和第二导体层。与连接点对应的物理连接部位可以存在于第二导体层。第三路径还可以包括具有与第一导体层连接的一端和与接地端子连接的另一端的接地通孔。
第一LC串联谐振器可以包括第一路径内电容器，第二LC串联谐振器可以包括第二路径内电容器。第一LC串联谐振器和第二LC串联谐振器可以包括将第一路径内电容器和第二路径内电容器与接地通孔的一端连接的共用的电感器导体层。
在本发明的低通滤波器中，通过改变第三路径内电容器的电容，能够基本不改变衰减特性而改变反射特性。由此，根据本发明的低通滤波器，容易对特性进行调整。
根据以下的说明，本发明的其他目的、特征和效果变得显而易见。
附图说明
图1是表示本发明的一个实施方式的低通滤波器的电路结构的一个例子的电路图。
图2是表示本发明的一个实施方式的低通滤波器的层叠体的内部的立体图。
图3是表示本发明的一个实施方式的低通滤波器的层叠体的内部的立体图。
图4是表示图2所示的层叠体的一部分的立体图。
图5A是表示图2所示的层叠体中的第一层电介质层的图案形成面的说明图。
图5B是表示图2所示的层叠体中的第二层电介质层的图案形成面的说明图。
图5C是表示图2所示的层叠体中的第三层电介质层的图案形成面的说明图。
图6A是表示图2所示的层叠体中的第四层电介质层的图案形成面的说明图。
图6B是表示图2所示的层叠体中的第五层电介质层的图案形成面的说明图。
图6C是表示图2所示的层叠体中的第六至第十一层电介质层的图案形成面的说明图。
图7A是表示图2所示的层叠体中的第十二层电介质层的图案形成面的说明图。
图7B是表示图2所示的层叠体中的第十三层电介质层的图案形成面的说明图。
图7C是表示图2所示的层叠体中的第十四层电介质层的图案形成面的说明图。
图8A是表示图2所示的层叠体中的第十五层电介质层的图案形成面的说明图。
图8B是表示图2所示的层叠体中的第十六层电介质层的图案形成面的说明图。
图8C是表示图2所示的层叠体中的第十七层电介质层的图案形成面的说明图。
图9A是表示图2所示的层叠体中的第十八层电介质层的图案形成面的说明图。
图9B是表示图2所示的层叠体中的第十九层电介质层的图案形成面的说明图。
图9C是表示图2所示的层叠体中的第二十层电介质层的图案形成面的说明图。
图10A是表示图2所示的层叠体中的第二十一层电介质层的图案形成面的说明图。
图10B是表示图2所示的层叠体中的第二十二层电介质层的图案形成面的说明图。
图10C是表示图2所示的层叠体中的第二十三层电介质层的图案形成面的说明图。
图11是表示图2所示的层叠体中的第二十三层电介质层的标记形成面的说明图。
图12是表示仿真中的比较例的低通滤波器的电路结构的电路图。
图13是表示仿真中的比较例的低通滤波器的特性的特性图。
图14是表示仿真中的低通滤波器的第一模型的特性的特性图。
图15是表示仿真中的低通滤波器的第二模型的特性的特性图。
图16是表示仿真中的低通滤波器的第三模型的特性的特性图。
图17是表示仿真中的低通滤波器的第四模型的特性的特性图。
图18是表示仿真中的低通滤波器的第五模型的特性的特性图。
图19是表示本发明的一个实施方式的低通滤波器的第一变形例的电路结构的电路图。
图20是表示本发明的一个实施方式的低通滤波器的第二变形例的电路结构的电路图。
图21是表示本发明的一个实施方式的低通滤波器的第三变形例的电路结构的电路图。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细的说明。图1是表示本发明的一个实施方式的低通滤波器的电路结构的一个例子的电路图。
如图1所示，本实施方式的低通滤波器1包括：第一输入输出端口P1；第二输入输出端口P2；串联连接并设置于第一输入输出端口P1与第二输入输出端口P2之间的第一LC并联谐振器11R和第二LC并联谐振器12R；第一路径21；第二路径22和第三路径23。
第一LC并联谐振器11R在电路结构上具有最靠近第一输入输出端口P1的第一端11a。第二LC并联谐振器12R在电路结构上具有最靠近第二输入输出端口P2的第二端12a。此外，在本申请中，“在电路结构上”的形容不是指物理结构中的配置，而用于指电路图上的配置。
第一路径21包括第一LC串联谐振器21R，并且连接第一端11a和地。第二路径22包括第二LC串联谐振器22R并且连接第二端12a和地。
第一LC串联谐振器21R和第二LC串联谐振器22R各自包括串联连接的电感器和电容器。第一LC串联谐振器21R和第二LC串联谐振器22R包括共用的电感器或者共用的电容器。
第三路径23包括第三路径内电容器C5，并且连接第一LC并联谐振器11R和第二LC并联谐振器12R的连接点CP与地。第三路径23的电感小于第一路径21的电感和第二路径22的电感。
第三路径23的电感优选在第一路径21的电感的30％以下并且在第二路径22的电感的30％以下。第三路径23的电感越小越好，电感为0是理想的状态。因此，在本实施方式中，在第三路径23内并未设置电感器。然而，即使如此，在实际的低通滤波器1中，由于电容器C5本身的电感和与电容器C5连接的导体的电感，第三路径23也具有少许电感。在此情况下，第三路径23的电感显然小于各自包括电感器的第一路径21和第二路径22的电感。
图1表示低通滤波器1的电路结构的具体的一个例子。以下，对该例子进行说明。
第一LC并联谐振器11R包括电感器L1和电容器C1。第二LC并联谐振器12R包括电感器L2和电容器C2。第一和第二LC并联谐振器11R、12R包括共用的电感器L3。
电感器L1的一端和电容器C1的一端与第一LC并联谐振器11R的第一端11a连接。电感器L2的一端和电容器C2的一端与第二LC并联谐振器12R的第二端12a连接。电感器L1的另一端和电感器L2的另一端与电感器L3的一端连接。电容器C1的另一端、电容器C2的另一端和电感器L3的另一端与连接点CP连接。
电感器L1、L3和电容器C1以构成第一LC并联谐振器11R的方式并联连接。电感器L2、L3和电容器C2以构成第二LC并联谐振器12R的方式并联连接。电感器L3起到增强电感器L1与电感器L2的磁耦合的作用。
第一LC串联谐振器21R包括第一路径内电容器C3。第二LC串联谐振器22R包括第二路径内电容器C4。第一和第二LC串联谐振器21R、22R包括共用的电感器L4。
电容器C3的一端与第一LC并联谐振器11R的第一端11a连接。电容器C4的一端与第二LC并联谐振器12R的第二端12a连接。电容器C3的另一端和电容器C4的另一端与电感器L4的一端连接。电感器L4的另一端与地连接。
电容器C3和电感器L4以构成第一LC串联谐振器21R的方式串联连接。电容器C4和电感器L4以构成第二LC串联谐振器22R的方式串联连接。
第一路径21和第二路径22包括从电容器C3、C4与电感器L4的连接点至地的共用的路径部分。在该例子中，第一路径21的电感与第二路径22的电感相等。
在图1中，标注着附图标记C6的电容器的符号表示电感器L1与电感器L2之间的寄生电容。
下面，对低通滤波器1的结构的一个例子进行说明。低通滤波器1包括用于使第一和第二输入输出端口P1、P2、第一和第二LC并联谐振器11R、12R与第一至第三路径21～23成为一体的层叠体30。图2和图3是表示低通滤波器1的层叠体30的内部的立体图。虽然之后进行详细说明，但是层叠体30包括在第一方向D上排列而层叠的多个电介质层。
层叠体30具有位于第一方向D的两端的第一端面30A和第二端面30B。第一端面30A和第二端面30B彼此朝向相反侧。层叠体30还具有4个侧面30C～30F。侧面30C、30D彼此朝向相反侧，侧面30E、30F彼此也朝向相反侧。侧面30C～30F垂直于第一和第二端面30A、30B。
图2和图3所示的低通滤波器1具有第一输入输出端口子111、第二输入输出端口子112、接地端子113、3个无连接端子114、115、116。第一和第二输入输出端口子111、112分别对应于图1所示的第一和第二输入输出端口P1、P2。接地端子113与地连接。端子111～116配置于层叠体30的第一端面30A。
下面，参照图2至图11，对层叠体30进行详细的说明。层叠体30具有层叠的23层电介质层。以下，将该23层电介质层从下开始依次称为第一层至第二十三层电介质层。图4是表示层叠体30的内部的一部的立体图。图5A至图5C分别表示第一层至第三层电介质层的图案形成面。图6A、图6B分别表示第四层和第五层电介质层的图案形成面，图6C表示第六层至第十一层电介质层的图案形成面。图7A至图7C分别表示第十二层至第十四层电介质层的图案形成面。图8A至图8C分别表示第十五层至第十七层电介质层的图案形成面。图9A至图9C分别表示第十八层至第二十层电介质层的图案形成面。图10A至图10C分别表示第二十一层至第二十三层电介质层的图案形成面。图11表示第二十三层电介质层的标记形成面。第二十三层电介质层的图案形成面和标记形成面彼此朝向相反侧。
如图5A所示，在第一层电介质层31的图案形成面，形成有第一输入输出端口子111、第二输入输出端口子112、接地端子113和无连接端子114、115、116。另外，在电介质层31，形成有分别与端子111、112连接的通孔31T1、31T2和与端子113连接的接地通孔31T3。
如图5B所示，在第二层电介质层32的图案形成面，形成有用于构成第三路径内电容器C5而使用的第一导体层321和用于构成电感器L4而使用的电感器导体层322。电感器导体层322具有第一端和第二端。第一导体层321与电感器导体层322的第一端连接。在图5B中，以点线表示第一导体层321与电感器导体层322的边界。另外，在电介质层32，形成有通孔32T1、32T2、32T3。通孔32T1、32T2分别与图5A所示的通孔31T1、31T2连接。通孔32T3与电感器导体层322的第二端的附近部分连接。图5A所示的接地通孔31T3在第一导体层321和电感器导体层322的边界附近，与第一导体层321和电感器导体层322连接。
如图5C所示，在第三层电介质层33的图案形成面，形成有用于构成第一和第二路径内电容器C3、C4而使用的导体层331。另外，在电介质层33，形成有通孔33T1、33T2。通孔33T1、33T2分别与图5B所示的通孔32T1、32T2连接。图5B所示的通孔32T3与导体层331连接。
如图6A所示，在第四层电介质层34的图案形成面，形成有用于构成电容器C1、C2和第三路径内电容器C5而使用的第二导体层341。另外，在电介质层34，形成有通孔34T1、34T2、34T3。通孔34T1、34T2分别与图5C所示的通孔33T1、33T2连接。通孔34T3与导体层341连接。
如图6B所示，在第五层电介质层35的图案形成面，形成有用于构成电容器C1而使用的导体层351、用于构成电容器C2而使用的导体层352、用于构成第一路径内电容器C3而使用的导体层353和用于构成第二路径内电容器C4而使用的导体层354。导体层351与导体层353互相连接。导体层352与导体层354互相连接。在图6B中，以点线表示导体层351与导体层353的边界和导体层352与导体层354的边界。另外，在电介质层35，形成有通孔35T1、35T2、35T3。通孔35T1、35T2分别与导体层351、352连接。另外，通孔35T1、35T2分别与图6A所示的通孔34T1、34T2连接。通孔35T3与图6A所示的通孔34T3连接。
如图6C所示，在第六层至第十一层电介质层36～41各自形成有通孔36T1、36T2、36T3。在电介质层36～41中，上下邻接的相同附图标记的通孔互相连接。形成于电介质层36的通孔36T1～36T3分别与图6B所示的通孔35T1～35T3连接。
如图7A所示，在第十二层电介质层42，形成有用于构成电感器L1而使用的导体层421和用于构成电感器L2而使用的导体层422。导体层421、422各自具有第一端和第二端。导体层421的第一端与导体层422的第一端互相连接。在图7A中，以点线表示导体层421与导体层422的边界。另外，在电介质层42，形成有通孔42T1、42T2、42T3、42T4、42T5。通孔42T1、42T2分别与形成于图6C所示的电介质层41的通孔36T1、36T2连接。通孔42T3在导体层421与导体层422的边界的附近与导体层421、422连接。另外，通孔42T3与形成于图6C所示的电介质层41的通孔36T3连接。通孔42T4与导体层421的第二端的附近部分连接。通孔42T5与导体层422的第二端的附近部分连接。
如图7B所示，在第十三层电介质层43，形成有用于构成电感器L1而使用的导体层431和用于构成电感器L2而使用的导体层432。导体层431、432各自具有第一端和第二端。导体层431的第一端与导体层432的第一端互相连接。在图7B中，以点线表示导体层431与导体层432的边界。另外，在电介质层43，形成有通孔43T1、43T2、43T3、43T4、43T5。通孔43T3在导体层431与导体层432的边界的附近与导体层431、432连接。通孔43T4与导体层431的第二端的附近部分连接。通孔43T5与导体层432的第二端的附近部分连接。通孔43T1、43T2、43T3、43T4、43T5分别与图7A所示的通孔42T1、42T2、42T3、42T4、42T5连接。
如图7C所示，在第十四层电介质层44，形成有用于构成电感器L1而使用的导体层441和用于构成电感器L2而使用的导体层442。导体层441、442各自具有第一端和第二端。导体层441的第一端与导体层442的第一端互相连接。在图7C中，以点线表示导体层441与导体层442的边界。另外，在电介质层44，形成有通孔44T1、44T2、44T4、44T5。通孔44T4与导体层441的第二端的附近部分连接。通孔44T5与导体层442的第二端的附近部分连接。通孔44T1、44T2、44T4、44T5分别与图7B所示的通孔43T1、43T2、43T4、43T5连接。图7B所示的通孔43T3在导体层441与导体层442的边界的附近与导体层441、442连接。
如图8A所示，在第十五层电介质层45，形成有用于构成电感器L1而使用的导体层451和用于构成电感器L2而使用的导体层452。导体层451、452各自具有第一端和第二端。另外，在电介质层45，形成有通孔45T1、45T2、45T4、45T5、45T6、45T7。通孔45T4与导体层451的第一端的附近部分连接。通孔45T5与导体层452的第一端的附近部分连接。通孔45T6与导体层451的第二端的附近部分连接。通孔45T7与导体层452的第二端的附近部分连接。通孔45T1、45T2、45T4、45T5分别与图7C所示的通孔44T1、44T2、44T4、44T5连接。
如图8B所示，在第十六层电介质层46，形成有用于构成电感器L1而使用的导体层461和用于构成电感器L2而使用的导体层462。导体层461、462各自具有第一端和第二端。另外，在电介质层46，形成有通孔46T1、46T2、46T4、46T5、46T6、46T7。通孔46T4与导体层461的第一端的附近部分连接。通孔46T5与导体层462的第一端的附近部分连接。通孔46T6与导体层461的第二端的附近部分连接。通孔46T7与导体层462的第二端的附近部分连接。通孔46T1、46T2、46T4、46T5、46T6、46T7分别与图8A所示的通孔45T1、45T2、45T4、45T5、45T6、45T7连接。
如图8C所示，在第十七层电介质层47，形成有用于构成电感器L1而使用的导体层471和用于构成电感器L2而使用的导体层472。导体层471、472各自具有第一端和第二端。另外，在电介质层47，形成有通孔47T1、47T2、47T6、47T7。通孔47T6与导体层471的第二端的附近部分连接。通孔47T7与导体层472的第二端的附近部分连接。通孔47T1、47T2、47T6、47T7分别与图8B所示的通孔46T1、46T2、46T6、46T7连接。图8B所示的通孔46T4与导体层471的第一端的附近部分连接。图8B所示的通孔46T5与导体层472的第一端的附近部分连接。
如图9A所示，在第十八层电介质层48，形成有用于构成电感器L1而使用的导体层481和用于构成电感器L2而使用的导体层482。导体层481、482各自具有第一端和第二端。另外，在电介质层48，形成有通孔48T1、48T2、48T4、48T5、48T6、48T7。通孔48T4与导体层481的第一端的附近部分连接。通孔48T5与导体层482的第一端的附近部分连接。通孔48T6与导体层481的第二端的附近部分连接。通孔48T7与导体层482的第二端的附近部分连接。通孔48T1、48T2、48T6、48T7分别与图8C所示的通孔47T1、47T2、47T6、47T7连接。
如图9B所示，在第十九层电介质层49，形成有用于构成电感器L1而使用的导体层491和用于构成电感器L2而使用的导体层492。导体层491、492各自具有第一端和第二端。另外，在电介质层49，形成有通孔49T1、49T2、49T4、49T5、49T6、49T7。通孔49T4与导体层491的第一端的附近部分连接。通孔49T5与导体层492的第一端的附近部分连接。通孔49T6与导体层491的第二端的附近部分连接。通孔49T7与导体层492的第二端的附近部分连接。通孔49T1、49T2、49T4、49T5、49T6、49T7分别与图9A所示的通孔48T1、48T2、48T4、48T5、48T6、48T7连接。
如图9C所示，在第二十层电介质层50，形成有用于构成电感器L1而使用的导体层501和用于构成电感器L2而使用的导体层502。导体层501、502各自具有第一端和第二端。另外，在电介质层50，形成有通孔50T1、50T2、50T4、50T5。通孔50T4与导体层501的第一端的附近部分连接。通孔50T5与导体层502的第一端的附近部分连接。通孔50T1、50T2、50T4、50T5分别与图9B所示的通孔49T1、49T2、49T4、49T5连接。图9B所示的通孔49T6与导体层501的第二端的附近部分连接。图9B所示的通孔49T7与导体层502的第二端的附近部分连接。
如图10A所示，在第二十一层电介质层51，形成有用于构成电感器L1而使用的导体层511和用于构成电感器L2而使用的导体层512。导体层511、512各自具有第一端和第二端。另外，在电介质层51，形成有通孔51T1、51T2、51T4、51T5。通孔51T1与导体层511的第二端的附近部分连接。通孔51T2与导体层512的第二端的附近部分连接。通孔51T4与导体层511的第一端的附近部分连接。通孔51T5与导体层512的第一端的附近部分连接。通孔51T1、51T2、51T4、51T5分别与图9C所示的通孔50T1、50T2、50T4、50T5连接。
如图10B所示，在第二十二层电介质层52，形成有用于构成电感器L1而使用的导体层521和用于构成电感器L2而使用的导体层522。导体层521、522各自具有第一端和第二端。另外，在电介质层52，形成有通孔52T1、52T2、52T4、52T5。通孔52T1与导体层521的第二端的附近部分连接。通孔52T2与导体层522的第二端的附近部分连接。通孔52T4与导体层521的第一端的附近部分连接。通孔52T5与导体层522的第一端的附近部分连接。通孔52T1、52T2、52T4、52T5分别与图10A所示的通孔51T1、51T2、51T4、51T5连接。
如图10C所示，在第二十三层电介质层53，形成有用于构成电感器L1而使用的导体层531和用于构成电感器L2而使用的导体层532。导体层531、532各自具有第一端和第二端。图10B所示的通孔52T1与导体层531的第二端的附近部分连接。图10B所示的通孔52T2与导体层532的第二端的附近部分连接。图10B所示的通孔52T4与导体层531的第一端的附近部分连接。图10B所示的通孔52T5与导体层532的第一端的附近部分连接。
如图11所示，在第二十三层电介质层53的标记形成面，形成有由导体层形成的标记533。
图2和图3所示的层叠体30以使第一层电介质层31的图案形成面成为层叠体30的第一端面30A，并使第二十三层电介质层53的标记形成面成为层叠体30的第二端面30B的方式，层叠第一层至第二十三层电介质层31～53而构成。此外，在图2和图3中省略标记533。
关于层叠体30，例如使电介质层31～53的材料成为陶瓷，利用低温同时烧结法来制作。此时，首先，制作分别之后成为电介质层31～53的多个陶瓷生片。在各陶瓷生片，形成有之后成为多个导体层的多个烧结前导体层和之后成为多个通孔的多个烧结前通孔。但是，在该时刻，在之后成为电介质层53的陶瓷生片，并不形成之后成为标记533的烧结前的导体层。接着，层叠多个陶瓷生片，来制作生片层叠体。接着，在该生片层叠体中的之后成为电介质层53的陶瓷生片，形成之后成为标记533的烧结前的导体层。接着，切断该生片层叠体，来制作烧结前层叠体。接着，利用低温同时烧结步骤对该烧结前层叠体中的陶瓷和导体进行烧结，以完成层叠体30。
以下，对图1所示的低通滤波器1的电路的构成要素与图5A至图10C所示的层叠体30的内部的构成要素的对应关系进行说明。第一LC并联谐振器11R的电感器L1由图7A～图10C所示的导体层421、431、441、451、461、471、481、491、501、511、521、531和上述的导体层连接的多个通孔构成。导体层511经由通孔31T1、32T1、33T1、34T1、35T1、36T1、42T1、43T1、44T1、45T1、46T1、47T1、48T1、49T1、50T1，与第一输入输出端口子111连接。
第一LC并联谐振器11R的电容器C1由图6A、图6B所示的导体层341、351和导体层341、351之间的电介质层34构成。导体层351经由通孔31T1、32T1、33T1、34T1，与第一输入输出端口子111连接。
第二LC并联谐振器12R的电感器L2由图7A～图10C所示的导体层422、432、442、452、462、472、482、492、502、512、522、532和上述的导体层连接的多个通孔构成。导体层512经由通孔31T2、32T2、33T2、34T2、35T2、36T2、42T2、43T2、44T2、45T2、46T2、47T2、48T2、49T2、50T2，与第二输入输出端口子112连接。
第二LC并联谐振器12R的电容器C2由图6A、图6B所示的导体层341、352和导体层341、352之间的电介质层34构成。导体层352经由通孔31T2、32T2、33T2、34T2，与第二输入输出端口子112连接。
第一和第二LC并联谐振器11R、12R的共用的电感器L3由图6A至图6C所示的通孔34T3、35T3、36T3构成。通孔34T3与构成电容器C1、C2的导体层341连接。形成于电介质层41的通孔36T3与构成电感器L1的导体层421和构成电感器L2的导体层422连接。
第一LC串联谐振器21R的第一路径内电容器C3由图5C和图6B所示的导体层331、353和导体层331、353之间的电介质层33、34构成。导体层353经由通孔31T1、32T1、33T1、34T1和导体层351，与第一输入输出端口子111连接。
第二LC串联谐振器22R的第二路径内电容器C4由图5C和图6B所示的导体层331、354和导体层331、354之间的电介质层33、34构成。导体层354经由通孔31T2、32T2、33T2、34T2和导体层352，与第二输入输出端口子112连接。
第三路径23的第三路径内电容器C5由图5B和图6A所示的第一和第二导体层321、341与第一和第二导体层321、341之间的电介质层32、33构成。第一和第二导体层321、341配置于在第一方向D上不同的位置，并且彼此相对。另外，在本实施方式中，第三路径23包括接地通孔31T3。接地通孔31T3具有与第一导体层321连接的一端和与接地端子113连接的另一端。
第一和第二LC串联谐振器21R、22R的共用的电感器L4主要由图5B所示的电感器导体层322构成。导体层322和通孔32T3连接构成第一和第二路径内电容器C3、C4的导体层331和接地通孔31T3的上述一端。
在此，参照图1和图4，对连接点CP、第三路径内电容器C5与接地端子113的位置关系进行详细的说明。在图4中，标注着附图标记C的圆表示构成第三路径内电容器C5的第二导体层341与构成电感器L3的通孔34T3的连接部位。该连接部位C是与图1所示的连接点CP对应的物理连接部位。
另外，在图4中，标注着附图标记L的直线表示在第一方向D(参照图2和图3)上延伸的假想的直线。连接部位C、第三路径内电容器C5和接地端子113以与假想的直线L相交或相切的方式配置。图4表示假想的直线L的一个例子。根据该例子，连接部位C、构成第三路径内电容器C5的第二导体层341和接地端子113与假想的直线L相交，构成第三路径内电容器C5的第一导体层321与假想的直线L相切。在图4中，标注着附图标记P11的点表示连接部位C和第二导体层341与假想的直线L的交点，标注着附图标记P12的点表示第一导体层321与假想的直线L的切点，标注着附图标记P13的点表示接地端子113与假想的直线L的交点。
下面，对本实施方式的低通滤波器1的作用和效果进行说明。关于该低通滤波器1，当向第一输入输出端口P1和第二输入输出端口P2的一者输入信号时，其中在低通滤波器1的截止频率以下的频率的信号选择性地通过低通滤波器1，从第一输入输出端口P1和第二输入输出端口P2的另一者输出。本实施方式的低通滤波器1的插入损耗的频率特性为在阻带内形成一个以上的衰减极点的特性。
以下，参照对比较例的低通滤波器101和本实施方式的低通滤波器1进行仿真的结果，对本实施方式的低通滤波器1的效果进行说明。
图12是表示比较例的低通滤波器101的电路结构的电路图。低通滤波器101设有第三路径123，代替低通滤波器1中的第三路径23。第三路径123包括第三路径内电容器C105，并且连接第一LC并联谐振器11R和第二LC并联谐振器12R的连接点CP与地。第三路径内电容器C105的一端与连接点CP连接。第三路径内电容器C105的另一端与电感器L4的一端连接。电容器C105与电感器L4以构成第三LC串联谐振器123R的方式串联连接。低通滤波器101的其他结构与低通滤波器1相同。
图13至图18表示利用仿真而计算出的特性。图13表示低通滤波器101的插入损耗的频率特性和反射损耗的频率特性。以下，将插入损耗的值和反射损耗的值总称为衰减量。在图13中，横轴表示频率，纵轴表示衰减量。在图13中，基准的设计中的插入损耗和反射损耗的频率特性分别由标注着附图标记150IL的曲线和标注着附图标记150RL的曲线表示。
如图13所示，关于低通滤波器101的插入损耗的频率特性，在阻带内形成有多个衰减极点。阻带内的多个衰减极点中的存在于6GHz附近的衰减极点主要源于由LC串联谐振器21R、22R、123R构成的电路部分的共振。
在此，对比较例的低通滤波器101的特性的调整方法进行说明。在此，考虑以下情况：对低通滤波器101进行设计，使得阻带内的插入损耗的频率特性即衰减特性和通带内的反射损耗的频率特性即反射特性分别成为所期望的特性的情况。此情况下，在比较例的低通滤波器101的特性的调整方法中，首先，进行基准的设计，使得衰减特性成为所期望的特性。接着，对于基准的设计进行电容器C105的电容的调整，使得反射特性成为所期望的特性的方式。
在图13中，相对基准的设计使电容器C105的电容增加10％时的插入损耗和反射损耗的频率特性分别以标注着附图标记151IL的曲线和标注着附图标记151RL的曲线表示。
另外，在图13中，相对基准的设计使电容器C105的电容减少10％时的插入损耗和反射损耗的频率特性分别由标注着附图标记152IL的曲线和标注着附图标记152RL的曲线表示。
如图13所示，比较例的低通滤波器101在电容器C105的电容发生变化时，衰减特性和反射特性同时发生变化。衰减特性发生变主要是由LC串联谐振器21R、22R、123R构成的电路部分的共振的共振频率发生变化的缘故。比较例的低通滤波器101虽然进行基准的设计，使得衰减特性成为所期望的特性，但是之后当对电容器C105的电容进行调整，使得反射特性成为所期望的特性时，衰减特性可能会偏离于所期望的特性。因此，比较例的低通滤波器101难以对低通滤波器101的特性进行调整，使得衰减特性和反射特性分别成为所期望的特性。
下面，对本实施方式的低通滤波器1的特性的调整方法进行说明。在此，考虑对低通滤波器1进行设计，使得衰减特性和反射特性分别成为所期望的特性的情况。该情况下，在本实施方式中，首先，进行基准的设计，使得衰减特性成为所期望的特性。接着，对于基准的设计进行第三路径内电容器C5的电容的调整，使得反射特性成为所期望的特性。在本实施方式中，利用这样的方法能够对低通滤波器1的特性的进行调整，是由于改变电容器C5的电容，由此能够基本不改变衰减特性而改变反射特性的缘故。以下，参照图14至图18，对上述内容进行说明。
在仿真中，使用低通滤波器1的第一至第五模型，对当改变电容器C5的电容时的低通滤波器1的特性的变化进行了研究。第一模型是使第三路径23的电感为0的模型。第二模型是使第三路径23的电感为第一和第二路径21、22各自的电感的10％的模型。第三模型是使第三路径23的电感成为第一和第二路径21、22各自的电感的20％的模型。第四模型是使第三路径23的电感成为第一和第二路径21、22各自的电感的30％的模型。第五模型是使第三路径23的电感成为第一和第二路径21、22各自的电感的50％的模型。
在仿真中，对于低通滤波器1的第一至第五模型的每一个模型，对基准的设计的特性、相对基准的设计使电容器C5的电容增加10％时的特性和相对基准的设计使电容器C5的电容减少10％时的特性进行了研究。
图14至图18分别表示第一至第五模型的特性。在图14至图18的每一幅图中，横轴表示频率，纵轴表示衰减量。另外，在图14至图18的每一幅图中，基准的设计中的插入损耗和反射损耗的频率特性分别由标注着附图标记50IL的曲线和标注着附图标记50RL的曲线表示。另外，在图14至图18的每一幅图中，相对基准的设计使电容器C5的电容增加10％时的插入损耗和反射损耗的频率特性分别由标注着附图标记51IL的曲线和标注着附图标记51RL的曲线表示。另外，在图14至图18的每一幅图中，相对基准的设计使电容器C5的电容减少10％时的插入损耗和反射损耗的频率特性分别由标注着附图标记52IL的曲线和标注着附图标记52RL的曲线表示。
如图14至图18所示，关于第一至第五模型的插入损耗的频率特性，在阻带内形成有多个衰减极点。阻带内的多个衰减极点中的存在于6GHz附近的衰减极点主要源于由LC串联谐振器21R、22R和第三路径23构成的电路部分的共振。当第三路径23的电感为0时，即使电容器C5的电容发生变化，上述的衰减极点的频率也完全或者基本不发生变化。当第三路径23的电感大于0时，若电容器C5的电容发生变化，则上述的衰减极点的频率发生变化。第三路径23的电感越大，与电容器C5的电容的变化对应的上述的衰减极点的频率的变化的幅度越大。
如图14至图17所示，在第三路径23的电感在第一和第二路径21、22各自的电感的30％以下的情况下，当改变电容器C5的电容时，衰减特性基本不变化，而反射特性显著地变化。
如图18所示，在第三路径23的电感为第一和第二路径21、22各自的电感的50％的情况下，当改变电容器C5的电容时，衰减特性和反射特性这两者发生变化，但是若与反射特性的变化相比则衰减特性的变化较小。如图18所示，在第五模型中，当相对基准的设计使电容器C5的电容增加10％或者减少时，反射特性大大变化。因此，在实际中，当相对基准的设计来对电容器C5的电容进行调整，使得反射特性成为所期望的特性时，使电容器C5的电容仅以比10％小的幅度变化，由此能够基本不改变衰减特性而改变反射特性。
从图14至图18所示的仿真的结果可知，根据本实施方式的低通滤波器1，改变电容器C5的电容，由此能够基本不改变衰减特性而改变反射特性。
另外，从图14至图18所示的仿真的结果可知，第三路径23的电感相对第一和第二路径21、22各自的电感的比例越大，改变电容器C5的电容时的衰减特性的变化越大。从对改变电容器C5的电容时的衰减特性的变化进行抑制的观点来看，第三路径23的电感优选在第一路径21的电感的30％以下并且在第二路径22的电感的30％以下。
如以上说明的那样，根据本实施方式的低通滤波器1，通过改变电容器C5的电容，能够基本不改变衰减特性而改变反射特性。由此，根据本实施方式，容易对低通滤波器1的特性进行调整。
以下，对由图2至图11所示的低通滤波器1的结构的例子得到的效果进行说明。该例子中，与连接点CP对应的物理连接部位C、第三路径内电容器C5和接地端子113以与在第一方向D上延伸的一条假想的直线L相交或者相交的方式配置。由此，能够缩短从连接部位C至接地端子113的第三路径23的物理长度，以减小第三路径23的电感。
另外，第三路径内电容器C5配置于第一方向D的不同位置，并且包括彼此相对的第一导体层321和第二导体层341。与连接点CP对应的物理连接部位C存在于第二导体层341。第三路径23包括具有与第一导体层321连接的一端和与接地端子113连接的另一端的接地通孔31T3。根据这样的结构，能够进一步减小第三路径23的电感。
另外，第一LC串联谐振器21R和第二LC串联谐振器22R包括将第一路径内电容器C3和第二路径内电容器C4与接地通孔31T3的一端连接的共用的电感器导体层322。由此，第一和第二路径21、22各自的电感比第三路径23的电感至少要大电感器导体层322中的电感的量。
由于上述情况，根据图2至图11所示的低通滤波器1的结构的例子，能够使第三路径23的电感显著地小于第一和第二路径21、22各自的电感。
下面，参照图19至图21，对本实施方式的低通滤波器1的第一至第三变形例的电路结构进行说明。
图19所示的第一变形例的电路结构在以下方面与图1所示的电路结构不同。即，在第一变形例中，设置第一路径内电感器L11来代替第一路径内电容器C3，设置第二路径内电感器L12来代替第二路径内电容器C4，设置电容器C11来代替电感器L4。
在第一变形例中，第一LC串联谐振器21R包括电感器L11，第二LC串联谐振器22R包括电感器L12，第一和第二LC串联谐振器21R、22R包括共用的电容器C11。电感器L11和电容器C11以构成第一LC串联谐振器21R的方式串联连接。电感器L12和电容器C11以构成第二LC串联谐振器22R的方式串联连接。
如图20所示的第二变形例的电路结构在以下方面与图1所示的电路结构不同。即，在第二变形例中，设有2个电感器L21、L22来代替电感器L4。电感器L21设置于电容器C3与地之间。电感器L22设置于电容器C4与地之间。在第二变形例中，第一LC串联谐振器21R包括串联连接的电容器C3和电感器L21，第二LC串联谐振器22R包括串联连接的电容器C4和电感器L22。
图21所示的第三变形例的电路结构与图20所示的第二变形例相比，除了电容器C3与电感器L21的位置位置关系相反，电容器C4和电感器L22的位置关系相反这两点以外，与第二变形例相同。
在第一至第三变形例的低通滤波器1中，通过改变电容器C5的电容，也能够基本不改变衰减特性而改变反射特性。
此外，本发明不限于上述实施方式，能够进行各种变更。例如，本发明的低通滤波器还可以包括记载于专利权利要求的范围的构成要素以外的构成要素。例如，本发明的低通滤波器除第一和第二LC并联谐振器之外，还可以包括与上述第一和第二LC并联谐振器串联连接的一个以上的LC并联谐振器。
另外，本发明的低通滤波器不限于构成一个电子部件，也可以构成包括低通滤波器的分波器等的电子部件的一部分。此时，第一输入输出端口和第二输入输出端口的至少一者可以存在于电子部件的内部。
另外，本发明的低通滤波器的特性不限于图14至图18所示的例子。
根据以上的说明，显然本发明的各种方式和变形例能够实施。因此，在于以下的权利要求的范围相同的范围内，上述的最佳方式以外的方式也能够实施本发明。

Claims (6)

1.一种低通滤波器，其特征在于，
包括：
第一输入输出端口；
第二输入输出端口；
串联连接并设置于所述第一输入输出端口与所述第二输入输出端口之间的第一LC并联谐振器和第二LC并联谐振器；
第一路径；
第二路径；和
第三路径，
所述第一LC并联谐振器具有在电路结构上最靠近所述第一输入输出端口的第一端，
所述第二LC并联谐振器具有在电路结构上最靠近所述第二输入输出端口的第二端，
所述第一路径包括第一LC串联谐振器并且连接所述第一端与地，
所述第二路径包括第二LC串联谐振器并且连接所述第二端与地，
所述第三路径包括第三路径内电容器并且连接所述第一LC并联谐振器和所述第二LC并联谐振器的连接点与地，
所述第三路径的电感小于所述第一路径的电感和所述第二路径的电感，
所述第三路径的电感为所述第一路径的电感的30％以下且为所述第二路径的电感的30％以下。
2.如权利要求1所述的低通滤波器，其特征在于，
还具有包括以在第一方向上排列的方式层叠的多个电介质层的层叠体，所述层叠体用于使所述第一和第二输入输出端口、所述第一和第二LC并联谐振器和所述第一至第三路径一体化。
3.一种低通滤波器，其特征在于，
包括：
第一输入输出端口；
第二输入输出端口；
串联连接并设置于所述第一输入输出端口与所述第二输入输出端口之间的第一LC并联谐振器和第二LC并联谐振器；
第一路径；
第二路径；和
第三路径，
所述第一LC并联谐振器具有在电路结构上最靠近所述第一输入输出端口的第一端，
所述第二LC并联谐振器具有在电路结构上最靠近所述第二输入输出端口的第二端，
所述第一路径包括第一LC串联谐振器并且连接所述第一端与地，
所述第二路径包括第二LC串联谐振器并且连接所述第二端与地，
所述第三路径包括第三路径内电容器并且连接所述第一LC并联谐振器和所述第二LC并联谐振器的连接点与地，
所述第三路径的电感小于所述第一路径的电感和所述第二路径的电感，
所述第一LC串联谐振器和所述第二LC串联谐振器包括共用的电感器或者共用的电容器。
4.一种低通滤波器，其特征在于，
包括：
第一输入输出端口；
第二输入输出端口；
串联连接并设置于所述第一输入输出端口与所述第二输入输出端口之间的第一LC并联谐振器和第二LC并联谐振器；
第一路径；
第二路径；
第三路径；和
包括以在第一方向上排列的方式层叠的多个电介质层的层叠体，所述层叠体用于使所述第一和第二输入输出端口、所述第一和第二LC并联谐振器和所述第一至第三路径一体化，
所述第一LC并联谐振器具有在电路结构上最靠近所述第一输入输出端口的第一端，
所述第二LC并联谐振器具有在电路结构上最靠近所述第二输入输出端口的第二端，
所述第一路径包括第一LC串联谐振器并且连接所述第一端与地，
所述第二路径包括第二LC串联谐振器并且连接所述第二端与地，
所述第三路径包括第三路径内电容器并且连接所述第一LC并联谐振器和所述第二LC并联谐振器的连接点与地，
所述第三路径的电感小于所述第一路径的电感和所述第二路径的电感，
所述层叠体具有位于所述第一方向的两端的第一端面和第二端面，
所述低通滤波器还包括配置于所述第一端面并与所述第三路径连接的接地端子，
与所述连接点对应的物理连接部位、所述第三路径内电容器和所述接地端子以与在所述第一方向上延伸的一条假想的直线相交或者相切的方式配置。
5.如权利要求4所述的低通滤波器，其特征在于，
所述第三路径内电容器包括配置于所述第一方向上的不同位置并且彼此相对的第一导体层和第二导体层，
与所述连接点对应的物理连接部位存在于所述第二导体层，
所述第三路径还包括具有与所述第一导体层连接的一端和与所述接地端子连接的另一端的接地通孔。
6.如权利要求5所述的低通滤波器，其特征在于，
所述第一LC串联谐振器包括第一路径内电容器，
所述第二LC串联谐振器包括第二路径内电容器，
所述第一LC串联谐振器和所述第二LC串联谐振器包括将所述第一路径内电容器和所述第二路径内电容器与所述接地通孔的与所述第一导体层连接的一端连接的共用的电感器导体层。
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