JP6471995B2 - コモンモードフィルタ - Google Patents
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擬似伝送線路理論に基づくコモンモードフィルタは、図20に示すように、薄膜パターンの線幅や形状を適宜設計することによって形成することができ、容易に小型化、薄型化が可能である。
本発明は、従来のコモンモードフィルタに用いられているインダクタの数を減らすことにより回路の簡素化を図り、小型化、高集積化を可能とするコモンモードフィルタを提供することを目的とする。
を備えることを特徴とする。
また、前記コモンモードフィルタの他の構成として、前記第3のキャパシタ(31)と前記第1の伝送線路(L1)との接続点を、前記接続点P1と前記第1のキャパシタ(91)との間の伝送線路上に設定し、前記第4のキャパシタ(32)と前記第1の伝送線路(L1)との接続点を、前記接続点P2と前記第1のキャパシタ(91)との間の伝送線路上に設定し、前記第5のキャパシタ(41)と前記第2の伝送線路(L2)との接続点を、前記接続点P3と前記第2のキャパシタ(92)との間の伝送線路上に設定し、前記第6のキャパシタ(42)と前記第2の伝送線路(L2)との接続点を、前記接続点P4と前記第2のキャパシタ(92)との間の伝送線路上に設定することを特徴とする。
また、前記第1のインダクタ(11)及び第2のインダクタ(21)のインダクタンスは、前記巻線構造の巻数、線幅、線間、導体パターンの厚さに基づいて規定され、前記第1〜第10のキャパシタ(91、92、31、32、41、42、51、71、62、82)のキャパシタンスは、前記対向配置される導体パターンの面積と前記絶縁層の誘電率、絶縁層の厚さに基づいて規定される。
本発明においてコモンモードフィルタとして検討している構成は、キャパシタとインダクタとなる導体パターンを形成した層を絶縁層を挟んで積層することにより、パターン間あるいは線間に寄生するキャパシタンス成分、インダクタンス成分を構成して、コモンモードフィルタとするものである。
このコモンモードフィルタは、信号を伝送する第1の伝送線路L1と第2の伝送線路L2との間を、インダクタ11(インダクタンス:2LL)により接続するとともに、インダクタ11と並列に、キャパシタ31(キャパシタンス:CR)とキャパシタ41(キャパシタンス:CR)を直列接続により配置した構成を備える。
キャパシタ31とキャパシタ41とを接続する中間位置は接地電位とする。なお、インダクタ11のインダクタンスを2LLと表しているのは、キャパシタンス31、41と並列にインダクタンスLLの2つのインダクタを直列配置した回路を想定しているためである。
また、第1の伝送線路L1と第2の伝送線路L2には、インダクタ11及びキャパシタ31、41との結節点を挟む配置に、それぞれ、キャパシタ51、キャパシタ61(キャパシタンス:CL)と、キャパシタ71、キャパシタ81(キャパシタンス:CL)を設ける。
図2に示すコモンモードフィルタは、全体形状を矩形の平面形状とし、導体パターンを配した第1層と、絶縁層からなる第2層と、インダクタとキャパシタを構成する導体パターンを形成した第3層とからなる。
インダクタ11は第3層の中央部に配置し、第1層と第3層に形成するキャパシタとなる導体パターンは、インダクタ11の周囲に配置する。インダクタ11を配置する領域を導体パターンの空域としているのは、インダクタ11を配置する領域に重複して導体パターンを配置すると、インダクタ11のQ値が大きく低下してしまうためである。
第3層には、インダクタ11の他に、キャパシタ31、41と、キャパシタ51、61、71、81となる導体パターンが形成されている。
それぞれのキャパシタは、第2層の絶縁層を第1層の導体パターンと第3層の導体パターンとで挟むことにより、平行平板キャパシタとして構成される。
キャパシタ31、41のキャパシタンスCRは、絶縁層の厚さd、絶縁層の誘電率εr、導体パターンの面積SRに基づいて、次式(1)により与えられる。
CR = ε0εrSR /d・・・(1)
キャパシタ51、61、71、81のキャパシタンスCLは、次式(2)により与えられる。SLは導体パターンの対向する部分の面積である。絶縁層の厚さd、絶縁層の誘電率εrは上式と同一である。
CL = ε0εrSL /d・・・(2)
図2に示すコモンモードフィルタは、0.7〜1.0[GHz]帯でのフィルタとして構成する場合の設計例で、インダクタ11については、巻数:4turn、線幅10μm、線間10μmとした。インダクタ11の外形寸法は、横:610μm、縦:200μmである。
また、図2に本設計例でのコモンモードフィルタの外形寸法(縦:1220μm、横:1870μm)を示す。キャパシタ31、41に対応する導体パターンの面積SRの設計値は400×530μm2、キャパシタ51、61、71、81に対応する導体パターンの面積SLは400×640μm2である。
図2において、キャパシタ51となる導体パターンとキャパシタ61となる導体パターンは、それぞれ第1の伝送線路の入力ポートと出力ポートに接続され、キャパシタ71となる導体パターンとキャパシタ81となる導体パターンは、それぞれ第2の伝送線路の入力ポートと出力ポートに接続される。また、キャパシタ31とキャパシタ41はグランド層に接続される。
図4に示す分析結果を見ると、0.7〜1.0[GHz]の周波数帯域でのコモンモードの遮蔽作用は、-6dB程度であり、実用性を勘案すると求められる-15dBの遮蔽作用と比べると、遮蔽作用として実用できるレベルにないことがわかる。
上述したコモンモードフィルタは、キャパシタとインダクタとを構成する導体パターンを積層構造として形成したものであり、図2、図5に示すように、きわめて微細なパターンとして形成することができ、高集積化されたデバイスに組み込むことが可能であるという特徴がある。しかしながら、コモンモードフィルタとしての実用可能性については不十分である。
そこで、本発明者は、上述したフィルタユニットを2つ直列に接続した2ユニット構造からなるコモンモードフィルタについて検討した。
図2に示したコモンモードフィルタは、0.7〜1.0[GHz]帯の差動伝送に用いるフィルタである。図8に示すコモンモードフィルタは、図2に示したコモンモードフィルタと同一の設計値のインダクタ及びキャパシタを備える。なお、図2に示したフィルタユニットでは、横幅が1870μmであり、ユニットを連結すると横幅は3740μmとなるが、ここでは横幅を3750μmとしている。
図9に示す分析結果は、0.7〜1.0[GHz]の周波数帯域においては、コモンモードについて-14dB程度の遮蔽作用があり、ディファレンシャルモードについては、実用レベルである-3dBを超えることを示す。図中のCMRRは、Commom Mode Rejection Ratio:同相信号除去比(|S21com|-|S21diff|)である。コモンモードフィルタを2ユニット連結したことにより、図4に示した1ユニット構造のコモンモードフィルタの作用と比較して遮蔽作用が大きく改善され、実用レベルになることがわかる。
図15は、図14に示したコモンモードフィルタのフィルタ特性を実測した結果と分析値を示す。実測の結果、1.8〜2.0[GHz]帯におけるディファレンシャルモードの透過係数は、-2.8dBであり、コモンモードの透過係数は、-15dBであった。これらの値はコモンモードフィルタとして十分に実用レベルとなる良い結果を示している。なお、1.8〜2.0[GHz]帯におけるQ値は18.6〜19.6であった。
上述したように、図1に示した等価回路を2つ連結した構成からなるコモンモードフィルタ(図7)は、十分に実用可能なコモンモードフィルタの特性を備えることがわかる。しかしながら、図7の透過回路に示すコモンモードフィルタは、キャパシタを12個備えており、回路が複雑である。そこで、図7に示す等価回路の構成を簡略化することを試みる。
図17は、第1の伝送線路L1と第2の伝送線路L2との間を接続する4つのキャパシタ31、41、32、42を接地電位を共通としてブリッジ状に書き換えたものである。図17に示すように回路を書き換えることにより回路の構成が単純化され、コモンモードフィルタを積層構造として構成することが容易になる。
図18は、コモンモードフィルタを積層構造として形成する際に、インダクタ11、21をキャパシタとなる導体パターンを形成する層とは別の層に形成する場合を考慮して、インダクタ11、21をキャパシタ31、32、41、42とは結節させずに書いたものである。
図19の下層から一層目と2層目は、ポリイミドフィルム等の絶縁フィルムの表面に、導体パターンを形成している。第1の伝送線路L1上にあるキャパシタ51、62と、第2の伝送線路L2上にあるキャパシタ71、82となる導体パターンを積層構造体の長手方向の端部に配置し、長手方向の中央部に、キャパシタ31、31、91と、キャパシタ41、42、92となる導体パターンを対称的に配置する。
図19に示すコモンモードフィルタは、磁性層の表面にインダクタ11、21を形成したことにより、磁性材をコアとするインダクタとなり、空心のインダクタを使用する場合と比較してコモンモードフィルタのフィルタ特性を向上させることができる。インダクタ11、21を磁性層の層内に作り込むことも可能であり、その場合も磁性材をコアとするインダクタとなる。
31、32、41、42 キャパシタ(CR)
51、52、61、62、71、72、81、82 キャパシタ(CL)
91、92 キャパシタ(CL/2)
L1 第1の伝送線路
L2 第2の伝送線路
Claims (5)
- 信号を伝送する第1の伝送線路(L1)及び第2の伝送線路(L2)と、
前記第1の伝送線路(L1)に介設した第1のキャパシタ(91)及び前記第2の伝送線路(L2)に介設した第2のキャパシタ(92)と、
前記第1のキャパシタ(91)に接続する前記第1の伝送線路(L1)の入力側における接続点(以下、「接続点P1」という。)と、前記第2のキャパシタ(92)に接続する前記第2の伝送線路(L2)の入力側における接続点(以下、「接続点P3」という。)との間に配設した第1のインダクタ(11)と、
前記第1のキャパシタ(91)に接続する前記第1の伝送線路(L1)の出力側における接続点(以下、「接続点P2」という。)と、前記第2のキャパシタ(92)に接続する前記第2の伝送線路(L2)の出力側における接続点(以下、「接続点P4」という。)との間に配設した第2のインダクタ(21)と、
前記接続点P1と前記接続点P4とを接続する伝送線路と、前記接続点P2と前記接続点P3とを接続する伝送線路とを設け、該伝送線路が交差する点を接地された結節点とするともに、
該結節点と前記接続点P1との間、該結節点と前記接続点P2との間、該結節点と前記接続点P3との間、該結節点と前記接続点P4との間にそれぞれ配設した第3、第4、第5、第6のキャパシタ(31、32、41、42)と、
前記第1の伝送線路(L1)において前記接続点P1よりも入力側に近い位置、前記第2の伝送線路(L2)において前記接続点P3よりも入力側に近い位置、前記第1の伝送線路(L1)において前記接続点P2よりも出力側に近い位置、前記第2の伝送線路(L2)において前記接続点P4よりも出力側に近い位置にそれぞれ配設した、第7、第8、第9、第10のキャパシタ(51、71、62、82)と、
を備えることを特徴とするコモンモードフィルタ。 - 前記第3のキャパシタ(31)と前記第1の伝送線路(L1)との接続点を、前記接続点P1と前記第1のキャパシタ(91)との間の伝送線路上に設定し、前記第4のキャパシタ(32)と前記第1の伝送線路(L1)との接続点を、前記接続点P2と前記第1のキャパシタ(91)との間の伝送線路上に設定し、前記第5のキャパシタ(41)と前記第2の伝送線路(L2)との接続点を、前記接続点P3と前記第2のキャパシタ(92)との間の伝送線路上に設定し、前記第6のキャパシタ(42)と前記第2の伝送線路(L2)との接続点を、前記接続点P4と前記第2のキャパシタ(92)との間の伝送線路上に設定することを特徴とする請求項1記載のコモンモードフィルタ。
- 前記第1のインダクタ(11)と第2のインダクタ(21)が、相互に同一のインダクタンスに設定され、
前記第1のキャパシタ(91)と第2のキャパシタ(92)が、相互に同一のキャパシタンスに設定され、
前記第3〜第6のキャパシタ(31、32、41、42)が、相互に同一のキャパシタンスに設定され、
前記第7〜第10のキャパシタ(51、71、62、82)が、相互に同一のキャパシタンスに設定されていることを特徴とする請求項1または2記載のコモンモードフィルタ。 - 前記第1のインダクタ(11)及び第2のインダクタ(21)と、前記第1〜第10のキャパシタ(91、92、31、32、41、42、51、71、62、82)とを、絶縁層を厚さ方向に挟む配置に導体パターンを形成した積層構造としたコモンモードフィルタであって、
前記第1のインダクタ(11)と第2のインダクタ(21)は、巻線構造の導体パターンとして設け、
前記第1〜第10のキャパシタ(91、92、31、32、41、42、51、71、62、82)は、それぞれ前記絶縁層を挟んで対向配置する平行平板形の導体パターンとして設け、
前記第1〜第10のキャパシタ(91、92、31、32、41、42、51、71、62、82)は、前記第1のインダクタ(11)と前記第2のインダクタ(21)が配置される平面領域と重複しない配置に設けることを特徴とする請求項1〜3のいずれか一項記載のコモンモードフィルタ。 - 前記第1のインダクタ(11)及び第2のインダクタ(21)のインダクタンスは、前記巻線構造の巻数、線幅、線間、導体パターンの厚さに基づいて規定され、
前記第1〜第10のキャパシタ(91、92、31、32、41、42、51、71、62、82)のキャパシタンスは、前記対向配置される導体パターンの面積と前記絶縁層の誘電率、絶縁層の厚さに基づいて規定されることを特徴とする請求項4記載のコモンモードフィルタ。
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