KR101458316B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 화합물 반도체 장치를 실현한다. 화합물 반도체 장치는, 각 화합물 반도체층으로서, 제1층(3)과, 제1층(3)의 상방에 형성된, 제1층(3)보다도 밴드 갭이 큰 제2층(4)과, 제2층(4)의 상방에 형성된, 도전형이 p형인 제3층(5a)과, 제2층(4)의 상방에 제3층(5a)을 개재해서 형성된 게이트 전극(11)과, 제2층(4)의 상방에서 제3층(5a)과 접촉하도록 형성된, 제2층(4)보다도 밴드 갭이 큰 제4층(6)과, 제4층(6)의 상방에서 제3층(5a)과 접촉하도록 형성된, 제4층(6)보다도 밴드 갭이 작은 제5층(7)을 갖는다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는 높은 포화 전자 속도 및 와이드 밴드 갭 등의 특징을 이용하여, 고내압 및 고출력의 반도체 디바이스에의 적용이 검토되고 있다. 예를 들어, 질화물 반도체인 GaN의 밴드 갭은 3.4eV이며, Si의 밴드 갭(1.1eV) 및 GaAs의 밴드 갭(1.4eV)보다도 크고, 높은 파괴 전계 강도를 갖는다. 그 때문에 GaN은, 고전압 동작이면서 고출력을 얻는 전원용 반도체 디바이스의 재료로서 매우 유망하다.
질화물 반도체를 사용한 반도체 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor:HEMT)에 대한 보고가 수많이 이루어지고 있다. 예를 들어 GaN계의 HEMT(GaN-HEMT)에서는, GaN을 전자 주행층으로서, AlGaN을 전자 공급층으로서 사용한 AlGaN/GaN·HEMT가 주목받고 있다. AlGaN/GaN·HEMT로는, GaN과 AlGaN의 격자 상수차에 기인한 왜곡이 AlGaN에 발생한다. 이에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)이 얻어진다. 그 때문에, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스로서 기대되고 있다.
일본 특허 공개 제2009-76845호 공보 일본 특허 공개 제2007-19309호 공보 일본 특허 공개 제2010-225765호 공보 일본 특허 공개 제2009-71061호 공보
일반적으로, 전력용 스위칭 소자에는, 게이트 전압이 0V인 경우에, 그 소자에 전류가 흐르지 않는, 소위 노멀리 오프 동작이 요구된다. 그러나 GaN-HEMT에서는, 고농도의 2DEG가 발생하기 때문에, 노멀리 오프형의 트랜지스터의 실현이 곤란하다는 문제가 있다. 이 문제에 대처하기 위해, 게이트 전극 바로 아래의 전자 공급층을 에칭해서 2DEG의 농도를 감소시킴으로써, 노멀리 오프를 실현하는 연구가 행해지고 있다(특허문헌 1을 참조). 그러나 이 방법으로는, 전자 공급층 아래에 위치하는 전자 주행층의 근방에 에칭에 의한 데미지가 가해지기 때문에, 시트 저항의 증가, 누설 전류의 증가 등의 문제가 발생한다. 따라서, AlGaN/GaN·HEMT에 있어서, 게이트 전극과 활성 영역 사이에 도전형이 p형의 GaN층을 추가 형성함으로써, 게이트 전극 바로 아래의 2DEG을 상쇄하고, 노멀리 오프를 실현하는 기술이 제안되고 있다(특허문헌 2를 참조).
상기 종래 기술에 의한 AlGaN/GaN·HEMT의 개략 구성을 도 1에 예시한다.
이 AlGaN/GaN·HEMT는, 기판 위에 핵 형성층이 형성되고, 그 위에 i(인텐셔널리·언도프)-GaN을 포함해서 이루어지는 전자 주행층(101)이 형성되고, 그 위에 i-AlGaN을 포함해서 이루어지는 전자 공급층(102)이 형성된다. 전자 주행층(101)의 전자 공급층(102)과의 계면 근방에 2DEG가 생성된다. 전자 공급층(102) 위에 p형 GaN층(103)이 형성되고, 그 위에 게이트 전극(104)이 형성된다. 전자 공급층(102) 위에서 게이트 전극(104)의 양측에, 소스 전극(105) 및 드레인 전극(106)이 형성된다.
게이트 전극(104)에 전압이 인가되어 있지 않을 때에, p형 GaN층(103)에서는, 그 하부(p형 GaN층(103)의 전자 공급층(102)의 계면 근방)에 홀이 편재된다. 이 홀에 유인되어, 그 하방에 있어서의 전자 주행층(101)의 전자 공급층(102)과의 계면 근방에 전자가 유기된다. 이에 의해, 게이트 전압 Vg가 온된다. 이와 같이, 노멀리 오프가 저해되어, 임계값 전압을 크게 할 수 없다는 문제가 있다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 화합물 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
화합물 반도체 장치의 일 형태는, 제1 화합물 반도체층과, 상기 제1 화합물 반도체층의 상방에 형성된, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방에 형성된, 도전형이 p형인 제3 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 형성된 전극과, 상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층과, 상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층을 포함한다.
화합물 반도체 장치의 제조 방법의 일 형태는, 제1 화합물 반도체층의 상방에, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층을 형성하는 공정과, 상기 제2 화합물 반도체층의 상방에 도전형이 p형인 제3 화합물 반도체층을 형성하는 공정과, 상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 전극을 형성하는 공정과, 상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층을 형성하는 공정과, 상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층을 형성하는 공정을 포함한다.
상기 모든 형태에 따르면, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 화합물 반도체 장치가 실현된다.
도 1은 종래 기술에 의한 AlGaN/GaN·HEMT의 개략 구성을 도시하는 개략 단면도.
도 2는 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3은 도 2에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 4는 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 각 화합물 반도체층을 도시하는 개략 단면도.
도 5는 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 각 화합물 반도체층의 밴드 갭을 도시하는 특성도.
도 6은 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 기능을 설명하기 위한 개략 단면도.
도 7은 제1 실시 형태에 따른 AlGaN/GaN·HEMT에 대해서, 비교예의 AlGaN/GaN·HEMT와의 비교에 기초하여, 게이트 전압(Vd)과 드레인 전류(Id)의 관계를 도시하는 특성도.
도 8은 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 9는 도 8에 이어서, 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 10은 제3 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 11은 도 10에 이어서, 제3 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 12는 제4 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 13은 도 12에 이어서, 제4 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 14는 제5 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도.
도 15는 제6 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도.
(제1 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, 질화물 반도체의 AlGaN/GaN·HEMT를 개시한다.
도 2 및 도 3은 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 2의 (a)에 도시한 바와 같이, 성장용 기판으로서 예를 들어 SiC 기판(1) 위에 버퍼층(2), 전자 주행층(3), 전자 공급층(4) 및 p형 GaN층(5)을 차례로 형성한다. 성장용 기판으로서는, SiC 기판 대신에 Si 기판, 사파이어 기판, GaAs 기판, GaN 기판 등을 사용해도 된다. 또한, 기판의 도전성으로서는, 반절연성, 도전성을 묻지 않는다.
상세하게는, SiC 기판(1) 위에 예를 들어 유기 금속 기상 성장(MOVPE:Metal Organic Vapor Phase Epitaxy)법에 의해, 감압 분위기 하에서 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에 분자선 에피택시(MBE:Molecular Beam Epitaxy)법 등을 사용해도 된다.
SiC 기판(1) 위에 AlN을 100㎚ 정도의 두께로, i-GaN을 3㎛ 정도의 두께로, i-AlGaN을 20㎚ 정도의 두께로, p-GaN을 80㎚ 정도의 두께로 차례로 성장한다. 이에 의해, 버퍼층(2), 전자 주행층(3), 전자 공급층(4) 및 p형 GaN층(5)이 형성된다.
버퍼층(2)은 핵 형성층으로 되는 것이며, AlN 대신에 AlGaN을 사용하거나, 저온 성장에서 GaN을 성장하도록 해도 된다.
전자 공급층(4)은 Al 조성비가 0.2로 되는 Al0 .2Ga0 .8N을 포함해서 이루어진다. i-AlGaN 대신에 n형의 AlGaN(n-AlGaN)을 형성해도 된다.
p형 GaN층(5) 대신에 p형 AlGaN층을 형성해도 된다.
전자 주행층(3)과 전자 공급층(4) 사이에, 스페이서층(중간층)을 형성하도록 해도 된다.
AlN의 성장 조건으로서는, 원료 가스로서 트리메틸 알루미늄(TMAl) 가스 및 암모니아(NH3) 가스의 혼합 가스를 사용한다. GaN의 성장 조건으로서는, 원료 가스로서 트리메틸 갈륨(TMG) 가스 및 NH3 가스의 혼합 가스를 사용한다. AlGaN의 성장 조건으로서는, 원료 가스로서 TMA 가스, TMG 가스 및 NH3 가스의 혼합 가스를 사용한다. 성장하는 화합물 반도체층에 따라, Al 소스인 트리메틸알루미늄 가스, Ga 소스인 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 공통 원료인 암모니아 가스의 유량은, 100ccm 내지 10LM 정도로 한다. 또한, 성장 압력은 50Torr 내지 300Torr 정도, 성장 온도는 1000℃ 내지 1200℃ 정도로 한다.
전자 공급층(4)을 n-AlGaN으로 형성할 때에는, n형 불순물로서 예를 들어 Si를 포함하는 예를 들어 SiH4 가스를 소정의 유량으로 원료 가스에 첨가하여, AlGaN에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/㎤ 정도 내지 1×1020/㎤ 정도, 예를 들어 5×1018/㎤ 정도로 한다.
p형 GaN층(5)을 형성할 때에는, p형 불순물로서 예를 들어 Mg을 포함하는 예를 들어 시클로펜타디에닐 마그네슘(CpMg) 가스를 유입하고, GaN에 Mg을 도핑한다. Mg의 도핑 농도는, 1×1018/㎤ 정도 내지 1×1020/㎤ 정도, 예를 들어 5×1018/㎤ 정도로 한다. 그 후, p-GaN에 예를 들어 800℃에서 20분간 정도의 어닐 처리를 행함으로써, 도프된 Mg을 활성화한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, p형 GaN층(5)을 에칭한다.
상세하게는, p형 GaN층(5) 위에 레지스트를 도포하고, 소정의 마스크를 사용해서 게이트 전극 형성 예정 영역 이외의 부위에 자외선을 조사한다. 이에 의해, p형 GaN층(5)의 게이트 전극 형성 예정 영역을 레지스트로 덮는 레지스트 마스크가 형성된다. 이 레지스트 마스크를 사용하고, Cl2계의 에칭 가스를 사용해서, p형 GaN층(5)을 건식 에칭한다. 이에 의해, p형 GaN층(5)이 게이트 전극 형성 예정 영역에만 잔존한다. 잔존한 p형 GaN층(5)을 p형 GaN층(5a)으로 한다.
레지스트 마스크는, 애싱(ashing) 처리 또는 약액 처리에 의해 제거된다.
계속해서, 도 2의 (c)에 도시한 바와 같이, p형 GaN층(5a)의 양 측면에 있어서의 전자 공급층(4) 위에 AlN층(6) 및 AlGaN층(7)을 차례로 형성한다.
상세하게는, 우선 소정의 레지스트 마스크를 형성하고, CVD법 등에 의해 예를 들어 SiO2를 퇴적하고, p형 GaN층(5a)의 상면을 덮는 마스크층(10)을 형성한다.
이어서, MOVPE법에 의해, 감압 분위기 하에서, 전자 공급층(4) 위에 AlN을 2㎚ 정도의 두께로, i-AlGaN을 10㎚ 정도의 두께로 차례로 성장한다. 이에 의해, AlN층(6) 및 AlGaN층(7)이 형성된다. AlGaN층(7)은, 예를 들어 Al 조성비가 0.1인i-Al0.1Ga0.9N을 포함해서 이루어진다.
마스크층(10)은, 약액 처리 등에 의해 제거된다.
계속해서, 소자 분리 구조를 형성한다.
상세하게는, SiC 기판(1)의 상방의 소자 분리 영역에 예를 들어 아르곤(Ar)을 주입한다. 이에 의해, AlGaN층(7), AlN층(6), 전자 공급층(4) 및 전자 주행층(3)의 표층 부분에 소자 분리 구조가 형성된다. 소자 분리 구조에 의해, AlGaN층(7) 위에서 활성 영역이 획정(劃定)된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들어 STI(Shallow Trench Isolation)법을 사용해서 행해도 된다.
계속해서, 도 3의 (a)에 도시한 바와 같이, 소스 전극(8) 및 드레인 전극(9)을 형성한다.
상세하게는, 우선 AlGaN층(7)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 전극용 리세스(8a, 9a)를 형성한다.
전체 면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하여, 레지스트에, 전극 형성 예정 위치에 상당하는 AlGaN층(7)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전자 공급층(4)의 표면이 노출될 때까지, AlGaN층(7) 및 AlN층(6)의 전극 형성 예정 위치를 건식 에칭하여 제거한다. 이에 의해, 전자 공급층의 표면의 전극 형성 예정 위치를 노출하는 전극용 리세스(8a, 9a)가 형성된다. 에칭 가스로서는, 예를 들어 Cl2 가스를 사용한다. 또한, 전극용 리세스(8a, 9a)는, AlGaN층(7)의 도중까지 에칭하여 형성해도 되고, 또한 전자 공급층(4)의 표면 이후까지 에칭하여 형성해도 된다.
레지스트 마스크는, 회화 처리 등에 의해 제거된다.
소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트 오프법에 적합한 예를 들어 차양 구조 2층 레지스트를 사용한다. 이 레지스트를 전체 면에 도포하여, 전극용 리세스(8a, 9a)를 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전극 재료로서, 예를 들어 Ti/Al을, 예를 들어 증착법에 의해, 전극용 리세스(8a, 9a)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 20㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들어 질소 분위기 속에서 400℃ 내지 1000℃ 정도의 온도, 예를 들어 550℃ 정도로 열처리하고, 잔존한 Ti/Al을 전자 공급층(4)과 오믹 콘택트시킨다. Ti/Al의 전자 공급층(4)과의 오믹 콘택트를 얻을 수 있다면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(8a, 9a)를 전극 재료의 일부에서 매립하는 소스 전극(8) 및 드레인 전극(9)이 형성된다.
계속해서, 도 3의 (b)에 도시한 바와 같이, 게이트 전극(11)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 마스크를 형성한다. 여기에서는, 예를 들어 SiN을 CVD법 등에 의해 전체면 퇴적하고, 예를 들어 CF4 가스를 사용해서 건식 에칭하여, SiN에 p형 GaN층(5a)의 상면을 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 마스크가 형성된다.
이 마스크를 사용해서, 전극 재료로서, 예를 들어 Ni/Au를, 예를 들어 증착법에 의해, p형 GaN층(5a)의 상면을 노출시키는 개구 내를 포함하는 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 마스크는 제거하지 않고 보호막으로서 이용할 수도 있다. 이상에 의해, p형 GaN층(5a) 위에 게이트 전극(11)이 형성된다.
그런 다음, 층간 절연막의 형성, 소스 전극(8), 드레인 전극(9), 게이트 전극(11)과 접속되는 배선의 형성, 상층의 보호막의 형성, 최표면에 노출되는 접속 전극의 형성 등의 모든 공정을 거쳐, 본 실시 형태에 따른 AlGaN/GaN·HEMT가 형성된다.
본 실시 형태에 따른 AlGaN/GaN·HEMT에서는, 각 화합물 반도체층의 밴드 갭에 특징을 갖고 있다.
도 4는, 도 3의 (b)에 대응하고 있고, 본 실시 형태에 따른 AlGaN/GaN·HEMT의 각 화합물 반도체층을 도시하는 개략 단면도이다. 도 5는 본 실시 형태에 따른 AlGaN/GaN·HEMT의 각 화합물 반도체층의 밴드 갭을 도시하는 특성도이며, 좌측에 나타내는 화살표 L로 나타내는 파선에 따른 단면에 대응한다.
도 3의 (b) 등에 있어서의 전자 주행층(3), 전자 공급층(4), AlN층(6) 및 AlGaN층(7)은, 도 4에 있어서의 제1층, 제2층, 제3층, 제4층의 구체적인 예시이다. 제1층, 제2층, 제3층, 제4층의 밴드 갭인 BG1, BG2, BG3, BG4는, 이하의 관계를 만족시킨다.
Figure 112013067724127-pat00001
또한,
Figure 112013067724127-pat00002
수학식 1에 있어서, BG2>BG1을 만족하는 것은, 2차원 전자 가스(2DEG)가 발생하기 위한 요건으로 된다. 즉, HEMT에서는, 그 동작 시에 있어서, 전자 주행층(3)의 전자 공급층(4)(중간층을 갖는 경우에는 중간층)과의 계면 근방에 2DEG가 발생한다. 이 2DEG는, 전자 주행층(3)의 화합물 반도체(여기서는 GaN)와 전자 공급층(4)의 화합물 반도체(여기서는 AlGaN)와의 격자 상수의 상위(相違)에 기초하여 생성된다.
도 5에 도시한 바와 같이, BG2>BG1의 관계를 만족하기 위해서, 전자 주행층(3)의 전자 공급층(4)의 계면 근방에 고농도의 2DEG(n/㎤)이 생성되어 있는 것을 알 수 있다.
수학식 1에 있어서, BG3>BG2를 만족하고, 또한 수학식 2에 있어서, BG3>BG4를 만족하는 것은, AlN층(6)과 AlGaN층(7)의 계면 근방에 홀이 발생하기 위한 요건으로 된다. 이것은 도 6에 도시한 바와 같이, p형 GaN층(5a)의 하부에 저류된 홀이, AlN층(6)과 AlGaN층(7)의 계면 근방을 통과하여 소스 전극(8)으로 빠져 나가는 것을 의미한다.
도 5에 도시한 바와 같이, BG3>BG2 또한 BG3>BG4인 관계를 만족하기 위해서, AlN층(6)과 AlGaN층(7)의 계면 근방에 비교적 높은 농도의 홀이 존재하는 것을 알 수 있다.
본 실시 형태에 따른 AlGaN/GaN·HEMT에서는, 제1층, 제2층, 제3층 및 제4층이 수학식 1 또한 수학식 2를 만족하는 것이다. 따라서, 제1층 내지 제4층은, 도 2 및 도 3에서 예시한 화합물 반도체층에 한정되는 것은 아니다.
예를 들어, 제3층으로서는, AlN층(6) 대신에 Al 조성비가 전자 공급층(4)의 Al 조성비(상기 예에서는 0.2)보다도 큰 AlGaN, 예를 들어 Al 조성비가 0.8인 Al0.8Ga0.2N을 사용해도 된다. 또한, 제4층으로서는, AlGaN층(7) 대신에 i-GaN 또는 n-GaN을 형성하도록 해도 적합하다.
도 7은 본 실시 형태에 따른 AlGaN/GaN·HEMT에 대해서, 비교예의 AlGaN/GaN·HEMT와의 비교에 기초하여, 게이트 전압(Vd)과 드레인 전류(Id)의 관계를 도시하는 특성도이다. (a)가 비교예로서 도 1에 도시한 AlGaN/GaN·HEMT의 특성도, (b)가 본 실시 형태에 따른 AlGaN/GaN·HEMT의 특성도이다.
비교예에서는, p형 GaN층에 있어서의 홀의 편재에 의해, 게이트 전극에 전압이 인가되어 있지 않을 때에 임계값 전압 이하의 값에서 온이 되는 노멀리 온인 것을 알 수 있다. 이에 반해 본 실시 형태에서는, p형 GaN층에 홀의 편재가 없기 때문, 노멀리 오프가 실현되고 있다. 이와 같이, 본 실시 형태에서는, p형 GaN층(5a)에 있어서의 홀의 편재가 해소되어, 충분히 큰 임계값 전압을 얻어 노멀리 오프가 실현된다.
이상 설명한 바와 같이, 본 실시 형태에서는, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT가 얻어진다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 마찬가지로 AlGaN/GaN·HEMT의 구성 및 제조 방법을 개시하지만, 전자 공급층 위의 AlN층의 형성 상태가 다른 점에서 상위하다. 또한, 제1 실시 형태의 구성 부재 등과 동일한 것에 대해서는, 동일한 부호를 붙이고 상세한 설명을 생략한다.
도 8 및 도 9는, 제2 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 8의 (a)에 도시한 바와 같이, 성장용 기판으로서 예를 들어 SiC 기판(1) 위에 버퍼층(2), 전자 주행층(3), 전자 공급층(4), AlN층(21) 및 p형 GaN층(5)을 차례로 형성한다.
상세하게는, MOVPE법에 의해, 감압 분위기 하에서, 제1 실시 형태에서 설명한 성장 조건에 의해, 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에 MBE법 등을 사용해도 된다.
SiC 기판(1) 위에 AlN을 100㎚ 정도의 두께로, i-GaN을 3㎛ 정도의 두께로, i-AlGaN을 20㎚ 정도의 두께로, AlN을 2㎚ 정도의 두께로, p-GaN을 80㎚ 정도의 두께로 차례로 성장한다. AlN의 성장에는, 원료 가스로서 TMAl 가스 및 NH3 가스의 혼합 가스를 사용한다. i-GaN의 성장에는, 원료 가스로서 TMG 가스 및 NH3 가스의 혼합 가스를 사용한다. i-AlGaN의 성장에는, 원료 가스로서 TMG 가스, TMAl 가스 및 NH3 가스의 혼합 가스를 사용한다. p-GaN의 성장에는, 원료 가스로서 TMG 가스 및 NH3 가스의 혼합 가스를 사용해서, p형 불순물로서 예를 들어 Mg을 포함하는 예를 들어 CpMg 가스를 유입한다. 이상에 의해, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), AlN층(21) 및 p형 GaN층(5)이 형성된다.
계속해서, 도 8의 (b)에 도시한 바와 같이, p형 GaN층(5)을 에칭한다.
상세하게는, p형 GaN층(5) 위에 레지스트를 도포하고, 소정의 마스크를 사용해서 게이트 전극 형성 예정 영역 이외의 부위에 자외선을 조사한다. 이에 의해, p형 GaN층(5)의 게이트 전극 형성 예정 영역을 레지스트로 덮는 레지스트 마스크가 형성된다. 이 레지스트 마스크를 사용하고, Cl2계의 에칭 가스를 사용해서, p형 GaN층(5)을 건식 에칭한다. 이에 의해, p형 GaN층(5)이 게이트 전극 형성 예정 영역에만 잔존한다. 잔존한 p형 GaN층(5)을 p형 GaN층(5a)으로 한다.
레지스트 마스크는, 애싱 처리 또는 약액 처리에 의해 제거된다.
계속해서, 도 8의 (c)에 도시한 바와 같이, p형 GaN층(5a)의 양 측면에 있어서의 AlN층(21) 위에 AlGaN층(7)을 형성한다.
상세하게는, 우선 소정의 레지스트 마스크를 형성하고, CVD법 등에 의해 예를 들어 SiO2를 퇴적하고, p형 GaN층(5a)의 상면을 덮는 마스크층(10)을 형성한다.
이어서, MOVPE법에 의해, 감압 분위기 하에서, AlN층(21) 위에 i-AlGaN을 10㎚ 정도의 두께로 성장한다. 이에 의해, AlGaN층(7)이 형성된다. AlGaN층(7)은, Al 조성비가 전자 공급층(4)의 Al 조성비(상기 예에서는 0.2)보다도 작아지도록, 예를 들어 Al 조성비가 0.1인 i-Al0 .1Ga0 .9N을 포함해서 이루어진다.
마스크층(10)은, 약액 처리 등에 의해 제거된다.
계속해서, 소자 분리 구조를 형성한다.
상세하게는, SiC 기판(1)의 상방의 소자 분리 영역에 예를 들어 아르곤(Ar)을 주입한다. 이에 의해, AlGaN층(7), AlN층(21), 전자 공급층(4), 전자 주행층(3)의 표층 부분에 소자 분리 구조가 형성된다. 소자 분리 구조에 의해, AlGaN층(7) 위에서 활성 영역이 획정된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들어 STI법을 사용해서 행해도 된다.
계속해서, 도 9의 (a)에 도시한 바와 같이, 소스 전극(8) 및 드레인 전극(9)을 형성한다.
상세하게는, 우선 AlGaN층(7)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 전극용 리세스(8a, 9a)를 형성한다.
AlGaN층(7)의 표면을 포함하는 노출면 위에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 전극 형성 예정 위치에 상당하는 AlGaN층(7)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전자 공급층(4)의 표면이 노출될 때까지, AlGaN층(7) 및 AlN층(21)의 전극 형성 예정 위치를 건식 에칭하여 제거한다. 이에 의해, 전자 공급층의 표면의 전극 형성 예정 위치를 노출하는 전극용 리세스(8a, 9a)가 형성된다. 에칭 가스로서는, 예를 들어 Cl2 가스를 사용한다. 또한, 전극용 리세스(8a, 9a)는, AlGaN층(7)의 도중까지 에칭하여 형성해도 되고, 또한 전자 공급층(4)의 표면 이후까지 에칭하여 형성해도 된다.
레지스트 마스크는, 회화 처리 등에 의해 제거된다.
소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트 오프법에 적합한 예를 들어 차양 구조 2층 레지스트를 사용한다. 이 레지스트를 AlGaN층(7)의 표면을 포함하는 노출면 위에 도포하고, 전극용 리세스(8a, 9a)를 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전극 재료로서, 예를 들어 Ti/Al을, 예를 들어 증착법에 의해, 전극용 리세스(8a, 9a)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 20㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들어 질소 분위기 속에서 400℃ 내지 1000℃ 정도의 온도, 예를 들어 550℃ 정도로 열처리하고, 잔존한 Ti/Al을 전자 공급층(4)과 오믹 콘택트시킨다. Ti/Al의 전자 공급층(4)과의 오믹 콘택트를 얻을 수 있다면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(8a, 9a)를 전극 재료의 일부에서 매립하는 소스 전극(8) 및 드레인 전극(9)이 형성된다.
계속해서, 도 9의 (b)에 도시한 바와 같이, 게이트 전극(11)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 마스크를 형성한다. 여기에서는, 예를 들어 SiN을 CVD법 등에 의해 전체면 퇴적하고, 예를 들어 CF4 가스를 사용해서 건식 에칭하여, SiN에 p형 GaN층(5a)의 상면을 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 마스크가 형성된다.
이 마스크를 사용해서, 전극 재료로서, 예를 들어 Ni/Au를, 예를 들어 증착법에 의해, p형 GaN층(5a)의 상면을 노출시키는 개구 내를 포함하는 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 마스크는 제거하지 않고 보호막으로서 이용할 수도 있다. 이상에 의해, p형 GaN층(5a) 위에 게이트 전극(11)이 형성된다.
그런 다음, 층간 절연막의 형성, 소스 전극(8), 드레인 전극(9), 게이트 전극(11)과 접속되는 배선의 형성, 상층의 보호막의 형성, 최표면에 노출되는 접속 전극의 형성 등의 모든 공정을 거쳐, 본 실시 형태에 따른 AlGaN/GaN·HEMT가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에서는, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT가 얻어진다.
또한 본 실시 형태에서는, AlN층(21)이 전자 공급층(4)과 p형 GaN층(5a) 사이에 형성된다. 즉, p형 GaN층(5a)의 바로 아래에 AlN층(21)이 존재하기 때문에, p형 GaN층(5)의 형성 시의 활성화 어닐 시, 화합물 반도체의 재성장이 되는 AlGaN층(7)의 형성 시 등에, p형 불순물인 Mg의 채널측(전자 공급층(4)측)으로의 확산이 AlN층(21)에서 억지(抑止)된다. 이에 의해, p형 불순물인 Mg의 확산에 기인하는 온저항(Ron)의 상승이 억제된다.
(제3 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 마찬가지로 AlGaN/GaN·HEMT의 구성 및 제조 방법을 개시하지만, 전자 공급층 위의 AlN층 등의 형성 상태가 다른 점에서 상위하다. 또한, 제1 실시 형태의 구성 부재 등과 동일한 것에 대해서는, 동일한 부호를 붙이고 상세한 설명을 생략한다.
도 10 및 도 11은 제3 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 10의 (a)에 도시한 바와 같이, 성장용 기판으로서 예를 들어 SiC 기판(1) 위에, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), AlN층(31), GaN층(32) 및 p형 GaN층(5)을 차례로 형성한다.
상세하게는, MOVPE법에 의해, 감압 분위기 하에서, 제1 실시 형태에서 설명한 성장 조건에 의해, 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에 MBE법 등을 사용해도 된다.
SiC 기판(1) 위에, AlN을 100㎚ 정도의 두께로, i-GaN을 3㎛ 정도의 두께로, i-AlGaN을 20㎚ 정도의 두께로, AlN을 2㎚ 정도의 두께로, i-GaN을 10㎚ 정도의 두께로, p-GaN을 80㎚ 정도의 두께로 차례로 성장한다. AlN의 성장에는, 원료 가스로서 TMAl 가스 및 NH3 가스의 혼합 가스를 사용한다. i-GaN의 성장에는, 원료 가스로서 TMG 가스 및 NH3 가스의 혼합 가스를 사용한다. i-AlGaN의 성장에는, 원료 가스로서 TMG 가스, TMAl 가스 및 NH3 가스의 혼합 가스를 사용한다. p-GaN의 성장에는, 원료 가스로서 TMG 가스 및 NH3 가스의 혼합 가스를 사용해서, p형 불순물로서 예를 들어 Mg을 포함하는 예를 들어 CpMg 가스를 유입한다. 이상에 의해, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), AlN층(31), GaN층(32) 및 p형 GaN층(5)이 형성된다.
계속해서, 도 10의 (b)에 도시한 바와 같이, p형 GaN층(5)을 에칭한다.
상세하게는, p형 GaN층(5) 위에 레지스트를 도포하고, 소정의 마스크를 사용해서 게이트 전극 형성 예정 영역 이외의 부위에 자외선을 조사한다. 이에 의해, p형 GaN층(5)의 게이트 전극 형성 예정 영역을 레지스트로 덮는 레지스트 마스크가 형성된다. 이 레지스트 마스크를 사용하고, Cl2계의 에칭 가스를 사용해서, p형 GaN층(5)을 건식 에칭한다. 이에 의해, p형 GaN층(5)이 게이트 전극 형성 예정 영역에만 잔존한다. 잔존한 p형 GaN층(5)을 p형 GaN층(5a)으로 한다.
레지스트 마스크는, 애싱 처리 또는 약액 처리에 의해 제거된다.
계속해서, 소자 분리 구조를 형성한다.
상세하게는, SiC 기판(1)의 상방의 소자 분리 영역에 예를 들어 아르곤(Ar)을 주입한다. 이에 의해, GaN층(32), AlN층(31), 전자 공급층(4), 전자 주행층(3)의 표층 부분에 소자 분리 구조가 형성된다. 소자 분리 구조에 의해, AlGaN층(7) 위에서 활성 영역이 획정된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들어 STI법을 사용해서 행해도 된다.
계속해서, 도 11의 (a)에 도시한 바와 같이, 소스 전극(8) 및 드레인 전극(9)을 형성한다.
상세하게는, 우선 GaN층(32)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 전극용 리세스(8a, 9a)를 형성한다.
GaN층(32)의 표면을 포함하는 노출면 위에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하여, 레지스트에, 전극 형성 예정 위치에 상당하는 GaN층(32)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전자 공급층(4)의 표면이 노출될 때까지, GaN층(32) 및 AlN층(31)의 전극 형성 예정 위치를 건식 에칭하여 제거한다. 이에 의해, 전자 공급층의 표면의 전극 형성 예정 위치를 노출하는 전극용 리세스(8a, 9a)가 형성된다. 에칭 가스로서는, 예를 들어 Cl2 가스를 사용한다. 또한, 전극용 리세스(8a, 9a)는, GaN층(32)의 도중까지 에칭하여 형성해도 되고, 또한 전자 공급층(4)의 표면 이후까지 에칭하여 형성해도 된다.
레지스트 마스크는, 회화 처리 등에 의해 제거된다.
소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트 오프법에 적합한 예를 들어 차양 구조 2층 레지스트를 사용한다. 이 레지스트를 전체 면에 도포하여, 전극용 리세스(8a, 9a)를 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전극 재료로서, 예를 들어 Ti/Al을, 예를 들어 증착법에 의해, 전극용 리세스(8a, 9a)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 20㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들어 질소 분위기 속에서 400℃ 내지 1000℃ 정도의 온도, 예를 들어 550℃ 정도로 열처리하고, 잔존한 Ti/Al을 전자 공급층(4)과 오믹 콘택트시킨다. Ti/Al의 전자 공급층(4)과의 오믹 콘택트를 얻을 수 있다면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(8a, 9a)를 전극 재료의 일부에서 매립하는 소스 전극(8) 및 드레인 전극(9)이 형성된다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 게이트 전극(11)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 마스크를 형성한다. 여기에서는, 예를 들어 SiN을 CVD법 등에 의해 전체면 퇴적하고, 예를 들어 CF4 가스를 사용해서 건식 에칭하여, SiN에 p형 GaN층(5a)의 상면을 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 마스크가 형성된다.
이 마스크를 사용해서, 전극 재료로서, 예를 들어 Ni/Au를, 예를 들어 증착법에 의해, p형 GaN층(5a)의 상면을 노출시키는 개구 내를 포함하는 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 마스크는 제거하지 않고 보호막으로서 이용할 수도 있다. 이상에 의해, p형 GaN층(5a) 위에 게이트 전극(11)이 형성된다.
그런 다음, 층간 절연막의 형성, 소스 전극(8), 드레인 전극(9), 게이트 전극(11)과 접속되는 배선의 형성, 상층의 보호막의 형성, 최표면에 노출되는 접속 전극의 형성 등의 모든 공정을 거쳐, 본 실시 형태에 따른 AlGaN/GaN·HEMT가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에서는, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT가 얻어진다.
또한 본 실시 형태에서는, GaN층(32) 및 AlN층(31)이 전자 공급층(4)과 p형 GaN층(5a) 사이에 형성된다. 즉, p형 GaN층(5a)의 바로 아래에 GaN층(32) 및 AlN층(31)이 존재하기 때문에, p형 GaN층(5)의 형성 시의 활성화 어닐 시 등에, p형 불순물인 Mg의 채널측(전자 공급층(4)측)으로의 확산이 GaN층(32) 및 AlN층(31)에서 억지된다. 이에 의해, p형 불순물인 Mg의 확산에 기인하는 온 저항(Ron)의 상승이 억제된다.
또한 본 실시 형태에서는, 화합물 반도체의 재성장의 공정이 불필요하기 때문에, 제조 프로세스의 간략화가 실현된다.
(제4 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 마찬가지로 AlGaN/GaN·HEMT의 구성 및 제조 방법을 개시하지만, 전자 공급층 위의 AlN층 및 AlGaN층의 형성 상태가 다른 점에서 상위하다. 또한, 제1 실시 형태의 구성 부재 등과 동일한 것에 대해서는, 동일한 부호를 붙이고 상세한 설명을 생략한다.
도 12 및 도 13은 제4 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 제1 실시 형태의 도 2의 (a)와 마찬가지로, 성장용 기판으로서 예를 들어 SiC 기판(1) 위에, 버퍼층(2), 전자 주행층(3), 전자 공급층(4) 및 p형 GaN층(5)을 차례로 형성한다. 이때의 모습을 도 12의 (a)에 도시한다.
계속해서, 제1 실시 형태의 도 2의 (b)와 마찬가지로, p형 GaN층(5)을 건식 에칭하여, p형 GaN층(5a)으로 한다. 이때의 모습을 도 12의 (b)에 도시한다.
계속해서, 도 12의 (c)에 도시한 바와 같이, p형 GaN층(5a)의 양 측면에 있어서의 전자 공급층(4) 위에, AlN층(41) 및 AlGaN층(42)을 차례로 형성한다.
상세하게는, 우선 소정의 레지스트 마스크를 형성하고, CVD법 등에 의해 예를 들어 SiO2를 퇴적하여, p형 GaN층(5a)의 상면을 덮는 마스크층(10)을 형성한다.
이어서, MOVPE법에 의해, 감압 분위기 하에서, 전자 공급층(4) 위에 AlN을 2㎚ 정도의 두께로, i-AlGaN을 10㎚ 정도의 두께로 차례로 성장한다. 이에 의해, AlN층(41) 및 AlGaN층(42)이 형성된다. AlGaN층(42)은, 예를 들어 Al 조성비가 0.1인 i-Al0 .1Ga0 .9N을 포함해서 이루어진다.
마스크층(10)은 약액 처리 등에 의해 제거된다.
계속해서, 도 13의 (a)에 도시한 바와 같이, AlN층(41) 및 AlGaN층(42)을 에칭한다.
상세하게는, 전체 면에 레지스트를 도포하고, 리소그래피에 의해 레지스트를 가공하여, AlGaN층(42)의 소정 부위를 레지스트로 덮는 레지스트 마스크가 형성된다. 이 레지스트 마스크를 사용하고, 염소계 가스(예를 들어 CF4 가스)을 사용해서, AlGaN층(42) 및 AlN층(41)을 건식 에칭한다. 이에 의해, p형 GaN층(5a)의 소스 전극의 형성 예정 위치측에만, p형 GaN층(5a)의 편측의 측면과만 접촉하도록, AlN층(41) 및 AlGaN층(42)을 남긴다. 잔존한 AlN층(41) 및 AlGaN층(42)을 AlN층(41a) 및 AlGaN층(42a)으로 한다.
레지스트 마스크는, 애싱 처리 또는 약액 처리에 의해 제거된다.
계속해서, 소자 분리 구조를 형성한다.
상세하게는, SiC 기판(1)의 상방의 소자 분리 영역에 예를 들어 아르곤(Ar)을 주입한다. 이에 의해, AlGaN층(42), AlN층(41), 전자 공급층(4), 전자 주행층(3)의 표층 부분에 소자 분리 구조가 형성된다. 소자 분리 구조에 의해, AlGaN층(42) 위에서 활성 영역이 획정된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들어 STI법을 사용해서 행해도 된다.
계속해서, 도 13의 (b)에 도시한 바와 같이, 소스 전극(8) 및 드레인 전극(9)을 형성한다.
상세하게는, 우선 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트 오프법에 적합한 예를 들어 차양 구조 2층 레지스트를 사용한다. 이 레지스트를 전체 면에 도포하여, 전자 공급층(4)의 표면의 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)를 노출시키는 각 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 사용해서, 전극 재료로서, 예를 들어 Ti/Al을, 예를 들어 증착법에 의해, 전극 형성 예정 위치를 노출시키는 각 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 20㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들어 질소 분위기 속에서 400℃ 내지 1000℃ 정도의 온도, 예를 들어 550℃ 정도로 열처리하고, 잔존한 Ti/Al을 전자 공급층(4)과 오믹 콘택트시킨다. Ti/Al의 전자 공급층(4)과의 오믹 콘택트를 얻을 수 있다면, 열처리가 불필요한 경우도 있다. 이상에 의해, 소스 전극(8) 및 드레인 전극(9)이 형성된다. 여기서, 소스 전극(8)은, AlN층(41) 및 AlGaN층(42)과 이격하여 형성된다.
계속해서, 도 13의 (c)에 도시한 바와 같이, 게이트 전극(11) 및 접속 전극(43)을 형성한다.
상세하게는, 우선 게이트 전극 및 접속 전극을 형성하기 위한 마스크를 형성한다. 여기에서는, 예를 들어 SiN을 CVD법 등에 의해 전체면 퇴적하고, 예를 들어 CF4 가스를 사용해서 건식 에칭하여, SiN에 p형 GaN층(5a)의 상면 및 AlGaN층(42)의 상면의 일부를 노출시키는 개구를 형성한다. 이상에 의해, 상기 개구를 갖는 마스크가 형성된다.
이 마스크를 사용해서, 전극 재료로서, 예를 들어 Ni/Au를, 예를 들어 증착법에 의해, p형 GaN층(5a)의 상면을 노출시키는 개구 내 및 AlGaN층(42)의 상면의 일부를 노출시키는 개구 내를 포함하는 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 마스크는 제거하지 않고 보호막으로서 이용할 수도 있다. 이상에 의해, p형 GaN층(5a) 위에는 게이트 전극(11)이, AlGaN층(42) 상면 위에는 AlGaN층(42)과 전기적으로 접속된 접속 전극(43)이 각각 형성된다.
그런 다음, 층간 절연막의 형성, 소스 전극(8), 드레인 전극(9), 게이트 전극(11), 접속 전극(43)과 접속되는 배선의 형성, 상층의 보호막의 형성, 최표면에 노출되는 접속 전극의 형성 등의 모든 공정을 거쳐, 본 실시 형태에 따른 AlGaN/GaN·HEMT가 형성된다. 본 실시 형태에서는, 도 13의 (c)와 같이, 접속 전극(43)이 소스 전극(8)과 접속되어 함께 접지된다.
(제5 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 적용한 전원 장치를 개시한다.
도 14는 제4 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 전원 장치는, 고압의 1차측 회로(51) 및 저압의 2차측 회로(52)와, 1차측 회로(51)와 2차측 회로(52) 사이에 배치되는 트랜스(53)를 구비하여 구성된다.
1차측 회로(51)는 교류 전원(54)과, 소위 브리지 정류 회로(55)와, 복수(여기서는 4개)의 스위칭 소자(56a, 56b, 56c, 56d)를 구비하여 구성된다. 또한, 브리지 정류 회로(55)는, 스위칭 소자(56e)를 갖고 있다.
2차측 회로(52)는, 복수(여기서는 3개)의 스위칭 소자(57a, 57b, 57c)를 구비하여 구성된다.
본 실시 형태에서는, 1차측 회로(51)의 스위칭 소자(56a, 56b, 56c, 56d, 56e)가, 제1 내지 제3 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT로 되어 있다. 한편, 2차측 회로(52)의 스위칭 소자(57a, 57b, 57c)는 실리콘을 사용한 통상의 MIS·FET로 되어 있다.
본 실시 형태에서는, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT를, 고압 회로에 적용한다. 이에 의해, 신뢰성이 높은 대전력의 전원 회로가 실현된다.
(제6 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 적용한 고주파 증폭기를 개시한다.
도 15는 제5 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 고주파 증폭기는, 디지털 프리디스토션(pre-distortion) 회로(61)와, 믹서(62a, 62b)와, 파워 증폭기(63)를 구비하여 구성된다.
디지털 프리디스토션 회로(61)는, 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(62a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 증폭기(63)는, 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 내지 제3 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 갖고 있다. 또한 도 15에서는, 예를 들어 스위치의 전환에 의해, 출력측의 신호를 믹서(62b)로 교류 신호와 믹싱하여 디지털 프리디스토션 회로(61)로 송출할 수 있는 구성으로 되어 있다.
본 실시 형태에서는, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT를, 고주파 증폭기에 적용한다. 이에 의해, 신뢰성이 높은 고내압의 고주파 증폭기가 실현된다.
(다른 실시 형태)
제1 내지 제5 실시 형태에서는, 화합물 반도체 장치로서 AlGaN/GaN·HEMT를 예시하였다. 화합물 반도체 장치로서는, AlGaN/GaN·HEMT 이외에도, 이하와 같은 HEMT에 적용할 수 있다.
Figure 112013067724127-pat00003
그 밖의 HEMT예 1
본 예에서는, 화합물 반도체 장치로서, InAlN/GaN·HEMT를 개시한다.
InAlN과 GaN은, 조성에 의해 격자 상수를 가깝게 하는 것이 가능한 화합물 반도체이다. 이 경우, 상기한 제1 내지 제5 실시 형태에서는, 화합물 반도체의 제1층인 전자 주행층이 i-GaN, 제2층인 전자 공급층이 i-InAlN으로 형성된다. 또한, 상기한 수학식 1 및 수학식 2를 모두 만족시키기 위해, 제3층 및 제4층이 적절히 형성된다.
이 경우, 피에조 분극이 거의 발생하지 않기 때문에, 2차원 전자 가스는 주로 InAlN의 자발 분극에 의해 발생한다.
본 예에 따르면, 전술한 AlGaN/GaN·HEMT와 마찬가지로, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 InAlN/GaN·HEMT가 실현된다.
Figure 112013067724127-pat00004
그 밖의 HEMT예 2
본 예에서는, 화합물 반도체 장치로서, InAlGaN/GaN·HEMT를 개시한다.
GaN과 InAlGaN은, 후자쪽이 전자보다도 조성에 의해 격자 상수를 작게 할 수 있는 화합물 반도체이다. 이 경우, 상기한 제1 내지 제5 실시 형태에서는, 화합물 반도체의 제1층인 전자 주행층이 i-GaN, 제2층인 전자 공급층이 n-InAlGaN으로 형성된다. 또한, 상기한 수학식 1 및 수학식 2를 모두 만족시키기 위해, 제3층 및 제4층이 적절히 형성된다.
본 예에 따르면, 전술한 AlGaN/GaN·HEMT와 마찬가지로, 비교적 간소한 구성으로, 내압 열화 및 동작 불안정성이 없으며, 충분히 큰 임계값 전압을 얻어 노멀리 오프를 확실하게 실현하는 신뢰성이 높은 고내압의 InAlGaN/GaN·HEMT가 실현된다.
이하, 화합물 반도체 장치 및 그 제조 방법, 및 전원 장치 및 고주파 증폭기의 모든 형태를 부기로 해서 정리하여 기재한다.
(부기1) 제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에 형성된, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 형성된, 도전형이 p형인 제3 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 형성된 전극과,
상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층과,
상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층
을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 측면에 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3) 상기 제4 화합물 반도체층은, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성되어 있고,
상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 측면에 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 4) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 5) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 편측의 측면에만 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 6) 상기 제5 화합물 반도체층과 전기적으로 접속된 접속 전극을 더 포함하는 것을 특징으로 하는 부기 5에 기재된 화합물 반도체 장치.
(부기 7) 제1 화합물 반도체층의 상방에, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층을 형성하는 공정과,
상기 제2 화합물 반도체층의 상방에 도전형이 p형인 제3 화합물 반도체층을 형성하는 공정과,
상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 전극을 형성하는 공정과,
상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층을 형성하는 공정과,
상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층을 형성하는 공정
을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 8) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 측면에 형성하는 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 9) 상기 제4 화합물 반도체층을, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성하고,
상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 측면에 형성하는 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 10) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성하는 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 11) 상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 편측의 측면에만 형성하는 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12) 상기 제5 화합물 반도체층 위에 접속 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 11에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13) 변압기와, 상기 변압기를 사이에 두고 고압 회로 및 저압 회로를 구비한 전원 회로로서,
상기 고압 회로는 트랜지스터를 갖고 있으며,
상기 트랜지스터는,
제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에 형성된, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 형성된, 도전형이 p형인 제3 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 형성된 전극과,
상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층과,
상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층
을 포함하는 것을 특징으로 하는 전원 회로.
(부기 14) 입력된 고주파 전압을 증폭하여 출력하는 고주파 증폭기로서,
트랜지스터를 갖고 있고,
상기 트랜지스터는,
제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에 형성된, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 형성된, 도전형이 p형인 제3 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 형성된 전극과,
상기 제2 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층과,
상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층
을 포함하는 것을 특징으로 하는 고주파 증폭기.
1 : SiC 기판
2 : 버퍼층
3 : 전자 주행층
4 : 전자 공급층
5, 5a : p형 GaN층
6, 21, 31, 41, 41a : AlN층
7, 32, 42, 42a : AlGaN층
8 : 소스 전극
8a, 9a : 전극용 리세스
9 : 드레인 전극
10 : 마스크층
11 : 게이트 전극
43 : 접속 전극
51 : 1차측 회로
52 : 2차측 회로
53 : 트랜스
54 : 교류 전원
55 : 브리지 정류 회로
56a, 56b, 56c, 56d, 56e, 57a, 57b, 57c : 스위칭 소자
61 : 디지털 프리디스토션 회로
62a, 62b : 믹서
63 : 파워 증폭기

Claims (10)

  1. 제1 화합물 반도체층과,
    상기 제1 화합물 반도체층의 상방에 형성된, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층과,
    상기 제2 화합물 반도체층의 상방에 형성된, 도전형이 p형인 제3 화합물 반도체층과,
    상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 형성된 전극과,
    상기 제2 화합물 반도체층의 상방에 형성된, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층과,
    상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록 형성된, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 측면에 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서,
    상기 제4 화합물 반도체층은, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성되어 있고,
    상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 측면에 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층은, 상기 제3 화합물 반도체층의 편측의 측면에만 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1 화합물 반도체층의 상방에, 상기 제1 화합물 반도체층보다도 밴드 갭이 큰 제2 화합물 반도체층을 형성하는 공정과,
    상기 제2 화합물 반도체층의 상방에 도전형이 p형인 제3 화합물 반도체층을 형성하는 공정과,
    상기 제2 화합물 반도체층의 상방에 상기 제3 화합물 반도체층을 개재해서 전극을 형성하는 공정과,
    상기 제2 화합물 반도체층의 상방에, 상기 제2 화합물 반도체층보다도 밴드 갭이 큰 제4 화합물 반도체층을 형성하는 공정과,
    상기 제4 화합물 반도체층의 상방에서 상기 제3 화합물 반도체층과 접촉하도록, 상기 제4 화합물 반도체층보다도 밴드 갭이 작은 제5 화합물 반도체층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 측면에 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 제4 화합물 반도체층을, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성하고,
    상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 측면에 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제2 화합물 반도체층과 상기 제3 화합물 반도체층 사이에 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 제4 화합물 반도체층 및 상기 제5 화합물 반도체층을, 상기 제3 화합물 반도체층의 편측의 측면에만 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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