KR101453080B1 - 박막 회로 장치, 전자 기기 및 제조 방법 - Google Patents

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Abstract

본 발명은 높은 신뢰성을 확보할 수 있는 박막 회로 장치를 제공하는 것을 목적으로 한다.
기판과, 상기 기판상에 형성된, 박막 소자를 포함하는 소자 영역을 갖는 박막 회로층과, 상기 박막 회로층의 단부와 상기 소자 영역과의 사이에 개재하도록 상기 박막 회로층에 마련된, 주위보다도 상대적으로 기계적 강도가 낮은 저강도 영역을 구비한다.

Description

박막 회로 장치, 전자 기기 및 제조 방법{THIN-FILM CIRCUIT DEVICE, METHOD FOR MANUFACTURING THIN-FILM CIRCUIT DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 박막 회로 장치를 설명하는 사시도,
도 2는 기판으로부터의 박막 회로 장치의 분할을 설명하는 사시도,
도 3은 박막 회로 장치의 크랙 발생과 저강도 영역의 효과를 설명하는 설명도,
도 4는 저강도 영역의 형성예를 설명하는 설명도,
도 5는 복수 홈으로 이루어지는 저강도 영역의 예를 설명하는 설명도,
도 6은 저강도 영역의 홈의 패턴예를 설명하는 설명도,
도 7은 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 3),
도 8은 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 4),
도 9는 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 6),
도 10은 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 7),
도 11은 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 8),
도 12는 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 9),
도 13은 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 10),
도 14는 저강도 영역을 갖는 박막 회로 장치의 제작예를 설명하는 공정도(실시예 10),
도 15는 본 발명에 관한 박막 회로 장치를 포함하는 전자 기기의 예를 설명하는 설명도,
부호의 설명
101 : 기판 102 : 박막 회로층
103 : 소자 영역 104 : 저강도 영역
일본국 특허 공개 평성 제 10-125931호 공보
본 발명은 가요성을 갖는 기판 표면에 반도체 소자 등을 포함하는 박막 회로층을 형성한 박막 회로 장치(박막 반도체 장치) 및 그 제조 방법에 관한 것이다.
박막 회로 장치는 기판과 이 기판의 표면에 형성된 반도체 소자 등을 포함하는 박막 회로층 등에 의해서 구성되어 있다. 기판으로서는, 단결정 실리콘 웨이퍼, 석영 유리 기판, 내열 유리 기판, 수지 필름 등이 이용되고, 요구되는 박막 회로 장치의 성능이나 기능에 따라 적절한 재질이 선택된다. 그 중에서도, 수지 필름을 기판에 이용한 박막 회로 장치는, 기판 그 자체가 얇고, 가요성을 갖기 때문에, 경량이면서 유연성을 가진 박막 회로 장치를 제공할 수 있다는 점에서 편리하다.
수지 필름을 기판에 이용한 박막 회로 장치의 제조 방법으로서는, 반도체층, 절연체층, 금속층 등을 수지 필름 상에 순차적으로 적층하여 박막 회로층을 얻는 방법이나, 미리 유리 기판 등의 내열성 기판의 표면에 형성한 박막 회로층을 그 기판으로부터 분리하고, 박리한 박막 회로 기판을 수지 필름 상에 접합하는 방법(박리 전사법) 등이 제안되어 있다. 예컨대, 특허 문헌 1에는 박리 전사법에 의한 박막 회로 장치의 제조예가 개시되어 있다.
그러나, 수지 필름을 기판에 이용한 박막 회로 장치에서는, 기판과 박막 회로층과의 사이의 물리적 성질의 차이에 기인하여 박막 회로층에 결함을 발생하는 일이 있다.
일반적으로, 박막 회로층은 화학 기상 성장법(CVD 법)이나 스퍼터링법에 의해서 기판 표면에 퇴적된 무기 재료 박막을 포함하여 구성된다. 이들 무기 재료 박막은 탄성 정수가 수십 GPa로 크고, 선 팽창 계수는 수~십수 ppm/K로 작다. 한편으로, 수지 필름의 탄성 정수는 수 GPa로 작고, 선 팽창 계수는 10~50ppm/K 정도로 큰 것이 일반적이다.
이러한 이종 재료끼리 접합되어 있는 박막 회로 장치에서는 예컨대, 온도가 변화된 경우, 선 팽창 계수의 차에 기인하여 수지 필름과 박막 회로층 양쪽에 열 응력이 발생한다. 통상은 박막 회로층의 두께가 수 ㎛로 얇고, 단면적이 작기 때문에, 큰 열응력이 박막 회로층에 발생하게 된다. 이 열응력이 박막 회로층의 구성 재료의 파단 응력을 초과하면, 박막 회로층이 파단에 이르러서, 박막 회로 장치의 고장을 초래한다.
또한, 수지 필름이 구부러짐 등의 변형을 발생한 경우, 박막 회로층에는 구부러짐 응력이 발생한다. 탄성 정수가 수십 GPa로 큰 박막 회로층에서는, 작은 스트레인으로도 큰 응력이 발생하기 때문에, 구부러짐 등의 변형에 의한 응력에 의해서도, 박막 회로층이 파단에 이를 염려가 있다.
특히, 박막 회로 장치의 단부는 각각의 박막 회로 장치로 분리할 때에 실시되는 절단 공정에 의해서 미소한 균열이나 노치를 포함하는 경우가 있다. 이러한 개소에서는, 응력 집중에 의해서 거대한 응력이 국소적으로 발생하기 쉬워서, 박막 회로 장치를 파단에 이르게 하는 위크 포인트가 된다.
따라서, 본 발명은 이러한 과제를 감안해서, 높은 신뢰성을 확보할 수 있는 박막 회로 장치를 제공하는 것을 목적으로 하다.
또한, 본 발명은 높은 신뢰성을 확보할 수 있는 박막 회로 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명의 박막 회로 장치는 기판과, 상기 기판상에 형성된, 박막 소자를 포함하는 소자 영역을 갖는 박막 회로층과, 상기 박막 회로층의 단부와 상기 소자 영역과의 사이에 개재하도록 상기 박막 회로층에 마련된, 주위보다 상대적으로 기계적 강도가 낮은 저강도 영역을 구비한다.
또한, 본 발명의 박막 회로 장치는 기판과, 상기 기판상에 형성된, 박막 소자를 포함하는 소자 영역을 갖는 박막 회로층과, 상기 박막 회로층의 단부와 상기 소자 영역과의 사이에 이 소자 영역을 둘러싸도록 상기 박막 회로층에 마련된, 주위보다도 상대적으로 기계적 강도가 낮은 저강도 영역을 구비한다.
이러한 구성으로 함으로써, 박막 회로 장치의 단부로부터 발생한 균열이 상기 소자 영역에 침입하는 것을, 상기 저강도 영역에 의해서 방지하는 것이 가능해진다. 또한, 소자 영역을 둘러싸도록 저강도 영역을 배치함으로써 외부로부터 소자 영역 내로의 균열의 침입을 저지할 수 있게 된다.
바람직하게는, 상기 저강도 영역은 상기 소자 영역을 둘러싸도록 복수 마련된다. 이로써, 균열의 소자 영역으로의 침입을 보다 확실히 저지할 수 있게 된다.
바람직하게는, 상기 저강도 영역은 상기 소자 영역을 포위하도록 형성된 오목형 홈을 포함하여 구성된다. 저강도 영역에 오목형 홈을 마련함으로써, 이 영역 의 두께를 다른 영역에 비하여 작게 설정하고, 의도적으로 이 영역의 강도를 그 주위보다도 상대적으로 저하시킬 수 있다.
바람직하게는, 상기 저강도 영역은 상기 소자 영역을 포위하는 복수의 오목형 홈을 포함하여 구성된다. 이로써, 보다 확실하게 균열의 소자 영역으로의 침입을 저지하는 것이 가능해진다.
바람직하게는, 상기 오목형 홈의 단면 형상이, V자 형상, 역 사다리꼴 형상, 직사각형 형상, 반원 형상 및 반타원 형상 중 어느 것이다. 혹은 이들 단면 형상의 일부의 형상을 포함하는 형상이다. 저강도 영역의 홈의 깊이는 상기 박막 회로층의 두께의 50% 이상인 것이 바람직하고, 50~85% 정도인 것이 바람직하다.
바람직하게는, 상기 오목형 홈은 V자 형상의 단면을 갖는다. V자 형상의 최저부에 두께가 가장 작은 선 형상 영역을 형성하는 것이 용이하게 되어서, 상기 저강도 영역으로서의 기능을 발휘하기 쉽다.
바람직하게는, 상기 오목형 홈은 반 타원 혹은 그 일부의 형상을 포함하는 단면을 갖는다.
이러한 구성으로 함으로써, 반 타원 형상의 최저부에 두께가 가장 작은 선 형상 영역을 형성하는 것이 용이하게 되어서, 상기 저강도 영역으로서의 기능을 발휘하기 쉽다.
바람직하게는, 상기 저강도 영역은 상기 소자 영역을 포위하는 복수의 오목형 홈을 포함하여 구성된다.
이러한 구성으로 함으로써, 상기 소자 영역을 다중으로 보호할 수 있어 박막 회로 장치의 신뢰성을 보다 향상시킬 수 있다.
또한, 본 발명의 전자 기기는 상술한 구성의 박막 회로 장치를 구비하는 것을 특징으로 한다. 이로써, 박막 회로 장치의 고장이 줄어서, 보다 신뢰성이 높은 전자 기기를 획득할 수 있게 된다.
본 발명의 박막 회로 장치의 제조 방법은, 박막 소자를 포함하는 박막 회로층을 기판 상에 형성하는 박막 회로 장치의 제조 방법으로서, 상기 기판상에 박막 소자를 포함하는 소자 영역을 형성하는 공정과, 상기 소자 영역의 주위에 기계적 강도가 낮은 저강도 영역을 형성하는 공정을 포함하며, 상기 저강도 영역의 형성이 상기 소자 영역으로의 콘택트 홀의 형성과 동시에 행해진다.
이러한 구성으로 함으로써 저강도 영역을 형성하기 위한 특별한 공정을 추가할 필요가 없어서, 박막 회로 장치의 제조 비용의 상승을 막을 수 있다.
바람직하게는, 상기 저강도 영역을 형성하는 공정은 상기 박막 회로층을 에칭하는 프로세스이다. 이로써, 콘택트 홀 형성과 저강도 영역의 홈 형성을 동시에 행할 수 있어서, 제조 비용의 상승을 방지하는 것이 가능해진다.
바람직하게는, 상기 박막 회로층은 내열성의 기판상에 제작되고, 박리되어, 가요성의 기판상으로 이동된 것이다. 박리 전사 기술을 사용함으로써 내열성이 낮은 수지 기판 상에, 고온 프로세스로 제작한 보다 성능이 높은 박막 트랜지스터를 갖는 박막 회로층을 형성하는 것이 가능해진다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
본 발명의 실시예에서는 기판 표면에 박막 회로층이 형성되어 이루는 박막 회로 장치에 있어서, 박막 회로 장치의 단부와 박막 소자가 구성되는 소자 영역과의 사이에, 소자 영역을 포위하는 형상을 갖는 저강도(저 기계적 강도) 영역을 마련하고 있다.
각각의 박막 회로 장치로 분할할 때에 실시되는 절단 공정에 의해서, 박막 회로 장치의 단부에 발생하는 미소한 균열이나 요철은, 어떠한 절단 공정을 사용해도 그 존재를 전무로 한다는 것은 곤란하다. 이하의 실시예에 의하면, 기판 혹은 박막 회로 단부로부터 발생하여 내부 영역을 향하는 크랙(균열)이 저강도 영역에 도출되어서 저강도 영역에서 멈춤으로써 소자 영역의 파괴가 방지된다.
(실시예 1)
우선, 도 1 및 도 2를 참조하여 본 발명의 박막 회로 장치의 구성에 대하여 설명한다.
도 1은 본 발명에 관한 박막 회로 장치의 구성을 나타내는 사시도이며, 박막 회로 장치(100)는 기판(101)과, 기판(101)의 표면에 형성된 박막 회로층(102)을 포함하고 있다. 박막 회로층(102)은 이 실시예에서는 기판(101)과 같은 크기이며, 기판(101)의 표면에 극히 얇은 표면층으로서 마련된다. 또한, 박막 회로층(102)은 기판(101)과 다른 크기여도 된다.
또한, 박막 회로층(102)은 기판(101)상에 직접적으로 형성되어도 되고, 혹은 별도의 프로세스에 의해서 형성된 것을 예컨대, 이미 설명한 박리 전사법에 의해서 기판(101)상에 접착재 등에 의해서 접합시킨 것이여도 된다.
박막 회로층(102)은 소자 영역(103)과, 상기 소자 영역(103)을 포위하는 형상에 마련된 저강도 영역(104)을 포함하여 구성된다. 소자 영역(103)은 일정한 기능을 발휘하는 영역으로 예컨대, 전기 회로, 표시 회로, 미소 기계 구조 등이 형성되어 있다. 저강도 영역(104)은 박막 회로층(102)에 형성된 상대적으로 다른 영역보다 기계적 강도가 약한 영역이다. 예컨대, 후술하는 바와 같이 해당 영역의 막 두께를 얇게 해서 해당 영역의 막의 재질 자체를 기계적 강도가 낮은 것으로 하거나, 혹은 해당 영역의 막의 재질을 레이저 조사 등에 의해서 기계적 강도가 낮게 하는 등에 의해 저 기계적 강도로 설정하고 있다. 저강도 영역(104)은 소자 영역(103)과 기판(101)의 단부(혹은 박막 회로층(102)의 단부)와의 사이에, 소자 영역(103)을 둘러싸도록 배치된다. 후술하는 바와 같이, 저강도 영역(104)은 소자 영역(103)을 복수회 둘러싸도록 형성해도 된다. 또한, 저강도 영역(104)은 완전히 소자 영역(103)을 일순하도록 둘러싸는 것이 아니여도, 부분적으로 둘러싸는 것이여도 된다. 해당 부분에서 크랙의 내부측으로의 신장을 저지하는 효과는 획득할 수 있다.
도 2는 박막 회로 장치(100)가 제조되는 공정의 일부를 설명하는 설명도이다. 동 도면에 도시하는 바와 같이 대형의 원기판(11)의 표면에는 복수의 소자 영역(103)을 포함하는 박막 회로층(12)이 형성된다. 박막 회로층(12)은 복수개의 소 자 영역(103) 및 각 소자 영역을 각각 둘러싸는 복수의 저강도 영역(104)을 포함하여 구성된다. 박막 회로층(12)은 예컨대, 기판(11)과 같은 크기로, 기판(11)의 표면에 극히 얇은 표면층으로서 마련된다.
도 2에 도시하는 바와 같이 기판(11)은 독립된 기능을 갖는 소자 영역(103) 및 저강도 영역(104)을 포함하도록 각각의 영역별로 분할된다. 분할 방법으로서는, 절단 숫돌이나 나이프의 에지, 가위 등에 의한 기계적 절삭법, 레이저 스크라이브법 등의 수법이 적절하게 이용된다. 개별적으로 분할되어 얻어지는 박막 회로 장치(100)는 제품 또는 그 일부로서 사용된다.
상술한 실시예와 같이 대형 기판상에 다수의 박막 회로 장치를 일괄해서 제작하고, 각각의 박막 회로 장치로 잘라서 나누는 분할 공정을 거침으로써, 공정수가 많아서 시간을 필요로 하는 박막 회로층의 제조 공정을 효율적으로 박막 회로 장치를 제조할 수 있다는 이점을 얻을 수 있다.
다음으로, 도 3을 참조하여 저강도 영역(104)의 기능에 대하여 설명한다.
도 3(b) 및 동 도면의 (c)는 도 3(a)에 표시되는 박막 회로 장치(100)의 단부 X 부분에 대한 확대도이다. 도 3(b)는 저강도 영역(104)을 마련하지 않는 경우, 도 3(c)는 저강도 영역(104)을 마련한 경우에 대하여 나타내고 있다.
박막 회로 장치(100)의 단부 X에는, 전술한 기판 및 박막 회로층의 분할 공정에 의해서 해당 절단면에 미소한 노치 Y가 발생하고 있다. 노치 Y는 기판(101)에만 존재하는 경우, 박막 회로층(102)에만 존재하는 경우, 및 이 양자에게 존재하는 경우 등이 있다. 또한, 그 크기나 빈도는 기판(101) 및 박막 회로층(102) 중 적어도 하나의 물성이나, 어떤 수단으로 분할 공정을 실시했는지에 따라 다르다. 그러나, 어떠한 기술적인 수단(수법)을 이용했다고 해도, 노치 Y의 존재를 전무로 하는 것은 매우 곤란하다.
도 3(b)에 도시하는 바와 같이 박막 회로 장치(100)에 구부러짐 등의 변형이나 온도 변화가 발생한 경우, 기판(101) 및 박막 회로층(102)에는 기계적 응력 또는 열 응력이 발생한다. 이 때, 박막 회로 장치(100)의 단부 X에 노치 Y가 존재하면, 노치 Y의 선단부에 응력 집중이 일어나서 더 큰 균열 Z로 진전된다. 아무런 보호 영역이 설치되지 않은 경우, 단부 X로부터 신장된 균열 Z는 박막 회로층(102) 내부를 향해서 신장되고, 결국에는 소자 영역(103)에 이르러서 박막 회로 장치의 고장을 초래한다.
도 3(c)에 도시하는 바와 같이 소자 영역(103)과 기판 단부와의 사이에 마련된 저강도 영역(104)은 박막 회로 장치(100)의 단부 X로부터 발생한 균열 Z가 소자 영역(103)에 이르는 것을 막는 역할을 한다. 박막 회로 장치(100)의 단부 X로부터 발생한 균열 Z가 박막 회로층(102) 내부를 향해서 신장할 때, 소자 영역(103)을 포위하는 형상으로 마련된 저강도 영역(104)에 도달한다. 저강도 영역(104)은 그 주변부에 비해서 기계적 강도가 약하게 설정된 개소이다. 균열 Z는 기계적 강도의 보다 약한 개소를 향하여 신장하기 때문에, 균열 Z가 저강도 영역(104)에 이르면, 저강도 영역(104)에 따른 방향으로 진로를 변경한다. 또한, 저강도 영역(104) 내에 일단 균열 Z가 신장하면, 해당 개소를 사이에 두고 단부측의 박막 회로층(102)과 내부측의 박막 회로층(102)이 균열 Z에 의해서 분리되기 때문에, 새로운 균열이 단부로부터 진전되어 와도, 해당 개소에서 균열의 진전을 정지시킬 수 있다.
이와 같이, 박막 회로 장치(100)의 단부와 소자 영역(103)과의 사이에, 소자 영역(103)을 포위하는 형상에 저강도 영역(104)을 마련함으로써, 박막 회로 장치(100)의 단부로부터 진전한 균열이 소자 영역(103)에 도달하여, 박막 회로 장치(100)를 고장에 이르게 하는 것을 방지할 수 있다. 이에 따라, 기계적 응력 및 열 응력 양쪽 또는 어느 하나의 발생에 대하여, 높은 신뢰성을 보유하는 박막 회로 장치를 제공할 수 있다.
다음으로, 도 4 및 도 5를 참조하여 저강도 영역(104)의 구조에 대하여 구체적으로 설명한다.
도 4(b), (c) 및 (d)는 도 4(a)에 나타내는 박막 회로 장치(100)의 주변부 A-A'에 대한 확대 단면도이다.
도 4(b)에 도시하는 바와 같이 저강도 영역(104)은 박막 회로층(102)에 마련된, 오목형의 단면 형상을 갖는 홈에 의해서 형성할 수 있다. 단면 형상이 역 사다리꼴 형상, 혹은 직사각형 형상인 홈의 바닥부에서는 그 주변 영역과 비교하여 박막 회로층(102)의 두께가 분명히 작아지기 때문에, 박막 회로층(102)의 기계적 강도를 효과적으로 저하시킬 수 있어서 저강도 영역을 마련할 수 있다.
또한, 도 4(c)에 도시한 바와 같이 저강도 영역(104)은 박막 회로층(102)에 마련된 V자 형상의 단면을 갖는 홈에 의해서 형성할 수 있다. 홈의 바닥부에서는, 그 주변 영역과 비교하여 박막 회로층(102)의 두께가 분명히 작아지기 때문에, 효과적으로 저강도 영역을 마련할 수 있다.
예컨대, 동 도면의 구성에 있어서는, 소자 영역(103)으로부터 외형까지의 거리 La는 약 3㎜이하(3,000㎛)의 거리로 적절하게 설정된다. 또한, 박막 트랜지스터로 제작한 휴대용 디스플레이는 소형인 것이 요구되고 있기 때문에, 좁은 프레임화가 도모되고 있어서, 거리 La가 1㎜ 이하인 것도 있다. 소자 영역(103)으로부터 홈(104)(저강도 영역)까지의 거리 Lb는 La/3이상으로 설치된다. 또한, 보다 바람직하게는 약 La/2인 것이 바람직하다. 이것은, 좁은 프레임화가 도모되고 있는 중에, 홈의 위치가 소자 영역(103) 및 외형으로부터도 거의 동일한 거리가 되기 때문이다.
또한, 홈의 깊이 tb는 후술하는 바와 같이 박막 회로층(102)의 두께의 50% 이상인 것이 바람직하다. 가능하다면 박막 회로층(102)의 기초 실리콘 산화막층(TFT의 최하층) 부근까지 깊게 파이는 상태가 좋다. 왜냐하면, 크랙은 TFT의 최하층으로부터 발생하는 경우도 있다고 생각되기 때문에(필름과 TFT의 전단 응력이 가장 인가되기 때문에), 그 층에 가까운 부분까지 깎여져 있으면 발생한 크랙이 조속하게 저강도 영역으로 진행하는 때문이다. 실제 TFT의 구성이라면, 박막 회로층(102)의 표면부터 약 85% 깎이면 기초 실리콘 산화막 층에 도달하는 것으로 계산된다. 일반적인 TFT의 두께 ta는 수 ㎛~10㎛ 정도이다. 따라서, 홈의 깊이 tb는 ta/2 이상인 것이 바람직하다.
또한, 홈의 폭 w는 깊이 tb와 거의 동일한 것이 응력을 집중시키는 저강도 영역의 홈의 기능에서 바람직하다. 폭 w는 깊이 tb이상이며, 적당하게는 깊이 tb와 거의 동일하다.
저강도 영역(104)의 홈은 반도체 제조 프로세스의 에칭에 의해서 형성할 수 있다. 또한, 샌드 블래스트, 워터 제트, 레이저 가공 등에 의해서 행해도 된다. 샌드 블래스트 가공에 의하면, 홈의 선 폭도 가늘고, 홈의 깊이도 수 ㎛ 레벨로 가공할 수 있다. 워터 제트 가공에 의하면, 유기 재료 및 무기 재료에 함께 균일한 가공을 실시할 수 있다. 레이저 가공은, 특히 펨토초 레이저를 이용한 가공이 바람직하다. 레이저 조사라는 비교적 간편한 방법에 의해 가공 효율 좋게 저강도 영역을 형성할 수 있다.
도 4(d)에 도시하는 바와 같이 저강도 영역(104)은 박막 회로층(102)에 마련된, 반타원 혹은 그 일부를 포함하는 형상의 단면을 갖는 홈에 의해서 형성할 수 있다. 홈의 바닥부에서는, 그 주변 영역과 비교하여 박막 회로층(102)의 두께가 분명히 작아지기 때문에 효과적으로 저강도 영역을 마련할 수 있다.
또한, 홈의 단면 형상은 예컨대, V자 형상, 역 사다리꼴 형상, 직사각형 형상, 반원 형상, 반타원 형상 및 이들 형상의 일부의 형상을 포함하는 형상 등으로 하는 것이 가능하다.
(실시예 2)
도 5는 다른 실시예를 나타내고 있다. 이 실시예에서는 소자 영역(103)을 둘러싸는 저강도 영역(104)이 복수의 홈에 의해서 구성되어 있다.
도 5(b), (c) 및 (d)은 도 5(a)에 나타내는 박막 회로 장치(100)의 주변부 B-B'에 대한 확대 단면도이다.
도 5(b)에 도시하는 바와 같이 저강도 영역(104)은 박막 회로층(102)에 마련된, 오목형의 단면 형상을 갖는 복수의 홈에 의해서 형성된다. 또한, 저강도 영역(104)은 도 5(c)에 나타내는 V자 형상의 단면이나 도 5(d)에 나타내는 반 타원형 혹은 그 일부를 포함하는 형상의 단면을 갖는 복수의 홈 혹은 그들의 조합에 의해 형성할 수 있다.
또한, 이 실시예에 있어서도 홈의 단면 형상은 예컨대, V자 형상, 역 사다리꼴 형상, 직사각형 형상, 반원 형상, 반타원 형상 및 이들 형상의 일부의 형상을 포함하는 형상 등으로 하는 것이 가능하다.
이러한 구성으로 함으로써, 박막 회로 장치(100)의 단부로부터 발생한 균열이 저강도 영역(104)을 지나서 내부로 침입할 확률을 감소시킬 수 있어서, 보다 높은 신뢰성을 구비한 박막 회로 장치를 제공할 수 있다.
또한, 도 5(b), (c) 및 (d)은 삼중의 홈에 의해서 형성된 저강도 영역(104)에 대하여 나타내고 있지만 홈의 수는 3개에 한정되는 것이 아니다. 홈의 수가 많을수록, 저강도 영역(104)이 가진, 균열의 진전에 대한 내성을 향상할 수 있다. 또한, 적은 수의 홈으로, 균열의 진전에 대한 충분한 내성을 얻을 수 있으면, 저강도 영역(104)이 점유하는 면적을 작게 할 수 있기 때문에, 박막 회로 장치(100)의 소형화에 기여할 수 있다.
이로부터, 저강도 영역(104)을 구성하는 복수의 홈의 수는, 1개 내지 5개인 것이 바람직하고, 1개 내지 3개인 것이 보다 바람직하다.
또한, 저강도 영역(104)을 구성하는 홈의 깊이에 대해서는, 깊을수록 균열의 진전에 대한 내성을 향상시킬 수 있다. 홈의 최심부의 깊이는 박막 회로층(102)의 두께의 20% 이상인 것이 바람직하고, 50% 이상인 것이 보다 바람직하다.
도 7은 기술한 도 7(a)의 소자 영역(103)을 둘러싸는 저강도 영역(104)의 홈 패턴의 변형예를 도 7(b)의 (a) 내지 (e)에 나타내고 있다. 도 7(b)의 (a) 예는 기술한 직선 형상의 연속하는 홈이다.
동 (b)의 예는 홈을 직선적이고 연속인 홈(스트레이트 홈)과 직선적이고 단속적인 홈(점선 홈)으로 조합하고 있다. 소자 영역(103)에 가까운 측을 스트레이트 홈으로 하고, 그 외측을 점선 홈으로 함으로써 강도를 유지하면서, 외부(칩 단면)로부터의 크랙의 진전을 저지할 수 있다.
동 (c)의 예는 홈을 2개의 점선 홈에 의해 구성한다. 각각의 홈을 외형변으로부터의 수직선에 대하여 간격을 보완하도록 점선 홈(단속 패턴)으로 함으로써, 강도를 유지하면서 외부(칩 단면)로부터의 크랙의 진전을 저지할 수 있다.
동 (d)의 예는 홈을 일정 주기의 삼각파 형상으로 형성한다. 이 구성에 의해, 크랙(응력)이 외형변의 다양한 방향으로부터 진입해 오는 경우에도 응력이 인접하는 산형상부로 쉽게 분산되게 되고, 또한 들어오는 응력의 방향에 따른 홈부가 존재하기 때문에, 효과적으로 크랙을 홈으로 유도할 수 있다.
동 (e)의 예는 홈을 일정 주기의 직사각형파 형상으로 형성한다. 이 구성에 의해 크랙(응력)이 외형변의 다양한 방향으로부터 진입해 오는 경우에도 응력이 인접하는 산형상부로 쉽게 분산되게 되고, 또한 들어오는 응력의 방향에 따른 홈부가 존재하기 때문에, 효과적으로 크랙을 홈으로 유도할 수 있다.
상술한 도 (d) 및 (e)의 예에서는 삼각파 또는 직사각형파의 모서리부에 「각 r」(둥근 형상)을 형성해도 된다. 또한, 도 (a) 내지 (e)의 패턴을 조합해서 이용해도 된다.
이들 홈은 외형의 4변 각각에 같은 패턴으로 마련하는 것이 바람직하다. 크랙이 어디부터 들어올지 모르지만, 외형의 4변 모두에 홈이 설치됨으로써 크랙의 소자 영역(103)으로의 진입을 확실하게 방지할 수 있다.
다음으로, 실시예 3 내지 9를 들면서 저강도 영역(104)을 구성하는 홈의 형성 공정에 대해서 상세하게 설명한다.
실시예 3 및 4에서는 박막 회로층(102)으로서, 평면형 박막 트랜지스터를 포함하는 박막 장치의 제조 방법에 대한 세부 사항을 설명한다. 실시예 5에서는 박막 회로층(102)으로서, 역 스태거 형상 박막 트랜지스터를 포함하는 박막 장치의 제조 방법에 대한 세부 사항을 설명한다.
이들 실시예에 있어서의 박막 회로 장치의 제조 방법은 박막 소자를 포함하는 박막 회로층을 기판상에 형성하는 박막 회로 장치의 제조 방법에 있어서, 기판상에 박막 소자를 포함하는 소자 영역을 형성하는 공정과, 소자 영역의 주위에 기계적 강도가 낮은 저강도 영역을 형성하는 공정을 포함하며, 저강도 영역의 형성을 소자 영역으로의 콘택트 홀의 형성과 동시에 행함으로써, 저강도 영역을 형성하기 위한 추가의 제조 프로세스를 불필요하게 하고 있다.
또한, 실시예 6 내지 9에서는 박막 트랜지스터의 구조에 의존하지 않고 적용할 수 있는, 홈의 형성 공정에 대하여 설명한다.
(실시예 3)
이 실시예에서는 오목형의 단면 형상을 갖는 홈(저강도 영역)을 형성하는 공정에서, 평면형 박막 트랜지스터의 구성 요소인 실리콘 박막층을 에칭 스토퍼로서 이용하고 있다.
우선, 도 7(a)에 도시하는 바와 같이 기판(101)상에 CVD(화학 증착)법 등에 의해서 실리콘 산화막 등을 보호층(201)으로서 형성한다. 그 위에 CVD 법 등에 의해서 실리콘층을 성막하고 레이저 결정화 및 열 처리 등에 의해서 폴리실리콘층(202)으로 한다.
동 도면 (b)에 도시하는 바와 같이 폴리실리콘층(202)을 패터닝해서 트랜지스터 형성 영역 및 에칭 스토퍼 영역(저강도 영역)을 형성한다. 그 위에 CVD 법에 의해서 절연막(실리콘 산화막 등)을 퇴적하여 게이트 절연막(203)을 성막한다.
동 도면 (c)에 도시하는 바와 같이 기판상에 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 게이트 전극·배선층(204)을 형성한다. 이 게이트 전극(204)을 마스크로서 트랜지스터 형성 영역에 불순물 이온 주입을 행하고, 열 처리 등을 행하여 불순물을 활성화시켜서 소스 영역·드레인 영역을 형성한다.
동 도면 (d)에 도시하는 바와 같이 CVD 법에 의해서 절연막(산화실리콘 등)을 퇴적하여 층간 절연층(205)을 형성한다.
동 도면 (e)에 도시하는 바와 같이 층간 절연층(205) 및 게이트 절연층(203)을 패터닝하여, 트랜지스터 영역에 소스 및 드레인의 콘택트 홀을 개구한다. 또 한, 위에 설명한 에칭 스토퍼 영역(저강도 영역)에 복수의 홈을 형성한다. 여기서, 에칭액은 산화실리콘과 실리콘에 대하여 선택비가 큰 것(예컨대, 불소산 HF+ H2O)이 선택되어, 폴리실리콘층(202)은 에칭 스토퍼로서 기능한다.
동 도면 (f)에 도시하는 바와 같이 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 스퍼터링하여 소스 전극 및 드레인 전극(206)을 형성한다.
동 도면 (g)에 도시하는 바와 같이 CVD 법에 의해서 질화실리콘이나 산화실리콘을 퇴적하여 보호층(207)을 성막한다. 이 보호층(207)에 콘택트 홀을 개구하고, 도전 재료를 퇴적하며, 패터닝하여 트랜지스터 전극과의 접속 배선층(208)을 형성한다.
이렇게 하여, 기판(101) 상에 소자 영역에 트랜지스터를 포함하여, 소자 영역을 둘러싸는 저강도 영역(104)을 갖는 박막 회로층(102)이 제작된다. 이 실시예에서는, 도 7(e)에 도시하는 바와 같이 소스·드레인 전극의 콘택트 홀의 형성시에 저강도 영역(104)의 홈을 형성할 수 있다.
(실시예 4)
이 실시예에서는 오목형의 단면 형상을 갖는 홈(저강도 영역)을 형성하는 공정에 있어서, 평면형 박막 트랜지스터의 구성 요소인 게이트 전극 재료를 에칭 스토퍼로서 이용하고 있다.
우선, 도 8(a)에 도시하는 바와 같이 기판(101) 상에 CVD 법 등에 의해서 실리콘 산화막 등을 보호층(201)으로서 형성한다. 그 위에 CVD 법 등에 의해서 실리콘층을 성막하고, 레이저 결정화 및 열 처리 등에 의해서 폴리실리콘층(202)으로 한다.
동 도면 (b)에 도시하는 바와 같이 폴리실리콘층(202)을 패터닝하여, 트랜지스터 형성 영역을 형성한다. 그 위에 CVD 법에 의해서 절연막(실리콘 산화막 등)을 퇴적하여, 게이트 절연막(203)을 성막한다.
동 도면 (c)에 도시하는 바와 같이 기판 상에 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 게이트 전극·배선층(204) 및 에칭 스토퍼층(204a)을 형성한다. 에칭 스토퍼층(204a)은 저강도 영역에 형성된다. 게이트 전극(204)을 마스크로서 트랜지스터 형성 영역(폴리실리콘층(202))에 불순물 이온 주입을 행하고, 열 처리 등을 행하여 불순물을 활성화시켜서 소스 영역·드레인 영역을 형성한다.
동 도면 (d)에 도시하는 바와 같이 CVD 법에 의해서 절연막(산화실리콘 등)을 퇴적하여 층간 절연층(205)을 형성한다.
동 도면 (e)에 도시하는 바와 같이 층간 절연층(205) 및 게이트 절연층(203)을 패터닝하여 트랜지스터 영역에 소스 및 드레인의 콘택트 홀을 개구한다. 또한, 동시에 에칭 스토퍼층(204a)을 이용하여 층간 절연층(205)을 패터닝하여 저강도 영역에 복수의 홈을 형성한다. 에칭액은 층간 절연층(205)에 대한 에칭 레이트가 높고, 에칭 스토퍼층(204a)에 대한 에칭 레이트가 낮은 것(예컨대, 불소산)이 적당하 게 선택된다.
동 도면 (f)에 도시하는 바와 같이 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 소스 전극 및 드레인 전극(206)을 형성한다.
동 도면 (g)에 도시하는 바와 같이 CVD 법에 의해서 질화실리콘이나 산화실리콘을 퇴적하여 보호층(207)을 성막한다. 이 보호층(207)에 콘택트 홀을 개구하고, 도전 재료를 퇴적하여, 패터닝을 하여 트랜지스터 전극과의 접속 배선층(208)을 형성한다.
이로써, 기판(101)상에 소자 영역에 트랜지스터를 포함하여, 소자 영역을 둘러싸는 저강도 영역(104)을 갖는 박막 회로층(102)이 제작된다. 이 실시예에서도, 도 8(e)에 도시하는 바와 같이 소스 전극 및 드레인 전극의 콘택트 홀의 형성의 시에 저강도 영역(104)의 홈을 형성할 수 있다.
(실시예 5)
이 실시예에서는 트랜지스터로서 역스태거형 박막 트랜지스터를 이용한다. 그리고, 위에 설명한 오목형의 단면 형상을 갖는 홈(저강도 영역)을 형성하는 공정(도 8 참조)에 있어서, 역 스태거형 박막 트랜지스터의 구성 요소인 게이트 전극을 에칭 스토퍼로서 이용한다.
(실시예 6)
이 실시예에서는 오목형의 단면 형상을 갖는 홈(저강도 영역)을 형성하는 공정에 있어서, 평면형 박막 트랜지스터의 구성 요소인 기초층을 에칭 스토퍼로서 이용하고 있다. 또한, 실시예는 평면형 박막 트랜지스터의 제조 과정과 함께 설명하고 있지만, 박막 트랜지스터의 구조(타입)에 관계없이 적용할 수 있다.
우선, 도 9(a)에 도시하는 바와 같이 기판(101)상에 CVD(화학 증착)법 등에 의해서 실리콘 질화막 등을 보호층(201)으로서 형성한다. 그 위에 CVD 법 등에 의해서 실리콘층을 성막하여, 레이저 결정화 및 열 처리 등에 의해서 폴리실리콘층(202)으로 한다.
동 도면 (b)에 도시하는 바와 같이 폴리실리콘층(202)을 패터닝하여, 트랜지스터 형성 영역을 형성한다. 그 위에 CVD 법에 의해서 절연막(실리콘 산화막 등)을 퇴적하여 게이트 절연막(203)을 성막한다.
동 도면 (c)에 도시하는 바와 같이 기판 상에 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 게이트 전극·배선층(204)을 형성한다. 이 게이트 전극(204)을 마스크로서 트랜지스터 형성 영역에 불순물 이온 주입을 행하고, 열 처리 등을 행하여 불순물을 활성화시켜서 소스 영역·드레인 영역을 형성한다.
동 도면 (d)에 도시하는 바와 같이 CVD 법에 의해서 절연막(산화실리콘 등)을 퇴적하여 층간 절연층(205)을 형성한다.
동 도면 (e)에 도시하는 바와 같이 층간 절연층(205) 및 게이트 절연층(203) 을 패터닝하여, 트랜지스터 영역에 소스 및 드레인의 콘택트 홀을 개구한다. 또한, 이미 설명한 저강도 영역에 복수의 홈을 형성한다. 여기서, 에칭액은 산화실리콘에 대하여 에칭 레이트가 높고, 실리콘, 질화실리콘에 대하여 에칭 레이트가 낮은 것(예컨대, 불소산 HF+ H2O)이 선택된다. 질화실리콘층(201)은 에칭 스토퍼로서 기능한다.
동 도면(f)에 도시하는 바와 같이 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 소스 전극 및 드레인 전극(206)을 형성한다.
동 도면(g)에 도시하는 바와 같이 CVD 법에 의해서 질화실리콘이나 산화실리콘을 퇴적하여 보호층(207)을 성막한다. 이 보호층(207)에 콘택트 홀을 개구하고, 도전 재료를 퇴적하며, 패터닝을 행하여 트랜지스터 전극과의 접속 배선층(208)을 형성한다.
이로써, 기판(101) 상에 소자 영역에 트랜지스터를 포함하여, 소자 영역을 둘러싸는 저강도 영역(104)을 갖는 박막 회로층(102)이 제작된다. 이 실시예에서는 도 9(e)에 도시하는 바와 같이 소스·드레인 전극의 콘택트 홀의 형성시에 저강도 영역(104)의 홈을 형성할 수 있다.
(실시예 7)
이 실시예에서는 박막 트랜지스터의 구성 요소인 층간 절연막을 가공함으로써 오목형의 단면 형상을 갖는 홈(저강도 영역)을 형성하고 있다. 이 실시예에서 도 박막 트랜지스터의 구조에 의존하지 않고 적용할 수 있지만, 평면형 박막 트랜지스터를 예로 하여 설명한다.
우선, 상술한 도 9 (a) 내지 동 (d)의 순서에 의해서, 도 10(a)에 도시하는 바와 같이 트랜지스터의 층간 절연막(205)을 형성한다.
다음으로 도 10(b)에 도시하는 바와 같이 층간 절연층(205) 및 게이트 절연층(203)을 패터닝하여 트랜지스터 영역에 소스 및 드레인의 콘택트 홀을 개구한다.
동 도면 (c)에 도시하는 바와 같이 스퍼터법 등에 의해서 알루미늄 등의 도전 재료를 퇴적하고, 이것을 패터닝하여 소스 전극 및 드레인 전극(206)을 형성한다.
동 도면 (d)에 도시하는 바와 같이 CVD 법에 의해서 질화실리콘이나 산화실리콘을 퇴적하여 보호층(207)을 성막한다. 이 보호층(207)을 패터닝하여, 트랜지스터의 소스 영역 및 드레인 영역 상에 콘택트 홀을 개구한다. 또한, 보호층(207)의 저강도 영역에 복수의 홈을 형성한다.
동 도면 (e)에 도시하는 바와 같이 보호층(207) 상에 도전 재료를 퇴적하고, 패터닝을 행하여 트랜지스터 전극과의 접속 배선층(208)을 형성한다.
이로써, 기판(101) 상에 소자 영역에 트랜지스터를 포함하여, 소자 영역을 둘러싸는 저강도 영역(104)을 갖는 박막 회로층(102)이 제작된다. 이 실시예에서는, 도 10(d)에 도시하는 바와 같이 소스·드레인 전극과 외부 배선과의 콘택트 홀의 형성시에 저강도 영역(104)의 홈을 형성할 수 있다.
(실시예 8)
이 실시예에서는, V자 형상의 단면 형상을 갖는 홈(저강도 영역)을 형성하는 방법에 대하여 설명한다. 이 실시예에서 설명하는 방법은 박막 트랜지스터의 구조에 의존하지 않고 적용할 수 있지만, 이하의 설명에서는 평면형 박막 트랜지스터의 제조를 예로서 설명한다.
도 11(a)는, 상술한 평면형 박막 트랜지스터의 제조 과정(예컨대, 도 10(a) 내지 동 도면 (e)에 있어서 저강도 영역의 형성을 행하지 않는 것)에 의해서 얻어지는 박막 트랜지스터를 포함하는 박막 회로 기판을 나타내고 있다. 이 기판 위에 포토 레지스트(210)를 스핀 코트 등에 의해서 도포하고, 도시하지 않는 포토 마스크에 의해서 저강도 영역의 홈 패턴을 가볍게 노광하여 현상하고 있다. 이로써, 포토 레지스트(210)에는 저강도 영역의 복수의 홈에 각각 대응하는 V자 형상의 홈이 복수 형성되어 있다. 이 포토 레지스트(210)를 마스크로서 이방성 에칭을 행함으로써, 포토 레지스트(210)의 복수의 V자 형상의 홈이 보호층(207)에 전사된다. 그 후, 레지스트(210)를 박리하고 기판을 세정한다.
그 결과, 도 11(b)에 도시하는 바와 같이 저강도 영역(104)의 보호층(207)에 단면이 V자 형상인 복수의 홈이 형성된 박막 회로 장치를 얻을 수 있다.
(실시예 9)
이 실시예에서는 반타원, 반원 혹은 이들의 일부를 포함하는 형상의 단면을 갖는 홈을 형성하는 방법에 대하여 설명한다. 이 실시예에서 설명하는 방법도 박 막 트랜지스터의 구조에 의존하지 않고 적용할 수 있지만, 이하의 설명으로서는 평면형 박막 트랜지스터의 제조를 예로서 설명한다.
도 12(a)는 상술한 평면형 박막 트랜지스터의 제조 과정(예컨대, 도 10(a) 내지 동 도면 (e)에 있어서 저강도 영역의 형성을 행하지 않는 것)에 의해서 얻어지는 박막 트랜지스터를 포함하는 박막 회로 기판을 나타내고 있다. 이 기판 위에 포토 레지스트(210)를 스핀코트 등에 의해서 도포하고, 도시하지 않는 포토 마스크에 의해서 저강도 영역의 홈 패턴을 강하게 노광하여 현상하고 있다. 이로써, 포토 레지스트(210)에는 저강도 영역의 복수의 홈에 각각 대응하는 역 사다리꼴 형상의 바닥부가 보다 넓게 노출된 복수의 홈이 형성되어 있다. 이 포토 레지스트(210)를 마스크로서 습식(에칭액) 에칭함으로써, 포토 레지스트(210)의 복수의 홈이 보호층(207)에 전사된다. 에칭액의 특성에 의해서 보호층(207)에는 타원 형상 혹은 반원 형상의 홈이 복수 형성된다. 그 후, 레지스트(210)를 박리하고 기판을 세정한다.
그 결과, 도 11(b)에 도시하는 바와 같이 저강도 영역(104)의 보호층(207)에 단면이 타원 형상(혹은 반원 형상)인 복수의 홈이 형성된 박막 회로 장치를 얻을 수 있다.
이상과 같은 방법을 이용하여 박막 트랜지스터를 포함하는 박막 회로층(102)에 저강도 영역(104)을 마련할 수 있다.
(실시예 10)
다음으로 저강도 영역(104)을 구비한 박막 회로층(102)을 유리 기판 표면에 제조하고, 계속해서 해당 박막 회로층(102)을 가요성의 수지 필름 표면에 전사함으로써 유연성을 가진 박막 회로 장치(100)를 획득하는 방법에 대하여 설명한다.
여기서는, 도 10에 나타낸 예(실시예 7)의 박막 회로 장치를 이용하여 설명한다. 다른 실시예의 박막 회로 장치에서도 마찬가지이다.
도 13(a)에 도시하는 바와 같이 기판(101)상에 CVD 법에 의해서 아모포스 실리콘층을 박리층으로서 성막한다. 이 기판상에, 상술한 처리 순서(예컨대, 실시예 7)로 박막 회로 장치를 제작한다.
도 13(b)에 도시하는 바와 같이 표면에 아모포스 실리콘층을 박리층(302)으로서 성막한 임시 전사 기판(301)을 수용성의 접착제(303)를 통해서 접합시킨다.
도 13(c)에 도시하는 바와 같이 기판(101)의 이면측으로부터 레이저를 조사하여 박리층(101a)과 아모포스 실리콘의 결합력을 제거한다.
도 13(d)에 도시하는 바와 같이 기판(101)을 분리하여 박막 회로층(102)을 임시 전사 기판(301)측으로 이동한다.
도 14(a)에 도시하는 바와 같이 임시 전사 기판(301)의 박막 회로층(102)에 가요성의 수지 기판(401)을 비수용성의 접착제(402)를 통해서 접합시킨다.
도 14(b)에 도시하는 바와 같이 임시 전사 기판(301)의 이면측으로부터 레이저를 조사하여 박리층(302)의 아모포스 실리콘의 결합력을 제거한다.
도 14(c)에 도시하는 바와 같이 임시 전사 기판(301)을 분리하여 박막 회로 층(102)을 수지 기판(401)측으로 이동한다. 접착제(303)를 수세하여 제거한다.
도 14(d)에 도시하는 바와 같이 소자 영역(103) 주위에 저강도 영역(104)을 갖는 박막 회로층(102)을 수지 기판(401) 상에 형성한 박막 회로 장치를 얻을 수 있다. 또한, 기판 전체에는 도 2에 도시하는 바와 같이 복수의 박막 회로 장치(100)가 형성되어 있다.
이러한 박리 전사 기술을 이용함으로써, 박막 회로 장치를 고온 프로세스로 형성할 수 있어서, 일반적으로 내열성이 낮은 가요성 기판상에 직접 저온 프로세스로 제조한 트랜지스터보다 더 성능이 좋은 트랜지스터를 구비한 박막 회로 장치를 얻을 수 있다.
(실시예 11)
상술한 저강도 영역을 갖는 박막 회로 장치를 구비한 전자 기기의 예에 대하여 설명한다.
도 15는 전자 기기의 구체예를 설명하는 도면이다. 동 도면 (a)는 휴대 전화로의 적용예이며, 해당 휴대 전화(1000)는 상술한 박막 회로 장치를 포함하는 전기 광학 장치를 이용하여 구성되는 표시부(1001)를 구비하고 있다. 전기 광학 장치에는 액정 표시 패널, 유기 EL 패널, 전기 영동 표시 패널 등이 포함된다.
도 15(b)는 비디오 카메라로의 적용예이며, 해당 비디오 카메라(1100)는 상술한 전기 광학 장치를 이용하여 구성되는 표시부(1101)를 구비하고 있다.
동 도면 (c)는 텔레비전으로의 적용예이며, 해당 텔레비전(1200)은 상술한 전기 광학 장치를 이용하여 구성되는 표시부(1201)를 구비하고 있다. 또한, 퍼스널 컴퓨터 등에 이용되는 모니터 장치에 대하여도 마찬가지로 본 발명에 관한 박막 회로 장치를 포함하는 전기 광학 장치를 적용할 수 있다.
또한, 본 발명의 박막 회로 장치를 사용하는 전자 기기로서는, 이 밖에 예컨대, 팩스 장치, 디지털 카메라, 휴대형 TV, PDA(휴대형 정보 기기), 전자 수첩, 전광 게시판, 선전 공고용 디스플레이 등도 해당한다.
이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 박막 회로 장치의 단부로부터 발생한 균열이 상기 소자 영역에 침입하는 것을 상기 저강도 영역에 의해서 방지하는 것이 가능해진다. 즉, 단부로부터 발생한 균열은 상기 저강도 영역에 이르면, 해당 저강도 영역에 따른 방향으로 진로를 변경하기 때문에, 해당 저강도 영역에 포위된 소자 영역에 균열이 침입하는 일 없이, 소자 영역을 보호하는 것이 가능해진다.

Claims (11)

  1. 기판과,
    상기 기판 상에 형성된, 박막 소자를 포함하는 소자 영역을 갖는 박막 회로층과,
    상기 박막 회로층의 단부와 상기 소자 영역과의 사이에 개재하도록 상기 박막 회로층에 마련된, 오목 형상 구조
    를 구비하며,
    상기 박막 회로층은, 반도체층과, 게이트층과, 소스·드레인층과, 상기 반도체층과 상기 게이트층의 사이에 배치된 게이트 절연층과, 상기 게이트층과 상기 소스·드레인층의 사이에 배치된 층간 절연층과, 상기 소스·드레인층의 상기 기판과 반대측에 배치된 보호층을 포함하며,
    상기 오목 형상 구조는, 상기 박막 회로층 중 적어도 한 층을 패터닝하여 형성되어 있는
    박막 회로 장치.
  2. 기판과,
    상기 기판 상에 형성된, 박막 소자를 포함하는 소자 영역을 갖는 박막 회로층과,
    상기 박막 회로층의 단부와 상기 소자 영역과의 사이에 상기 소자 영역을 둘러싸도록 상기 박막 회로층에 마련된, 오목 형상 구조
    를 구비하며,
    상기 박막 회로층은, 반도체층과, 게이트층과, 소스·드레인층과, 상기 반도체층과 상기 게이트층의 사이에 배치된 게이트 절연층과, 상기 게이트층과 상기 소스·드레인층의 사이에 배치된 층간 절연층과, 상기 소스·드레인층의 상기 기판과 반대측에 배치된 보호층을 포함하며,
    상기 오목 형상 구조는, 상기 박막 회로층 중 적어도 한 층을 패터닝하여 형성되어 있는
    박막 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 상기 소자 영역을 둘러싸도록 복수 마련되는 박막 회로 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 상기 박막 회로층 중, 상기 기판측에 가장 근접하여 배치된 층을 패터닝하여 형성되어 있는 박막 회로 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 상기 보호층을 패터닝하여 형성되어 있는 박막 회로 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 평면에서 보아 상기 소자 영역과 상기 박막 회로층의 단부의 제 1 방향에 따른 한 변과의 사이에, 상기 제 1 방향을 따라 배치된 제 1 오목 형상 구조와 제 2 오목 형상 구조를 포함하며,
    상기 제 1 오목 형상 구조는, 상기 제 1 방향에 따른 길이가 상기 제 1 방향과 교차하는 제 2 방향에 따른 길이보다 길고,
    상기 제 2 오목 형상 구조는, 상기 제 1 방향에 따른 길이가 상기 제 1 오목 형상 구조보다 짧은 복수의 단속 패턴으로 이루어지는
    박막 회로 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 평면에서 보아 상기 소자 영역과, 상기 박막 회로층의 단부의 제 1 방향에 따른 한 변과의 사이에, 상기 제 1 방향을 따라 배치된 제 1 오목 형상 구조와 제 2 오목 형상 구조를 포함하며,
    상기 제 1 오목 형상 구조는, 복수의 제 1 단속 패턴으로 이루어지고,
    상기 제 2 오목 형상 구조는, 복수의 제 2 단속 패턴으로 이루어지고,
    상기 복수의 제 2 단속 패턴의 각각은, 상기 한 변의 수직선에 대해서 상기 제 1 단속 패턴의 극간을 보간하도록 배치되어 있는
    박막 회로 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 평면에서 보아 삼각파 형상으로 형성되어 있는 박막 회로 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조는, 평면에서 보아 직사각형파 형상으로 형성되어 있는 박막 회로 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 오목 형상 구조의 단면 형상은 V자 형상, 역 사다리꼴 형상, 직사각형상, 반원 형상 및 반 타원 형상 중 어느 하나이거나 혹은 어느 하나의 단면 형상의 일부의 형상을 포함하는 형상인 박막 회로 장치.
  11. 청구항 1 또는 2에 기재된 박막 회로 장치를 구비하는 것을 특징으로 하는 전자 기기.
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