KR101451185B1 - 고주파 부품 및 이에 사용되는 고주파 회로 - Google Patents

고주파 부품 및 이에 사용되는 고주파 회로 Download PDF

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히타치 긴조쿠 가부시키가이샤
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Abstract

고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측으로 상기 고주파 전력을 전파시키는 제1 전송 선로를 포함하고, 상기 제1 전송 선로의 적어도 일부는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향으로 직렬로 접속함으로써 형성되어 있는 고주파 부품.

Description

고주파 부품 및 이에 사용되는 고주파 회로 {HIGH FREQUENCY COMPONENT AND HIGH FREQUENCY CIRCUIT FOR USE THEREIN}
본 발명은, 상이한 주파수의 신호를 송수신하는 무선 통신 시스템에서 안테나 스위치 모듈과 함께 사용하는 고주파 증폭기를 포함하는 고주파 부품, 및 이를 구성하는 고주파 회로에 관한 것이다.
휴대 무선 시스템에는, 예를 들면 주로 유럽에서 많이 사용하는 EGSM(Extended Global System for Mobile Communications) 방식 및 DCS(Digital Cellular System) 방식, 미국에서 많이 사용하는 PCS(Personal Communication Service) 방식, 일본에서 채용되고 있는 PDC(Personal Digital Cellular) 방식 등이 있다. 복수의 시스템에 대응한 소형 고주파 부품으로서, 예를 들면 EGSM과 DCS의 2개의 시스템에 대응한 고주파 스위치 모듈이나, EGSM, DCS 및 PCS의 3개의 시스템에 대응한 고주파 스위치 모듈 등이 있다. 또한, IEEE802.11 규격으로 대표되는 무선 LAN에 의한 데이터 통신도 현재 널리 이용되고 있다. 무선 LAN의 규격에는, 주파수 대역 등이 상이한 복수의 규격이 있으므로, 무선 LAN을 사용한 다중 대역 통신 장치에도 각종 고주파 회로가 사용되고 있다.
휴대 전화기의 송신 측에서는, 비교적 대전력의 신호를 출력하기 위해 수 W 정도의 하이 파워 앰프(고주파 증폭기)가 사용된다. 휴대 전화기 등을 소형화 및 저소비 전력화하기 위하여, DC 전력의 대부분을 소비하는 하이 파워 앰프는, DC-RF 전력 변환 효율("전력 부가 효율"이라고도 함)이 높고, 소형일 것이 요구된다. 또한, 휴대 전화기 등의 휴대 통신 기기에 사용되는 안테나 스위치 모듈과 하이 파워 앰프를 조합한 고주파 부품에서는, 임피던스 정합을 위해 고주파 회로에 출력 정합 회로가 형성되어 있으므로, 소형화를 위해서는 하이 파워 앰프뿐만 아니라, 안테나 스위치 모듈, 출력 정합 회로 등도 소형화될 필요가 있다.
출력 정합 회로는 전송 선로에 복수의 커패시터를 접속하여 구성되지만, 일본 특허출원 공개번호 2004-147166호에 기재된 출력 정합 회로에서는, 고주파 증폭기 모듈과 고주파 스위치 모듈을 일체화한 후, 임피던스 정합을 미세 조정할 수 있도록, 전송 선로가 적층체의 표층에 직선형으로 설치되어 있다. 충분한 임피던스를 확보하기 위해 전송 선로는 충분히 길 필요가 있으므로, 일본 특허출원 공개번호 2004-147166호에 기재된 출력 정합 회로는 소형화에 적합하지 않다. 또한, 긴 전송 선로는 도체 손실이 커서, 고성능화의 방해가 된다.
고주파 증폭기로부터 출력되어 출력 정합 회로를 통과하는 고주파 전력은 고조파를 포함하므로, 고조파를 필터 회로 등에 의해 제거할 필요가 있다. 그러나, 필터 회로에 의한 고조파의 감쇠는 반드시 충분하다고 볼 수 없으므로, 감쇠량을 크게 하고자 하면 필터 회로가 복잡화·대형화된다. 이와 같이 고조파의 억제와 고주파 회로의 소형화는 양립하기 곤란하다.
휴대 전화기 시스템에서는, 주위의 휴대 전화기와의 혼신을 피해 통화 품질 을 안정적으로 유지하기 위하여, 기지국으로부터 휴대 전화기를 향하여, 발신 출력이 교신에 필요한 최소한의 파워로 되도록 제어 신호(파워 컨트롤 신호)가 송신된다. 제어 신호에 기초하여 동작하는 APC(Automatic Power Control) 회로에 의해, 송신 출력이 통화에 필요한 출력으로 되도록 고주파 증폭기로 게이트 전압이 제어된다. 이 제어는, 고주파 증폭기로부터 출력된 전력의 검지 신호와, 기지국으로부터의 파워 컨트롤 신호를 비교함으로써 행해진다. 고주파 증폭기의 출력은, 예를 들면 출력 단자에 장착된 커플러에 의해 검출된다. 그런데, 종래의 커플러는 출력 정합 회로 등과는 별개로 프린트 기판 상에 실장되어 있기 때문에, 실장 면적이 커서, 휴대 통신기의 소형화를 방해하고 있다.
일본 특허출원 공개번호 제2003-324326호는, 고주파 증폭기, 출력 정합 회로 및 커플러를 1개의 기판 상에 일체적으로 형성한 고주파 증폭 장치를 제안하고 있다. 그러나, 출력 정합 회로 및 커플러를 1개의 기판 상에 형성하면, 고주파 부품은 반드시 충분히 소형화되지는 않는다. 일반적으로 커플러의 주 선로 및 부 선로의 길이는 사용 주파수의 파장의 약 1/4이지만, 휴대 전화기 등에서 주로 사용되는 대역의 1/4 파장은 약 15∼100mm이므로, 일본 특허출원 공개번호 2003-324326호에 기재된 평면 구조로는, 가로 세로 각각 10mm이하로서 소형 고주파 부품은 실현할 수 없다. 소형화를 위해 커플러의 주 선로와 부 선로를 기판 상으로 접근시키면 단락될 우려가 있으므로, 주 선로와 부 선로의 간격의 저감에는 한계가 있다.
[발명이 해결하려고 하는 과제]
따라서, 본 발명의 목적은, 출력 정합 회로를 포함하는, 소형이면서 고성능의 고주파 부품을 제공하는 것이다.
본 발명의 다른 목적은, 이러한 고주파 부품을 구성하는 고주파 회로를 제공하는 것이다.
[과제를 해결하기 위한 수단]
본 발명의 제1 고주파 부품은, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 것이며, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로를 포함하고, 상기 제1 전송 선로의 적어도 일부는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향으로 직렬로 접속함으로써 형성되는 것을 특징으로 한다. 이러한 구성에 의해, 1개의 유전체층 당의 도전체 패턴을 작게 할 수 있고, 따라서 고주파 부품을 소형화할 수 있다.
상기 복수의 도전체 패턴은, 적층 방향을 중심 축으로 하는 나선형으로 접속되는 것이 바람직하다. 이로써, 한정된 공간에서도 고 임피던스를 얻을 수 있어 고주파 부품이 더욱 소형화된다.
즉, 본 발명의 제1 고주파 부품은 또한, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로를 포함하고, 상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지는 것을 특징으로 한다.
상기 복수의 도전체 패턴은 비아 전극으로 접속되어 있고, 상기 복수의 도전체 패턴 중 인접하는 유전체층에 형성된 도전체 패턴끼리는 상기 비아 전극으로 접속된 부분에서만 적층 방향으로 대향하고 있는 것이 바람직하다. 이러한 구성에 의해, 인접하는 유전체층에 형성된 도전체 패턴끼리의 결합도가 작아져서, 전송 선로가 짧아도 원하는 임피던스를 얻을 수 있고, 따라서 고주파 부품의 소형화 및 저손실화를 도모할 수 있다.
본 발명의 일실시형태에서는, 상기 제1 전송 선로 중 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴으로 이루어지는 부분은, 상기 고주파 증폭기 측의 제1 단과 상기 출력 단자 측의 제2 단을 포함하고, 상기 제1 단은 비아 전극을 통하여 상기 고주파 증폭기와 접속되어 있고, 상기 제2 단은 상기 제1 단보다 상기 고주파 증폭기에 가까운 적층 방향 위치에 있다.
본 발명의 다른 실시형태에서는, 상기 제1 전송 선로 중 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴으로 이루어지는 부분은, 상기 고주파 증폭기 측의 제1 단과 상기 출력 단자 측의 제2 단을 포함하고, 상기 제1 단은 비아 전극을 통하여 상기 고주파 증폭기와 접속되어 있고, 상기 제2 단은 상기 제1 단보다 상기 고주파 증폭기로부터 먼 적층 방향 위치에 있다.
상기 제1 전송 선로의 제2 단보다 제1 단에 가까운 적층 방향 위치에 그라운드 전극이 배치되어 있는 것이 바람직하다. 이러한 구성에 의해, 제1 전송 선로의 임피던스를 제1 단으로부터 제2 단에 걸쳐서 크게 할 수 있고, 저 임피던스로부터 고 임피던스로 증가시켜서 정합하는 경우에 매우 적합하다. 또한, 복수의 도전체 패턴은 비아 전극을 통하여 접속되어 있으므로, 제1 전송 선로의 특성 임피던스는, 제1 단으로부터 제2 단에 걸쳐서 단계적으로 변화한다. 특성 임피던스의 변화는 제1 전송 선로의 폭을 입력 측일수록 굵게 함으로써도 얻어진다.
제1 전송 선로의 특성 임피던스 변화가 임피던스 정합의 일부를 담당하므로, 제1 전송 선로를 짧게 하여, 출력 정합 회로를 사용한 고주파 회로의 소형화를 도모할 수 있다. 또한, 제1 전송 선로가 짧아지므로, 손실도 저감한다. 제1 전송 선로의 특성 임피던스는, 제1 전송 선로에 분기형으로 접속되는 다른 회로 소자의 임피던스를 포함하지 않는다.
본 발명의 일실시형태에서는, 적어도 일부의 인접하는 유전체층에서, 상기 그라운드 전극에 가까운 쪽의 유전체층에 형성된 도전체 패턴이, 상기 그라운드 전극으로부터 먼 쪽의 유전체층에 형성된 도전체 패턴보다 폭이 넓은 것이 바람직하다. 이러한 구성에 의해, 제1 전송 선로의 임피던스는 제1 단보다 제2 단 쪽이 커지고, 임피던스의 조정이 용이하게 된다.
본 발명의 다른 실시형태에서는, 상기 제1 전송 선로의 제1 단보다 제2 단에 가까운 적층 방향 위치에 그라운드 전극이 배치되어 있다. 이러한 구성에 의해, 제1 전송 선로의 임피던스는 제1 단보다 제2 단 쪽이 작아지고, 고 임피던스로부터 저 임피던스로 감소시켜 정합하는 경우에 매우 적합하다. 마찬가지의 효과는 제1 전송 선로의 폭을 출력 측으로 갈수록 굵게 함으로써도 얻어진다. 상기 그라운드 전극에 가까운 쪽의 도전체 패턴이 상기 그라운드 전극으로부터 먼 쪽의 도전체 패턴보다 폭이 넓으면, 제1 전송 선로의 제1 단 측의 임피던스는 제2 단 측의 임피던스로보다 더 커지게 된다.
본 발명의 제2 고주파 부품은, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 것이며, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 고주파 전력을 검출하는 주 선로 및 부 선로로 이루어지는 커플러를 포함하고, 상기 주 선로는 상기 제1 전송 선로의 적어도 일부로 이루어지고, 상기 주 선로 및 부 선로는 상기 다층 기판 내에 형성되어 있는 것을 특징으로 한다. 이러한 구성에 의해, 커플러를 포함한 고주파 부품의 소형화를 도모할 수 있다.
본 발명의 일실시형태에서는, 상기 주 선로의 전극 패턴의 적어도 일부와 상기 부 선로의 전극 패턴의 적어도 일부는, 상기 유전체층 상에 대향하여 배치되어 있다. 본 발명의 다른 실시형태에서는, 상기 주 선로의 전극 패턴의 적어도 일부와 상기 부 선로의 전극 패턴의 적어도 일부는, 상기 유전체층을 통하여 적층 방향으로 대향하여 배치되어 있다.
즉, 본 발명의 제2 고주파 부품은 또한, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 고주파 전력을 검출하는 주 선로 및 부 선로로 이루어지는 커플러를 포함하고, 상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지며, 상기 주 선로는 상기 나선부의 일부로 이루어지고, 상기 주 선로 및 상기 부 선로는 상기 다층 기판 내에 형성되어 있으며, 상기 주 선로 및 부 선로를 구성하는 전극 패턴의 적어도 일부는, 하나의 유전체층 위에 대향하여 배치되어 있거나, 유전체층을 통해 적층 방향으로 대향하여 배치되어 있는 것을 특징으로 한다.
상기 부 선로의 전극 패턴의 적어도 일부의 폭은 상기 주 선로의 전극 패턴의 적어도 일부의 폭보다 좁고, 위에서 보았을 때 상기 부 선로의 전극 패턴의 적어도 일부는 상기 주 선로의 전극 패턴의 적어도 일부의 내측에 위치하고 있는 것이 바람직하다. 이러한 구성에 의해, 전극 패턴의 위치 어긋남에 의한, 주 선로와 부 선로의 결합 상태의 변동을 억제할 수 있다.
상기 부 선로의 일단은, 저항과 거기에 병렬로 접속된 커패시터로 종단(終端)되어 있는 것이 바람직하다. 상기 커패시터에 전송 선로가 직렬로 접속되어 있는 것이 바람직하다. 이러한 구성은 주 선로 및 부 선로에 필요한 선로 길이를 짧게 할 수 있으므로, 소형화에 매우 적합하다.
본 발명의 제3 고주파 부품은, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 것이며, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 제1 전송 선로에 분기형으로 접속되어 있는 적어도 1개의 공진 회로를 포함하고, 상기 제1 전송 선로의 적어도 일부는 상기 다층 기판 내의 유전체층 상에 형성된 도전체 패턴에 의해 형성되어 있는 것을 특징으로 한다. 공진 회로의 접속에 의해, 출력 정합 회로에, 공진 주파수에 해당하는 주파수대의 감쇠 기능을 부여할 수 있다. 즉, 공진 회로에 의해 감쇠 극을 조정할 수 있다. 감쇠 극의 형성을 위해 출력 정합 회로의 제1 전송 선로를 크게 할 필요가 없기 때문에, 고주파 부품의 소형화를 도모할 수 있다.
상기 출력 정합 회로의 일례로서, 상기 공진 회로는, 제1 전송 선로에 분기형으로 접속된 제1 커패시터와 제2 전송 선로에 의해 구성된 직렬 공진 회로이다. 제1 전송 선로에서 분기하는 이 직렬 공진 회로는, 그 공진 주파수에 해당하는 주파수대의 감쇠 기능을 가진다. 이러한 구성에 의해, 출력 정합 회로의 주 선로가 되는 제1 전송 선로를 짧게 할 수 있어서, 고주파 부품의 소형화에 기여한다.
상기 출력 정합 회로의 다른 예는, 상기 제1 전송 선로에 직렬로 접속된 제３ 전송 선로와, 상기 제3 전송 선로에 병렬로 접속된 제2 커패시터로 이루어지는 병렬 공진 회로를 포함한다. 이 병렬 공진 회로는 그 공진 주파수에 해당하는 주파수대를 감쇠시킨다.
상기 출력 정합 회로의 똔 다른 예는, 제3 전송 선로 및 제2 커패시터 외에, 제4 전송 선로 및 제3 커패시터를 포함하고, 상기 제4 전송 선로의 일단은, 상기 제3 전송 선로의 출력 단자 측 일단에 접속되고, 상기 제4 전송 선로의 타단은, 상기 제2 커패시터의 출력 단자 측 일단에 접속되고, 상기 제3 커패시터의 일단은 상기 제4 전송 선로의 타단에 접속되고, 상기 제3 커패시터의 타단은 접지되어 있다. 이러한 구성에 의해 보다 큰 감쇠를 얻을 수 있다.
상기 고주파 전력의 n배 고조파(n은 2 이상의 자연수) 중 적어도 1개의 주파수와 실질적으로 일치하도록, 상기 공진 회로의 공진 주파수가 조정되어 있는 것이 바람직하다. 공진 회로의 감쇠극을, 고주파 전력의 n배 고조파의 주파수에 거의 일치시키면, 출력 정합 회로로부터 출력되는 고주파 전력의 불필요 대역이 감쇠한다.
또한, 본 발명의 제3 고주파 부품은, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 제1 전송 선로에 분기형으로 접속된 적어도 1개의 공진 회로를 포함하고, 상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지는 것을 특징으로 한다.
제1 실시형태∼제3 실시형태 중 어느 하나의 실시형태에 의한 고주파 부품은, 송신계와 수신계와의 접속을 전환하는 스위치 회로를 구비하는 안테나 스위치 모듈을 포함하고, 상기 출력 정합 회로와, 상기 안테나 스위치 모듈 사이에서 임피던스 정합되어 있는 것이 바람직하다.
본 발명의 고주파 회로는, 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하고, 상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로를 포함하고, 상기 제1 전송 선로의 적어도 일부의 특성 임피던스가 상기 고주파 증폭기 측으로부터 상기 출력 단자 측에 걸쳐서 변화되는 것을 특징으로 한다.
[발명의 효과]
본 발명의 고주파 부품은, 제1 전송 선로의 적어도 일부가 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향으로 직렬로 접속함으로써 형성되어 있으므로, 1개의 유전체층 당의 도전체 패턴을 작게 할 수 있으므로, 소형화할 수 있다. 복수의 도전체 패턴이 적층 방향을 중심 축으로 하는 나선형으로 접속되어 있으면, 한정된 공간에서도 고 임피던스를 얻을 수 있어 고주파 부품이 더욱 소형화된다. 또한, 제1 전송 선로의 입력단으로부터 출력단에 걸쳐서 임피던스를 증대시킴으로써, 고주파 증폭기로부터 출력 단자로의 임피던스 정합이 용이하게 된다.
도 1은 본 발명의 제1 실시형태에 의한 고주파 회로의 등가 회로의 일례를 나타낸 도면이다
도 2a는 본 발명의 제1 실시형태에 의한 고주파 부품의 일례의 일부이며, 출력 정합 회로의 제1 전송 선로용 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 2b는 도 2a에 나타낸 제1 전송 선로의 적층 구조를 나타낸 도면이다.
도 3a는 본 발명의 제1 실시형태에 의한 고주파 부품의 다른 예의 일부이며, 출력 정합 회로의 제1 전송 선로용 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 3b는 도 3a에 나타낸 제1 전송 선로의 적층 구조를 나타낸 도면이다.
도 4a는 본 발명의 제1 실시형태에 의한 고주파 부품의 또 다른 예의 일부이며, 출력 정합 회로의 제1 전송 선로용의 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 4b는 도 4a에 나타낸 제1 전송 선로의 적층 구조를 나타낸 도면이다.
도 5a는 본 발명의 제1 실시형태에 의한 고주파 부품의 또 다른 예의 일부이며, 출력 정합 회로의 제1 전송 선로용 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 5b는 도 5a에 나타낸 제1 전송 선로의 적층 구조를 나타낸 도면이다.
도 6a는 본 발명의 제1 실시형태에 의한 고주파 부품의 또 다른 예의 일부이며, 출력 정합 회로의 제1 전송 선로용 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 6b는 도 6a에 나타낸 제1 전송 선로의 적층 구조를 나타낸 도면이다.
도 7은 본 발명의 제1 실시형태에 의한 고주파 부품을 나타낸 전개도이다.
도 8은 본 발명의 제1 실시형태에 의한 고주파 부품에 사용하는 출력 정합 회로의 일례를 나타낸 도면이다.
도 9는 본 발명의 제1 실시형태에 의한 고주파 회로의 등가 회로의 일례를 나타낸 도면이다
도 10은 고주파 부품의 적층체의 표면에 탑재하는 베어 칩의 배치의 일례를 나타낸 평면도이다.
도 11은 고주파 부품의 적층체의 표면에 탑재하는 베어 칩의 배치의 다른 예를 나타낸 평면도다.
도 12는 본 발명의 제1 실시형태에 의한 고주파 부품에 사용하는 출력 정합 회로의 다른 예를 나타낸 도면이다.
도 13은 본 발명의 제1 실시형태에 의한 고주파 부품에 사용하는 출력 정합 회로의 또한, 다른 예를 나타낸 도면이다.
도 14는 고주파 부품의 배면에 설치한 단자 전극 및 오버코트 층을 나타낸 저면도다.
도 15a는 프린트 배선 기판에 탑재한 고주파 부품의 일례를 나타낸 부분 단면도이다.
도 15b는 프린트 배선 기판에 탑재한 고주파 부품의 다른 예를 나타낸 부분 단면도이다.
도 16은 본 발명의 제2 실시형태에 의한 고주파 회로의 등가 회로의 일례를 나타낸 도면이다.
도 17은 본 발명의 제2 실시형태에 의한 고주파 부품의 일부로서, 출력 정합 회로의 제1 전송 선로용 도전체 패턴이 형성된 유전체층을 나타낸 전개도이다.
도 18은 본 발명의 제2 실시형태에 의한 고주파 부품의 일부로서, 출력 정합 회로의 제1 전송 선로와 커플러의 부 선로와의 위치 관계의 일례를 나타낸 부분 단면도이다.
도 19는 본 발명의 제2 실시형태에 의한 고주파 부품의 일부로서, 출력 정합 회로의 제1 전송 선로와 커플러의 부 선로와의 위치 관계의 다른 예를 나타낸 부분 단면도이다.
도 20은 본 발명의 제2 실시형태에 의한 고주파 부품의 일부로서, 출력 정합 회로의 제1 전송 선로와 커플러의 부 선로와의 위치 관계의 또 다른 예를 나타낸 부분 단면도이다.
도 21은 본 발명의 제2 실시형태에 의한 고주파 부품에서의 커플러의 종단 구조의 일례를 나타낸 도면이다.
도 22a는 본 발명의 제2 실시형태에 의한 고주파 부품에서의 커플러의 종단 구조의 다른 예를 나타낸 도면이다.
도 22b는 본 발명의 제2 실시형태에 의한 고주파 부품에서의 커플러의 종단 구조의 또 다른 예를 나타낸 도면이다.
도 23a는 본 발명의 제2 실시형태에 의한 고주파 부품과, 출력 정합 회로를 포함하는 파워 앰프 및 커플러를 별개로 프린트 기판에 실장한 종래예의 삽입 손실 특성의 비교를 나타낸 그래프이다.
도 23b는 본 발명의 제2 실시형태에 의한 고주파 부품과, 50Ω의 정합을 취해 출력 정합 회로 및 커플러를 복합화한 종래의 고주파 부품과의 삽입 손실 특성을 비교한 것을 나타낸 그래프이다.
도 24는 도 21에 나타낸 커플러의 아이솔레이션 및 방향성을 나타낸 그래프이다.
도 25는 도 22a에 나타낸 커플러의 아이솔레이션 및 방향성을 나타낸 그래프 이다.
도 26은 도 22b에 나타낸 커플러의 아이솔레이션 및 방향성을 나타낸 그래프이다.
도 27은 본 발명의 제3 실시형태에 의한 고주파 회로의 등가 회로의 일례를 나타낸 도면이다.
도 28은 본 발명의 제3 실시형태에 의한 고주파 회로에 사용하는 출력 정합 회로의 다른 예를 나타낸 도면이다.
도 29는 본 발명의 제3 실시형태에 의한 고주파 회로에 사용하는 출력 정합 회로의 또 다른 예를 나타낸 도면이다.
안테나 스위치 모듈을 사용한 휴대 전화기를 예를 들어, 본 발명의 고주파 부품을 도면을 참조하여 하기와 같이 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다. 또한, 각 실시형태에 대하여 개별적으로 설명하는 구성은 특히 언급하지 않는 한 다른 실시형태에도 그대로 적용할 수 있으므로, 각 실시형태의 요건을 겸비하는 구성도 본 발명의 범위 내에 속한다.
[1] 제1 실시형태
제1 실시형태에서는, 출력 정합 회로의 주 전송 선로(제1 전송 선로)의 적어도 일부는, 다층 기판을 구성하는 각 유전체층 상에 형성된 복수의 도전체 패턴이 적층된 구조를 가진다. 도 1은 본 발명의 제1 실시형태에 의한 고주파 회로의 등가 회로를 나타낸다. 이 고주파 회로는, 반도체 소자(Q1)와, 반도체 소자(Q1)에서 증폭된 고주파 전력을 받는 출력 정합 회로(점선으로 둘러싸여 있음)를 포함한다. 출력 정합 회로의 출력 단자(Po)는, 예를 들면 도 9에 나타낸 안테나 스위치 모듈의 EGSM Tx의 송신 단자(Tx-LB)에 접속되고, 증폭된 송신 신호는 안테나 스위치에 보내진다. 출력 정합 회로의 제1 전송 선로(ASL)는, 반도체 소자(Q1)와 출력 단자(Po) 사이에 직렬로 배치되고, 출력 단자(Po) 측으로 고주파 전력을 전파시킨다. 제1 전송 선로(ASL)의 단부와 출력 단자(Po) 사이에는 직류 컷 커패시터(Ca1)가 설치되어 있다.
(A) 출력 정합 회로
도 1에 나타낸 출력 정합 회로에서는, 일단이 접지된 복수의 커패시터(Cm1, Cm2, Cm3, Cm4)가 제1 전송 선로(ASL)에 분기형으로 접속되어 있고, 커패시터(Cm1, Cm2, Cm3, Cm4)는 출력 정합 회로의 임피던스를 조정한다. 커패시터의 개수는 필요에 따라 변경 가능하다.
본 실시형태의 고주파 부품은, 출력 정합 회로를 포함하는 고주파 회로를, 복수의 전극 부착 유전체층을 적층하여 이루어지는 다층 기판에 구성한다. 유전체층은 반도체, 세라믹스 또는 수지에 의해 형성될 수 있지만, 소형화 및 저비용화가 용이한 점을 고려하면 세라믹스가 바람직하다. 다층 기판을 반도체 기판으로 구성하는 경우, 증폭 소자, 출력 정합 회로 등의 적어도 일부를 반도체 기판에 일체적으로 구성해도 된다.
반도체 소자는 다층 기판의 표면 및/또는 내부에 배치된다. 반도체 소자를 다층 기판 표면에 배치하는 경우, 다층 기판의 평탄한 표면에 탑재해도 되고, 다층 기판의 오목부에 수납해도 된다. 또한, 출력 정합 회로 등을 구성하는 전송 선로 및 커패시터의 일부를 다층 기판 내에 형성하고, 나머지 부분을 다층 기판의 표면 상에 칩 부품 등으로서 배치해도 된다.
도 2a 및 도 2b는 제1 전송 선로의 적어도 일부가 적층 방향을 중심 축으로 하는 나선형으로 형성되어 있는 일례를 나타낸다. 도 2a는 제1 전송 선로를 구성하기 위해 각 유전체층 상에 형성된 도전체 패턴을 나타내고, 도 2b는 도전체 패턴의 적층 구조(도 2a의 좌측 방향으로부터 볼 때)를 나타낸다. 그리고, 도 2b에는, 제4 층보다 위의 층에 접속되는 비아 전극 등은 도시되어 있지 않다. 그리고, 제1 층∼제4 층은 도전체 패턴을 가지는 유전체층 만의 층수이며, 고주파 부품 전체의 유전체층의 층수와 일치하고 있는 것은 아니다.
제1 전송 선로(ASL)를 구성하는 복수의 C자형 도전체 패턴(5, 5, 5)은 적층 방향과 중첩되도록 제2 층으로부터 제4 층에 걸쳐서 배치되어 있고, 적층 방향을 중심 축으로 하는 나선형이 되도록 비아 전극(4)에 의해 직렬로 접속되어 있다. 나선형의 접속에 의해, 한정된 공간에서도 고 임피던스를 가지는 제1 전송 선로(ASL)를 얻을 수 있다. 다만, 도전체 패턴의 형상, 개수 및 접속 방법 등은 도시한 예에 한정되지 않는다. 예를 들면, 도전체 패턴은 C자형으로 한정되지 않고, 직선형이나 L자형일 수도 있고, 또한 원호형일 수도 있다. 또한, 비아 전극을 통하여 접속된 도전체 패턴은 나선형에 한정되지 않는다.
도 2a에서, 고주파 증폭기의 반도체 소자는 제4 층 또는 그보다 위의 층에 배치되고, 반도체 소자의 단자는, 제2 층에 형성된 도전체 패턴(5)의 제1 단(1)(도 1에 나타낸 등가 회로에서 반도체 소자 측의 단부)에 비아 전극(3)을 통하여 접속된다. 반도체 소자와 비아 전극(3) 사이에 전송 선로용 전극 패턴을 더 설치해도 된다. 탑재가 용이한 관점에서, 반도체 소자는 다층 기판의 표면에 배치되는 것이 바람직하지만, 다층 기판 내에 배치될 수도 있다. 도 2a 및 도 2b에 나타낸 예에서는, 복수의 도전체 패턴으로 이루어지는 제1 전송 선로용의 제2 단(2)[도 1에 나타낸 등가 회로에서 출력 단자(Po) 측의 단부]은, 도전체 패턴(5)의 제1 단(1)보다 반도체 소자에 가깝다. 이러한 구성은, 출력 정합 회로 및 그 후단의 회로를 반도체 소자의 근처에서 접속할 경우 적합하다.
도 2a 및 도 2b에 나타낸 예에서는, 제1 전송 선로의 제1 단(1)에 가장 가까운 적층 위치에 있는 제1 층에, 복수의 도전체 패턴과 적층 방향으로 중첩되도록 그라운드 전극(6)이 형성되어 있고, 제4 층보다 위의 층(도시하지 않음)에는 그라운드 전극이 설치되어 있지 않다. 제1 전송 선로의 제1 단(1)이 그라운드 전극(6)에 가장 가깝고, 제2 단(2)이 그라운드 전극(6)으로부터 가장 멀기 때문에, 제2 단(2) 측을 고 임피던스화 하기 용이하고, 제1 단(1) 측으로부터 제2 단(2) 측으로 임피던스를 증가시켜서 정합을 취하기에 매우 적합하다. 이와 같은 효과는, 제4 층보다 위의 층에 그라운드 전극이 있어도, 제1 전송 선로의 제1 단(1)과 그라운드 전극(6)과의 거리가 제2 단(2)과 상층의 그라운드 전극과의 거리보다 짧으면 얻어진다.
이와 같이 제1 전송 선로(ASL)를 복수의 유전체층에 걸쳐서 설치한 복수의 도전체 패턴을 직렬로 접속함으로써 형성하면, 제1 전송 선로(ASL)와 그라운드(6) 와의 간격이 제1 단(1)으로부터 제2 단(2)으로 감에 따라 단계적으로 커지므로, 제1 전송 선로(ASL)의 특성 임피던스도 그에 따라 단계적으로 커지게 된다. 제1 전송 선로(ASL)의 특성 임피던스의 변화의 방법은 한정적이 아니라, 연속적일 수도 있고 단계적일 수도 있다. 다만, 도 2a 및 도 2b에 나타낸 바와 같은 특성 임피던스의 단계적인 변화하는 편이 출력 정합 회로를 구성하기에 용이하다. 도 2a 및 도 2b의 경우, 1개의 유전체층에 형성된 도전체 패턴에 의한 특성 임피던스는 거의 일정하므로, 인접하는 유전체층에 형성된 도전체 패턴에 비아 전극으로 접속하는 부분에서 특성 임피던스가 변화한다.
일반적으로 반도체 소자의 출력 측의 임피던스는 수 Ω으로서 낮기 때문에, 안테나 스위치 모듈 등의 후단의 회로와 50Ω으로 정합을 취하기 위해서는, 임피던스를 증가시킬 필요가 있다. 따라서, 반도체 소자 측의 제1 단(1)으로부터 출력 단자(Po) 측의 제2 단(2)에 걸쳐 제1 전송 선로(ASL)의 특성 임피던스가 증가하는 것이 바람직하다. 이와 같은 제1 전송 선로(ASL)를 도 1에 나타낸 출력 정합 회로에 사용하면, 일정한 특성 임피던스를 가지는 제1 전송 선로(ASL)에 분기형으로 접속된 복수의 커패시터(Cm1, Cm2, Cm3, Cm4)만으로 임피던스를 변화시키는 경우보다, 제1 전송 선로(ASL)를 짧게 할 수 있다. 그러므로, 출력 정합 회로 및 이를 포함한 고주파 회로를 소형화 및 저손실화할 수 있다.
제1 단(1)으로부터 제2 단(2)에 걸쳐서 단계적으로 커지는 특성 임피던스는, 도 3a 및 도 3b에 나타낸 구성으로도 실현될 수 있다. 도 3a 및 도 3b는 적층 방향을 중심 축으로 하는 나선형이 되도록 복수의 도전체 패턴이 직렬로 접속된 제1 전송 선로의 다른 예를 나타낸다. 도 3a는 제1 층으로부터 제4 층의 도전체 패턴을 나타내고, 도 3b는 제1 층으로부터 제4 층의 도전체 패턴의 적층 구조(도 3a의 좌측 방향으로부터 볼 때)를 나타낸다. 그리고, 도 3b에는 제4 층보다 위의 층에 접속되는 비아 전극이 도시되어 있지 않다. 제1 층으로부터 제3 층에 형성된 복수의 도전체 패턴(5)은 비아 전극(4)에 의해 직렬로 접속되어, 도 2a 및 도 2b에 나타낸 것과는 반대 방향으로 나선형의 제1 전송 선로가 형성되어 있다. 도 3a 및 도 3b에 나타낸 예에서는, 제1 전송 선로의 제1 단(1)보다 제2 단(2) 쪽이 반도체 소자로부터 멀다.
고주파 증폭기의 반도체 소자는 제4 층보다 위의 층에 배치되어 있고, 제3 층에 형성된 도전체 패턴(5)의 제1 단(1)에 비아 전극(3)을 통하여 접속되어 있다. 제3 층에 형성된 C자형 도전체 패턴(5)과 제2 층에 형성된 C자형 도전체 패턴(5)은 비아 전극(4)에 의해 직렬로 접속되고, 제2 층에 형성된 C자형 도전체 패턴(5)과 제1 층에 형성된 C자형 도전체 패턴(5)은 비아 전극에 의해 직렬로 접속되고, 적층 방향을 중심 축으로 하는 나선형의 제1 전송 선로가 구성되어 있다. 도 3a 및 도 3b에 나타낸 예에서는, 제1 전송 선로의 제1 단(1)은 제3 층 상에 있어서 반도체 소자에 가깝고, 제3 층으로부터 제1 층에 걸쳐서 제1 전송 선로는 권취되고, 제1 전송 선로의 제2 단(2)은 제1 층 상에 있어서 반도체 소자로부터 가장 멀다. 도 3a 및 도 3b에 나타낸 바와 같이 제1 전송 선로의 제2 단(2)을 비아 전극(3)을 통하여 제4 층보다 위의 층(예를 들면, 반도체 소자를 배치한 층)에 형성한 전송 선로의 도전체 패턴에 접속해도 되지만, 제1 층 등의 유전체층(다층 기판 내) 상에서 후단의 회로와 접속할 수도 있다. 이 경우, 출력 정합 회로의 후단의 회로를 반도체 소자로부터 적층 방향으로 먼 위치에서 접속할 수 있다.
도 3a 및 도 3b는 제1 전송 선로의 적어도 일부가 적층 방향을 중심 축으로 하는 나선형으로 형성되어 있는 다른 예를 나타낸다. 이 예에서는, 제1 전송 선로용 복수의 도전체 패턴과 적층 방향으로 중첩되도록, 제4 층에 그라운드 전극(6)이 형성되어 있다. 제1 층보다 아래의 층, 예를 들면 제1 층에 인접하는 층(도시하지 않음)에 그라운드 전극이 없으므로, 제1 전송 선로의 제1 단(1)이 그라운드 전극에 가장 가깝고, 제2 단(2)이 그라운드 전극으로부터 가장 멀다. 그러므로, 도 2a 및 도 2b의 구성과 마찬가지로, 제1 전송 선로의 특성 임피던스는 반도체 소자 측의 제1 단(1)으로부터 출력 단자(Po) 측의 제2 단(2)에 걸쳐서 단계적으로 증가하고, 임피던스 정합을 취하기 용이하게 된다. 그리고, 제1 층보다 아래의 층에 그라운드 전극이 있어도, 제1 전송 선로의 제1 단(1)과 그라운드 전극(6)과의 거리가 제2 단(2)과 하층의 그라운드 전극과의 거리보다 짧으면, 전술한 효과는 얻어진다.
도 4a 및 도 4b는 제1 전송 선로의 적어도 일부가 적층 방향을 중심 축으로 하는 나선형으로 형성되어 있는 더 다른 예를 나타낸다. 도 4a는 제1 층으로부터 제4 층의 그라운드 전극 및 도전체 패턴을 나타내고, 도 4b는 제1 층으로부터 제4 층의 그라운드 전극 및 도전체 패턴의 적층 구조(도 4a의 좌측 방향으로부터 볼 때)를 나타낸다. 그리고, 도 4b에는 제4 층보다 위의 층에 접속되는 비아 전극은 도시되어 있지 않다. 제4 층으로부터 제2 층에 걸쳐서 형성된 복수의 도전체 패턴(5)은 비아 전극(4)에 의해 직렬로 접속되어, 적층 방향으로 중심 축을 가지는 나선형의 제1 전송 선로를 구성하고 있다. 도 4a 및 도 4b에 나타낸 예에서는, 도 2a 및 도 2b의 구성과는 반대로, 제1 전송 선로의 제1 단(1)이 반도체 소자에 가깝다.
고주파 증폭기의 반도체 소자(도시하지 않음)와 제1 전송 선로의 제1 단(1)과의 접속은, 반도체 소자가 제4 층에 배치된 경우에는 접속 선로를 통하여 행하고, 또한 반도체 소자가 제4 층보다 위의 층에 배치된 경우에는 비아 전극을 통하여 행한다. 제4 층에 형성된 C자형 도전체 패턴(5)과 제3 층에 형성된 C자형 도전체 패턴은 비아 전극(4)에 의해 직렬로 접속되고, 제3 층에 형성된 C자형 도전체 패턴과 제2 층에 형성된 C자형의 도전체 패턴은 비아 전극에 의해 직렬로 접속되고, 적층 방향을 중심 축으로 하는 나선형의 제1 전송 선로가 구성되어 있다. 도 4a 및 도 4b에 나타낸 예에서는, 제1 전송 선로의 제1 단(1)이 반도체 소자에 가장 가까운 적층 위치에 있으므로, 제1 전송 선로의 권취 방향은 제4 층으로부터 제2 층의 방향이다. 도 4a 및 도 4b에 나타낸 바와 같이 제1 전송 선로의 제2 단(2)을 비아 전극(3)을 통하여, 제3 층보다 위의 층(예를 들면, 반도체 소자를 배치한 층)에 형성된 전송 선로의 도전체 패턴에 접속해도 되지만, 제1 층의 유전체층 상에서 후단의 회로와 접속할 수도 있다. 이 경우, 출력 정합 회로의 후단의 회로를 반도체 소자로부터 적층 방향으로 먼 위치에서 접속할 수 있다.
도 4a 및 도 4b에 나타낸 예에서는, 제1 층에 복수의 도전체 패턴과 적층 방향으로 중첩되도록 그라운드 전극(6)이 형성되어 있다. 제4 층보다 위의 층(예를 들면, 제5 층)에는 그라운드 전극이 설치되어 있지 않으므로, 제1 전송 선로의 제1 단(1)보다 제2 단(2) 쪽이 그라운드 전극에 가깝다. 그러므로, 제1 전송 선로의 특성 임피던스는 반도체 소자(Q1) 측의 제1 단(1)으로부터 출력 단자(Po) 측의 제2 단(2)에 걸쳐서 단계적으로 작아져서, 임피던스 정합을 취하기 용이하다. 도 4a 및 도 4b에 나타낸 예는, 도 2a 및 도 2b에 나타낸 예와 제1 전송 선로의 권취 방향 및 그라운드 전극의 배치가 반대이다. 도 4a 및 도 4b에 나타낸 구성은, 출력 정합 회로의 일부로서 부분적으로 임피던스를 감소시키는 수단으로서 사용할 수도 있다. 그리고, 전술한 효과는, 제4 층보다 위의 층에 그라운드 전극이 있어도, 제1 전송 선로의 제2 단(2)과 그라운드 전극(6)과의 거리가 제1 단(1)과 상층의 그라운드 전극과의 거리보다 짧으면 얻어진다.
도 5a 및 도 5b는 제1 전송 선로의 적어도 일부가 적층 방향을 중심 축으로 하는 나선형으로 형성되어 있는 또 다른 예를 나타낸다. 이 예에서는, 제2 층 및 제3 층에 형성된 도전체 패턴의 폭은 제4 층에 형성된 도전체 패턴의 폭보다 크다. 그라운드 전극에 가까운 쪽의 도전체 패턴[제1 단(1)을 가진다]의 폭을 그라운드 전극으로부터 먼 쪽의 도전체 패턴[제2 단(2)을 가진다]의 폭보다 크게 하면, 그라운드 전극에 가까운 측[제1 단(1) 측]이 저 임피던스가 되고, 먼 쪽[제2 단(2) 측]이 고 임피던스가 된다. 모든 도전체 패턴이 상이한 폭을 가질 필요는 없고, 도 5a 및 도 5b에 나타낸 바와 같이, 적어도 일부의 적층 방향으로 인접하는 도전체 패턴의 폭이 그라운드 전극(6)에 가까울수록 커져 있으면 된다. 물론, 제2 단(2) 측으로부터 유전체층마다 서서히 도전체 패턴의 폭을 크게 해도 된다. 또한, 상이한 폭을 가지는 도전체 패턴의 배치는 도 5a 및 도 5b에 나타내는 것에 한정되지 않고, 도 3a 및 도 3b 또는 도 4a 및 도 4b에 나타낸 바와 같이 될 수도 있다. 이와 같이 도전체 패턴의 폭을 변경함으로써도, 반도체 소자(Q1) 측의 제1 단(1)으로부터 출력 단자(Po) 측의 제2 단(2)에 걸쳐서 증대하는 특성 임피던스를 가지는 제1 전송 선로(ASL)를 얻을 수 있다.
도 6a는 도전체 패턴을 나선형으로 접속하는 다른 예를 나타내고, 도 6b는 도전체 패턴의 적층 구조(도 6a의 아래 방향으로부터 볼 때)를 나타낸다. 도 6a 및 도 6b에 나타낸 예에서는, 제2 층 및 제5 층에 L자형 도전체 패턴(5, 5)이 형성되어 있고, 제3 층 및 제4 층에 C자형 도전체 패턴(5, 5)이 형성되어 있고, 모든 도전체 패턴(5, 5, 5, 5)은 비아 전극(4, 4, 4)에 의해 직렬로 접속되어, 적층 방향으로 중심 축이 연장되는 나선형의 제1 전송 선로를 구성하고 있다. 비아 전극(4)에서 접속되는 부분은, 비아 전극(4) 주위의 도전체 부분을 포함한다. 인접하는 유전체층에 형성된 도전체 패턴의 중첩도를 조정함으로써, 선로 사이의 결합을 제어할 수 있다. 도 6a 및 도 6b의 예에서는, 인접하는 유전체층에 형성된 도전체 패턴(5, 5)은 비아 전극(4)에서 접속되는 부분에서만 적층 방향으로 중첩되어 있으므로, 선로간 결합은 작다. 그리고, 제2 층과 제4 층 사이 및 제3 층과 제5 층 사이에서는 도전체 패턴은 적층 방향으로 중첩되어 있지만, 복수의 유전체층의 개재에 의해 이격되어 있으므로, 선로간 결합에 대한 영향은 작다.
도전체 패턴을 형성하는 유전체층의 두께를 변경해도 된다. 예를 들면, 일부 인접 도전체 패턴 사이에 복수의 유전체층을 설치하면, 다층 기판의 레이아웃에 의해 제약받지 않고 인접 도전체 패턴 사이의 거리를 변경할 수 있다. 또한, 도전 체 패턴의 간격을 고정시키지 않고 각 층마다 변경해도 된다. 예를 들면, 도전체 패턴의 간격이 좁으면, 패턴 길이보다 전기 길이는 작아지고, 인덕턴스 소자를 구성한 경우, 고 Q로 좁은 대역 특성을 가진다. 반대로 도전체 패턴의 간격이 넓으면, 패턴 길이보다 전기 길이가 커지고, 인덕턴스 소자를 구성한 경우, 저 Q이면서 넓은 대역 특성을 가진다.
도전체 패턴의 직렬 접속에 의해 형성되는 제1 전송 선로(ASL)의 제1 단(1) 및 제2 단(2)은, 엄밀하게는 제1 전송 선로(ASL)의 나선부의 단부를 가리키고, 제1 전송 선로(ASL)의 말단을 가리킨다고는 할 수 없다. 제1 전송 선로(ASL) 전체가 나선형이면, 제1 전송 선로(ASL)의 말단이 제1 단(1) 및 제2 단(2)으로 되지만, 나선부와 반도체 소자 또는 출력 단자(Po)와 접속하기 위해, 전송 선로를 더 개입시킬 경우가 많다. 이 경우, 접속용 전송 선로의 말단을 제1 단(1) 또는 제2 단(2)이라고 칭하지는 않는다. 도 1 등에서는 제1 전송 선로(ASL)의 말단에 1 및 2의 번호가 부여되어 있지만, 이것은 편의상 도시했을 뿐이다. 나선부의 외측에 접속용 전송 선로가 있는 경우, 제1 전송 선로(ASL)의 말단 보다 약간 내측의 위치(나선부의 단부의 위치)에 1 및 2의 번호가 부여된다고 이해해야한다.
(B) 그 외의 회로
도 1에 나타낸 고주파 회로 중 고주파 증폭기 회로에 대하여 설명한다. 제1 전송 선로(ASL)의 제1 단(1)은, 반도체 소자의 일종인 전계 효과 스위칭 트랜지스터(FET)(Q1)의 드레인(D)에 접속되어 있다. FET(Q1)의 소스는 접지되고, 게이트는 바이폴러 스위칭 소자(B-Tr)(Q2)의 콜렉터에 접속되어 있다.
제1 전송 선로(ASL)의 제1 단(1)과 FET(Q1)의 드레인(D)과의 접속점은, λ/4 스트립라인 등으로 이루어지는 인덕터(SL1)와 커패시터(Ca5)와의 직렬 회로를 통하여 접지되고, 인덕터(SL1)와 커패시터(Ca5)와의 접속점은 드레인 전압 단자(Vdd1)에 접속되어 있다. FET(Q1)의 게이트와 B-Tr(Q2)의 콜렉터와의 접속점은, 커패시터(Ca6)를 통하여 접지되고, 또한 게이트 전압 단자(Vg)에도 접속되어 있다.
B-Tr(Q2)의 이미터는 접지되고, 베이스는 전송 선로(SL3)의 일단에 접속되어 있다. B-Tr(Q2)의 콜렉터는, 스트립 라인 등으로 이루어지는 인덕터(SL2)와 커패시터(Ca7)와의 직렬 회로를 통하여 접지되고, 인덕터(SL2)와 커패시터(Ca7)와의 접속점은, 콜렉터 전압 단자(Vc)에 접속되어 있다. 인덕터(SL2)와 커패시터(Ca7)와의 접속점은, B-Tr(Q2)의 베이스와 전송 선로(SL3)와의 접속점에도 접속되어 있다. 전송 선로(SL3)의 타단은, 커패시터(Ca8)를 통하여 접지되고, 또한 입력 단자(Pin)에 접속되어 있다.
도 1의 등가 회로에서의 전송 선로 및 인덕터는 스트립 라인에 의해 구성되는 경우가 많지만, 마이크로 스트립 라인, 코플래너 가이드라인 등으로 구성해도 된다. 또한, 증폭기 회로에 반도체 소자(Q3) 및 전원 공급 회로를 부가하여, 3단 이상의 하이 파워 앰프로 해도 된다. 트랜지스터에 대해서는, Q1을 FET로 하고, Q2를 B-Tr로 하였으나, Si-MOSFET, GaAs FET, Si 바이폴러 트랜지스터, GaAs HBT(헤테로 접합 바이폴러 트랜지스터), HEMT(고전자 이동도 트랜지스터), MMIC(모노리식 마이크로파 집적회로) 등의 다른 트랜지스터를 사용해도 된다. 본 예에서는 전송 선로(SL3)와 트랜지스터(Q2)를 직접 접속하고 있지만, 저항을 통하여 접속 해도 된다. 인덕터(SL1, SL2)는 스트립 라인에 한정되지 않고, 저항, 페라이트 비즈, 공심 코일 등으로 대용해도 되지만, 출력 측일수록 직류 저항값이 낮은 소자를 사용하는 것이 바람직하다.
고주파 전력을 검출하기 위하여, 결합하는 주 선로와 부 선로(결합 전송 선로 라고도 함)를 포함한 커플러를 고주파 회로에 설치해도 된다. 커플러는, 예를 들면 출력 정합 회로의 출력 측에 설치해도 되고, 출력 정합 회로의 제1 전송 선로의 적어도 일부를 주 선로로 함으로써 출력 정합 회로와 복합화해도 된다. 복합화의 경우, 주 선로와 부 선로가 다층 기판 내에 형성되어 있는 것이 바람직하다. 주 선로 및 부 선로를 구성하는 전극 패턴의 적어도 일부를, 1개의 유전체층 상에 대향시켜 배치해도 되고, 또한 유전체층을 통하여 적층 방향으로 대향시켜 배치해도 된다. 양 선로 사이에 세라믹 절연재를 개재시키면, 소형화 및 고결합성을 위하여 양 선로의 간격을 좁혀도 단락될 우려가 없다. 유전체층의 두께는 고정밀도로 제어할 수 있으므로, 양 선로의 간격을 좁힐 경우, 유전체층을 통한 적층 방향의 배치를 행하는 것이 바람직하다.
적층 방향의 배치의 경우, 다층 기판을 위로부터 보았을 때, 부 선로의 전극 패턴은 주 선로의 전극 패턴에서 돌출되지 않도록 배치되어 있는 것이 바람직하다. 구체적으로는, 부 선로의 전극 패턴은 주 선로의 전극 패턴의 폭의 내측에 위치하고 있는 것이 바람직하다. 이와 같은 배치에 의해, 주 선로의 전극 패턴과 부 선로의 전극 패턴이 다소 위치가 어긋나더라도, 양 선로의 간격이 거의 변화하지 않고, 결합 상태의 변화도 억제된다.
(C) 고주파 부품(복합 적층 모듈)
본 발명의 고주파 부품은, 상기 고주파 회로를 복수의 유전체층으로 이루어지는 다층 기판에 형성함으로써 얻어진다. 도 7은 고주파 부품의 일례로서 다중대역용 복합 적층 고주파 부품의 일부를 나타낸다. 제1 전송 선로 등의 전송 선로나 커패시터의 일부는 유전체층으로 이루어지는 다층 기판 내에 형성되어 있다. 출력 정합 회로를 구성하는 소자를 모두 다층 기판에 내장해도 된다. 이 경우, 탑재 부품의 실장 면적의 저감, 고주파 부품의 소형화, 탑재 부품의 삭감에 의한 저비용화, 실장 단계수 및 비용 저감 등을 기대할 수 있다. 본 실시형태는, 고주파 회로를 세라믹스 다층 기판에 구성하고 있지만, 회로의 일부를, 예를 들면 반도체 기판에 형성해도 된다.
도 7은 세라믹스 다층 기판을 구성한 16층의 유전체층으로서, 도 8에 나타낸 출력 정합 회로를 구성하는 전극 패턴이 형성된 것을 나타낸다. 도 7의 상단은 좌측부터 제1 층(표층)∼제5 층을 나타내고, 중단은 좌측으로부터 제6 층∼제11 층을 나타내고, 하단은 좌측부터 제12 층∼제16 층을 나타낸다. 하단의 우측단은 다층 기판의 배면을 나타낸다. 도 7에서의 전극 패턴에는, 도 8에서의 대응하는 회로 소자와 동일한 부호를 부여하고 있다. 다층 기판의 배면에는, 도 14에 나타낸 바와 같이, 중앙의 그라운드 전극(13), 및 네 변을 따른 단자 전극(11)이 설치되어 있고, 4개의 코너의 단자 전극(11')은 다른 단자 전극(11)보다 크다. 배면에는, 단자 전극(11, 11') 중 다층 기판의 변에 접하지 않는 둘레부를 덮는 오버코트층(12)이 설치되어 있다. 단자 전극(11, 11')이 부분적으로 오버코트층(12)으로 덮혀져 있으므로, 단자 전극(11, 11')의 밀착성이 향상된다. 4개의 코너의 단자 전극(11')은 다른 단자 전극(11)보다 크므로, 2개의 둘레부만 오버코트층(12)으로 덮혀도, 밀착성을 충분히 확보할 수 있다.
4개의 코너의 단자 전극(11')의 2개의 둘레부에만 오버코트층(12)을 설치하면 되므로, 단자 전극의 집적도를 높일 수 있다.
도 15a 및 도 15b는 휴대 단말기 등의 프린트 배선 기판(주 기판)에 실장된 고주파 부품을 모식적으로 나타낸다. 고주파 부품(14)의 단자(15)와 주 기판(20)의 단자(17) 사이는 땜납(19)으로 접합되어 있다. 고주파 부품(14)의 단자(15)의 주위는 오버코트층(12)으로 덮혀 있고, 주 기판(20)의 단자(17) 주위는 레지스트층(18)으로 덮혀져 있다. 고주파 부품(14)이 주기판(20)에 탑재된 상태에서, 낙하 충격 등에 의해 큰 외력이 작용하여 주 기판(20)이 변형된 경우, 도 15a에 나타낸 바와 같이 단부의 클리어런스가 작으면, 탑재되어 있는 고주파 부품(14)과 주 기판(20)의 물리적 간섭이나 접속 단자에 대한 응력 집중 등에 의해, 단자면이 파단될 우려가 있다. 이에 비해, 고주파 부품(14)의 4개의 코너 부분에 오버코트층(16)이 없는 구성의 경우, 도 15b에 나타낸 바와 같이 단부의 클리어런스를 크게 취할 수 있으므로, 주 기판(20)과의 물리적 간섭을 회피할 수 있고, 단자 접속의 신뢰성을 확보할 수 있다. 이러한 구성은, 단자를 배면에 가지는 고주파 부품이면, 그 안의 고주파 회로의 구조에 관계없이 채용할 수 있다.
도 7에 나타낸 바와 같이, 출력 정합 회로의 전송 선로를 구성하는 도전체 패턴(전극 패턴이라고도 함)은, 저주파 측이 L101∼L105 및 Lp101∼Lp103이며, 고 주파 측이 L201∼L205 및 Lp201이다. 이들 중에서, L101∼L105 및 L201∼L205는 각각 저주파 측 및 고주파 측의 제1 전송 선로(ASL)를 구성하고 있다. L102∼L104는 저주파 측의 제1 전송 선로(ASL)의 나선부를 구성하고, L202∼L204는 고주파 측의 제1 전송 선로(ASL)의 나선부를 구성하고 있다. 커패시터를 구성하는 전극 패턴은, 저주파 측이 C101∼C102, Cp101∼Cp103 및 Cs101이며, 고주파 측이 C201∼C202 및 Cp201∼Cp203이다.
도 8에 나타낸 출력 정합 회로는, 제1 전송 선로(ASL) 외에 커패시터 및 다른 전송 선로를 포함하고 있다. 도 12는 출력 정합 회로의 다른 예를 나타낸다. 이 출력 정합 회로는, 제1 전송 선로(ASL)와 일단이 제1 전송 선로(ASL)에 분기형으로 접속하고, 타단이 접지되어 있는 복수의 제1 커패시터(Cm1, Cm2, Cm3 및 Cm4)를 포함한다. 커패시터(Cm1, Cm2 및 Cm3)와 제1 전송 선로(ASL) 사이에 각각 제2 전송 선로(Lm1, Lm2 및 Lm3)가 직렬로 접속되어 있다. 도 12에 나타낸 출력 정합 회로는, 전송 선로 및 커패시터의 조합에 의해 출력 정합에 필요한 임피던스를 가지는 동시에, 직렬 공진 회로로서의 기능도 발휘한다. 전송 선로(Lm1)와 커패시터(Cm1), 전송 선로(Lm2)와 커패시터(Cm2), 및 전송 선로(Lm3)와 커패시터(Cm3)의 각 조합은, 인덕턴스와 캐패시턴스에 의해 직렬 공진 회로를 구성하고, 불필요 대역을 크게 감쇠시킬 수 있다. 예를 들면, 출력 정합 회로를 통과하는 주파수 f의 고주파 전력의 n배(n은 2 이상의 자연수)의 주파수에 일치하도록 직렬 공진 회로의 공진 주파수를 조정함으로써, 2f대, 3f대 등의 n배 고조파를 감쇠시킨다. 출력 정합 회로에 설치한 각 공진 회로의 공진 주파수를, 출력 정합 회로의 입력 측(반도 체 소자 측)으로부터 차례로 2배파, 3배파, 4배파의 주파수에 일치시키는 것이 바람직하다. 그리고, 커패시터(Cm4)의 위치는 반도체 소자 측일 수도 있지만, 도 12에 나타낸 바와 같이 출력 단자 측에 배치하면 로스를 저감시킬 수 있으므로 바람직하다. 직렬 공진 기능은 도 8에 나타낸 예에서도 마찬가지로 얻어진다.
도 13은 출력 정합 회로의 또 다른 예를 나타낸다. 이 예에서는, 제1 전송 선로(ASL)에, 입력측(반도체 소자 측)으로부터 차례로, 커패시터(Cm1)만, 전송 선로(Lm2)와 커패시터(Cm2)와의 직렬 공진 회로, 커패시터(Cm3)만, 및 전송 선로(Lm4)와 커패시터(Cm4)와의 직렬 공진 회로가 분기형으로 접속되어 있다. 또한, 전송 선로(Lm2)와 커패시터(Cm2)와의 직렬 공진 회로와, 전송 선로(Lm4)와 커패시터(Cm4)와의 직렬 공진 회로 사이에, 제1 전송 선로(ASL)에 병렬로 커패시터(Cm5)가 접속되어, 병렬 공진 회로를 구성하고 있다. 이와 같이 직렬 공진 회로 사이에 병렬 공진 회로가 협지된 배치에 의해, 전송 손실이 저감하여, 감쇠 특성이 향상된다. 우수한 감쇠 특성을 얻으려면, 제1 전송 선로(ASL)의 일부와 커패시터(Cm5)로 이루어지는 병렬 공진 회로와, 전송 선로(Lm4)와 커패시터(Cm4)로 이루어지는 직렬 공진 회로의 제1 전송 선로(ASL)와의 접속점과의 간격을 λ/40 이상으로 하는 것이 바람직하다.
도 7에 나타낸 바와 같이, 제1 층, 제9 층, 제8 층, 제7 층 및 제2 층은 저주파 측의 제1 전송 선로용 도전체 패턴(L101, L102, L103, L104 및 L105)을 가지고, 도전체 패턴(L102, L103 및 L104)은 비아 전극을 통하여 나선형으로 접속되어 있다. 제1 층에는 도전체 패턴(L101)에 접속한 반도체 소자가 탑재되어 있다. 또 한, 제1 층, 제10 층, 제 8층, 제7 층 및 제2 층은 고주파 측의 제1 전송 선로용 도전체 패턴(L201, L202, L203, L204 및 L205)을 가지고, 도전체 패턴(L202, L203 및 L204)은 비아 전극을 통하여 나선형으로 접속되어 있다. 제1 층 상의 반도체 소자에는 도전체 패턴(L101)이 접속되어 있다.
제1 전송 선로(ASL)는 1개의 라인에 의해 구성해도 되지만, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 직렬로 접속하여 구성하는 것이 바람직하다. 도면에 나타낸 예에서는, 제1 전송 선로(ASL)는 하층(저주파 측은 제9 층, 고주파 측은 제10 층)으로부터 상층(저주파 측 및 고주파 측 모두 제2 층)에 걸쳐서 나선형으로 형성되어 있다. 예를 들면, 저주파 측의 제1 전송 선로(ASL)를 보면, 그 나선형 부분을 구성하는 복수의 도전체 패턴 중 반도체 소자에 가장 가까운 도전체 패턴(L102)은 제9 층에 형성되어 있어 제12 층의 그라운드 전극에 가장 가깝고, 도전체 패턴(L103 및 L104)은 차례로 제8 층 및 제7 층과 그라운드 전극으로부터 멀어지도록 배치되어 있다. 임피던스 변환 기능을 가진 출력 정합 회로에서는 입력 측을 저 임피던스로 하고, 출력 측을 대략 50Ω으로 할 필요가 있지만, 이 조건은 전술한 배치에 의해 용이하게 달성할 수 있다. 이는, 고주파 측의 제1 전송 선로(ASL)에 대해서도 마찬가지이다.
제1 전송 선로(ASL)를 종래의 직선 구조 또는 미앤더 구조(meander structure)로부터 나선형의 적층 구조로 변경함으로써, 선로 사이의 전자 결합이 강해지고, 선로 길이의 단축이 가능하게 된다. 이는 고주파 부품의 소형화에 유리하다. 또한, 도 7에 나타낸 예에서는 도전체 패턴은 그라운드 전극을 개재시키지 않고 배치되어 있으므로, 전송 선로의 임피던스를 일정하게 하기 위하여 도전체 패턴과 그라운드 전극을 교대로 적층하는 경우와 같이 선로 길이가 길어지지 않게 된다.
저주파 측의 제1 전송 선로의 일부인 도전체 패턴(L104)은 커플러의 주 선로를 겸하고 있고, 도전체 패턴(L104)에 대향하여 부 선로의 도전체 패턴(301)이 배치되어 있다. 또한, 고주파 측의 제1 전송 선로의 일부인 도전체 패턴(L204)은 커플러의 주 선로를 겸하고 있고, 도전체 패턴(L204)에 대향하여 부 선로의 도전체 패턴(401)이 배치되어 있다. 이와 같이 커플러의 주 선로 및 부 선로의 전극 패턴은, 유전체층을 통하여 적층 방향으로 대향하여 배치되어 있다. 제1 전송 선로의 나선 부분 및 커플러는, 제12 층의 그라운드 전극과 제2 층의 그라운드 전극 사이에 배치되어 있다. 그리고, 도 7에는 명료하게 하기 위하여, 입력 정합 회로, 단간 정합 회로, 전원 공급 회로 등을 구성하는 다른 도전체 패턴이 생략되어 있다.
본 발명의 고주파 부품의 일례로서, 출력 정합 회로에, 송신계와 수신계와의 접속을 전환하는 스위치 회로를 가지는 안테나 스위치 모듈이 접속된 구성을 설명한다. 출력 정합 회로와 안테나 스위치 모듈 사이에서, 예를 들면, 실질적으로 50Ω으로 임피던스 정합을 취할 필요가 있다.
도 9는 본 발명의 고주파 부품에 사용할 수 있는 콰드 밴드용 안테나 스위치모듈의 등가 회로의 일례를 나타낸다. 이 안테나 스위치 모듈은, 저주파대의 GSM850(송신 주파수: 824∼849MHz, 수신 주파수: 869∼894MHz) 및 EGSM 대역(송신 주파수: 880∼915MHz, 수신 주파수: 925∼960MHz), 고주파대의 DCS 대역(송신 주파 수: 1710∼1785MHz, 수신 주파수: 1805∼1880MHz) 및 PCS 대역(송신 주파수: 1850∼1910MHz, 수신 주파수: 1930∼1990MHz)을 사용한다. 이들 대역 외에, PDC800 대역(810∼960MHz), GPS 대역(1575.42MHz), PHS 대역(1895∼1920MHz), 블루투스 대역(2400∼2484MHz), CDMA2000, TD-SCDMA 등도 사용할 수 있다. 물론, 안테나 스위치 모듈은, 콰드 밴드에 한정되지 않고, 트리플 밴드 또는 듀얼 밴드일 수도 있다.
도 9에 나타낸 안테나 스위치 모듈은, 저주파 측 필터 및 고주파 측 필터에 의해 구성된 분파 회로(다이 플렉서, Dip)와, 분파 회로(Dip)의 저주파 측 필터의 후단에 배치되고, 제어 단자(Vc)로부터 공급되는 전압에 의해 송신 단자(Tx-LB)와 수신 단자(Rx-LB)를 전환하는 제1 스위치 회로(SW1)와, 분파 회로(Dip)의 고주파 측 필터의 후단에 배치되고, 제어 단자(Vc)로부터 공급되는 전압에 의해 송신 단자(Tx-HB)와 수신 단자(Rx-HB)를 전환하는 제2 스위치 회로(SW2)를 포함한다. 저주파 측의 송신 단자(Tx-LB) 및 수신 단자(Rx-LB)는 GSM 및 EGSM에 공통으로 사용되고, 고주파 측의 송신 단자(Tx-HB) 및 수신 단자(Rx-HB)는 DCS 및 PCS에 공통으로 사용된다. 저주파 측의 수신 단자(Rx-LB) 및 고주파 측의 수신 단자(Rx-HB)는, 본 모듈이 탑재되는 휴대 단말기가 사용되는 지역에 의해 선택적으로 사용된다. 예를 들면, 유럽에서는 Rx-LB를 EGSM, Rx-HB를 DCS에 할당하고, 미국에서는 Rx-LB를 GSM, Rx-HB를 PCS에 할당한다. 수신 단자(Rx-LB 및 Rx-HB)의 후단에 스위치 회로를 더 설치하여, 수신 단자를 4개로 해도 된다.
안테나 단자(ANT)와 접속하는 분파 회로(Dip)는, GSM 및 EGSM의 송수신 신호를 통과시키지만 DCS 및 PCS의 송수신 신호를 감쇠시키는 저주파 측 필터와, DCS 및 PCS의 송수신 신호를 통과시키지만 GSM 및 EGSM의 송수신 신호를 감쇠시키는 고주파 측 필터를 포함하고 있다. 저주파 측 필터 및 고주파 측 필터는, 각각 전송 선로 및 커패시터로 이루어지는 저역 통과 필터 및 고역 통과 필터에 의해 구성되지만, 대역 통과 필터 또는 노치 필터에 의해 구성해도 된다.
저주파 측 필터로서의 저역 통과 필터에서, 전송 선로(LL1)는, 저주파 측의 GSM 및 EGSM 대역의 신호를 저손실로 통과시키지만, 고주파 측의 DCS 및 PCS 대역의 신호에 대하여 고 임피던스가 되어 통과를 저지한다. 전송 선로(LL2) 및 커패시터(CL1)는, DCS 및 PCS 대역에 공진 주파수를 가지는 직렬 공진 회로를 구성하고, DCS 및 PCS 대역의 신호를 그라운드로 저하시킨다. 고주파 측 필터로서의 고역 통과 필터에서, 커패시터(CH4, CH5)는, 고주파 측의 DCS 및 PCS 대역의 신호를 저손실로 통과시키지만, 저주파 측의 GSM 및 EGSM 대역의 신호에 대하여 고 임피던스가 되어 통과를 저지한다. 전송 선로(LH4) 및 커패시터(CH6)는, GSM 및 EGSM 대역에 공진 주파수를 가지는 직렬 공진 회로를 구성하고, GSM 및 EGSM 대역의 신호를 그라운드로 저하시킨다.
송신 단자(Tx-LB)와 수신 단자(Rx-LB)를 전환하는 제1 스위치 회로(SW1), 및 송신 단자(Tx-HB)와 수신 단자(Rx-HB)를 전환하는 제2 스위치 회로(SW2)는 모두, 스위치 소자 및 전송 선로를 주요 소자로 한다. 스위치 소자로서는 PIN 다이오드가 매우 적합하지만, SPDT(Single Pole Dual Throw), SP3T 등의 SPnT형의 FET 스위치나, pHEMT, MES-FET 등의 GaAs 스위치와 같은 FET 스위치도 사용할 수 있다. PIN 다이오드를 사용한 스위치 회로는 GaAs 스위치보다 염가로 스위치 회로를 구축 할 수 있지만, GaAs 스위치는 PIN 다이오드를 사용한 스위치 회로보다 저소비 전력화가 가능하다. 따라서, 이러한 이점을 살릴 수 있도록 양자를 선택한다.
GSM/EGSM의 송신 단자(Tx-LB)와 GSM/EGSM의 수신 단자(Rx-LB)를 전환하는 제1 스위치 회로(SW1)는, 2개의 다이오드(Dg1, Dg2) 및 2개의 전송 선로(Lg1, Lg2)를 주요 소자로 한다. 다이오드(Dg1)의 애노드는 분파 회로(Dip)의 저주파 측 필터에 접속되고, 다이오드(Dg1)의 캐소드는, 전송 선로(LL3) 및 커패시터(CL2, CL3)에 의해 구성된 L형의 저역 통과 필터(LPF1)에 접속되어 있다. 전송 선로(LL3)의 Tx-LB측 단부와 그라운드 사이에 전송 선로(Lg1)가 접속되어 있다. 전송 선로(Lg1)는 저주파대에서 그라운드 레벨이 오픈(고 임피던스 상태)으로 보일 정도의 인덕턴스(약 10∼100nH가 바람직함)를 가지는 초크 코일로 대용해도 된다. 전송 선로(Lg1)는 저역 통과 필터의 송신단 측의 임피던스를 조정하는 기능도 가지고, π형 저역 통과 필터의 경우에 필요한 선로 길이보다 길게 하는 것이 바람직하다.
저역 통과 필터(LPF1)는, GSM/EGSM의 파워 앰프(도시하지 않음)로부터 입력되는 GSM/EGSM 송신 신호를 통과시키지만, 거기에 포함되는 고조파 불균일을 충분히 감쇠시키는 특성을 가지는 것이 바람직하다. 인덕턴스를 가지는 전송 선로(LL3)와 커패시터(CL3)는, GSM/EGSM 송신 주파수의 2배 또는 3배의 공진 주파수를 가지는 병렬 공진 회로를 구성한다. 본 예에서는, 파워 앰프로부터 입력되는 GSM/EGSM 송신 신호에 포함되는 고조파 불균일을 충분히 감쇠시키기 위해, 공진 주파수를 약 3배로 설정하고 있다.
상기 병렬 공진 회로를 2단으로 접속해도 된다. 이 경우, 송신 단자 측의 병렬 공진 회로의 공진 주파수를 송신 주파수의 3배로, 안테나 단자 측의 병렬 공진 회로의 공진 주파수를 송신 주파수의 2배로 설정하면 된다. 2개의 병렬 공진 회로의 양 단에 접지 용량을 설치하는 대신, 2개의 병렬 공진 회로의 접속부에 접지 용량을 배치하면, 안테나 스위치 모듈과 반도체 소자 및 출력 정합 회로를 포함하는 고주파 부품(고주파 증폭기 모듈)과의 임피던스의 위상 관계를 바람직하게 조정할 수 있고, 따라서, 안테나로부터 방사되는 불필요 고조파를 저감시킬 수 있다. 또한, 2단의 병렬 공진 회로의 경우, 근접하는 2개의 나선형 전송 선로의 상호 간섭을 억제하기 위하여, 2개의 나선형 전송 선로의 권취 방향을 반대로 하는 것이 바람직하다. 2개의 나선형 전송 선로를 반대 방향으로 권취하면, 같은 방향으로 권취한 경우보다 선로 길이를 약 10% 짧게 할 수 있고, 따라서 소형화 및 선로 손실의 저감화를 달성할 수 있다. 반대 방향으로 권취할 경우의 배선은 저역 통과 필터에 한정되지 않고, 다른 전송 선로에도 적용할 수 있지만, 특히 선로 길이 단축 효과를 위하여, λ/4 선로 등의 비교적 긴 전송 선로에 사용하면 유효하다.
커패시터(Cg6, Cg2, Cg1)는 DC 컷 기능 및 위상 조정 기능을 가진다. DC 컷 기능에 의해, 다이오드(Dg1 및 Dg2)를 포함하는 회로에 제어용 직류 전압을 인가 가능하게 된다. 다이오드(Dg1)의 애노드와 수신 단자(Rx-LB) 사이에는 전송 선로(Lg2)가 삽입 개재되고, 전송 선로(Lg2)와 그라운드 사이에 다이오드(Dg2) 및 커패시터(Cg1)가 접속되어 있다. 커패시터(Cg1)는, 다이오드의 기생 인덕턴스를 제거하도록 사용 주파수 대역에서 직렬 공진하는 용량을 가진다. 다이오드(Dg2)의 애노드와 제어 단자(Vc1) 사이에, 다이오드(Dg2)의 바이어스 전류를 제어하기 위한 저항(Rg)이 직렬로 접속되어 있다. 본 예에서는 저항(Rg)은 100∼200Ω이지만, 회로 구성에 따라 적절하게 변경할 수 있다. 제어 단자(Vc1)와 그라운드 사이에 접속된 커패시터(Cvg)는, 제어용 전원에 대한 노이즈의 혼입을 저지한다. 전송 선로(Lg1 및 Lg2)는 모두, λ/4 공진기로서 기능하도록, 공진 주파수가 GSM/EGSM의 송신 신호의 주파수 대역 내로 되는 선로 길이를 가지는 것이 바람직하다. 예를 들면, 전송 선로(Lg1 및 Lg2)의 공진 주파수를 GSM의 송신 주파수의 대략 중간의 주파수(869.5MHz)로 하면, 원하는 주파수 대역 내에서 우수한 삽입 손실 특성을 얻을 수 있다.
컨트롤 전원(Vc1)이 "High"일 때는, 다이오드(Dg1 및 Dg2)는 모두 "ON"이 되고, 다이오드(Dg2)와 전송 선로(Lg2)의 접속점이 그라운드 레벨이 되고, λ/4 공진기인 전송 선로(Lg2)의 임피던스는 무한대로 된다. 따라서, 컨트롤 전원(Vc1)이 "High"일 때, 분파 회로(Dip)∼저주파측 수신 단자(Rx-LB)의 경로에서는 신호는 통과하지 못하고, 분파 회로(Dip)∼저주파측 송신 단자(Tx-LB)의 경로에서는 신호는 통과할 수 있다. 한편, 컨트롤 전원(Vc1)이 "Low"일 때는, 다이오드(Dg1 및 Dg2)가 "OFF"로 되고, 분파 회로(Dip)∼저주파 측 송신 단자(Tx-LB)의 경로에서는 신호는 통과하지 못하고, 분파 회로(Dip)∼저주파 측 수신 단자(Rx-LB)의 경로에서는 신호는 통과할 수 있다. 이상의 구성에 의해, 저주파 측 신호의 송수신이 전환된다.
DCS 및 PCS의 수신 단자(Rx-HB)와 DCS 및 PCS의 송신 단자(Tx-HB)를 전환하는 제2 스위치 회로(SW2)는, 2개의 다이오드(Dd1 및 Dd2)와, 2개의 전송 선로(Ld1 및 Ld2)를 주요 소자로 한다. 다이오드(Dd1)의 애노드는 분파 회로(Dip)의 고주파 측 필터에 접속되고, 다이오드(Dd1)의 캐소드는 전송 선로(LH5)와 커패시터(CH7, CH8)에 의해 구성된 L형의 저역 통과 필터(LPF2)에 접속되어 있다. 전송 선로(LH5)의 Tx-HB 측 단부와 그라운드 사이에 전송 선로(Ld1)가 접속되어 있다. 전송 선로(Ld1)는 고주파대에서 그라운드 레벨이 오픈(고 임피던스 상태)으로 보일 정도의 인덕턴스(약 5∼60nH가 바람직함)를 가지는 초크 코일로 대용해도 된다. 전송 선로(Ld1)는 저역 통과 필터(LPF2)의 송신단 측의 임피던스를 조정하는 기능도 가지고, π형 저역 통과 필터의 경우에 필요한 선로 길이보다 길게 하는 것이 바람직하다. 저역 통과 필터(LPF2)는, DCS 및 PCS의 파워 앰프(도시하지 않음)로부터 입력되는 송신 신호를 통과시키지만, 거기에 포함되는 고조파 불균일(2배 이상)을 충분히 감쇠시키는 특성을 가지는 것이 바람직하다. 다이오드(Dd1)에 병렬로 접속된 인덕터(Ls)와 커패시터(Cs)의 직렬 회로는, "OFF" 시에 다이오드(Dd1)의 용량 성분을 상쇄함으로써, 송신 단자(Tx-HB)와 안테나 단자(ANT) 사이, 및 송신 단자(Tx-HB)와 수신 단자(Rx-HB) 사이의 아이솔레이션을 확보하는 기능을 가진다.
전송 선로(Ld1 및 Ld2)는, λ/4 공진기로서 기능하므로 공진 주파수가 DCS 및 PCS의 송신 신호의 주파수 대역 내로 되는 선로 길이를 가지는 것이 바람직하고, 송신 신호의 중간 주파수로 되는 선로 길이를 가지는 것이 특히 바람직하다. 예를 들면, 전송 선로(Lc1 및 Ld2)의 공진 주파수를 DCS 대역과 PCS 대역의 송신 주파수의 거의 중간 주파수(1810MHz)로 하면, 2개의 송신 신호를 1개의 회로에서 취급할 수 있다.
커패시터(Cd2)는 DC 컷 기능 및 위상 조정 기능을 가진다. DC 컷 기능에 의해, 다이오드(Dd1 및 Dd2)를 포함하는 회로에 제어용 직류 전압을 인가 가능하게 된다. 전송 선로(Ld2)의 일단은 분파 회로(Dip)의 고주파 측 필터를 구성하는 커패시터(CH5)에 접속되어 있고, 전송 선로(Ld2)의 타단과 그라운드의 사이에는 다이오드(Dd2) 및 커패시터(Cd1)가 접속되어 있다. 커패시터(Cd1)의 용량은, 사용 주파수 대역에서 직렬 공진하여 다이오드(Dd2)의 기생 인덕턴스를 제거하도록 설정되어 있다. 다이오드(Dd2)의 애노드에는 저항(Rd)을 개재하여 제어 단자(Vc2)가 접속되어 있다. 저항(Rd)은, 다이오드(Dd2)의 바이어스 전류를 제어하기 위해 본 예에서는 100∼200Ω으로 설정했지만, 회로 구성에 따라 적절하게 변경할 수 있다. 커패시터(Cvd)는, 제어용 전원에 대한 노이즈의 혼입을 저지한다. 커패시터(Cd5)는 DC 컷용으로 사용될 수 있다.
컨트롤 전원(Vc2)이 "High"일 때는, 다이오드(Dd1, Dd2)는 모두 "ON"이 되고, 다이오드(Dd2)와 전송 선로(Ld2)의 접속점은 그라운드 레벨이 되고, λ/4 공진기인 전송 선로(Ld2)의 임피던스는 무한대로 된다. 따라서, 컨트롤 전원(Vc2)이 "High"일 때는, 분파 회로(Dip)∼고주파 측 수신 단자(Rx-HB)의 경로에서는 신호는 통과할 수 없지만, 분파 회로(Dip)∼고주파 측 송신 단자(Tx-HB)의 경로에서는 신호는 통과할 수 있다. 한편, 컨트롤 단자(Vc2)가 "Low"일 때는, 다이오드(Dd1 및 Dd2)가 "OFF"로 되고, 분파 회로(Dip)∼고주파 측 송신 단자(Tx-HB)의 경로에서는 신호는 통과하지 못하고, 분파 회로(Dip)∼고주파 측 수신 단자(Rx-HB)의 경로에서는 신호는 통과할 수 있다.
인덕터(L1)는, 안테나 단자(ANT)에 정전기, 낙뢰 등에 의한 과전류가 인가될 경우, 그것을 그라운드로 흘려보내서, 모듈의 파괴를 방지하는 기능을 가진다. 인덕터(L2)와 커패시터(Cg2), 및 인덕터(L5)와 커패시터(Cd2)는 각각 하이 패스형 접속 위상 조정 회로로서 기능하고, 고주파 증폭기(HPA)로부터 누출되는 고조파를 억제한다. 안테나 스위치의 임피던스와 기본파에서는 공역 정합이 되고, 불필요한 n배파에서는 비공역 정합이 되도록 조정한다. L3, C2, L4 및 C1은, 250MHz 부근에 공진점을 가지는 LC 공진 회로 및 LC 하이 패스 회로를 구성하고, 정전 펄스를 감쇠시켜서 수신 단자에 들어가는 것을 방지한다. C3는 정합 조정용 커패시터이다.
송신 신호에 포함되는 고조파 불균일을 제거하는 제1 저역 통과 필터 및 제2 저역 통과 필터(LPF1 및 LPF2)를 송신 경로에 설치하는 것은 바람직하지만, 반드시 필요한 것은 아니다. 도 9에 나타낸 예에서는, 제1 저역 통과 필터(LPF1)는 제1 스위치 회로(SW1)에서의 제1 다이오드(Dg1)와 전송 선로(Lg1) 사이에 배치되어 있지만, 분파기(Dip)와 제1 스위치 회로(SW1) 사이에 배치해도 되고, 전송 선로(Lg1)와 저주파 측 송신 단자(Tx-LB) 사이에 배치해도 된다. 마찬가지로, 제2 저역 통과 필터(LPF2)는 분파기(Dip)와 제2 스위치 회로(SW2) 사이에 배치해도 되고, 전송 선로 (Ld1)와 고주파 측 송신 단자(Tx-HB) 사이에 배치해도 된다. 마찬가지로, 제1 저역 통과 필터 및 제2 저역 통과 필터(LPF1 및 LPF2)는, 송신 신호가 통과하는 분파기(Dip)∼송신 단자(Tx) 사이의 송신 경로의 어디에 설치해도 된다. 제2 저역 통과 필터(LPF2)에서, 그라운드에 접속되는 커패시터를 전송 선로 (Ld1)와 병렬로 배치하여 병렬 공진 회로를 구성하면, 전송 선로(Ld1)의 선로 길이를 λ/4보다 짧게 할 수 있다. 또한, 초크 코일을 사용하면, 인덕턴스를 작게 할 수 있다.
고주파 측을 DCS 대역(송신 주파수: 1710∼1785MHz, 수신 주파수: 1805∼1880MHz)과 PCS 대역(송신 주파수: 1850∼1910MHz, 수신 주파수: 1930∼1990MHz)으로 나누어 독립된 수신 단자를 설치한 콰드 밴드 안테나 스위치 모듈화할 수도 있다. 또한, 저주파 측도 GSM850(송신 주파수: 824∼849MHz, 수신 주파수: 869∼894MHz)과 EGSM(송신 주파수: 880∼915MHz, 수신 주파수: 925∼960MHz)으로 나누어 모든 수신 단자를 독립시킨 콰드 밴드 안테나 스위치 모듈로 할 수도 있다. 이 경우, 송신계에는 공통 단자를 사용하고, 수신계에는 GSM850과 EGSM 또는 DCS와 PCS를 전환하는 스위치를 접속한다. 스위치 대신, GSM850 또는 EGSM의λ/4 공진기로 되는 전송 선로, 및 DCS 또는 PCS의 λ/4 공진기로 되는 전송 선로를 사용하여, 주파수를 나누어도 된다.
유전체층을 형성하는 세라믹 그린 시트에는, 950℃ 이하의 저온 동시 소성이 가능한 LTCC를 사용하는 것이 바람직하다. 예를 들면, Al2O3 환산으로 10∼60질량%의 Al, SiO2 환산으로 25∼60질량%의 Si, SrO 환산으로 7.5∼50질량%의 Sr, TiO2 환산으로 20질량% 이하의 Ti, Bi2O3 환산으로 0.1∼10질량%의 Bi, Na2O 환산으로 0.1∼5질량%의 Na, K2O환산으로 0.1∼5질량%의 K, CuO 환산으로 0.01∼5질량%의 Cu, 및 MnO2 환산으로 0.01∼5질량%의 Mn을 함유하는 세라믹 조성물을 사용한다. 전송 선로나 커패시터를 용이하게 형성할 수 있도록, 그린 시트의 두께는 20∼200㎛가 바 람직하다. 도전재는 은계 페이스트가 바람직하다. 스루홀을 가지는 각 그린 시트에 전송 선로 및 커패시터를 전극 패턴에 의해 형성하고, 또한 비아 전극을 형성한다. 전극 패턴을 가지는 그린 시트를 적층하여 압착한 후, 950℃로 소성함으로써, 적층체(다층 기판)를 얻을 수 있다. 적층체는, 가로와 세로가 각각 6mm 이하이며 높이가 0.5mm 이하, 예를 들면, 5.8mm×5.8mm×0.45mm로 소형화할 수 있다. 적층체의 상면에 다이오드, 트랜지스터, 칩 인덕터 및 칩 커패시터를 탑재하고, 그 위에 금속 케이스를 씌워서 완성품으로 만든다. 완성품의 높이는 약 1.25mm이다. 금속 케이스 대신, 수지 밀봉 패키지를 사용해도 되며, 이 경우의 높이는 약 1.2mm이다.
고주파 증폭기와 스위치 회로는 출력 정합 회로를 통하여 접속되므로, 집적화가 진행되면, 고주파 증폭기용 베어칩과, 스위치 회로용 베어칩은 다층 기판의 표면에 근접하여 탑재되고, 이들에 접속되는 와이어도 근접하게 된다. 여기서, 도 11에 나타낸 바와 같이 고주파 증폭기용 베어칩(7)의 출력 단자 및 상기 와이어가 접속하는 적층체의 전극(10)이 입력 단자 및 상기 와이어가 접속하는 적층체의 전극(9)보다 스위치 회로용 베어칩(8)에 가까우면, 고주파 증폭기용 베어칩(7)의 출력 단자에 접속한 와이어로부터 스위치 회로용 베어칩(8)에 접속한 와이어에 전력 방사에 의해 불필요 신호가 혼입되고, 스위치 회로의 불안정 동작 및 노이즈의 혼입이 일어난다. 이에 비해, 도 10에 나타낸 바와 같이 고주파 증폭기용 베어칩(7)의 출력 단자 및 상기 와이어가 접속하는 적층체의 전극(10)이 입력 단자 및 상기 와이어가 접속하는 적층체의 전극(9)보다 스위치 회로용 베어칩(8)으로부터 멀면 불필요 신호의 혼입이 억제된다. 거기에 더하여, 상당한 양의 발열원인 고주파 증폭기용 베어칩(7)의 최종단 증폭기가 스위치 회로용 베어칩(8)으로부터 멀어지므로, 스위치 회로의 온도 상승에 의한 특성 변화를 방지할 수 있다.
본 발명의 효과를 확인하기 위하여, 본 발명의 출력 정합 회로를 포함하는 고주파 부품, 및 종래의 출력 정합 회로를 포함하는 고주파 부품을, 실장 면적 및 통과 손실에 대하여 비교했다. 저주파 측의 출력 정합 회로에 대하여 설명하면, 종래의 고주파 부품은 약 15mm의 전체 전송 선로 길이 및 약 16mm2의 실장 면적을 필요로 하고, 통과 손실은 1.4dB이다. 한편, 본 발명의 고주파 부품의 전체 전송 선로 길이는 약 10mm로서 종래의 고주파 부품의 약 65%이며, 실장 면적은 약 4mm2로서 종래의 약 25%이며, 통과 손실은 1.0dB로 현저하게 저감된다. 이들 효과는 고주파 측의 출력 정합 회로에 대해도 마찬가지로 얻어진다. 이와 같이 본 발명에 의해 고주파 부품의 소형화 및 고성능화가 실현될 수 있음을 알 수 있다.
도 7에 나타낸 고주파 부품에서, 모든 그린 시트는 2개의 영역으로 구분되고, 고주파 증폭기(HPA)를 구성하는 전극 패턴은 좌측 영역에 배치되고, 안테나 스위치 모듈(ASM)을 구성하는 전극 패턴은 우측 영역에 배치되어 있다. 이로써, 특성 열화를 초래하지 않고 고주파 부품의 소형화를 할 수 있다. 또한, 고주파 증폭기(HPA)와 안테나 스위치 모듈(ASM)이 적층체 내에서 일체화됨으로써, 양자를 접속하는 선로가 단축될 뿐만 아니라, 프린트 배선 기판 상의 배선도 불필요해져서, 선로 손실이 저감한다. 거기에 더하여, 고주파 증폭기(HPA)와 안테나 스위치 모 듈(ASM)의 일체화로 인해, 양자에 설치되어 있던 정합 회로를 합칠 수 있으며, 또한 임피던스 정합도 용이하게 된다. 그러므로, 고주파 부품의 소형화, 저손실화 및 출력 효율화 등을 달성할 수 있다.
[2] 제2 실시형태
도 16은 제2 실시형태에 의한 고주파 부품의 회로를 나타낸다. 이 고주파 부품은 출력 정합 회로에 고주파 전력을 검출하기 위한 커플러를 포함한다. 제1 실시형태와 동일한 구성 및 기능의 설명은 생략한다.
(A) 출력 정합 회로
출력 정합 회로의 제1 전송 선로(ASL)를 구성하는 전송 선로부(ASL1, ASL2 및 ASL3) 사이에, 일단이 접지된 커패시터(Ca2, Ca3 및 Ca4)가 접속되어 있다. 이 출력 정합 회로는 고주파 전력을 검출하는 커플러를 포함한다. 제1 전송 선로(ASL)의 일부인 ASL1은 커플러의 주 선로로서도 사용되고, 커플러의 부 선로(CSL1)와 결합한다. 부 선로(CSL1)의 제1 단(Pc)의 출력은, 고주파 증폭기(HPA)의 출력 전력을 제어하기 위해 검파기에 보내진다. 부 선로(CSL1)의 제2 단(Pt)은 일반적으로 50Ω의 저항(R)으로 종단되지만, 결합도 및 아이솔레이션의 조정을 위해, 저항(R)의 저항값을 적절하게 변경해도 된다.
도 16에 나타낸 예에서는, 커플러는 출력 정합 회로의 일부를 이루고 있다. 이러한 구성에 의해, 커플러를 별체로 할 필요가 없기 때문에 고주파 부품이 소형화되고, 또한 커플러를 포함한 출력 정합 회로에 의해 출력 단자(Po)와 매칭될 수 있다. 예를 들면, 커플러의 부 선로(CSL1)와 결합하는 주 선로(전송 선로부(ASL1))의 임피던스는, 반도체 소자 측에서는 50Ω 미만(예를 들면, 40Ω)이며, 출력 단자(Po) 측에서는 50Ω이다.
커플러의 주 선로[출력 정합 회로의 전송 선로부(ASL1)] 및 부 선로(CSL1)는 세라믹 적층체 같은 다층 기판 내에 형성된다. 도 17은 고주파 부품을 구성하는 전체 16층 중 제6 층 내지 제8 층을 나타낸다. 도 1에 나타낸 예와 마찬가지로, 모든 층은 2개의 영역으로 구분되고, 고주파 증폭기(HPA)를 구성하는 전극 패턴은 좌측 영역에 배치되고, 안테나 스위치 모듈(ASM)을 구성하는 전극 패턴은 우측 영역에 배치되어 있다. 도 17에서는 출력 정합 회로 및 커플러를 구성하는 다른 부분은 생략되어 있다.
도 17에 나타낸 바와 같이, 제1 전송 선로를 포함하는 출력 정합 회로의 전극 패턴(105∼108)과 부 선로(CSL1)의 전극 패턴(109 및 110)은 유전체층 상에 형성되고, 주 선로와 부 선로는 유전체층을 사이에 두고 대향하고 있다. 전극 패턴(105, 106)은 저주파 측의 출력 정합 회로의 제1 전송 선로의 일부이다. 커플러의 주 선로(ASL1)를 겸하는 전극 패턴(105)에 대향하여, 부 선로(CSL1)의 전극 패턴(109)이 배치되어 있다. 전극 패턴(107, 108)은 고주파 측의 출력 정합 회로의 제1 전송 선로의 일부이다. 커플러의 주 선로를 겸하는 전극 패턴(107)에 대향하여, 부 선로의 전극 패턴(110)이 배치되어 있다. 주 선로와 부 선로가 유전체층을 개재하여 배치되어 있으므로, 양자의 간격을 좁혀도 단락될 우려가 없다.
도 18은 제1 전송 선로의 전극 패턴과 부 선로의 전극 패턴과의 관계의 일례를 나타낸다. 제1 전송 선로의 전극 패턴(101, 102, 103)은 상이한 유전체층(100) 에 형성되어 있고, 부 선로의 전극 패턴(104)은 전극 패턴(101, 102, 103)과 별도의 유전체층에 형성되어 있다.
도 19는 제1 전송 선로의 전극 패턴과 부 선로의 전극 패턴과의 관계의 다른예를 나타낸다. 제1 전송 선로의 전극 패턴(101, 102, 103)이 형성된 복수의 유전체층 중에서, 전극 패턴(101)이 형성된 유전체층에 부 선로의 전극 패턴(104)이 형성되어 있다. 즉, 주 선로를 겸하는 전송 선로부의 전극 패턴과 부 선로의 전극 패턴은 유전체층 상에서 대향하고 있다. 이 경우도 양 선로 사이에 절연성 세라믹스를 개재시켜도 된다. 대향하는 양 선로의 간격은 일정한 것이 바람직하다.
도 20은 주 선로를 겸하는 제1 전송 선로의 전극 패턴(101)과 부 선로의 전극 패턴(104)이 유전체층을 사이에 두고 대향하고 있는 예를 나타낸다. 주 선로와 부 선로의 결합도는 이들의 간격으로 정해지고, 상기 간격은 유전체층의 두께로 정해진다. 세라믹스 유전체층은, 두께를 고정밀도로 제어할 수 있으므로 바람직하다.
도 20에 나타낸 예에서는, 부 선로의 전극 패턴(104)의 폭은, 주 선로를 겸하는 제1 전송 선로의 전극 패턴(101)의 폭보다 좁고, 또한 위에서 보았을 때 전극 패턴(104)은 전극 패턴(101)의 폭보다 내측에 위치하고 있다[전극 패턴(101)으로부터 돌출하지 않음]. 이러한 구성에 의해, 전극 패턴(101 및 104)의 위치가 다소 어긋나더라도 양자의 간격은 변화하지 않고, 이에 따른 결합 상태의 변화도 억제할 수 있다.
도 21에 나타낸 바와 같이 커플러의 부 선로의 제2 단(Pt, 출력 모니터와 반 대 측)을 저항(Rt)을 개재하고 접지하여 종단한다. 또한, 도 22a에 나타낸 바와 같이, 저항(Rt)에 병렬로 접속된 커패시터(Ct)의 타단을 접지하여 종단해도 된다. 부 선로의 일단을 병렬로 접속된 저항 및 커패시터로 종단하면, 주 선로 및 부 선로의 선로 길이를 짧게 할 수 있고, 소형화에 유리하다. 또한, 선로 길이의 조정 만으로 아이솔레이션 피크 및 커패시턴스의 조정이 가능하므로, 조정이 간편하다. 또한, 커플링량의 기울기가 평탄하게 되고, 광대역화가 가능하게 된다. 또한, 도 22b에 나타낸 바와 같이, 저항(Rt)에 병렬로, 커패시터(Ct)와 전송 선로(Lt)의 LC 직렬 공진 회로를 접속하고, 단부를 접지하여 종단해도 된다. 이러한 구성에 의해 부 선로를 더 단축시킬 수 있다. 전송 선로(Lt)의 개재에 의해 커패시터(Ct)를 작게 할 수 있으므로, 소형화에 유리하고, 또한 아이솔레이션 피크의 조정 및 광대역화의 효과가 현저하게 된다. 도 21 및 도 22a 및 도 22b에 나타낸 커플러의 부 선로의 종단 구조는 출력 정합 회로와 커플러가 일체화되어 있는지의 여부와는 관계없다.
커패시터(Ct)를 다층 기판 내에 전극 패턴으로 형성하면 소형화에 유리하고, 또한 다층 기판에 대한 탑재 부품화하면, 제품별로 조정할 수 있고, 불량률을 저하시킬 수 있다. 전송 선로(Lt)에 대해서도 마찬가지라고 할 수 있다.
(B) 고주파 부품(복합 적층 모듈)
제2 실시형태의 고주파 부품은, 임피던스 정합을 취한 출력 정합 회로 및 안테나 스위치 모듈을 포함하고, 출력 정합 회로의 일부를 이루는 커플러를 포함한다. 출력 정합 회로와 안테나 스위치 모듈 사이에서 정합을 취하면 되므로, 출력 정합 회로와 안테나 스위치 모듈 사이에 커플러를 설치하는 경우보다, 고주파 부품은 소형화 및 저손실화된다. 그리고, 이들 접속의 정합은, VSWR(Voltage Standing Wave Ratio)을 1.5 이하로 하면 되고, 1.2 이하가 바람직하다. 커플러 외의 부분은 도 9에 나타낸 제1 실시형태와 동일하므로, 그에 대한 설명은 생략한다.
제1 실시형태와 마찬가지로 얻어지는 적층체의 크기는 약 5.8m×5.8mm×0.45mm이며, 적층체의 상면에 다이오드나 트랜지스터 및 칩 인덕터, 칩 커패시터를 탑재한다. 금속 케이스를 씌운 완성품의 높이는 약 1.25mm이며, 수지로 밀봉된 완성품의 높이는 약 1.2mm이다.
본 실시형태의 고주파 부품(출력 정합 회로와 커플러가 50Ω 미만의 임피던스로 정합되어 있다)의 삽입 손실은, 출력 정합 회로를 포함하는 파워 앰프 및 커플러를 별개로 프린트 기판에 실장한 경우(종래예)보다, 저주파 측(GSM, EGSM) 및 고주파 측(DCS, PCS) 모두 약 0.15∼0.25dB 개선되었다. 이 개선은, 파워 앰프의 효율로 환산하면 약 2∼3%가 된다. 도 23a는 750MHz∼1GHz에서의 저주파 측에서의 삽입 손실의 개선을 나타낸다. 삽입 손실은 고주파 측에서도 마찬가지로 개선되었다.
또한, 본 발명의 상기 고주파 부품을, 출력 정합 회로 및 커플러를 복합화한 고주파 부품(양자는 50Ω의 정합을 취함)과 비교했다. 삽입 손실은 저주파측(GSM, EGSM), 고주파 측(DCS, PCS) 모두 약 0.1∼ 0.15dB가 개선되었다. 도 23b는 750MHz∼1GHz에서의 저주파 측에서의 삽입 손실의 개선을 나타낸다. 이 개선은, 파워 앰프의 효율로 환산하면 약 1∼2%이다. 삽입 손실의 개선은 고주파 측에서도 마찬가지이다. 거의 한계에 이른 파워 앰프의 효율이 1% 이상 개선된 것은, 현저한 효과라고 할 수 있다.
도 21에 나타낸 저항(Rt)만에 의한 종단의 커플러를 0.1dB의 삽입 손실 및 -20dB의 결합도로 설계한 경우, 도 24에 나타낸 바와 같이, 방향성은 -8dB이며, 아이솔레이션은 약 -30dB이다. 삽입 손실 및 결합도를 변화시키지 않은 설계로, 커패시터에 의한 종단의 예(도 22a)에서는, 도 25에 나타낸 바와 같이, 방향성 및 아이솔레이션은 모두 12dB 이상 향상되고. 또한, 커패시터 및 전송 선로에 의한 종단의 예(도 22b)에서는, 도 26에 나타낸 바와 같이, 방향성은 16dB 이상 향상되고, 아이솔레이션은 17dB 이상 향상되었다.
사이즈에 대해서는, 종래의 개별 실장에서는, 커플러는 약 1mm3의 체적 및 약 2∼4mm2의 실장 면적을 필요로 했다. 또한, 단순히 커플러와 출력 정합 회로를 일체화한 경우라도, 고주파 부품을 각 주파수 대에서 약 1mm3(2 대역에서는 약 2mm3)로 대형화된다. 그러나, 본 실시형태에서는, 용량 종단의 경우에 약 0.4mm3, 용량과 전송 선로의 종단의 경우에 약 0.5mm3 이하의 체적이면 되므로, 고주파 부품의 사이즈를 변경하지않고 복합화할 수 있다. 이 때, 부 선로 길이는 저주파 측에서 약 2mm, 고주파 측에서 약 1mm로서, 합계 3mm 이하로 할 수 있다.
[3] 제3 실시형태
도 27은 본 발명의 제3 실시형태에 의한 고주파 부품으로서, 제1 전송 선로 에 분기형으로 접속되어 있는 공진 회로를 포함하는 고주파 부품의 일례를 나타낸다. 제1 실시형태 및 제2 실시형태와 동일한 구성 및 기능에 대해서는 설명을 생략한다. 물론, 제3 실시형태의 구성은, 도시한 고주파 부품에 한정되지 않고, 고주파 증폭기 및 출력 정합 회로를 포함하는 고주파 부품에 널리 적용할 수 있다.
(A) 출력 정합 회로
일단이 접지된 복수의 커패시터(Cm1, Cm2, Cm3, Cm4)가 전송 선로(ASL)에 분기형으로 접속한 도 1에 나타낸 제1 실시형태의 출력 정합 회로와 비교하면, 제3 실시형태에서는 제1 전송 선로에 분기형으로 공진 회로가 접속되어 있다. 공진 회로로서는 LC 공진 회로, 스텁(stub) 등을 들 수 있다. LC 공진 회로로서는, 예를 들면 제1 전송 선로(ASL)에 분기형으로 접속한 제2 전송 선로와 일단이 제2 전송 선로에 접속하고, 타단이 접지된 제1 커패시터로 이루어지는 직렬 공진 회로, 및 제1 전송 선로(ASL)에 직렬로 접속된 제3 전송 선로와, 제3 전송 선로에 병렬로 접속된 제2 커패시터로 이루어지는 병렬 공진 회로가 있다.
도 27에 나타낸 예에서는, 제1 전송 선로(ASL)에 분기형으로 복수로 접지된 제1 커패시터(Cm1, Cm2, Cm3, Cm4)가 접속되어 있고, 제1 커패시터(Cm2, Cm3, Cm4)와 제1 전송 선로(ASL) 사이에 각각 제2 전송 선로(Lm2, Lm3, Lm4)가 직렬로 접속되어 있다. 도 27에 나타낸 출력 정합 회로는, 제2 전송 선로 및 제1 커패시터의 조합에 의해 출력 정합에 필요한 임피던스를 얻는 동시에, 이하의 기능을 발휘한다. 제2 전송 선로(Lm2)와 제1 커패시터(Cm2), 제2 전송 선로(Lm3)와 제1 커패시터(Cm3), 및 제2 전송 선로(Lm4)와 제1 커패시터(Cm4)의 각 조합은 직렬 공진 회로 를 구성한다. 예를 들면, 출력 정합 회로의 감쇠극이 고주파 전력(주파수 f)의 2f파, 3f파 등의 n배 고조파(n은 2 이상의 자연수) 중에서 적어도 1개와 거의 일치하도록 직렬 공진 회로 중에서 적어도 1개의 공진 주파수를 조정하면 n배 고조파를 현저하게 감쇠시킬 수 있다. 제1 전송 선로(ASL)에 분기형으로 접속하는 제1 커패시터 및 제2 전송 선로로 이루어지는 직렬 공진 회로의 개수는, 감쇠시킬 대역의 개수와 대응되도록 설정하면 된다.
거기에 더하여, 제2 전송 선로 및 제1 커패시터 상수의 변경, 및 직렬 공진 회로의 제1 전송 선로(ASL)에 대한 접속점의 조정 등에 의해 임피던스 정합을 조정할 수 있다. 제2 전송 선로 및 제1 커패시터 상수는, 1/[2π(LC)1/2]에 의해 나타낸 직렬 공진 회로의 공진 주파수를 일정하게 유지한 채, 변경시킬 수 있다. 이와 같은 설계 자유도의 향상에 의해, 원하는 임피던스 정합 및 감쇠 특성을 유지한 채, 통과 손실을 저감시키기 위해 제1 전송 선로(ASL)를 짧게 할 수 있다.
도 28은 제3 실시형태의 출력 정합 회로의 다른 예를 나타낸다. 이 출력 정합 회로는, 일단이 제1 전송 선로(ASL)에 분기형으로 접속하고, 타단이 접지된 3개의 커패시터(Cm1, Cm2 및 Cm3)와, 커패시터(Cm2 및 Cm3)와 제1 전송 선로(ASL) 사이에 직렬로 접속된 제2 전송 선로(Lm2 및 Lm3)와, 제1 전송 선로(ASL)에 직렬로 접속된 제3 전송 선로(Lm5)와, 제3 전송 선로(Lm5)에 병렬로 접속된 제2 커패시터(Cm5)를 포함한다. 제3 전송 선로(Lm5)와 제2 커패시터(Cm5)는 병렬 공진 회로를 구성하고, 병렬 공진 회로의 공진 주파수를 불필요 대역 주파수와 일치시킴으로 써 불필요 대역을 감쇠시킬 수 있다. 이러한 구성에 의해, 접지 전극이 존재하지 않는 경우라도 병렬 공진 회로를 구성할 수 있고, 고조파의 감쇠를 달성할 수 있다. 도 28의 경우도, 제1 커패시터와 제2 전송 선로로 이루어지는 직렬 공진 회로의 개수는, 감쇠할 대역의 개수 등에 따라 설정하면 된다. 예를 들면, 직렬 공진 회로를 2f대, 병렬 공진 회로를 3f대로 하면, 소형의 3차원 실장 구조로, 고조파 전력 성분중에서도 비교적 대전력의 2배 고조파 및 3배 고조파를 효과적으로 감쇠시킬 수 있다. 그리고, 도 28에서는 병렬 공진 회로가 제2 단(2) 측에 설치되어 있지만, 제1 단(1) 측에서나 직렬 공진 회로 사이에 설치될 수도 있다.
제1 전송 선로(ASL)에 직렬 공진 회로가 접속된 도 27의 구성, 및 제1 전송 선로(ASL)에 직렬 공진 회로 및 병렬 공진 회로가 접속된 도 28의 구성에서는, 삽입 손실의 저감과 불필요 대역의 감쇠량의 증대를 양립시키기 위해, 2배파 공진 회로는 반도체 소자 측에 배치하는 것이 바람직하다. 또한, 반도체 소자 측으로부터 차례로, 2f대, 3f대, 4f대로 차례로 감쇠시킬 고조파의 주파수가 높아지는 것이 바람직하다. 광대역화를 위하여, 반도체 소자 측에서 제1 전송 선로(ASL)에 접속되는 소자는 커패시터만이라도 된다.
도 29는 제3 실시형태의 출력 정합 회로의 또 다른 예를 나타낸다. 이 출력 정합 회로는, 도 28에 나타낸 출력 정합 회로의 병렬 공진 회로에, 일단이 제3 전송 선로(Lm5)의 출력 단자 측단에 접속되고, 타단이 제2 커패시터(Cm5)의 출력 단자 측단에 접속된 제4 전송 선로(Lm6)와, 일단이 제4 전송 선로(Lm6)의 타단에 접속되고, 타단이 접지된 제3 커패시터(Cm6)를 설치한 구조를 가진다. 전송 선 로(Lm5, Lm6) 및 커패시터(Cm5, Cm6)는 유극형 저역 통과 필터와 거의 동일한 구조를 가지므로, 도 28의 병렬 공진 회로(Lm5, Cm5)보다 감쇠량이 많고, 감쇠 대역이 넓다. 또한, 도 29의 구조에서는, 감쇠극의 조정과 임피던스 정합의 조정의 양립이 간단하게 된다. 도 29에서는 공진 회로(Lm5, Lm6, Cm5, Cm6)가 제2 단(2) 측에 설치되어 있지만, 제1 단(1) 측이나 직렬 공진 회로의 사이에 설치될 수도 있다. 삽입 손실의 저감 및 불필요 대역의 감쇠량의 증대를 양립시키기 위하여, 반도체 소자 측으로부터 차례로, 예를 들면 3f대의 감쇠극을 가지는 직렬 공진 회로(Lm2, Cm2), 2f대의 감쇠극을 가지는 공진 회로(Lm5, Lm6, Cm5, Cm6), 및 4f대의 감쇠극을 가지는 직렬 공진 회로(Lm3, Cm3)를 접속해도 된다.
(B) 고주파 부품(복합 적층 모듈)
본 실시형태에 의한 고주파 부품은, Lm2, Cm2 등으로 이루어지는 직렬 공진 회로(도 27), Lm5, Cm5로 이루어지는 병렬 공진 회로(도 28), 또는 Lm5, Lm6, Cm5, Cm6로 이루어지는 공진 회로(도 29)를 포함하는 점 외에, 제1 실시형태에 의한 고주파 부품과 기본적으로 동일한 구조를 가진다. 또한, 도 27∼도 29에 명기되어 있지는 않지만, 제1 전송 선로의 일부를 주 선로로 하고, 거기에 병렬로 부 선로를 설치하여 커플러를 구성해도 된다. 고주파 부품을 구성하는 유전체층 및 도전체 패턴은 제1 실시형태 및 제2 실시형태와 동일하다. 또한, 제1 전송 선로를 다층 기판 내에서 복수의 도전체 패턴을 직렬로 접속함으로써 구성하고, 또한 복수의 도전체 패턴 중에서 적어도 1개에 공진 회로를 접속하면, 고성능의 고주파 부품을 더 소형화할 수 있다.
제1 실시형태 및 제2 실시형태와 마찬가지로 얻어진 적층체의 크기는 5.8mm×5.8mm×0.45mm이며, 적층체의 상면에 다이오드, 트랜지스터, 칩 인덕터 및 칩 커패시터를 탑재하고, 금속 케이스의 피복 또는 수지 밀봉 패키지에 의해 완성품을 형성한다. 완성품의 높이는, 금속 케이스의 경우 약 1.25mm이며, 수지 밀봉 패키지의 경우 약 1.2mm이다.
본 발명을 이하의 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
[실시예 1∼실시예 3, 참고예 1]
도 27∼도 29에 나타낸 공진 회로를 가지는 출력 정합 회로를 포함하는 고주파 부품(실시예 1∼실시예 3)과, 공진 회로를 가지지 않는 출력 정합 회로를 포함하는 고주파 부품(참고예 1)을, 저주파 측의 고주파 특성(삽입 손실 및 고조파의 감쇠량), 출력 정합 회로를 구성하는 전송 선로 형성에 필요한 전극 패턴의 합계 길이, 및 용량치의 합계(전극 패턴 및 탑재 부품의 양쪽)에 대하여 비교했다. 결과를 표 1에 나타낸다.
[표 1]
Figure 112009008701560-pct00001
표 1(계속)
Figure 112009008701560-pct00002
(주: *출력 정합 회로를 구성하는 전송 선로 형성에 필요한 전극 패턴의 합계 길이)
공진 회로를 가지는 실시예 1∼실시예 3은, 삽입 손실에 대해서는 공진 회로를 설치하고 있지 않은 참고예 1과 동등 이상이며, 2배파∼4배파의 감쇠량에 대하여는 참고예 1보다 대폭 개선되고, 또한 전극 패턴의 합계 길이 및 용량치의 합계에 대해서는 모두 참고예 1보다 저감되어, 고주파 부품이 소형화된 것을 알 수 있다. 이러한 점으로부터, 공진 회로를 포함하는 출력 정합 회로를 사용함으로써, 고주파 특성이 우수한 소형 고주파 부품을 얻을 수 있음을 알 수 있다. 그리고, 전술한 비교는 저주파 측의 출력 정합 회로에 관한 것이지만, 고주파 측의 출력 정합 회로도 전술한 바와 마찬가지의 효과를 얻을 수 있다.
임피던스 설계의 관점에서 전송 선로와 그라운드 전극과의 거리는 중요하며, 전송 선로의 전극 패턴 쪽이 커패시터의 전극 패턴보다 설계상의 제약이 많다. 따라서, 커패시터의 전극 패턴보다 전송 선로의 전극 패턴의 설계를 우선시한다. 또한, 출력 정합 회로의 제1 전송 선로의 구조는 삽입 손실에 큰 영향을 끼치므로, 실시예 및 참고예 모두 제1 전송 선로의 구조를 동일하게 하고, 그 중에서도 중요한 설계값인 제1 전송 선로의 전극 패턴과 그라운드 전극과의 거리를 동일한 약 75㎛로 하였다. 제1 전송 선로의 전극 패턴과 그라운드 전극과의 거리가 증대하면, 제1 전송 선로를 짧게 할 수 있고, 삽입 손실이 저감한다. 예를 들면, 유전체층을 두껍게 하여 상기 거리를 10O㎛ 이상으로 하면, 고주파 특성은 더욱 향상된다.
[실시예 4 및 실시예 5, 참고예 1]
도 1 및 도 27의 출력 정합 회로에 도 16에 나타낸 바와 같이 커플러를 설치한 고주파 부품(실시예 4 및 실시예 5)을, 참고예 1의 고주파 부품과 비교한 결과, 실시예 4 및 실시예 5의 출력 정합 회로의 삽입 손실은, 참고예 1보다 저주파측(GSM, EGSM) 및 고주파 측(DCS, PCS)보다 약 0.1∼0.25dB만큼 저감된다. 이는 파워 앰프의 중요한 특성인 효율로 환산하면, 약 1∼3%의 개선에 해당한다. 거의 한계에 이른 파워 앰프의 효율을 감안하여, 출력 정합 회로의 일부를 커플러와 공용함으로써 1% 이상의 효율 개선을 얻을 수 있는 점은, 본 발명의 현저한 효과라고 할 수 있다.
커플러의 특성에 대해서는, 용량 종단의 출력 정합 회로(실시예 4)는 참고예 1보다 방향성이 12dB 이상, 아이솔레이션이 12dB 이상으로 대폭 향상되고. 또한, 용량과 전송 선로에 의한 종단의 출력 정합 회로(실시예 5)는 참고예 1보다 방향성이 16dB 이상, 아이솔레이션이 17dB 이상으로서 더욱 향상되었다.
실장 체적에 대해서는, 용량 종단의 출력 정합 회로(실시예 4) 및 용량과 전 송 선로 종단의 출력 정합 회로(실시예 5)는 모두 약 O.4mm3와, O.5mm2 미만이다. 또한, 부 선로 길이는, 저주파 측에서 약 2mm, 고주파 측에서 약 1mm로, 모두 3mm 미만이다. 이와 같이 제1 전송 선로의 일부를 커플러의 주 선로로 하는 본 발명의 구조는 고주파 부품의 대폭적인 소형화를 가능하게 하는 것을 알 수 있다.

Claims (24)

  1. 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서,
    상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로를 포함하고, 상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지는, 고주파 부품.
  2. 제1항에 있어서,
    상기 복수의 도전체 패턴은 비아 전극으로 접속되어 있고, 상기 복수의 도전체 패턴 중 인접하는 유전체층에 형성된 도전체 패턴끼리는 상기 비아 전극으로 접속된 부분에서만 적층 방향으로 대향하고 있는, 고주파 부품.
  3. 제1항에 있어서,
    상기 나선부는, 상기 고주파 증폭기 측의 제1 단과 상기 출력 단자 측의 제2 단을 포함하고, 상기 제1 단은 비아 전극을 통하여 상기 고주파 증폭기와 접속되고, 상기 제2 단은 상기 제1 단보다 상기 고주파 증폭기에 가까운 적층 방향 위치에 있는, 고주파 부품.
  4. 제1항에 있어서,
    상기 나선부는, 상기 고주파 증폭기 측의 제1 단과 상기 출력 단자 측의 제2 단을 포함하고, 상기 제1 단은 비아 전극을 통하여 상기 고주파 증폭기와 접속되고, 상기 제2 단은 상기 제1 단보다 상기 고주파 증폭기로부터 먼 적층 방향 위치에 있는, 고주파 부품.
  5. 제3항 또는 제4항에 있어서,
    상기 나선부의 제2 단보다 제1 단에 가까운 적층 방향 위치에 그라운드 전극이 배치되어 있는, 고주파 부품.
  6. 제5항에 있어서,
    적어도 일부의 인접하는 유전체층에서, 상기 그라운드 전극에 가까운 쪽의 유전체층에 형성된 도전체 패턴이, 상기 그라운드 전극으로부터 먼 쪽의 유전체층에 형성된 도전체 패턴보다 폭이 넓은, 고주파 부품.
  7. 제3항 또는 제4항에 있어서,
    상기 나선부의 제1 단보다 제2 단에 가까운 적층 방향 위치에 그라운드 전극이 배치되어 있는, 고주파 부품.
  8. 제7항에 있어서,
    적어도 일부의 인접하는 유전체층에서, 상기 그라운드 전극에 가까운 쪽의 유전체층에 형성된 도전체 패턴이, 상기 그라운드 전극으로부터 먼 쪽의 유전체층에 형성된 도전체 패턴보다 폭이 넓은, 고주파 부품.
  9. 제1항 또는 제2항에 있어서,
    송신계와 수신계와의 접속을 전환하는 스위치 회로를 포함하는 안테나 스위치 모듈을 포함하고, 상기 출력 정합 회로와 상기 안테나 스위치 모듈 사이에서 임피던스 정합이 취해져 있는, 고주파 부품.
  10. 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서,
    상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 고주파 전력을 검출하는 주 선로 및 부 선로로 이루어지는 커플러를 포함하고,
    상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지며,
    상기 주 선로는 상기 나선부의 일부로 이루어지고,
    상기 주 선로 및 상기 부 선로는 상기 다층 기판 내에 형성되어 있으며,
    상기 주 선로 및 부 선로를 구성하는 전극 패턴의 적어도 일부는, 하나의 유전체층 위에 대향하여 배치되어 있거나, 유전체층을 통해 적층 방향으로 대향하여 배치되어 있는, 고주파 부품.
  11. 제10항에 있어서,
    상기 부 선로의 전극 패턴의 적어도 일부의 폭은 상기 주 선로의 전극 패턴의 적어도 일부의 폭보다 좁고, 위에서 볼 때 상기 부 선로의 전극 패턴의 적어도 일부는 상기 주 선로의 전극 패턴의 적어도 일부의 폭의 내측에 위치하는, 고주파 부품.
  12. 제10항 또는 제11항에 있어서,
    상기 부 선로의 일단은, 저항과 상기 저항에 병렬로 접속된 커패시터로 종단(終端)되어 있는, 고주파 부품.
  13. 제12항에 있어서,
    상기 커패시터에 직렬로 전송 선로가 접속되어 있는, 고주파 부품.
  14. 제10항 또는 제11항에 있어서,
    송신계와 수신계와의 접속을 전환하는 스위치 회로를 포함하는 안테나 스위치 모듈을 포함하고, 상기 출력 정합 회로와, 상기 안테나 스위치 모듈 사이에서 임피던스 정합이 취해져 있는, 고주파 부품.
  15. 고주파 증폭기와, 상기 고주파 증폭기로부터 출력된 고주파 전력을 받는 출력 정합 회로를 포함하는 고주파 회로를, 복수의 유전체층을 적층하여 이루어지는 다층 기판에 구성한 고주파 부품으로서,
    상기 출력 정합 회로는, 상기 고주파 증폭기 측으로부터 출력 단자 측에 상기 고주파 전력을 전파시키는 제1 전송 선로와, 상기 제1 전송 선로에 분기형으로 접속된 적어도 1개의 공진 회로를 포함하고,
    상기 제1 전송 선로는, 복수의 유전체층에 걸쳐서 형성된 복수의 도전체 패턴을 적층 방향을 중심축으로 하는 나선형으로 접속함으로써 형성되어 있는 나선부를 가지는, 고주파 부품.
  16. 제15항에 있어서,
    상기 공진 회로는 제1 커패시터와 제2 전송 선로에 의해 구성된 직렬 공진 회로인, 고주파 부품.
  17. 제15항 또는 제16항에 있어서,
    상기 제1 전송 선로에 직렬로 접속된 제3 전송 선로와, 상기 제3 전송 선로에 병렬로 접속된 제2 커패시터로 이루어지는 병렬 공진 회로를 포함하는 고주파 부품.
  18. 제17항에 있어서,
    제4 전송 선로와 제3 커패시터를 더 포함하고, 상기 제4 전송 선로의 일단은 상기 제3 전송 선로의 출력 단자 측 일단에 접속되고, 상기 제4 전송 선로의 타단은 상기 제2 커패시터의 출력 단자 측 일단에 접속되고, 상기 제3 커패시터의 일단은 상기 제4 전송 선로의 타단에 접속되고, 상기 제3 커패시터의 타단은 접지되어 있는, 고주파 부품.
  19. 제15항 또는 제16항에 있어서,
    상기 고주파 전력의 n배 고조파(n은 2 이상의 자연수) 중 적어도 하나의 주파수와 일치하도록, 상기 공진 회로의 공진 주파수가 조정되어 있는, 고주파 부품.
  20. 제15항 또는 제16항에 있어서,
    송신계와 수신계와의 접속을 전환하는 스위치 회로를 포함하는 안테나 스위치 모듈을 포함하고, 상기 출력 정합 회로와 상기 안테나 스위치 모듈 사이에서 임피던스 정합이 취해져 있는, 고주파 부품.
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