KR101441691B1 - 반도체 장치 - Google Patents

Abstract

2개의 칩을 다이 패드에 횡배열로 탑재할 때에 칩의 위치 정렬이 용이한 반도체 장치를 얻는다. 횡배열로 배치된 제1 및 제2 다이 패드(11, 12)의 주위에 복수의 이너 리드(15)가 배치되어 있다. 제1 및 제2 칩(16, 17)이 제1 및 제2 다이 패드(11, 12) 상에 각각 탑재되어 있다. 제1 칩(16)과 제2 칩(17)의 배열 방향으로 연장되는 바(18)가, 제1 및 제2 칩(16, 17)과 복수의 이너 리드(15) 사이에 설치되어 있다. 복수의 와이어(20)에 의해, 제1 및 제2 칩(16, 17)과 복수의 이너 리드(15)가 각각 접속되고, 제1 칩(16)과 제2 칩(17)이 접속되어 있다. 이들은 수지(21)에 의해 밀봉되어 있다. 바(18)에는 제1 칩(16)과 제2 칩(17)의 배열 방향에서, 제1 칩과 제2 칩 사이에 상당하는 위치에, 안표로서 돌기(19)가 형성되어 있다.

제1 칩, 제2 칩, 이너 리드, 제1 다이 패드, 제2 다이 패드, 와이어, 바

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 2개의 칩을 다이 패드에 횡배열로 탑재하여 수지 밀봉하는, 소위 SIP(System In Package) 타입의 반도체 장치에 관한 것이다.

도 9는, 큰 다이 패드에 2개의 칩을 횡배열로 탑재한 종래의 반도체 장치를 도시하는 평면도이다. 다이 패드(31) 상에 2개의 칩(16, 17)이 탑재되어 있다. 여기서는 다이 패드(31)는 칩(16, 17)보다도 크다. 복수의 와이어(20)에 의해, 칩(16, 17)과 복수의 이너 리드(15)가 각각 접속되고, 칩(16, 17)끼리가 접속되어 있다. 칩(16, 17) 사이에서 다이 패드(31)에 슬릿(32)이 형성되어 있다. 이 반도체 장치의 제조 공정에서, 다이 패드(31)에 칩(16, 17)을 탑재할 때에, 다이 패드(31)의 단부 및 슬릿(32)을 안표로서 위치 정렬을 행하고 있었다. 또한, 다이 패드 상에 1개의 칩을 탑재한 반도체 장치로서, 다이 패드에 안표를 표시한 것이 특허 문헌 2에 기재되어 있다.

최근, 온도 사이클성을 개선하기 위해, 다이 패드를 칩보다도 작게 한 반도체 장치가 제안되어 있다. 이것은, 2개의 반도체 칩을 횡배열로 하여 다이 패드에 탑재하는 SIP 타입의 반도체 장치에도 적용되고 있다(예를 들면, 특허 문헌 1을 참 조).

[특허 문헌 1] 일본 특허 공개 제2003-110082호 공보

[특허 문헌 2] 일본 특허 공개 제2007-35853호 공보

반도체 칩을 수지 밀봉하는 몰드 수지와 금속제의 다이 패드와의 밀착성은 일반적으로 좋지 않기 때문에, 몰드 수지와 다이 패드의 칩 탑재면의 이면 사이에서 박리가 생기기 쉽다. 실제로 온도 사이클 시험에서 박리가 인지되었다. 그 때문에 복수의 칩을 다이 패드에 횡배열로 탑재하는 반도체 장치에서도, 소 다이 패드화가 진행되고 있다. 이 소다이 패드화시에 이하의 검토 사항이 발명자에 의해 발견되었다.

(1) 횡배열로 탑재된 칩끼리는, 전기적 접속을 위해 직접 와이어로 접합된다. 그리고, 수지 밀봉 시, 이 와이어가 수지의 흐름을 저해하기 때문에, 와이어와 다이 패드 사이에 수지가 주입되기 어렵다. 단, 도 9의 반도체 장치에서는 칩 탑재 시의 위치 정렬을 위해 사용한 슬릿(32)을 통하여 수지가 주입된다. 소다이 패드화하는 경우라도, 칩 사이를 접속하는 와이어의 아래에 수지를 주입하기 쉬운 구조를 검토해야 한다.

(2) 도 9와 같은 칩이 배열되는 방향으로 수직으로 연장되는 세로로 긴 슬릿(32)을 설치하지 않은 경우, 다이 패드에의 칩 탑재 시에 2개의 칩의 위치 정렬에 사용하는 안표를 어떻게 구성해야 할지 검토할 필요가 있다.

본 발명은, 전술한 바와 같은 과제를 해결하기 위해 이루어진 것으로서, 그 목적은 2개의 칩을 횡배열로 탑재하고, 2개의 칩 사이를 직접 와이어로 접속하는 반도체 장치에서, 수지 밀봉 누설을 방지하는 반도체 장치를 얻는 것이다.

또한，다른 목적은, 2개의 칩을 다이 패드에 횡배열로 탑재할 때에 칩의 위치 정렬이 용이한 반도체 장치를 얻는 것이다.

본 발명의 일 실시예에 따른 반도체 장치는, 횡배열로 배치된 제1 및 제2 다이 패드와, 복수의 이너 리드와, 제1 및 제2 다이 패드 상에 각각 탑재된 제1 및 제2 칩과, 제1 및 제2 칩과 복수의 이너 리드 사이에 형성되고, 제1 칩과 제2 칩의 배열 방향으로 연장되는 바와, 복수의 와이어와, 제1 및 제2 다이 패드, 이들을 밀봉하는 수지를 구비한다. 바는, 제1 칩과 제2 칩의 배열 방향에서, 제1 칩과 제2 칩 사이에 상당하는 위치에 형성된 안표를 갖는다.

본 발명의 다른 일 실시예에 따른 반도체 장치는, 금속제의 탑재 부재와, 이 탑재 부재의 주면에 탑재된 제1 칩과, 제1 칩과 이격하여 제1 방향으로 배열되도록 탑재 부재의 주면에 탑재된 제2 칩과, 제1 및 제2 칩의 주위에 배치된 복수의 이너 리드와, 제1 및 제2 칩과 복수의 이너 리드를 각각 접속하는 복수의 제1 와이어와, 제1 칩과 제2 칩을 접속하는 복수의 제2 와이어와, 복수의 이너 리드, 제1 및 제2 칩, 복수의 제1 와이어 및 복수의 제2 와이어를 밀봉하는 수지를 구비하고, 탑재 부재의 주면은, 각각 일체적으로 구성된, 제1 칩과 겹치는 제1 부분과, 제2 칩과 겹치는 제2 부분과, 제1 칩과 제2 칩 사이에 있는 제3 부분을 갖고, 제1 부분의 면 적은, 제1 칩의 탑재 부재와 마주 보는 면의 면적보다도 작고, 제2 부분의 면적은, 제2 칩의 탑재 부재와 마주 보는 면의 면적보다도 작고, 제1 부분은 주면에 수직한 방향 및 제1 방향에 모두 수직한 제2 방향의 폭이, 제3 부분의 제2 방향의 최대 폭보다도 큰 부분을 갖고, 제2 부분은 제2 방향의 폭이, 제3 부분의 제2 방향의 최대 폭보다도 큰 부분을 갖는다.

본 실시예에 따른 반도체 장치이면, 제1 및 제2 칩과 복수의 이너 리드 사이에 형성된 바에 안표를 형성하였으므로, 2개의 칩을 다이 패드에 횡배열로 탑재할 때에 칩의 위치 정렬이 용이하다.

또한，다른 실시예에 따른 반도체 장치이면, 이격하여 배치된 2개의 칩을 각각 탑재하는 탑재 부재의 탑재 부분(제1 및 제2 부분)을 연결하는 연결 부분(제3 부분)의 폭을, 해당 탑재 부분의 폭보다도 작게 하였기 때문에, 칩 사이를 접속하는 와이어의 아래에 수지를 주입하기 쉽다.

<실시 형태 1>

도 1은 본 발명의 실시 형태에 따른 반도체 장치의 내부를 도시하는 평면도이며, 도 2는 도 1의 A-A'에서의 단면도이다. 도 10은 도 1의 B-B'에서의 단면도이다. 제1 다이 패드(11)(제1 부분)와 제2 다이 패드(12)(제2 부분)가 횡배열로 배치되어 있다. 제1 및 제2 다이 패드(11, 12)는 현수 리드(13)에 의해 지지되고, 양자는 접속 리드(14)에 의해 접속되어 있다. 제1 및 제2 다이 패드(11, 12), 접 속 리드(14) 및 현수 리드(13)는 금속 부재를 일체 성형시킨 금속제의 탑재 부재를 이룬다. 제1 및 제2 다이 패드(11, 12)의 주위에 복수의 이너 리드(15)가 배치되어 있다.

제1 칩(16)은 주면을 제1 다이 패드(11)에 서로 겹치게 하여, 제1 다이 패드(11)의 주면 상에 페이스트(도시 생략)에 의해 탑재되어 있다. 또한, 제2 칩(17)은 제1 칩(16)과 이격하여 제1 방향으로 배열되도록, 주면을 제2 다이 패드(12)에 서로 겹치게 하여, 제2 다이 패드(12)의 주면 상에 페이스트(도시 생략)에 의해 탑재되어 있다. 여기서, 제1 및 제2 다이 패드(11, 12)는, 각각 제1 및 제2 칩(16, 17)보다도 작다. 또한, 제2 칩(17)의 측면은, 제1 칩(16)의 측면과 제1 방향으로 간격을 두고 대향하여 배치되어 있다.

각각 서로 다른 2개의 현수 리드(13)의 조에 의해 지지된 2개의 바(18)는, 탑재 부재의 칩 탑재면에 대해 수직한 방향으로부터 보아 제1 및 제2 칩(16, 17)과 복수의 이너 리드(15)의 일부(각 바(18)를 지지하는 2개의 현수 리드 사이에 배열되는 리드의 군) 사이에 위치하도록 설치되고, 제1 칩(16)과 제2 칩(17)의 배열 방향(제1 방향)을 따라서 연장된다. 즉, 바(18)는, 제1 및 제2 칩(16, 17)을 사이에 두고 대향하도록 2개 설치되어 있다. 또한，2개의 현수 리드(13)에 의해 지지된 별도의 바(22)는, 제2 칩(17)과 복수의 이너 리드(15)의 별도의 일부의 리드(바(22)를 지지하는 2개의 현수 리드 사이에 배열되는 리드의 군) 사이에 설치되고, 바(18)의 연장 방향과는 직교하는 방향으로 연장되어 있다. 본 실시 형태에서는 바(18, 22)도 탑재 부재와 일체 성형되어 이루어진다. 이 탑재 부재는 전기적 으로 접지되기 때문에, 바(18, 22)도 전기적으로 접지된다.

또한，2개의 바(18)에는, 각각 제1 및 제2 칩(16, 17)에 대향하는 측면에, 제1 칩(16)과 제2 칩(17) 사이의 이격 부분에 마주 본 위치에 안표로서 돌기(19)가 형성되어 있다. 즉, 2개의 바(18)에는, 각각 제1 칩(16)과 제2 칩(17)의 배열 방향에서, 제1 칩(16)과 제2 칩(17) 사이에 상당하는 위치에 안표로서 돌기(19)가 형성되어 있다. 돌기(19)는 바(18)의 측면으로부터 제1 및 제2 다이 패드(11, 12)가 배치되어 있는 방향으로 돌출되어 있고, 바(18)의 연장 방향(제1 방향)으로 식별할 수 있는 정도의 소정 폭을 갖고 있다.

복수의 와이어(20)에 의해, 제1 및 제2 칩(16, 17)과 복수의 이너 리드(15) 또는 바(18)가 각각 접속되고, 제1 칩(16)과 제2 칩(17)이 접속되어 있다. 여기서, 도 10에 도시한 바와 같이 제1 및 제2 칩(16, 17)과 이너 리드(15)를 접속하는 와이어(20)를 제1 와이어(20a)로 하고, 제1 칩(16)과 제2 칩(17)을 접속하는 와이어(20)를 제2 와이어(20b)로 한다. 그리고, 이들 제1 및 제2 다이 패드(11, 12), 복수의 이너 리드(15), 제1 및 제2 칩(16, 17), 복수의 와이어(20) 및 바(18)가 수지(21)에 의해 밀봉되어 있다.

상기의 반도체 장치의 제조 공정에 대해서 설명한다. 우선, 도 3에 도시한 바와 같이 형성된 리드 프레임을 준비한다. 실제로는 1매의 리드 프레임에, 도 3과 같이 패터닝된 부분이 복수 설치되지만, 편의상 1개의 패키지에 대한 리드 프레임 부분을 나타낸다. 2개의 바(18)는, 각각 제1 및 제2 다이 패드(11, 12)와 바(18)를 지지하는 2개의 현수 리드 사이에서 배열되어 있는 이너 리드(15) 사이에 설치되고, 제1 및 제2 다이 패드(11, 12)와의 사이 및 그 이너 리드(15)와의 사이에는 각각 간극이 존재한다. 바(22)도 제2 다이 패드(12)와 바(22)를 지지하는 2개의 현수 리드 사이에서 배열되어 있는 이너 리드(15)와의 사이에 설치되고, 제2 다이 패드(12)와의 사이 및 그 이너 리드(15)와의 사이에는 각각 간극이 존재한다.

다음으로, 도 4에 도시한 바와 같이 제1 및 제2 칩(16, 17)을 다이 패드(11, 12) 상에 탑재한다. 도 3의 탑재 부재의 사선 모양을 나타낸 2개의 부분에, 제1 및 제2 칩(16, 17)이 각각 탑재된다. 본 실시 형태에서는, 다이 패드(11)의 면적은 제1 칩(16)의 면적보다도 작고, 다이 패드(12)의 면적은 제2 칩(17)의 주면의 면적보다도 작은, 소위 소다이 패드가 채용되어 있다. 그리고, 제1 칩(16)의 탑재 부재와 대향하는 사각 형상의 주면을 규정하는 주변의 4변은, 탑재 부재와는 겹치지 않는 부분을 갖고, 제2 칩(17)의 탑재 부재와 대향하는 사각 형상의 주면을 규정하는 주변의 4변은 탑재 부재와는 겹치지 않는 부분을 갖는다.

도 11은, 도 4의 칩 탑재 부분을 확대한 평면도이다(각각의 칩에 설치된 패드는 도시 생략하고 있음). 도면 중에, 제1 방향은 제1 및 제2 칩(16, 17)이 배열되는 방향이며, 제2 방향은 탑재 부재의 주면에 수직한 방향 및 제1 방향에 모두 수직한 방향이다.

제1 칩(16)의 탑재 부재와 마주 보는 제1 면은, 제1 방향에서 마주 보는 긴 변(16a)(제3 변) 및 긴 변(16b)과, 제2 방향에서 마주 보는 짧은 변(16c)(제1 변) 및 짧은 변(16d)(제2 변)을 갖는다. 긴 변(16a)은 제1 점(16e)에서 짧은 변(16c)과 교차하고 제2 점(16f)에서 짧은 변(16d)과 교차한다.

제2 칩(17)의 탑재 부재와 마주 보는 제2 면은, 제1 방향에서 마주 보는 긴 변(17a)(제6 변) 및 긴 변(17b)과, 제2 방향에서 마주 보는 짧은 변(17c)(제4 변) 및 짧은 변(17d)(제5 변)을 갖는다. 긴 변(17a)은 제3 점(17e)에서 짧은 변(17c)과 교차하고 제4 점(17f)에서 짧은 변(17d)과 교차한다.

제1 칩(16)의 제1 면은, 탑재 부재와 겹치지 않는 부분 A(제4 부분), 부분 B(제5 부분) 및 부분 C를 갖는다. 부분 A는, 제1 점(16e)으로부터 연속하는 짧은 변(16c)의 적어도 일부와, 제1 점(16e)으로부터 연속하는 긴 변(16a)의 일부와, 다이 패드(11)의 외연으로 둘러싸여진 부분이다. 부분 B는, 제2 점(16f)으로부터 연속하는 짧은 변(16d)의 적어도 일부와, 제2 점(16f)으로부터 연속하는 긴 변(16a)의 다른 일부와, 다이 패드(11)의 외연으로 둘러싸여진 부분이다. 부분 C는, 긴 변(16b)의 거의 모두와, 다이 패드(11)의 외연으로 둘러싸여진 부분이다.

제2 칩(17)의 제2 면은, 탑재 부재와 겹치지 않는 부분 D(제6 부분), 부분 E(제7 부분) 및 부분 F를 갖는다. 부분 D는, 제3 점(17e)으로부터 연속하는 짧은 변(17c)의 거의 모두와, 제3 점(17e)으로부터 연속하는 긴 변(17a)의 일부와, 다이 패드(12)의 외연으로 둘러싸여진 부분이다. 부분 E는, 제4 점(17f)으로부터 연속하는 짧은 변(17d)의 거의 모두와, 제4 점(17f)으로부터 연속하는 긴 변(17a)의 다른 일부와, 다이 패드(12)의 외연으로 둘러싸여진 부분이다. 부분 F는, 긴 변(17b)의 적어도 일부와, 다이 패드(12)의 외연으로 둘러싸여진 부분이다. 제1 및 제2 칩은 부분 A∼F에서 밀봉 수지(21)와 밀착하고 있다.

또한, 다이 패드(11, 12)의 형상은, 소다이 패드이면 되고, 상기 구성에 한 정되지 않는다. 예를 들면, 제1 칩(16)의 짧은 변(16c)은, 짧은 변(17c)과 마찬가지로, 모두가 탑재 부재와 겹치지 않도록 하여도 된다. 짧은 변(16d)도, 모두가 탑재 부재와 겹치지 않도록 하여도 된다. 제2 칩(17)의 짧은 변(17c)은, 짧은 변(16c)과 마찬가지로, 제3 점(17e)으로부터 연속하는 일부만이 탑재 부재와 겹치지 않도록 하여도 된다. 짧은 변(17d)도, 제4 점(17f)으로부터 연속하는 일부만이 탑재 부재와 겹치지 않도록 하여도 된다.

탑재 부재의 주면은, 각각 일체적으로 구성된, 제1 칩(16)과 겹치는 제1 부분(다이 패드(11)의 주면)과, 제2 칩(17)과 겹치는 제2 부분(다이 패드(12)의 주면)과, 제1 칩(16)과 제2 칩(17) 사이에 있는 제3 부분(접속 리드(14)의 주면)을 갖는다. 제1 부분의 면적은, 제1 칩(16)의 탑재 부재와 마주 보는 면의 면적보다도 작다. 제2 부분의 면적은, 제2 칩(17)의 탑재 부재와 마주 보는 면의 면적보다도 작다.

또한，2개의 칩(16, 17) 사이에 위치하는 탑재 부재의 부분(접속 리드(14))의 최대 폭 Y가, 그 폭 Y와 동일한 방향(제2 방향)을 따른 칩(16, 17)의 폭 중 어느 것이라도 작아질 만큼 다이 패드가 작다. 구체적으로는, 제1 부분(다이 패드(11)의 주면)은 제2 방향의 폭 W1이, 제3 부분(접속 리드(14)의 주면)의 제2 방향의 최대 폭 Y보다도 큰 부분을 갖는다. 제2 부분(다이 패드(12)의 주면)은 제2 방향의 폭 W2가, 제3 부분(접속 리드(14)의 주면)의 제2 방향의 최대 폭 Y보다도 큰 부분을 갖는다.

칩(16, 17)의 다이 패드에의 탑재에서는, 예를 들면 다이 패드(11, 12) 상에 페이스트를 도포한 후에, 다이 패드(11, 12)에 꽉 누름으로써 각각 제1 및 제2 칩(16, 17)을 탑재 부재에 접합한다. 이 때에, 돌기(19)를 안표로 함으로써, 제1 및 제2 칩(16, 17)의 위치 정렬이 용이하다. 제1 및 제2 칩의 탑재 부재에 탑재되지 않는 측의 주면에는 신호의 주고받음을 행하는 패드와 전원 전압 및 그라운드 전압을 받는 패드가 형성되어 있다. 칩의 탑재 후, 제1 및 제2 칩(16, 17)과 복수의 이너 리드(15)를 와이어 본딩으로 접속하고, 또는 제1 및 제2 칩(16, 17) 사이에서는, 그 대향하는 2변을 각각 따라서 배열되는 패드끼리를 와이어 본딩한다. 또한 제2 칩(17)의 패드의 일부는 바(22)에 와이어 본딩되고, 접지 레벨의 전압이 공급된다. 와이어 본딩 후에 수지 밀봉을 행함으로써, 도 1에 도시한 상기 반도체 장치가 제조된다.

이와 같이 접속 리드(14)의 폭을, 소다이 패드화하고 있는 다이 패드(11, 12)의 폭보다도 작게 하였기 때문에, 제1 및 제2 칩(16, 17) 사이의 좁은 간극에 수지(21)가 유입될 때의 장해가 적어진다. 따라서, 도 10에 도시한 바와 같이, 하측으로부터의 수지(21)의 유입 경로를 확보할 수 있기 때문에, 와이어(20b)의 하측에서의 수지 밀봉을 확실하게 행할 수 있다.

그런데, 이와 같이 소다이 패드를 채용하는 반도체 장치의 경우, 다이 패드에 칩을 탑재할 때에, 다이 패드의 단부나 다이 패드에 형성한 슬릿 등을 안표로서 칩을 위치 정렬할 수는 없다. 하나의 이유로서, 슬릿과 같은 안표를 사이즈가 소다이 패드 부분에 가공하여 형성하는 것은 다이 패드의 강도 저하가 염려되기 때문이다. 따라서, 바(18)는, 제1 및 제2 칩(16, 17)을 사이에 두고 대향하도록 2개 설치되어 있다. 그리고, 이 2개의 바(18)에는, 각각 제1 칩(16)과 제2 칩(17) 사이에 안표로서 돌기(19)가 형성되어 있다. 이와 같이 안표를 2개 설치함으로써, 제1 및 제2 칩(16, 17)의 회전 어긋남을 검출할 수 있다.

도 5는, 돌기의 부분을 확대한 평면도이다. 제1 칩(16)과 제2 칩(17)의 배열 방향(제1 방향)에서의 돌기(19)의 폭 WA는, 제1 칩(16)과 제2 칩(17)의 서로 대향하는 측면의 사이의 간격 LA보다도 작다. 그리고, 돌기(19)가 돌출되어 있는 길이 WB는, 제1 방향과 직교하는 방향에서의 바(18)와 제1 칩(16)의 간격 LB16 및 제1 방향과 직교하는 방향에서의 바(18)와 제2 칩(17)의 간격 LB17의 어느 것보다도 작다. 이에 의해, 제1 및 제2 칩(16, 17)을 탑재 부재에 탑재할 때, 제1 및 제2 칩(16, 17)이 돌기(19)에 접촉하여 손상을 입는 것을 방지할 수 있다.

여기서 칩(16)을 탑재 부재에 탑재할 때의 위치 정렬 방법을 구체적으로 설명한다. 우선 제1 다이 본드 장치를 사용하여, 제1 칩(16)을 다이 패드(11)에 다이 본드하는 제1 다이 본드 공정을 순차적으로 반복함으로써, 복수의 제1 칩(16)이 따로따로의 다이 패드(11)에 탑재된다. 그 사이에서, 1개 패키지에 대한 제1 칩(16)을 탑재 부재의 다이 패드(11)에 탑재한 후, 제1 칩(16)의 측면과 돌기(19)의 엣지와의 간격 X1(도 5 참조)을 측정한다. 도시하지 않지만, 반대측의 바(18)에 형성된 돌기(19)에 대해서도 마찬가지로 행한다. 간격 X1이 원하는 범위를 초과하는 경우에는, 다음 패키지의 제1 칩(16)에 대한 다이 본드 시에, 그 전의 제1 칩(16)에서 측정한 X1에 기초하여 지금부터 다이 본드하고자 하는 제1 칩(16)의 측면과 돌기(19)의 엣지와의 간격 X1이 원하는 범위로 되는 위치에 제1 칩(16)이 탑 재 부재에 탑재되도록 제1 다이 본드 장치를 튜닝한다.

이 제1 다이 본드 공정마다 측정하는 간격 X1이 원하는 범위 내에 측정되는 횟수가 소정 횟수 계속된 경우에는, 그 후의 제1 다이 본드 공정에서는 간격 X1의 측정을 행하지 않고 제1 칩(16)의 다이 본드 위치가 적정하게 튜닝된 상태로 하여 제1 다이 본드 장치에서 순차적으로 제1 칩(16)을 다이 본드한다. 돌기(19)의 양 엣지와 칩(16, 17)의 측면과의 간격 X1, X2의 각각의 상기 원하는 범위는, 예를 들면 0.2㎜ 이내, 바람직하게는 0.1㎜ 이내, 보다 엄격하게는 0.05㎜ 이내이다.

다음으로，별도의 제2 다이 본드 장치를 사용하여 제1 칩(16)이 탑재 완료된 탑재 부재에 대해 제2 칩을 다이 패드(12)에 다이 본드하는 제2 다이 본드 공정을 순차적으로 반복한다. 이에 의해, 복수의 제2 칩(17)이 따로따로의 다이 패드(12)에 탑재된다. 그 사이에서, 임의의 하나의 제2 칩(17)을 탑재 부재의 다이 패드(12)에 탑재한 후, 제2 칩(17)의 측면과 돌기(19)의 다른 엣지와의 간격 X2(도 5 참조)를 측정한다. 도시하지 않지만, 반대측의 바(18)에 형성된 돌기(19)에 대해서도 마찬가지로 행한다. 간격 X2가 원하는 범위를 초과한 경우에는, 다음 패키지의 제2 칩(17)에 대한 다이 본드 시에, 그 전의 제2 칩(17)에서 측정한 간격 X2에 기초하여 지금부터 다이 본드하고자 하는 제2 칩(17)의 측면과 돌기(19)의 엣지와의 간격 X2가 원하는 범위로 되는 위치에 제2 칩(17)이 탑재 부재에 탑재되도록 제2 다이 본드 장치를 튜닝한다.

이 제2 다이 본드 공정마다 측정하는 간격 X2가 원하는 범위 내에 측정되는 횟수가 소정 횟수 계속된 경우에는, 그 후의 제2 다이 본드 공정에서는 간격 X2의 측정을 행하지 않고 제2 칩(17)의 다이 본드 위치가 정확히 튜닝된 상태의 제2 다이 본드 장치에서 순차적으로 제2 칩(17)을 다이 본드한다.

또한 2개의 칩의 위치 정렬의 안표로서, 바의 연장 방향에서의 안표의 폭을 식별할 수 있으면, 도 6에 도시한 바와 같이, 안표는 바(18)의 제1 및 제2 칩과의 대향하는 측면에 형성한 오목부(23)이어도 된다. 오목부(23)의 폭은 제1 칩과 제2 칩 사이의 간격 LA로 한다. 오목부(23)의 양 엣지와 칩(16, 17)의 측면과의 각각 간격을 허용할 수 있는 범위 내, 예를 들면 ±0.2㎜ 이내, 바람직하게는 ±0.1㎜ 이내, 보다 엄격하게는 ±0.05㎜ 이내이면, 제1 및 제2 칩(16, 17)의 대향하는 각각의 측면이, 오목부(23)의 대응의 엣지와 어긋나 있어도 된다. 또한 바에 안표를 형성하는 개소는, 칩과의 대향 측면에 한정되지 않는다. 바의 연장 방향에서의 칩 사이의 이격 부분의 위치이면 바의 상면, 반대측 측면이어도 된다.

<실시 형태 2>

본 실시 형태 2에서는, 도 7에 도시한 바와 같이 실시 형태 1과 같이 바(18)에 안표를 표시하지 않고, 접속 리드(14)에 안표로서 오목부(24)를 표시한다. 즉, 탑재 부재는 제1 및 제2 칩(16, 17) 사이에 위치하고, 제1 다이 패드(11)(제1 부분)와 제2 다이 패드(12)(제2 부분)를 연결하는 접속 리드(14)(제3 부분)를 갖는다. 그리고, 접속 리드(14)를 통하여 제1 다이 패드(11)로부터 제2 다이 패드(12)에 연속하는 측면에, 이 측면의 내측의 방향으로 우묵하게 들어간 오목부(24)가 형성되어 있다. 이 오목부(24)의 저면 부분은 적어도 접속 리드(14)에 위치한다. 그리고, 도 8에 도시한 바와 같이 제1 및 제2 칩(16, 17)이 다이 패드(11, 12) 상 에 탑재된다. 그 밖의 구성은 실시 형태 1과 마찬가지이다. 이와 같이 칩(16, 17)을 다이 패드에 탑재할 때에, 오목부(24)를 안표로 함으로써, 제1 및 제2 칩(16, 17)의 위치 정렬이 용이하다.

도 1은 본 발명의 실시 형태 1에 따른 반도체 장치의 내부를 도시하는 평면도.

도 2는 도 1의 A-A'에서의 단면도.

도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도.

도 4는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도.

도 5는 돌기의 부분을 확대한 평면도.

도 6은 본 실시 형태 1의 안표의 변형예를 도시하는 평면도.

도 7은 본 실시 형태 2에 따른 반도체 장치를 설명하기 위한 평면도.

도 8은 본 실시 형태 2에 따른 반도체 장치를 설명하기 위한 평면도.

도 9는 큰 다이 패드에 2개의 칩을 횡배열로 탑재한 종래의 반도체 장치를 도시하는 평면도.

도 10은 도 1의 B-B'에서의 단면도.

도 11은 도 4의 칩 탑재 부분을 확대한 평면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 제1 다이 패드(제1 부분)

12 : 제2 다이 패드(제2 부분)

14 : 접속 리드(제3 부분)

15 : 이너 리드

16 : 제1 칩

17 : 제2 칩

18 : 바

19 : 돌기(안표)

20 : 와이어

21 : 수지

23, 24 : 오목부(안표)

Claims (16)

1. 횡배열로 배치된 제1 및 제2 다이 패드와,

   상기 제1 및 제2 다이 패드의 주위에 배치된 복수의 이너 리드와,

   상기 제1 및 제2 다이 패드 상에 각각 탑재된 제1 및 제2 칩과,

   상기 제1 및 제2 칩과 상기 복수의 이너 리드 사이에 형성되고, 상기 제1 칩과 상기 제2 칩의 배열 방향으로 연장되는 바와,

   상기 제1 및 제2 칩과 상기 복수의 이너 리드를 각각 접속하고, 상기 제1 칩과 상기 제2 칩을 접속하는 복수의 와이어와,

   상기 제1 및 제2 다이 패드, 상기 복수의 이너 리드, 상기 제1 및 제2 칩, 상기 복수의 와이어 및 상기 바를 밀봉하는 수지

   를 포함하고,

   상기 제1 및 제2 다이 패드는, 상기 제1 및 제2 칩보다도 작고,

   상기 바는, 상기 제1 칩과 상기 제2 칩의 배열 방향에서, 상기 제1 칩과 상기 제2 칩 사이에 설치된 칩 탑재시의 위치 정렬용의 안표(mark)를 갖는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서,

   상기 바는 전기적으로 접지되어 있는 것을 특징으로 하는 반도체 장치.
3. 제1항 또는 제2항에 있어서,

   상기 바는, 상기 제1 및 제2 칩을 사이에 두고 대향하도록 2개 설치되고,

   이 2개의 바는, 각각 상기 제1 칩과 상기 제2 칩 사이에 설치된 안표를 갖는 것을 특징으로 하는 반도체 장치.
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