KR101421714B1 - 집적 회로 패키지 처리 방법 및 집적 회로 패키지 - Google Patents

집적 회로 패키지 처리 방법 및 집적 회로 패키지 Download PDF

Info

Publication number
KR101421714B1
KR101421714B1 KR1020050055694A KR20050055694A KR101421714B1 KR 101421714 B1 KR101421714 B1 KR 101421714B1 KR 1020050055694 A KR1020050055694 A KR 1020050055694A KR 20050055694 A KR20050055694 A KR 20050055694A KR 101421714 B1 KR101421714 B1 KR 101421714B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
circuit package
electroplating
pad
backside
Prior art date
Application number
KR1020050055694A
Other languages
English (en)
Other versions
KR20060048554A (ko
Inventor
무사위르 엠 쵸드후리
찰스 콘
Original Assignee
에이저 시스템즈 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 엘엘시 filed Critical 에이저 시스템즈 엘엘시
Publication of KR20060048554A publication Critical patent/KR20060048554A/ko
Application granted granted Critical
Publication of KR101421714B1 publication Critical patent/KR101421714B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/0949—Pad close to a hole, not surrounding the hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1581—Treating the backside of the PCB, e.g. for heating during soldering or providing a liquid coating on the backside
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Abstract

집적 회로 패키지는 집적 회로 패키지를 전기도금함으로써 처리된다. 전기도금은 집적 회로 패키지의 패드측의 전도성 표면 상에 도금 트레이스를 형성하지 않고 수행된다. 따라서 집적 회로 패키지의 패드 영역은 하나 이상의 재료로 도금된다. 집적 회로는 집적 회로 패키지 상의 패드 영역에 전기적으로 연결될 수도 있다. 집적 회로 패키지는 집적 회로 패키지의 후면에 연결된 하나 이상의 전원을 이용하여 전기도금될 수 있다. 후면은 패턴화되는데, 후면의 패턴화는 전기도금 단계 후에 일어난다.

Description

집적 회로 패키지 처리 방법 및 집적 회로 패키지{METHODS FOR PROCESSING INTEGRATED CIRCUIT PACKAGES FORMED USING ELECTROPLATING AND APPARATUS MADE THEREFROM}
도 1은, 통상적인 프로세싱 기술을 이용하여 도금 트레이스(plating traces)를 형성하고, 패드 면 상에 패드 영역을 형성 및 전기도금하며, 도금 트레이스를 부분적으로 제거한 후의 종래기술의 집적 회로 패키지에 대한 도면,
도 2는 본 발명의 예시적인 실시예에 따른 프로세싱 기술을 이용하여 패드 면 상의 패드 영역을 형성 및 전기도금한 집적 회로 패키지의 패드 면의 예시도,
도 3은 본 발명의 예시적인 실시예에 따라 형성된 4개의 집적 회로 패키지를 구비하고 전기도금에 사용되는 전원에 전기적으로 연결된 패널의 예시적인 블록도,
도 4는 집적 회로 패키지를 처리하는 예시적인 방법을 나타낸 도면,
도 5 내지 도 16은 본 발명의 예시적인 방법에 따른 공정 단계를 예시하는 데 사용되는 집적 회로 패키지의 예시적인 단면도,
도 17, 도 18 및 도 19는 전기도금을 수행하고, 후면을 패턴화하며 솔더 마스크를 후면 위에 형성한 후의 집적 회로 패키지의 후면도, 단면도, 및 패드측을 각각 나타낸 예시도,
도 20은 도 17의 집적 회로의 후면을 확장하여 나타낸 예시적인 상측도이다.
도면의 주요 부분에 대한 부호의 설명
100: 패드측 135: 외부 표면
155: 패드 영역 175: 솔더 마스크 정의 패드 영역
본 발명은 일반적으로 집적 회로용 패키지에 관한 것으로, 더 구체적으로는, 도금 트레이스를 사용하지 않고서 패키지를 전기도금한 집적 회로용 패키지 처리에 관한 것이다.
고전력 방산 집적 회로(IC)용 볼 그리드 어레이(Ball Grid Array: BGA) 또는 핀 그리드 어레이(Pin Grid Array: PGA)는 일반적으로 집적 회로를 패키지화하는 데 적합한 캐비티(cavity)를 포함한다. 패키지의 한쪽 측면("이면(backside)"이라 호칭)은 방열기(heat sink)에 접속되고, 패키지의 다른 쪽 측면("패드측(pad side)"이라 호칭)은 솔더 볼(solder ball) 또는 핀의 부착을 위해 형성되는 패드 영역을 가질 것이다. 집적 회로는 캐비티 내의 이면과 패드측 사이에 존재한다.
패키지는 일반적으로 구리와 유전체 재료로 형성된 많은 층을 구비한다. 소정 층은 또한 솔더 마스크 또는 기타 재료로 형성될 수도 있다. 구리 층은, 전력 평면을 제공하고, 접지 평면을 제공하며, 집적 회로로부터 적절한 스루-홀(through-holes)로 신호 라인을 보내는 데 사용된다. 스루-홀은 층 내에 형성되어, 전력 평면을 제공하고, 전력 평면, 접지 평면, 및 신호 라인으로부터 패키지의 패드 면 상의 패드 영역으로의 접속을 제공한다. 패키지의 패드측 상의 패드 영역은 패키지를 기계적 및 전기적으로 연결하는 데 사용되어, 일반적으로는 솔더 볼 또는 핀을 통해 집적 회로를 회로 보드에 연결한다.
또한, 패키지 내부의 패드 영역은 IC를 패키지에 연결하는 데 사용된다. IC와 패키지의 전기적 연결의 한 가지 유형은 볼-웨지 와이어 본딩(ball-wedge wire boding)이라 호칭되는 공정을 통해 생성된다. 이 경우, 골드 또는 기타 재료로 만들어진 작은 직경의 와이어가 IC를 패키지에 연결한다. 전기적 연결은, 먼저 본드 와이어의 한쪽 종단을 IC 표면 상의 패드에 접착한 후, 다른 쪽 종단을 패키지 캐비티 내부에 위치한 패드 영역(웨지 본드 패드라 호칭함)에 접착함으로써 이루어진다.
골드 본드 와이어는 일반적으로 구리 표면에 잘 접착되지 않는다. 따라서 구리가 웨지 본드 패드 영역을 형성하는 데 사용되는 경우, 구리는 일반적으로 하나 이상의 금속으로 도금되는데, 이러한 금속 중의 하나는 일반적인 본드 와이어 재료와 잘 접착한다. 실례로써, 니켈 층이 구리 위에 형성될 수 있고, 골드 층이 니켈 층 위에 형성될 수 있다.
니켈 및 골드 층은, 보통, 전기도금을 통해 형성된다. 전기도금을 위해, 통상적인 기술로, 패드측의 일반적으로는 구리로 만들어진 표면 상에 도금 트레이스를 형성한다. 도금 트레이스는 전기도금 동안 사용되는 전원에 집적 회로 패키지의 패드측의 전도성 표면을 전기적으로 연결하는 데 사용된다. 패턴화 마스크는 적어도 전도성 표면에 부착되어, 패드 영역을 형성하고 전기도금되지 않을 영역을 보호한다. 또한, 전기도금될 패키지 캐비티 내부의 와이어 본딩 패드 영역이 선택된다. 이들 내부 선택된 와이어 본딩 패드 영역은 스루-홀을 통해 전도성 표면에 전기적으로 연결되어, 내부 선택된 와이어 본딩 패드 영역도 전기도금 동안 도금되지 않게 할 것이다. 전기도금 후에는 일반적으로 도금 트레이스를 제거하여, 대략 2기가헤르츠(GHz) 이상의 고주파에서 작동하는 IC의 전기적 성능을 향상시킨다.
집적 회로 패키지의 패드측 상의 도금 트레이스가 전기도금에 충분한 전류를 제공하지만, 전기도금 후에 패드측 상의 도금 트레이스를 제거해야 한다는 문제점이 있다. 따라서 이러한 문제점이 없는 처리 기술 및 장치가 필요하다.
일반적으로, 집적 회로 패키지를 처리하는 방법이 제공된다. 집적 회로 패키지 처리 동안, 전기도금은 하나 이상의 재료를 볼 그리드 어레이(BGA), 핀 그리드 어레이(PGA), 또는 웨지 본드 패드 영역과 같은 패드 영역에 부착하는 데 사용된다. 이 방법에 따른 장치가 또한 제공된다.
본 발명의 일 관점에 있어서, 집적 회로 패키지는 집적 회로 패키지를 전기도금함으로써 처리되어, 집적 회로 패키지의 패드측의 전도성 표면 상에 형성되는 도금 트레이스가 존재하지 않게 한다. 집적 회로 패키지 상의 다수의 패드 영역은 하나 이상의 재료로 전기도금된다. 집적 회로는 집적 회로 패키지 상의 하나 이상의 패드 영역에 전기적으로 연결될 수도 있다.
본 발명의 보다 완전한 이해와, 본 발명의 추가 특징 및 이점은 다음의 상세한 설명 및 도면을 참조하여 얻어질 것이다.
참조의 용이성을 위해, 상세한 설명은 서론 단락과 예시적인 실시예 단락으로 분할되어 있다.
서론
전술한 바와 같이, 통상적인 처리에 있어서, 캐비티 다운 패키지(cavity down package)와 같은 집적 회로 패키지 상의 전기도금용 니켈 및 골드는 연결성을 제공하여 전기도금 동안 사용되는 전류를 도금될 노출 패드 영역에 공급하기 위한 도금 트레이스를 필요로 한다. 전기도금 후, 도금 트레이스는 에칭에 의해 제거되어, 집적 회로 패키지에 존재하며 대략 2GHz 이상의 주파수에서 작동하는 집적 회로의 전기적 성능을 증진시킨다. 남아 있는 도금 트레이스는 패키지화된 IC에 기능적 에러를 집적 회로 패키지에 유발할 수 있는 안테나로 작용한다. 그러나 도금 트레이스를 제거하는 공정조차도 이하에서 기술하는 바와 같은 문제점을 야기한다.
에칭을 위해, 도금 트레이스는 솔더 마스크에 형성된 큰 개구부를 필요로 하며, 그 개구부 자체가 집적 회로 패키지의 패드측 표면 도처에 형성된다. 일반적으로 구리로 이루어지는 도금 트레이스는 먼저 전기도금 동안 건식 레지스트(Dry Resist: DR) 필름으로 덮이고, 그 후 솔더 마스크 개구부 내의 구리 도금 트레이스의 에칭 동안 제거된다. 솔더 마스크의 개구부는 "에칭 백 윈도우(etch back windows)"라고 알려져 있으며, 솔더 마스크 위치 공차를 보상하기 위해 상당히 큰 면적을 필요로 한다. 따라서 이들 에칭 백 윈도우는 일반적으로 패드측 상의 패드 영역에 필요한 고밀도 패턴에 있어서 패드측의 외부 표면 상에 항상 설비될 수는 없다. 더욱이, 도금 후부(tail)의 작은 부분이 도 1에 도시한 바와 같이 공정 공차로 인해 계속 남아 있게 된다.
도 1은 통상적인 처리를 수행하여, 도금 트레이스(110)를 형성하고 패드 영역(155)을 형성하며 솔더 마스크 정의 패드 영역(175)을 전기도금하고 도금 트레이스를 에칭한 후의 집적 회로 패키지의 패드측(100)의 외부 표면(135)의 예를 도시한다. 집적 회로 패키지는 전기도금 처리되어, 패드 영역(175)을 도금한다. 도금 후부(110)는 처리 공차로 인해 제거될 수 없었던 도금 트레이스의 일부분이다.
작동 속도가 약 2GHz 이하인 경우, 도금 후부(110)는 일반적으로 문제점을 내포하지 않는다. 그러나 작동 속도가 증가하면, 도금 후부(110)는 안테나로 작용하기 시작하고, 패드 영역(155)이 전기적으로 연결된 IC(도 1에는 도시하지 않음)에 기능적 에러를 생성할 수 있다. 따라서 집적 회로 패키지의 통상적인 처리는 전기도금에 사용되는 도금 트레이스로 인한 문제점을 갖는다.
예시적인 실시예
본 발명의 예시적인 실시예는 집적 회로 패키지의 패드측(100) 상에 도금 후부(110)를 갖지 않는 방법 및 그에 따른 장치를 제공함으로써 상기 문제점을 해결한다.
이제 도 2를 참조하면, 본 발명의 기술이 사용되어 집적 회로 패키지를 형성한 후의 집적 회로 패키지의 패드측(100)의 일례가 도시된다. 본 발명의 예시적인 실시예는 집적 회로 패키지의 패드측(100)의 외부 표면(135) 상에 도금 트레이스를 사용하지 않기 때문에, 도 2에는 도금 후부(110)가 존재하지 않는다.
이제 도 3을 참조하면, 전기도금에 사용되는 전원(310)에 전기적으로 연결된 패널(300)이 도시된다. 패널(300)은, 일례로서, 4개의 집적 회로 패키지(480-1 내지 480-4)를 포함하지만, 꽤 많은 IC 패키지(480)를 포함할 수도 있다. 패널(300)은 전기도금 동안 4개의 집적 회로 패키지(480-1 내지 480-4)를 전기적으로 연결하는 데 사용되는 도금 바(320)를 구비한다. 각 집적 회로 패키지(480)는 도금 바(320)를 통해 다른 집적 회로 패키지(480)에 전기적으로 연결되는 후면(backplane)(도 5 내지 도 19를 참조하여 이하에서 설명함)을 갖는다. 도금 바(320)는 전기도금 수행 시 전원(310)에 전기적으로 연결된다. 패널(300)의 전기도금 및 처리는 당업자에게는 공지된 사항이다. 그러나 본 발명의 예시적인 실시예는 소정 처리가 수행되는 단계의 순서와, 전기도금 동안 사용되는 집적 회로 패키지(480)의 접속 방법을 변화시킨다. 이러한 개념은 이하에서 더욱 상세히 설명된다.
이제 도 4를 참조하면, 집적 회로 패키지를 처리하는 예시적인 방법(400)이 도시된다. 도 5 내지 도 19는 이러한 단계를 더욱 상세히 도시한다. 본 발명은 집적 회로 패키지의 패드측의 전도성 표면 상에 도금 트레이스를 형성하지 않고서 전기도금이 수행된 집적 회로 패키지를 전기도금하는 데 이용될 수 있다. 방법(400)은 집적 회로 패키지의 패드측 상에 도금 트레이스를 형성하지 않고서 전기도금하는 데 적합한 기술의 일례를 도시하며, 다른 기술이 또한 이용될 수도 있다. 전기도금은 하나 이상의 재료로 집적 회로 패키지의 많은 패드 영역을 도금하는 데 이용된다. 재료는 일반적으로 니켈과 골드이다(예를 들어, 구리 패드 영역이 니켈로 전기도금된 후 니켈이 골드로 전기도금된다). 그러나 임의의 재료 또는 재료들이 사용될 수도 있다.
단계(401)에서, 집적 회로 패키지의 후면은 전기도금 동안 사용될 하나 이상의 전원에 연결된다. 일반적으로, 후면은 이면 에지 트레이스(backside edge)를 통해 하나 이상의 전원에 전기적으로 연결되는데, 이러한 트레이스는 후면의 일부분으로서 도 20에 보다 상세히 도시된다. 후면의 전기적 연결은 전류가 후면의 임의의 부분을 통해 흐르게 하는 임의의 연결이다. 이면 에지 트레이스는 후면의 일부분으로서 형성된다. 후면은 일반적으로는 도금 바를 통해 하나 이상의 전원에 전기적으로 연결된다. 전기도금(단계(402)) 이전에는, 이면 에지 트레이스 및 도금된 스루-홀을 제외한 후면이 실질적으로 패턴화되지 않은 채로 남아 있다. 실질적으로 패턴화되지 않은 후면은 전기도금 동안 전기적으로 연결되어, 후면(또는 그 일부)을 통해 하나 이상의 전원으로부터 전기도금될 패드 영역으로 전류가 흐르게 한다. 전류는 후면을 통과한 후 패드 영역을 통과한다. 다시 말해, 전류는 먼저 후면을 통과한 후, 전기도금되는 각각의 패드 영역을 통과한다.
단계(402)에서, 전기도금은 당업자에게는 공지된 전기도금 공정을 이용하여 수행된다. 전기도금은 적절한 도금 전해조(plating bath) 및 하나 이상의 전원을 이용한다. 전기도금은 하나 이상의 재료로 패드 영역을 도금할 것이다. 일반적으로, 단계(402)는 두 번 수행되는데, 니켈로 패드 영역을 먼저 도금한 후, 다음에 골드로 그 패드 영역을 도금한다. 각각의 전기도금 단계(402)는 일반적으로 개별적인 도금 전해조를 사용하여, 개별적인 재료를 도금한다. 임의의 유형의 재료가 전기도금 단계(402)에서 사용될 수도 있고, 꽤 많은 재료 및 관련 도금 전해조가 사용될 수도 있다.
단계(403)에서, 후면이 패턴화된다. 후면의 패턴화는, 후면이 전기도금 단계(단계(402)) 동안 전류를 패드 영역에 전달하기 때문에, 전기도금 단계(단계(402)) 후에 일어난다. 통상적인 집적 회로 패키지 처리에 있어서, 후면은 전기도금(단계(402)) 이전에 패턴화된다(단계(403)).
도 5 내지 도 16은 본 발명의 예시적인 실시예의 다양한 방법 단계를 예시한다. 도 5 내지 도 15 각각에는, 예시적인 집적 회로 패키지(480)의 단면도가 도시된다.
도 5에 있어서, 집적 회로 패키지(480)는 다수의 유전체 층(520), 다수의 구리 층(525), 다수의 스루-홀(420), 캐비티(425), 및 구리 층(525) 내의 다수의 개구부(550)를 포함한다. 이하에서 기술되는 바와 같이, 개구부(550)는, 내부 또는 외부 구리 층(525)의 일부를 분리하여 IC를 집적 회로 패키지(480)에 전기적으로 연결하는 데 사용되는 패드 영역 생성에 사용될 수 있다. 집적 회로 패키지(480)는 집적 회로 패키지(480)의 이면 상에서 후면(410)을 집적 회로 패키지(480)의 패드측(460)에 전기적으로 연결하는 이면 에지 트레이스(도 5에는 도시하지 않고 있으나 도 20에는 도시함)를 구비하고 있다. 캐비티(425)는 고전력(예를 들어, 약 3와트 이상) 방산 IC를 패키지화하는 데 사용되며, 집적 회로 패키지(480) 내부의 패드 영역(도 9 내지 도 16에 도시함)에 전기적으로 연결될 것이다. 일반적으로는 고전력 방산 IC에 사용되고 있으나, 본 발명에 따라 처리되는 집적 회로 패키지는 임의의 IC를 패키지화하는 데 사용될 수도 있다.
스루-홀(420)은 당업계에 공지된 바와 같이 천공되고, 도금 재료(560)(예를 들어, 구리)로 도금되며, 플러그용 재료(555)로 충진되어 있다. 내부 구리 층은 당업계에 공지된 바와 같이 패턴화되어 있고 함께 적층되어 있다. 예를 들어, 일반적으로 유전체(520) 도처에 구리 포일을 구비한 시트(sheets)가 사용되고, 함께 적층되며, 추가 구리로 도금된다. 이 명세서에서, 구리 층(525)은 구리 포일 및 무전해 도금 및 전기도금과 같은 기술을 통해 부가된 추가 구리 층을 포함할 수 있다. 후면(410) 및 패드 층(430)은 실질적으로 패턴화되지 않는다. 후면(410)은 패드측(430)의 반대편이며, 패드 영역이 회로 보드와의 접속을 위해 형성될 것이다.
이제 도 6을 참조하면, 건식 필름 레지스트(DFR) 층(610)은 후면(410) 및 패드측(430) 도처에 부착되어 있다. 도 7에서, 후면(410) 상의 DFR 층(610)은 그대로 남아 있지만, 패드 층(430) 상의 DFR 층(610)은 촬상 및 현상되어 개구부(620)를 형성한다. 도 8에서, 패드 층(430)에서, 구리 층(525)은 에칭되어 있고, DFR 층(610)은 제거되었다. 패드 층(430)의 개구부(720)는 DFR 층(610)의 개구부(620)에 해당한다(도 7 참조).
도 9에서, 다른 DFR 층(910)이 후면(410) 상에 형성되어 있고, 솔더 마스크(920)는 패드 층(430) 상에 형성되고 패턴화되어 패드 영역(930)을 형성하고 있다. 또한, 도 9는 집적 회로 패키지(480) 내부에 형성된 패드 영역(940)을 도시한다. 패드 영역(940)은 개구부(550)가 형성될 때 종래의 처리 단계 동안 형성된다. 개구부(550)의 일부는, IC(도시하지 않음)를 집적 회로 패키지에 전기적으로 연결하는 데 사용되는 패드 영역(940)을 생성하는 데 사용된다.
도 10은 전기도금을 수행한 후의 집적 회로 패키지(480)를 도시한다. 전원에 전기적으로 연결된 임의의 노출된 전도성 표면(예를 들어, 구리 표면)은 전기도금되어, 층(1010)을 형성한다. 이 예에서는, 니켈 및 골드가 도포되어 층(1010)을 형성한다. 일반적으로는, 니켈 층이 집적 회로 패키지(480)의 노출된 구리 패드 영역(930, 940) 상으로 전기도금된 후, 골드 층이 집적 회로 패키지(480)의 동일한 노출 구리 패드 영역(930, 940) 상으로 전기도금될 것이다. 따라서 층(1010)은 두 개의 층을 포함한다. 그러나 더 많거나 더 적은 층이 사용될 수 있고, 또한 다른 재료가 사용될 수도 있다. 패드 영역(930, 940)이 이제 도금된다.
전기도금 후, 전원(도 3에 도시함)으로부터 패드 층(430)의 패드 영역(930) 및 패드 영역(940)에 전류를 연결하는 데에 후면(410)이 더 이상 사용되지 않을 것이기 때문에, 후면(410)은 패턴화될 수 있다. 따라서 도 11에서, DFR 층(910)은 촬상 및 현상되어 개구부(1110)를 형성하고, 구리 층(525)은 도 12에서 에칭된다. 층(1010)에서 도금은 에칭 레지스트(etch resist)로 작용한다는 점에 유의해야 한 다.
도 13에서, 후면(410) 상의 DFR 층은 제거되어 있다. 도 14에서, 솔더 마스크(1410)는 후면(410) 상에 형성되어 있다. 도 15에서, 구리 슬러그(slug)(1510)는 접착제(1520)를 이용하여 이면(410)에 부착되어 있다.
도 16은 집적 회로(162)가 캐비티(425) 내에 배치된 후의 집적 회로 패키지(480)를 도시한다. 따라서 집적 회로 패키지(480)는 와이어 본딩(1640)을 통해 영역(1010)에 전기적으로 연결된 집적 회로(1620)를 포함한다. 또한, 솔더 볼(1610)은 패드 영역(930)의 층(1010)에 추가되고 전기적으로 연결되어 있다.
도 17, 도 18 및 도 19는, 각각, 전기도금이 수행되고, 후면(410)이 패턴화되며, 솔더 마스크(1410)가 후면(410) 도처에 형성된 후의 집적 회로 패키지의 후면(410)도, 단면도, 및 패드측(430)도의 예를 도시한다.
이제 도 17을 참조하면, 집적 회로 패키지(480)의 후면(410)에 대한 도면이 도시된다. 솔더 마스크(1410)가 집적 회로 패키지(480)에 부착된 후(도 14 참조)의 후면(410)이 도시된다. 도 18은 집적 회로 패키지(480)의 단면도를 도시한다. 도 18은 개구부(1810)가 구리 층(525) 내에 형성되어 있는 경우, 후면(410)을 위한 패턴화된 구리 층(525)을 도시한다. 도 19는 집적 회로 패키지(480)의 패드측(430)의 도면이다. 솔더 마스크 층(920)은 패턴화되어, 도금되어 있는 패드 영역(930)을 노출시키고 있다.
도 20은, 집적 회로 패키지(480)의 후면(410)의 확장도이다. 스루-홀(420)이 도시된다. 집적 회로 패키지(480)의 후면(410)의 주변부에서, 이면 에지 트레 이스(490)는 후면(410)의 구성요소이며, 집적 회로 패키지(480)의 에지에 형성된다. 예시적인 실시예에서, 이들 에지 트레이스(490)는 전술한 예시적인 실시예에서와 같이 전기도금 동안 도금 바(350)(도 3 참조)에 전기적으로 연결될 것이다.
본 명세서에서 도시하고 설명한 실시예 및 변형은 본 발명의 원리를 단지 예시하고 있으며, 당업자라면 본 발명의 범주 및 사상으로부터 벗어나지 않고서 다양한 개량이 구현될 수도 있음을 이해할 것이다. 예를 들어, 도 5 내지 도 16에 도시한 예시적인 방법은 단계가 상이한 순서로 수행될 수도 있고, 또는, 집적 회로 패키지의 각종 층을 전기도금하거나 형성하는 상이한 재료가 사용될 수도 있다.
본 발명에 따르면, 집적 회로 패키지의 패드측 상의 도금 트레이스가 전기도금에 충분한 전류를 제공하지만, 전기도금 후에 패드측 상의 도금 트레이스를 제거해야 한다는 문제점이 없는 처리 기술 및 장치가 제공된다.

Claims (10)

  1. 집적 회로 패키지를 처리하는 방법에 있어서,
    상기 집적 회로 패키지의 후면(back plane)을 하나 이상의 전류원에 전기적으로 연결하는 단계와,
    상기 집적 회로 패키지의 패드측의 전도성 표면 상에 도금 트레이스가 형성되지 않도록 상기 집적 회로 패키지를 전기도금하는 단계를 포함하되, 상기 전기도금하는 단계는 상기 집적 회로 패키지 상의 다수의 패드 영역이 하나 이상의 재료로 도금되게 하고,
    상기 전기적으로 연결하는 단계는 상기 전기도금하는 단계 전에 수행되고,
    상기 전기도금하는 단계는 금속층의 적어도 일부를 제거하고,
    상기 전기도금하는 단계의 적어도 일부분 동안 상기 후면의 적어도 일부를 통한 전기적 연결이 유지되고,
    상기 전기적으로 연결하는 단계는 상기 전기도금하는 단계를 가능하게 하기 위해 상기 후면과 하나 이상의 신호 라인을 통해 전류를 나르는
    집적 회로 패키지 처리 방법.
  2. 제 1 항에 있어서,
    상기 집적 회로 패키지 상의 상기 패드 영역 중 하나 이상의 패드 영역에 집적 회로를 연결하는 단계를 더 포함하는
    집적 회로 패키지 처리 방법.
  3. 제 1 항에 있어서,
    상기 집적 회로 패키지의 후면을 패턴화하는 단계를 더 포함하되, 상기 패턴화하는 단계는 상기 전기도금하는 단계 이후에 수행되는
    집적 회로 패키지 처리 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 집적 회로 패키지는 패널 내의 다수의 집적 회로 패키지 중의 하나이고,
    상기 전기도금하는 단계는 집적 회로 패키지들의 패드측의 전도성 표면 상에 도금 트레이스가 형성되지 않도록 상기 집적 회로 패키지들 각각을 전기도금하는 단계를 더 포함하는
    집적 회로 패키지 처리 방법.
  7. 제 3 항에 있어서,
    상기 후면은, 상기 전기도금하는 단계가 수행될 때, 패턴화되지 않는
    집적 회로 패키지 처리 방법.
  8. 집적 회로를 패키지화하는 집적 회로 패키지에 있어서,
    상기 집적 회로 패키지는 상기 집적 회로 패키지의 후면을 하나 이상의 전류원에 전기적으로 연결하는 단계와, 상기 집적 회로 패키지의 패드측의 전도성 표면 상에 도금 트레이스가 형성되지 않도록 상기 집적 회로 패키지를 전기도금하는 단계를 포함하는 공정에 의해 제조되며, 상기 전기도금하는 단계는 상기 집적 회로 패키지 상의 다수의 패드 영역이 하나 이상의 재료로 도금되게 하고,
    상기 전기적으로 연결하는 단계는 상기 전기도금하는 단계 전에 수행되고, 상기 전기도금하는 단계는 금속층의 적어도 일부분을 제거하고, 상기 전기도금하는 단계의 적어도 일부분 동안 상기 후면의 적어도 일부를 통한 전기적 연결이 유지되고, 상기 전기적으로 연결하는 단계는 상기 전기도금하는 단계를 가능하게 하기 위해 상기 후면과 하나 이상의 신호 라인을 통해 전류를 나르는
    집적 회로 패키지.
  9. 제 8 항에 있어서,
    상기 공정은 상기 집적 회로 패키지의 후면을 패턴화하는 단계를 더 포함하되, 상기 패턴화하는 단계는 상기 전기도금하는 단계 이후에 수행되는
    집적 회로 패키지.
  10. 삭제
KR1020050055694A 2004-06-28 2005-06-27 집적 회로 패키지 처리 방법 및 집적 회로 패키지 KR101421714B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/878,157 2004-06-28
US10/878,157 US7157361B2 (en) 2004-06-28 2004-06-28 Methods for processing integrated circuit packages formed using electroplating and apparatus made therefrom

Publications (2)

Publication Number Publication Date
KR20060048554A KR20060048554A (ko) 2006-05-18
KR101421714B1 true KR101421714B1 (ko) 2014-08-13

Family

ID=35600011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050055694A KR101421714B1 (ko) 2004-06-28 2005-06-27 집적 회로 패키지 처리 방법 및 집적 회로 패키지

Country Status (3)

Country Link
US (1) US7157361B2 (ko)
JP (1) JP5676833B2 (ko)
KR (1) KR101421714B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
KR20140108865A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판을 포함하는 반도체 패키지
CN111246669B (zh) * 2020-01-17 2021-07-30 深圳市德明利技术股份有限公司 一种lpddr基板设计方法、lpddr基板和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068828A (ja) * 1999-08-27 2001-03-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US6569712B2 (en) 2001-10-19 2003-05-27 Via Technologies, Inc. Structure of a ball-grid array package substrate and processes for producing thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339473B2 (ja) * 1999-08-26 2002-10-28 日本電気株式会社 パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法
TW445558B (en) * 2000-04-14 2001-07-11 Via Tech Inc Manufacturing method for cavity-down plastic ball grid array package substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068828A (ja) * 1999-08-27 2001-03-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US6569712B2 (en) 2001-10-19 2003-05-27 Via Technologies, Inc. Structure of a ball-grid array package substrate and processes for producing thereof

Also Published As

Publication number Publication date
US7157361B2 (en) 2007-01-02
JP5676833B2 (ja) 2015-02-25
JP2006013519A (ja) 2006-01-12
KR20060048554A (ko) 2006-05-18
US20060014370A1 (en) 2006-01-19

Similar Documents

Publication Publication Date Title
US7622377B2 (en) Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
JP3895303B2 (ja) メッキリード線を使用しないパッケージ基板の製造方法
US5706178A (en) Ball grid array integrated circuit package that has vias located within the solder pads of a package
KR100499003B1 (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
US7226807B2 (en) Method of production of circuit board utilizing electroplating
KR20040076164A (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
US8043514B2 (en) Method of manufacturing a wiring board by utilizing electro plating
US20040040856A1 (en) Method for making plastic packages
KR101421714B1 (ko) 집적 회로 패키지 처리 방법 및 집적 회로 패키지
US8500984B2 (en) Method for manufacturing printed-circuit board
US9060430B1 (en) Shielded trace structure and fabrication method
US6207354B1 (en) Method of making an organic chip carrier package
US6740222B2 (en) Method of manufacturing a printed wiring board having a discontinuous plating layer
KR20040076165A (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
KR101006887B1 (ko) 인쇄 회로 기판의 제조 방법
KR20030072855A (ko) 플립칩 비지에이 반도체 패키지용 인쇄회로기판의범프패드 도금방법
KR20090016257A (ko) 도금 인입선이 제거된 패키지 기판 및 그 제조 방법
KR20040110531A (ko) 도금 인입선이 단축된 패키지 기판 및 그 제조방법
KR20010005136A (ko) 패키지 기판 제조방법
US7504282B2 (en) Method of manufacturing the substrate for packaging integrated circuits without multiple photolithography/etching steps
KR100203933B1 (ko) 개구부가 형성된 솔더 레지스트 도포층을 갖는 볼 그리드 어레이 기판구조
JPH06252218A (ja) フィルムキャリアおよびフィルムキャリアデバイス
JP2004281943A (ja) 配線基板の製造方法
JPH03160784A (ja) 電子部品塔載用基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20130819

Effective date: 20140312

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170710

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190711

Year of fee payment: 6