KR101417723B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은, 다마신 구조의 Cu 배선을 갖는 반도체 장치의 제조에 있어서 열처리 공정이 행해진 경우에 있어서의 층간 절연막인 CF막으로부터의 불소의 확산을 방지하고, 누설 전류의 증가를 억제하는 것을 목적으로 한다. 본원 발명의 다마신 배선 구조를 갖는 반도체 장치는, 예컨대 불소 첨가 카본막을 포함하는 층간 절연막(2)과, 층간 절연막에 메워진 구리 배선(4)을 구비하고, 층간 절연막과 구리 배선 사이에는, 구리 배선에 근접하는 배리어 메탈층(6)과, 층간 절연막에 근접하는 불소 배리어막(5)이 형성된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 배선은, 저저항화 및 고신뢰화를 목적으로 하며, Cu 배선을 이용하도록 되어 있다. Cu 배선은, 드라이 에칭에 의한 형성이 곤란하기 때문에, 배선을 다층으로 형성한 다마신 배선 구조를 갖는다. 다마신 배선 구조는, 층간 절연막 상에 형성된 배선 패턴의 홈에 Cu막을 퇴적시키고, 그 후, 홈 이외에 퇴적시킨 Cu를 케미컬 메커니컬 폴리싱(이하, CMP법이라 칭함)에 의해 제거하는 방법으로 만들어진다.
여기서, 미세한 Cu 배선이 형성되는 경우에, Cu는 확산되기 쉬운 원소로서, Cu의 확산에 의해 층간 절연막 내의 절연성이 저하되는 것 등으로부터, Cu 배선과 층간 절연막 사이에는, Cu의 확산 방지를 위한 배리어 메탈을 개재시키는 것이 알려져 있다. 이 배리어 메탈은, 예컨대 Ta(탄탈)나 그 화합물인 TaN(질화탄탈) 등이 이용된다.
한편, 층간 절연막으로는, 탄소(C)와 불소(F)의 화합물인 CF막(불소 첨가 카본막)이 이용되는 것이 알려져 있다. 그런데, 반도체 장치에 있어서의 Cu 배선의 형성에서는, 어닐링 처리 등의 열을 부하하는 처리 공정이 행해진다. 이들 열처리 공정에서는, 예컨대 반도체 장치는 250℃ 내지 350℃ 정도로 가열되고, 열처리 공정에 있어서 층간 절연막인 CF막으로부터 불소가 배리어 메탈 내로 확산되어, 예컨대 배리어 메탈이 Ta(혹은 그 화합물)인 경우에는 TaF5(불화탄탈)가 배리어 메탈 내에 생성되게 된다.
이들 TaF5는 증기압이 매우 높아, 전술한 열처리 공정 중에 증발해 버리고, 배리어 메탈에 있어서의 Ta의 밀도가 저하되어, 배리어 메탈의 역할인 Cu의 확산 방지 효과가 저하되어 버릴 우려가 있다. 이에 따라 반도체 장치에 있어서의 누설 전류가 증가되어, 장치 불량이 발생할 우려가 있다. 또한, CF막인 층간 절연막과 배리어 메탈의 밀착성이 저하되어 버릴 우려도 있다.
그래서, 예컨대 하기 특허문헌 1에는, 배리어 메탈을, CF막으로부터의 불소의 확산을 방지하기 위한, 예컨대 Ti(티탄)막인 제1 막과, Cu 배선으로부터의 Cu의 확산을 방지하기 위한, 예컨대 Ta(탄탈)막인 제2 막으로 구성한 반도체 장치가 개시되어 있다. 또한, 예컨대 하기 특허문헌 2에는, TaN이나 TiN 등으로 이루어진 배리어층과, Ta나 Ti 등으로 이루어진 접착층을 구비한 다마신형 Cu 배선 구조가 개시되어 있다.
특허문헌 1 : 일본 특허 공개 제2008-4841호 공보 특허문헌 2 : 미국 특허 출원 공개 제2006/0113675호
그러나, 본 발명자들이 예의 연구를 행한 결과, 반도체 장치의 제조시에, 상기 특허문헌 1, 특허문헌 2에 있어서 이용되고 있는 Ti막이나 TiN막과, CF막인 층간 절연막을 접촉시킨 상태로 어닐링 처리 등의 열처리 공정을 행한 경우에는, Ti막이나 TiN막에 CF막으로부터 불소가 확산되어, Ti막 혹은 TiN막 내에 있어서 TiF4(불화티탄)가 생성되며, 반도체 장치의 누설 전류가 증가되어 장치 불량이 발생해 버리는 것을 지견하였다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로서, 다마신 구조의 Cu 배선을 갖는 반도체 장치의 제조에 있어서 열처리 공정이 행해진 경우의, 층간 절연막인 CF막으로부터의 불소의 확산을 방지하고, 누설 전류의 증가를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해서, 본 발명의 한 관점에 따르면, 다마신 배선 구조를 갖는 반도체 장치로서, 불소 첨가 카본막을 포함하는 층간 절연막과, 상기 층간 절연막에 메워진 구리 배선을 구비하고, 상기 층간 절연막과 상기 구리 배선 사이에는, 상기 구리 배선에 근접하는 배리어 메탈층과, 상기 층간 절연막에 근접하는 불소 배리어막이 형성되고, 상기 불소 배리어막은, aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막 중 어느 하나이고, 상기 불소 배리어막의 성막시 후반에서 산소(O) 또는 질소(N)를 도입하는 반도체 장치가 제공된다.
상기 반도체 장치에 있어서, 상기 불소 배리어막의 두께는 5 ㎚ 이상이어도 좋다.
또한, 본 발명의 다른 관점에 따르면, 다마신 배선 구조를 갖는 반도체 장치의 제조 방법으로서, 불소 첨가 카본막을 포함하는 층간 절연막을 성막(成膜)하는 공정과, 상기 층간 절연막에 배선 홈을 형성하는 공정과, 상기 배선 홈에 불소 배리어막을 형성하는 공정과, 상기 불소 배리어막의 표면에 배리어 메탈층을 형성하는 공정과, 상기 불소 배리어막 및 상기 배리어 메탈층이 형성된 후에, 상기 배선 홈에 구리 배선을 형성하는 공정을 포함하고, 상기 불소 배리어막은, aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막 중 어느 하나이고, 상기 불소 배리어막을 형성하는 공정에서는, 성막시 후반에서 산소(O) 또는 질소(N)를 도입하는 것인 반도체 장치의 제조 방법이 제공된다.
상기 반도체 장치의 제조 방법에 있어서, 상기 불소 배리어막의 두께는 5 ㎚ 이상이어도 좋다.
본 발명에 따르면, 다마신 구조의 Cu 배선을 갖는 반도체 장치의 제조에 있어서 열처리 공정이 행해진 경우의, 층간 절연막인 CF막으로부터의 불소의 확산을 방지하고, 누설 전류의 증가를 억제하는 것이 가능한 반도체 장치 및 그 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 층간 절연막의 표면에 배선 홈이 형성된 상태를 나타내고 있다.
도 2는 도 1에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 불소 배리어막과 배리어 메탈막이 층간 절연막 상에 연속하여 형성된 상태를 나타내고 있다.
도 3은 도 2에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, Cu 도전층이 기판의 표면 전체에 형성된 상태를 나타내고 있다.
도 4는 도 3에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 층간 절연막의 위쪽에서부터 Cu 도전층, 배리어 메탈막 및 불소 배리어막이 제거된 상태를 나타내고 있다.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 밀봉막이 기판의 표면 전체에 형성된 상태를 나타내고 있다.
도 6은 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제1 층의 Cu 배선 구조의 상면에 층간 절연막이 형성된 상태를 나타내고 있다.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층의 층간 절연막의 표면에 배선 홈이 형성된 상태를 나타내고 있다.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 불소 배리어막이 층간 절연막 상에 형성된 상태를 나타내고 있다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 배선 홈의 저면에 형성된 불소 배리어막의 제거가 행해진 상태를 나타내고 있다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 배리어 메탈막이 형성된 상태를 나타내고 있다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 Cu 도전층이 기판의 표면 전체에 형성된 상태를 나타내고 있다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 층간 절연막의 위쪽에서부터 Cu 도전층, 배리어 메탈막 및 불소 배리어막이 제거된 상태를 나타내고 있다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 설명하기 위한 기판의 단면도로서, 제2 층에 있어서 밀봉막이 기판의 표면 전체에 형성된 상태를 나타내고 있다.
도 14는 층간 절연막으로서 CF막을 이용하여 제조한 반도체 장치와, 층간 절연막으로서 BD를 이용하여 제조한 반도체 장치에 있어서, 어닐링 처리시의 누설 전류의 변화를 측정한 그래프이다.
도 15는 불소 배리어막을 형성하지 않고 제조한 반도체 장치, 10 ㎚ 두께의 불소 배리어막을 층간 절연막과 배리어 메탈막 사이에 형성하여 제조한 반도체 장치, 및 15 ㎚ 두께의 불소 배리어막을 층간 절연막과 배리어 메탈막 사이에 형성하여 제조한 반도체 장치에 있어서, 어닐링 처리시의 누설 전류의 변화를 측정한 그래프이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙임으로써 중복 설명을 생략한다.
(제1 실시형태)
우선, 본 발명의 제1 실시형태에 따른 Cu 배선 구조를 제조하는 제조 공정에 대해서 설명한다. 도 1 내지 도 5는, 동 실시형태에 따른 Cu 배선 구조를 제조하는 제조 공정을 설명하기 위한 기판 단면도이다. 즉, Si 등으로 이루어진 기판(W)에 있어서, 기판 본체(1)의 상면에 Cu 배선이 형성되는 과정을 도시하고 있다.
우선, 도 1에 도시된 바와 같이, 예컨대 레이디얼 라인 슬롯 안테나에 의해 생성된 플라즈마를 이용한 성막 방법에 의해, CF막(불소 첨가 카본막)인 층간 절연막(2)이 기판 본체(1) 위에 형성된다. 계속해서, 포토리소그래피 및 반응성 이온 에칭(RIE)에 의해 층간 절연막(2)의 표면에 배선 홈(4)이 형성된다.
다음에, 도 2에 도시된 바와 같이, 배선 홈(4)의 내면을 피복하도록, 불소 배리어막(5)과 배리어 메탈(이하, BM이라고도 호칭함)막(6)이 층간 절연막(2) 상에 연속하여 형성된다. 불소 배리어막(5)은, 예컨대 레이디얼 라인 슬롯 안테나에 의해 생성된 플라즈마를 이용한 성막 방법에 의해 형성되는 실리콘계 절연막으로서, 예컨대 aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막이 예시된다. 이 불소 배리어막(5) 성막시의 성막 조건으로는, 예컨대 온도 350℃ 이하, μ파 파워 2.5 kW, 압력 50 mTorr의 조건 하에 있어서, TMS(트리메틸실란), O2(산소) 및 C4H6(부틴)을, 레이디얼 라인 슬롯 안테나를 구비하는 플라즈마 성막 장치에 도입하여, 성막을 행함으로써 형성된다. 또한, 실리콘계 절연막은 밀착성의 점에서도 우수하여, 불소 배리어막(5)은 높은 밀착성을 유지하면서 층간 절연막(2) 상에 형성된다.
또한, BM막(6)은, 불소 배리어막(5)의 전체면에, 예컨대 Ti막이나 Ta막을 스퍼터링하여 형성된다. BM막(6)으로는, Ti막, Ti 화합물막, Ti 합금막의 단층막이나 이들 2종 이상의 적층막 혹은, Ta막, Ta 화합물막, Ta 합금막의 단층막이나 이들 2종 이상의 적층막을 들 수 있다.
여기서, 도 2에 도시된 바와 같이 성막되는 불소 배리어막(5)의 두께는, 5 ㎚ 이상인 것이 바람직하다. 이것은, 불소 배리어막(5)의 두께가 5 ㎚ 미만인 경우에는, 불소(F)의 배리어성을 충분히 유지할 수 없기 때문이다. 즉, 불소(F)의 확산 계수로 보아, 불소 배리어막(5)의 두께는, 5 ㎚ 미만에서는 불소(F)가 투과되기 쉽게 되어 버리기 때문에, 적어도 5 ㎚ 이상으로 하는 것이 바람직하다. 이 점에 대해서는, 예컨대 불소 가스 분위기에 있어서 350℃에서 24시간 동안 방치했을 때의 불소(F)의 확산 블록은, 불소 배리어막(5)의 두께가 5 ㎚ 이상으로 양호하다는 실험 결과도 얻어지고 있고, 이 실험 결과로부터도 뒷받침된다.
다음에, 도 3에 도시된 바와 같이, Cu 도전층(10)이, BM막(6) 위에서부터 배선 홈(4)을 메우도록, 기판(W)의 표면 전체에 형성된다. Cu 도전층(10)은, 순Cu에 한정되지 않고, Cu 합금이어도 좋고, 합금 Cu 도금, 스퍼터링 등으로 형성된다.
다음에, 도 4에 도시된 바와 같이, 배선 홈(4)의 내부에 있는 Cu 도전층(10), BM막(6) 및 불소 배리어막(5)의 부분을 남기고, 층간 절연막(2)의 위쪽에서부터 Cu 도전층(10), BM막(6) 및 불소 배리어막(5)이 CMP법에 의해 제거된다. 이렇게 해서, 배선 홈(4)의 내부에 층간 절연막(2)측에서부터 차례로 형성된 불소 배리어막(5), BM막(6)에 의해 둘러싸인 상태에서 Cu 배선(15)[Cu 도전층(10)]이 형성된다. 그리고, 도 5에 도시된 바와 같이, 층간 절연막(2), Cu 배선(15)의 상면(위쪽)을 밀봉하기 위한 밀봉막(17)이 형성되고, 다마신 배선 구조를 갖는 Cu 배선 구조(18)가 제조된다. 또한, 밀봉막(17)은, 예컨대 SiCN막, SiCO막 등이다.
여기서, Cu 배선 구조(18)의 제조에 있어서, 불소 배리어막(5)으로서, aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막을 예시하였지만, 이들 실리콘계 절연막의 성막시에는, CF막인 층간 절연막(2)과의 밀착성을 담보하는 관점에서, 산소(O) 혹은 질소(N)를 성막시의 후반에 도입하는 것이 바람직하다. 즉, 도 2에 도시된 바와 같이, 예컨대 불소 배리어막(5)으로서 aCSiO막을 성막하는 경우에, 층간 절연막(2) 근방측의 성막시(성막시의 전반)에는, 산소를 도입하지 않은 상태에서 aCSi막을 형성하게 하고, BM막(6) 근방측의 성막시(성막시의 후반)에는, 산소를 도입하여 aCSiO막을 형성하게 하여, CF막인 층간 절연막(2)과의 밀착성이 높은 불소 배리어막(5)이 성막된다. 또한, 마찬가지로 aCSiON막 혹은 SiCN막을 불소 배리어막(5)으로서 성막하는 경우에도 산소 혹은 질소를 성막시의 후반에 도입함으로써, 층간 절연막(2)과의 밀착성이 높은 불소 배리어막(5)을 성막할 수 있다.
이상, 도 1 내지 도 5를 참조하여 설명한 Cu 배선 구조의 제조 공정에 있어서는, 결정 구조의 안정화를 도모하기 위해 제조 공정 중에, 250℃ 내지 350℃의 온도로 가열하여 어닐링 처리가 행해지는 것이 일반적이다.
여기서, Cu 배선 구조에 있어서의 배리어 메탈층[상기 BM막(6)에 상당]으로는, 예컨대 Ti나 Ta(혹은 그 화합물)가 이용되고 있다. 이 경우, 금속으로 이루어진 배리어 메탈층에 의해 Cu 도전층(10)으로부터 층간 절연막(2)으로의 Cu의 확산은 방지되지만, 만일 층간 절연막(2)과 BM막(6) 사이에 불소 배리어막(5)이 형성되어 있지 않은 상태에서 어닐링 처리가 행해지면, CF막인 층간 절연막(2)으로부터 배리어 메탈층으로 불소가 확산되어 TiF4나 TaF5가 생성되어, 배리어 메탈층에 있어서의 Ti나 Ta의 밀도가 저하되어 버린다. 즉, 종래의 Cu 배선 구조의 제조 공정에 있어서는, 배리어 메탈층의 Cu 확산을 방지하는 배리어성이 저하되고, Cu 배선 구조에 있어서의 누설 전류가 증가되어 버릴 우려가 있는 것을 본 발명자들은 지견하였다. 또한, 본 지견에 대해서는 후술하는 실시예에 있어서 상세히 설명한다.
이 점, 본 실시형태에 있어서는 상기 지견에 기초하여, 예컨대 도 2 내지 도 5에 도시된 바와 같이 층간 절연막(2)과 BM막(6) 사이에 실리콘계 절연막인 불소 배리어막(5)을 형성하는 구성으로 하였기 때문에, 어닐링 처리 등, 배선 구조에 열을 부하하는 처리를 행한 경우에도, CF막인 층간 절연막(2)으로부터 BM막(6)으로 불소가 확산되는 것을 방지할 수 있다. 이에 따라, 누설 전류의 증가가 억제된 다마신형의 Cu 배선 구조(18)가 제조되기 때문에, 장치 불량의 발생 등을 억제할 수 있다. 이와 같이 본 실시형태에 따른 불소 배리어막(5)은 불소의 배리어성에 매우 유효하다. 그 이유로는, 예컨대 탄소(C)는 소수성이 우수하므로, 그것에 의해 불소(F)가 블록되기 때문이라고 생각할 수 있다. 그 밖에, 탄소(C)와 불소(F)가 결합하기 쉽기 때문이라고 생각할 수도 있다.
이상, 본 발명의 제1 실시형태에서는 본 발명의 일례를 설명하였지만, 본 발명은 전술한 실시형태에 한정되지 않는다. 당업자라면, 특허청구범위에 기재된 사상의 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 분명하며, 이들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 양해된다.
예컨대, 상기 제1 실시형태에 있어서는, 단일의 Cu 배선 구조(18)가 제조되는 경우에 대해서 설명하였지만, 일반적으로 반도체 장치에 있어서의 다마신형 Cu 배선 구조는, 소위 듀얼 다마신 구조라고 불리는, Cu 배선이 복수층 겹친 구성이 된다.
(제2 실시형태)
그래서, 이하에서는 본 발명의 제2 실시형태로서, 2개의 Cu 배선 구조가 비아 배선을 통해 접속하여, 2층 겹쳐 형성되는 경우(소위 더블 다마신 배선 구조)에 대해서 설명한다.
도 6 내지 도 13은, 동 실시형태에 따른 2층으로 배치된 Cu 배선 구조[18a(제1 층), 18b(제2 층)]가 비아 접속되는 경우의 Cu 배선 구조의 제조 공정을 설명하기 위한 기판 단면도이다. 또한, 제2 실시형태에서는, 상기 제1 실시형태에서 설명한 바와 같이 제조되는 Cu 배선 구조(18)(즉, 여기서의 18a)를 제1 층으로 하고, 그 위쪽에 제2 층의 Cu 배선 구조(18b)가 형성되는 경우를 도시하여 설명한다.
우선, 도 6에 도시된 바와 같이, 전술한 제1 실시형태에서 설명한 제조 방법에 의해 제조된 (제1 층의)Cu 배선 구조(18a)의 표면에 CF막인 층간 절연막(30)이, 예컨대 레이디얼 라인 슬롯 안테나에 의해 여기된 플라즈마를 이용한 성막 방법에 의해 형성된다.
계속해서, 도 7에 도시한 바와 같이, 포토리소그래피 및 반응성 이온 에칭(RIE)에 의해, 층간 절연막(30)의 표면에 다마신 구조의 트렌치 홈(32a) 및 비아 홀(32b)을 포함하는 배선 홈(32)이 형성된다. 또한, 이 배선 홈(32)은, 제1 층의 Cu 배선 구조(18a)의 상면에 형성된 밀봉막(17)을 관통시키도록 형성된다.
계속해서, 도 8에 도시된 바와 같이, 배선 홈(32)의 내면을 피복하도록, 불소 배리어막(35)이 형성된다. 불소 배리어막(35)은, 상기 제1 실시형태와 마찬가지로, 레이디얼 라인 슬롯 안테나에 의해 여기된 플라즈마를 이용한 성막 방법에 의해 형성되는 실리콘계 절연막으로서, 예컨대 aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막이 예시된다.
다음에, 도 9에 도시된 바와 같이, 펀칭에 의해 배선 홈(32)의 저면에 형성된 불소 배리어막(35)의 제거가 행해진다. 즉, 배선 홈(32)에 있어서, 트렌치 홈(32a)의 저면과 비아 홀(33b)의 저면에 형성된 불소 배리어막(35)이 제거되고, 트렌치 홈(32a) 및 비아 홀(32b)의 측면(측벽)에만 불소 배리어막(35)이 잔존하게 된다.
도 9에는, 비아 홀(32b) 저부의 불소 배리어막(35)을 제거한 상태가 도시되어 있다. 펀칭에 의한 불소 배리어막(35)의 제거는, 비아 홀(32b)의 저면에 형성된 불소 배리어막(35)을 제거하기 위한 것이다.
이 경우, 전술한 바와 같이 불소 배리어막(35)은 실리콘계 절연막이기 때문에, 만일 불소 배리어막(35)을 비아 홀(32b)의 저면에 형성한 상태에서, 제2 층의 Cu 배선 구조(18b)를 형성해 버리면, 제1 층의 Cu 배선 구조(18a)와 제2 층의 Cu 배선 구조(18b)를 전기적으로 접속하기 위한 비아 배선[즉, 비아 홀(32b) 내에 형성되는 Cu 배선]의 저부(하부)에 실리콘계 절연막이 형성된 상태가 되며, 최종적으로 제조되는 더블 다마신 구조의 Cu 배선에 있어서, 제1 층의 Cu 배선 구조(18a)와 제2 층의 Cu 배선 구조(18b)가 전기적으로 도통하지 않는 구조가 되어 버린다. 그래서, 비아 홀(32b)의 저면에 있어서는, 불소 배리어막(35)의 제거를 행하는 것이 필요로 된다.
계속해서, 도 10에 도시된 바와 같이, 배선 홈(32)의 내면을 피복하도록, BM막(36)이 형성된다. BM막(36)은, 상기 제1 실시형태와 마찬가지로, 불소 배리어막(35)의 전체면에, 예컨대 Ti막이나 Ta막을 스퍼터링하여 형성된다. BM막(36)으로는, Ti막, Ti 화합물막, Ti 합금막의 단층막이나 이들 2종 이상의 적층막 혹은, Ta막, Ta 화합물막, Ta 합금막의 단층막이나 이들 2종 이상의 적층막을 들 수 있다.
다음에, 도 11에 도시된 바와 같이, Cu 도전층(40)이, BM막(36)의 위에서부터 배선 홈(32)을 메우도록, 기판의 표면 전체에 형성된다. Cu 도전층(40)은, 순Cu에 한정되지 않고, Cu 합금이어도 좋고, 합금 Cu 도금, 스퍼터링 등으로 형성된다.
다음에, 도 12에 도시된 바와 같이, 배선 홈(32)의 내부에 있는 Cu 도전층(40), BM막(36) 및 불소 배리어막(35)의 부분을 남기고, 층간 절연막(30)의 위쪽에서부터 Cu 도전층(40), BM막(36) 및 불소 배리어막(35)이 CMP법에 의해 제거된다. 이렇게 해서, 배선 홈(32)의 내부에 층간 절연막(30)측에서부터 차례로 형성된 측벽부의 불소 배리어막(35)(소위 사이드 라이너라고도 호칭됨), BM막(36)에 의해 둘러싸인 상태에서 Cu 배선(45)[Cu 도전층(40)]이 형성된다. 그리고, 도 13에 도시된 바와 같이, 층간 절연막(30) 및 Cu 배선(45)의 상면(위쪽)을 밀봉하기 위한 밀봉막(47)이 형성되고, 소위 더블 다마신 구조를 갖는 Cu 배선 구조(48)가 제조된다.
이상, 도 6 내지 도 13을 참조하여 설명한 제조 공정에 의해 제조되는 더블 다마신 구조를 갖는 Cu 배선 구조(48)에 있어서는, 층간 절연막(2)과 BM막(6) 사이에 실리콘계 절연막인 불소 배리어막(5)을 형성하고, 층간 절연막(30)과 BM막(36) 사이에도 불소 배리어막(35)을 더 형성하는 구성으로 하였기 때문에, 어닐링 처리 등, 배선 구조에 가열 처리를 행한 경우에도, CF막인 층간 절연막(2, 30)으로부터 BM막(6, 36)으로 불소가 확산되는 것을 방지할 수 있다. 즉, 누설 전류의 증가가 억제된 더블 다마신형의 Cu 배선 구조(48)가 제조되어, 장치 불량의 발생 등을 억제할 수 있다.
또한, 상기 제1 실시형태에 있어서는 단층 구조의 Cu 배선 구조에 본 발명을 적용하는 경우에 대해서 설명하고, 상기 제2 실시형태에 있어서는 소위 더블 다마신(2층) 구조의 Cu 배선 구조에 본 발명을 적용하는 경우에 대해서 설명하였지만, 당연히 복수층의 Cu 배선을 겹쳐 구성하는 경우에도 본원 발명을 적용할 수 있다.
실시예
층간 절연막으로서 CF막을 이용한 경우에, 종래의 Cu 배선 구조의 제조 공정에 있어서는, 배리어 메탈층의 Cu 확산을 방지하는 배리어성이 저하되고, Cu 배선 구조에 있어서의 누설 전류가 증가되어 버릴 우려가 있는 것을 지견하였다. 이하에서는 실시예로서 본 지견에 대해서 상세히 설명한다.
우선, 본 발명자들은, 층간 절연막으로서 CF막을 이용한 경우와, 층간 절연막으로서 BD(Black Diamond)를 이용한 경우에 있어서의 어닐링 처리시의 누설 전류의 변화에 대해서 평가를 행하였다. 도 14는, 층간 절연막으로서 CF막(그래프에서의 std)을 이용하여 제조한 반도체 장치와, 층간 절연막으로서 BD(그래프에서의 Black Diamond)를 이용하여 제조한 반도체 장치에 있어서, 350℃의 조건 하에서 어닐링 처리한 경우의 누설 전류의 변화(20V의 전압 부하시)를 측정한 그래프이다. 또한, 양쪽 경우 모두 배리어 메탈막으로는 Ti(티탄)을 이용하고 있다. 도 14의 횡축에는 어닐링 시간(분)(Annealing Time)을 취하고, 종축에는 누설 전류(Leakage Current)를 취하고 있다.
도 14에 도시된 바와 같이, 층간 절연막으로서 CF막을 이용하여 제조된 반도체 장치에 있어서는, 어닐링 처리 시간이 경과함에 따라 누설 전류가 증가하는 것을 알 수 있었다. 한편, 층간 절연막으로서 BD를 이용하여 제조된 반도체 장치에 있어서는, 어닐링 처리 시간이 경과함에 따라, 어닐링 처리에 의한 결정 구조의 안정화가 도모되어, 누설 전류가 감소하고 있는 것을 알 수 있었다. 즉, 반도체 장치에 있어서 층간 절연막이 CF막인 것에 의해, 어닐링 처리시에 누설 전류가 증가되어 버리는 것을 알 수 있었다. 이것은, 배리어 메탈막으로서 이용되는 Ti에 대하여 층간 절연막인 CF막으로부터 불소가 확산되고, TiF4가 생성되어, 배리어 메탈막 내의 Ti 밀도가 저하된 것이 원인이라고 추찰되었다.
계속해서, 본 발명의 특징인 불소 배리어막을 CF막인 층간 절연막과 배리어 메탈막 사이에 형성한 경우의 누설 전류의 변화에 대해서 평가를 행하였다. 도 15는, 불소 배리어막을 형성하지 않고 제조한 반도체 장치(도면에서의 std), aCSiO인 10 ㎚ 두께의 불소 배리어막을 층간 절연막과 배리어 메탈막 사이에 형성하여 제조한 반도체 장치(도면에서의 SW aCSiO 10 ㎚), 및 aCSiO인 15 ㎚ 두께의 불소 배리어막을 층간 절연막과 배리어 메탈막 사이에 형성하여 제조한 반도체 장치(도면에서의 SW aCSiO 15 ㎚)에 있어서, 350℃의 조건 하에서 어닐링 처리한 경우의 누설 전류의 변화(20V의 전압 부하시)를 측정한 그래프이다. 또한, 양쪽 경우 모두 배리어 메탈막으로는 Ti를 이용하고 있다. 도 15의 횡축에는 어닐링 시간(분)(Annealing Time)을 취하고, 종축에는 누설 전류(Leakage Current)를 취하고 있다.
도 15에 도시된 바와 같이, 어닐링 처리시(열부하 처리시)에 있어서, 반도체 장치 제조시에 불소 배리어막을 형성한 경우에는, 불소 배리어막을 형성하지 않는 경우에 비하여, 누설 전류의 증가가 억제되고 있는 것을 알 수 있었다. 또한, 불소 배리어막을 두껍게 함으로써, 보다 누설 전류의 증가가 억제되는 것을 알 수 있었다.
이상 설명한 실시예로부터, CF막을 이용한 반도체 장치의 제조시에, 불소 배리어막을, 층간 절연막(CF막)과 배리어 메탈막 사이에 형성함으로써, 종래의 반도체 장치에 있어서 발생하고 있던, CF막으로부터 배리어 메탈막으로의 불소의 확산을 억제할 수 있고, 반도체 장치에, 예컨대 어닐링 처리 등의 열처리 공정이 행해졌을 때의 누설 전류의 증가가 억제되어, 장치 불량 등을 회피할 수 있는 것을 알 수 있었다.
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 적용 가능하다.
1 : 기판 본체 2 : 층간 절연막
4 : 배선 홈 5 : 불소 배리어막
6 : 배리어 메탈(BM)막 10 : Cu 도전층
15 : Cu 배선 17 : 밀봉막
18 : Cu 배선 구조 18a : Cu 배선 구조(제1 층)
18b : Cu 배선 구조(제2 층) 30 : 층간 절연막
32 : 배선 홈 32a : 트렌치 홈
32b : 비아 홀 35 : 불소 배리어막
36 : 배리어 메탈(BM)막 40 : Cu 도전층
45 : Cu 배선 48 : Cu 배선 구조
W : 기판

Claims (6)

  1. 다마신 배선 구조를 갖는 반도체 장치로서,
    불소 첨가 카본막을 포함하는 층간 절연막과,
    상기 층간 절연막에 메워진 구리 배선
    을 구비하고,
    상기 층간 절연막과 상기 구리 배선 사이에는, 상기 구리 배선에 근접하는 배리어 메탈층과, 상기 층간 절연막에 근접하는 불소 배리어막이 형성되고,
    상기 불소 배리어막은, aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막 중 어느 하나이고,
    상기 불소 배리어막의 성막시 후반에서 산소(O) 또는 질소(N)를 도입하는 반도체 장치.
  2. 제1항에 있어서, 상기 불소 배리어막의 두께는 5 ㎚ 이상인 것인 반도체 장치.
  3. 다마신 배선 구조를 갖는 반도체 장치의 제조 방법으로서,
    불소 첨가 카본막을 포함하는 층간 절연막을 성막(成膜)하는 공정과,
    상기 층간 절연막에 배선 홈을 형성하는 공정과,
    상기 배선 홈에 불소 배리어막을 형성하는 공정과,
    상기 불소 배리어막의 표면에 배리어 메탈층을 형성하는 공정과,
    상기 불소 배리어막 및 상기 배리어 메탈층이 형성된 후에, 상기 배선 홈에 구리 배선을 형성하는 공정
    을 포함하고,
    상기 불소 배리어막은, aCSiO(비정질 카본 실리콘 옥사이드)막, aCSiON(비정질 카본 실리콘 옥사이드 니트라이드)막 또는 SiCN(실리콘 카본 니트라이드)막 중 어느 하나이고,
    상기 불소 배리어막을 형성하는 공정에서는, 성막시 후반에서 산소(O) 또는 질소(N)를 도입하는 것인 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 불소 배리어막의 두께는 5 ㎚ 이상인 것인 반도체 장치의 제조 방법.
  5. 삭제
  6. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
CN106463395B (zh) 2014-06-25 2019-06-11 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038469A (ko) * 2003-08-15 2006-05-03 동경 엘렉트론 주식회사 성막 방법, 반도체 장치의 제조 방법, 반도체 장치, 기판처리 시스템
JP2007027347A (ja) 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法
JP2007273873A (ja) 2006-03-31 2007-10-18 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法
JP2008004841A (ja) 2006-06-23 2008-01-10 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3019021B2 (ja) * 1997-03-31 2000-03-13 日本電気株式会社 半導体装置及びその製造方法
JP2001284448A (ja) * 2000-03-29 2001-10-12 Seiko Epson Corp 半導体装置及びその製造方法
US20020171147A1 (en) * 2001-05-15 2002-11-21 Tri-Rung Yew Structure of a dual damascene via
JP2003100755A (ja) * 2001-09-27 2003-04-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4555143B2 (ja) * 2004-05-11 2010-09-29 東京エレクトロン株式会社 基板の処理方法
JP2008117903A (ja) * 2006-11-02 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2009088267A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 成膜方法、成膜装置、記憶媒体及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038469A (ko) * 2003-08-15 2006-05-03 동경 엘렉트론 주식회사 성막 방법, 반도체 장치의 제조 방법, 반도체 장치, 기판처리 시스템
JP2007027347A (ja) 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法
JP2007273873A (ja) 2006-03-31 2007-10-18 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法
JP2008004841A (ja) 2006-06-23 2008-01-10 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法

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TW201327758A (zh) 2013-07-01
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