KR101380094B1 - 반도체 장치의 제조 방법 - Google Patents

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다츠오 니시타
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Abstract

희생 산화막의 형성과 웨트 에칭에 의한 박리, 및/또는 이산화 규소막의 형성과 웨트 에칭에 의한 박리를 실행하는 반도체 장치의 제조 프로세스에 있어서, 희생 산화막 및/또는 이산화 규소막의 형성을, 플라즈마 처리 장치의 처리 용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행한다.

Description

반도체 장치의 제조 방법{PROCESS FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면, 트랜지스터 등의 제조에 적용 가능한 반도체 장치의 제조 방법에 관한 것이다．
종래, 반도체 소자를 절연하는 방법으로서, 열산화법으로 소자 절연막을 형성하는 LOCOS(Local Oxidation of Silicon)법이 사용되어 왔다. 그러나, LOCOS법은 소자 절연 영역이 차지하는 면적이 크기 때문에, 소자의 미세화에 한계가 있었다. 그래서, LOCOS법을 대신하는 기술로서 STI(Shallow Trench Isolation)법이 개발되었다. STI법에서는 실리콘 웨이퍼에 트렌치를 형성해서 소자 절연막을 매립하기 때문에, 소자 절연 영역이 차지하는 면적이 적고, 미세화에의 대응이 가능하다.
STI 프로세스에서는 반도체 기판에 패드 산화막 및 포토리소그래피 기술에 의해 소정의 패턴으로 질화 규소막을 형성한 후, 이 질화 규소막을 마스크로 해서 에칭을 실행하여 트렌치를 형성한다. 통상은 계면 특성의 향상을 도모하고, 액티브 영역과 소자 절연 영역의 에지를 라운딩시키기 위해, 트렌치 내부를 산화해서 얇은 산화막을 형성한다. 다음에, 얇은 산화막이 형성된 트렌치를 메우도록 반도체 기판의 전면에 이산화규소막을 두껍게 형성하고, 상기 질화 규소막을 스토퍼로해서 화학적 기계 연마(Chemical Mechanical Polishing)를 실행하여 평탄화하는 것에 의해, 소자 절연막을 형성한다. STI법에 있어서의 트렌치에의 이산화규소막의 매립은 열산화법으로는 곤란하기 때문에, TEOS(Tetra Ethyl Ortho Silicate)를 원료로 하는 CVD(Chemical Vapor Deposition)법이나 플라즈마 CVD법으로 실행하고 있었다. 그러나, 최근에는 미세화 및 저비용화가 요구되는 디바이스의 형성에서는 CVD법이나 플라즈마 CVD법으로부터, 더욱 미세한 트렌치에의 매립이 가능한 SOD(Spin On Dielectric)나 SOG(Spin On Glass) 등의 도포 방식의 방법으로 치환되어오고 있다.
그런데, 논리 디바이스나 DRAM(Dynamic Random Access Memory) 등의 메모리 디바이스에 있어서는 이들을 구성하는 트랜지스터의 게이트 산화막으로서, 각각 막두께가 다른 복수의 이산화규소막을 형성하는 것이 실행되고 있다. 예를 들면, I/O부나 셀에서는 상대적으로 두꺼운 게이트 산화막이 사용되고, 코어 CMOS 등에서는 상대적으로 얇은 게이트 산화막이 사용된다. 또한, 전계효과형 트랜지스터를 주변 논리 디바이스와 조합한 장치에 있어서는 주변 논리 디바이스의 트랜지스터에는 장치 전체로서의 구동 속도 성능을 높이기 위해 얇은 게이트 산화막을 사용하고, DRAM 셀의 트랜지스터에는 높은 게이트 전압을 고려하여 내압성이 우수한 두꺼운 게이트 산화막을 사용하는 설계도 실행되고 있다. 또한, 다른 전원 전압으로 동작하는 복수의 트랜지스터를 구비한 CMOS 집적 회로에서도, 전원 전압에 따라 다른 두께의 게이트 산화막이 필요하게 된다.
이와 같이, 복수의 다른 막두께로 게이트 산화막을 형성하기 위해서는 산화 규소막의 성막 공정과 웨트 에칭 공정을 반복할 필요가 있다. 그러나, STI법에 의해 트렌치에 매립된 소자 절연막은 플라즈마 CVD법이나 SOD/SOG 등의 도포 방식으로 형성된 산화 규소막이기 때문에, 막질적으로 조밀(粗密)하거나 또는 결함이 많다. 그 때문에, 에칭 내성이 열 산화막에 비해 낮고, 디바이스의 제조공정에 있어서 웨트 에칭을 반복하는 동안에 소자 절연막이 대폭 감소해 버린다. 소자 절연막의 감소가 커지면, 액티브 영역 주변에서 움푹패임이 생겨 버려, 소자 절연 기능이 불충분하게 되며 디바이스의 신뢰성과 양품률을 저하시키는 원인으로 된다. 이 소자 절연막의 감소의 문제는 소자 절연막을 열산화법으로 형성하는 LOCOS법에서는 문제로 되고 있지 않았지만, 최근의 미세화의 진행에 수반하여, 소자 절연막을 CVD법이나 SOD/SOG법으로 형성하게 되어 문제가 되고 있다.
반도체 장치의 제조 과정에서, 웨트 에칭 공정을 반복하는 것에 의해서 생기는 소자 절연막의 감소에의 대책으로서, 미리 감소분을 예측해서 소자 절연막을 두껍게 형성해 두는 것도 가능하지만, 이 방법에서는 디바이스 설계의 정밀도의 저하로 이어질 우려가 있어, 근본적인 해결책은 되지 못한다. 또한, 프로세스 도중에, 소자 절연막 상에 보호막(마스크)을 형성하는 것에 의해서, 감소를 방지 또는 억제하는 것도 가능하다. 그러나, 마스크의 형성을 위한 공정이 증가해 버리기 때문에, 프로세스 효율의 관점, 더 나아가서는 양품률의 관점에서도 만족할 수 있는 것은 아니다.
따라서, 본 발명의 목적은 STI를 이용해서 형성한 소자 절연막이 웨트 에칭 공정에 의해 감소하는 것을 가능한 한 억제하면서 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 형태에 따르면, 실리콘 기판과, 상기 실리콘 기판에 소정 간격으로 형성된 트렌치와, 상기 트렌치 내에 매립된 소자절연용 산화막과, 상기 소자절연용 산화막의 사이에 노출된 실리콘 표면을 갖는 피처리체를 준비하는 것과, 상기 실리콘 표면을 플라즈마 산화 처리해서 희생 산화막을 형성하는 것과, 상기 희생 산화막을 웨트 에칭에 의해 박리해서 실리콘 표면을 재차 노출시키는 것과, 노출된 상기 실리콘 표면을 산화 처리해서 이산화규소막을 형성하는 것을 갖고, 상기 실리콘 표면의 플라즈마 산화 처리는 플라즈마 처리 장치의 처리용기 내에서 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 형태에 따르면, 실리콘 기판과, 상기 실리콘 기판에 소정 간격으로 형성된 트렌치와, 상기 트렌치 내에 매립된 소자절연용 산화막과, 상기 소자절연용 산화막의 사이에 노출된 실리콘 표면을 갖는 피처리체를 준비하는 것과, 상기 실리콘 표면을 산화 처리해서 희생 산화막을 형성 하는 것과, 상기 희생 산화막을 웨트 에칭에 의해 박리해서 실리콘 표면을 재차 노출시키는 것과, 노출된 상기 실리콘 표면을 플라즈마 산화 처리해서 이산화규소막을 형성하는 것과, 상기 이산화규소막의 적어도 일부분을 웨트 에칭에 의해 제거하는 것과, 상기 이산화규소막이 제거되어 노출된 부분의 실리콘 표면을 산화 처리해서 상기 이산화규소막보다도 두께가 얇은 이산화규소막을 형성하는 것을 갖고, 상기 노출된 실리콘 표면의 플라즈마 산화 처리는 플라즈마 처리 장치의 처리용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행되는 반도체 장치의 제조 방법이 제공된다.
상기 다른 형태에 있어서, 상기 노출된 실리콘 표면을 플라즈마 산화 처리해서 이산화규소막을 형성하는 것과 상기 이산화규소막의 적어도 일부분을 웨트 에칭에 의해 제거하는 것은 반복 실행해도 좋다.
또한, 상기 일 형태에 있어서의 산화 처리, 상기 다른 형태에 있어서의 상기 실리콘 표면의 산화 처리 및/또는 상기 이산화규소가 제거되어 노출된 부분의 실리콘 표면의 산화 처리는 플라즈마 처리 장치의 처리용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행되는 것이 바람직하다.
또한, 상기 일 형태 및 다른 형태의 반도체 장치의 제조 방법에 있어서, 상기 플라즈마의 O(1D2) 래디컬의 밀도가 1×1012[㎝-3] 이상인 것이 바람직하다.
이 경우에, 상기 처리용기 내의 압력이 1.33∼333Pa의 범위 내인 것이 바람직하다. 또한, 상기 처리 가스 중의 산소의 비율이 0.2∼1%의 범위 내인 것이 바람직하다. 또한, 상기 처리 가스는 수소를 1% 이하의 비율로 포함하는 것이 바람직하다.
또한, 상기 일 형태 및 다른 형태의 반도체 장치의 제조 방법에 있어서, 상기 플라즈마는 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해 형성되는 마이크로파 여기 플라즈마인 것이 바람직하다.
또한, 상기 일 형태 및 다른 형태의 반도체 장치의 제조 방법에 있어서, 상기 플라즈마 산화 처리의 동안, 피처리체를 탑재하는 탑재대에 고주파 전력을 공급하는 것이 바람직하다.
또한, 일 형태 및 다른 형태의 반도체 장치의 제조 방법에 있어서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 플라즈마 산화 처리는 상기 실리콘 표면의 산화 처리와 함께 상기 소자절연용 산화막을 개질하는 것이 바람직하다.
도 1은 본 발명에 따른 방법에 의한 게이트 산화막의 형성에 있어서, CMP공정 후의 상태를 나타내는 도면이다.
도 2는 도 1에 계속되는 공정도이며, 질화 규소막을 박리한 후의 상태를 나타내는 도면이다.
도 3은 도 2에 계속되는 공정도이며, 패드 산화막(107)을 박리한 후의 상태를 나타내는 도면이다.
도 4는 도 3에 계속되는 공정도이며, 플라즈마 산화 처리에 의해서 희생 산화막을 형성한 상태를 나타내는 도면이다.
도 5는 도 4에 계속되는 공정도이며, 희생 산화막을 박리한 상태를 나타내는 도면이다.
도 6은 도 5에 계속되는 공정도이며, 플라즈마 산화 처리에 의해서 두꺼운 게이트 산화막을 형성한 상태를 나타내는 도면이다.
도 7은 도 6에 계속되는 공정도이며, 웨트 에칭 후에 마스크를 박리한 상태를 나타내는 도면이다.
도 8은 도 7에 계속되는 공정도이며, 플라즈마 산화 처리에 의해서 박막의 게이트 산화막을 형성한 상태를 나타내는 도면이다.
도 9는 비교 방법에 있어서, 열산화 처리에 의해서 희생 산화막을 형성한 상태를 나타내는 도면이다.
도 10은 도 9에 계속되는 공정도이며, 희생 산화막을 박리한 후의 상태를 나타내는 도면이다.
도 11은 도 10에 계속되는 공정도이며, 두꺼운 게이트 산화막을 열산화법으로 형성한 후의 상태를 나타내는 도면이다.
도 12는 도 11에 계속되는 공정도이며, 부분적으로 게이트 산화막을 박리한 후의 상태를 나타내는 도면이다.
도 13은 도 12에 계속되는 공정도이며, 박막의 게이트 산화막을 열산화법으로 형성한 후의 상태를 나타내는 도면이다.
도 14a는 본 발명에 따른 방법의 실시에 적합한 플라즈마 처리 장치의 일예를 나타내는 개략 단면도이다.
도 14b는 본 발명에 따른 방법의 실시에 적합한 플라즈마 처리 장치의 다른 예를 나타내는 개략 단면도이다.
도 15는 평면 안테나의 구조를 나타내는 도면이다.
도 16은 제어부의 구성예를 나타내는 설명도이다.
도 17은 O(1D2) 래디컬에 의한 플라즈마 산화의 작용 기구를 설명하는 도면이다.
도 18a는 실험 1에 있어서의 산화막의 깊이와 웨트 에칭 레이트의 관계를 나타내는 그래프이다.
도 18b는 도 18a의 그래프의 일부의 조건을 추출해서 나타내는 그래프이다.
도 19는 실험 2에 있어서의 SiO2막의 표면의 RMS 거칠기(roughness)를 나타내는 그래프이다.
도 20은 실험 2에 있어서의 Si/SiO2 계면의 RMS 거칠기를 나타내는 그래프이다.
도 21은 실험 3에 있어서의 SIMS(2차 이온 질량 분석계)에 의한 실리콘 중의 붕소의 농도 분포의 측정 결과를 나타내는 그래프이다.
도 22는 실험 4에 있어서의 산화막의 깊이와 웨트 에칭 레이트의 관계를 나타내는 그래프이다.
이하, 첨부 도면을 참조해서 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1∼도 8은 본 발명의 반도체 장치의 제조 방법을, 반도체 장치로서의 트랜지스터의 제조에 있어서의 게이트 산화막의 형성에 적용한 경우의 수순을 나타내는 공정도이다. 우선, 도 1은 실리콘 기판(101)에 복수의 트렌치(103)가 형성되고, 각 트렌치(103) 내에 소자 절연막으로서의 이산화규소막(105)이 매립된 상태를 나타내고 있다. 이산화규소막(105)과 이산화규소막(105)의 사이는 트랜지스터를 형성하는 액티브 영역이다. 도 1에서는 다른 2개의 디바이스 영역을 예시하고 있으며, 중앙의 점선을 경계로, 지면에서 좌측이, 예를 들면, I/O, 셀 등에 이용되는 트랜지스터 형성용의 영역(201)이고, 우측이, 예를 들면, 코어 CMOS 등에 이용되는 트랜지스터 형성용의 영역(203)이다. 영역(201)은 고전압 트랜지스터 형성용이며, 영역(203)은 저전압 트랜지스터 형성용이다(또한 "고전압" 및 "저전압"의 표현은 어디까지나 상대적인 의미임).
실리콘 기판(101) 상에는 패드 산화막(107)이 형성되고, 그 위에 질화 규소막(109)이 형성되어 있다. 패드 산화막(107)은 실리콘 표면을 보호할 목적으로 형성된 두께가 0.02∼0.05㎛ 정도의 열산화에 의한 SiO2막이다. 질화 규소막(109)은 실리콘 기판(101)에 트렌치(103)를 형성했을 때의 마스크이고, CMP에 의해 이산화규소막(105)을 평탄화했을 때의 스토퍼이다.
도 1은 CMP 공정 후의 상태를 나타내고 있다. 여기서, 도시는 생략하겠지만, CMP 공정 이전의 수순의 개요는 다음과 같다. 우선, 실리콘 기판(101)의 실리콘 표면을 열산화 처리해서 패드 산화막(107)을 형성한다. 다음에, 패드 산화막(107)의 위에 적층해서 질화 규소막(109)을, 예를 들면, CVD법으로 형성한다. 다음에, 질화 규소막(109) 상에 포토 레지스트막(도시하지 않음)을 패턴 형성한다. 이 패턴 형성된 포토 레지스트막을 마스크로 해서 질화 규소막(109), 패드 산화막(107) 및 실리콘 기판(101)을 에칭하여 실리콘 기판(101)에 트렌치(103)를 형성한다. 다음에, 트렌치(103)의 내부 및 질화 규소막(109) 상에, 후에 소자 절연막(이산화규소막(105))으로 되는 이산화규소막을 형성한다. 이 공정에서는 후술하는 바와 같이, 미세화에의 대응하기 위해 SOD, SOG, CVD 또는 플라즈마 CVD에 의해 트렌치(103)를 매립한다. 필요에 따라, 열산화 처리, 열 어닐 처리를 실행하여 Si-O 결합을 형성시키는 공정을 포함할 수 있다. 다음에, 질화 규소막(109)을 스토퍼로서 화학 기계 연마(CMP)를 실행하고, 질화 규소막(109) 상에 존재하는 이산화규소막을 제거하고, 트렌치(103) 내에 이산화규소막(105)을 남기는 것에 의해, 도 1의 구조를 제작할 수 있다.
소자 절연막으로서의 이산화규소막(105)은 SOD막, SOG막, CVD 또는 플라즈마 CVD에 의해 형성된 막이다. SOD막/SOG막은, 예를 들면, 폴리 실라잔이나, 졸겔법에 의해 얻어지는 무기재료 등으로부터 성막할 수 있다. 더욱 구체적으로는, 예를 들면, Spinfil(등록상표) 시리즈400, Spinfill 시리즈 600(AZ Electronic Materials사제) 등을 이용할 수 있다. SOD재료/SOG재료는 모두 트렌치 내에 매립을 실행한 후, 예를 들면, 수증기 분위기에서 열산화를 실행하는 것에 의해 Si-O 결합을 형성하여 SiO2로 할 수 있다. CVD 또는 플라즈마 CVD로 트렌치에 SiO2를 매립한 경우에는 열 어닐을 실시하는 것에 의해 이산화규소막(105)을 형성할 수 있다.
도 2는 도 1의 상태로부터, 질화 규소막(109)을 박리한 후의 상태를 나타내고 있다. 질화 규소막(109)은, 예를 들면, 고온의 인산(가온한 인산수용액)을 이용하는 웨트 에칭에 의해 박리할 수 있다.
다음에, 예를 들면, 희불산을 이용하는 웨트 에칭으로 패드 산화막(107)을 박리한다. 도 3은 패드 산화막(107)을 박리한 후의 상태를 나타내고 있다. 이 공정에서는 패드 산화막(107)이 제거되어 실리콘 표면(S1, S2)이 노출될 뿐만 아니라, 소자 절연막으로서의 이산화규소막(105)의 표면이 깎이고, 막두께가 감소한다. 패드 산화막(107)은 열 산화막이며, 이산화규소막(105)은 SOD막, SOG막 또는 CVD막이기 때문에, 이산화규소막(105)이 패드 산화막(107)보다도 에칭되기 쉽기 때문이다.
다음에, 실리콘 표면(S1, S2)을 평활화할 목적으로, 실리콘 표면(S1, S2)을 산화 처리해서 희생 산화막(111)을 형성한다. 본 발명에서는 후술하는 바와 같이, O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 플라즈마 산화 처리를 실행하여 희생 산화막(111)을 형성하는 것이 바람직하고, 또한, 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 플라즈마 산화 처리를 실행하는 것이 더욱 바람직하다. 도 4는 플라즈마 산화 처리에 의해서 희생 산화막(111)이 형성된 상태를 나타내고 있다. 여기서는, 예를 들면, 1∼6㎚의 두께로 희생 산화막(111)이 형성되고, 이산화규소막(105)도, 예를 들면,표면으로부터 깊이3∼200㎚의 두께로 개질되고 치밀화된다. 이산화규소막(105)의 표면 부근의 치밀화된 개질층을 ‘105a’로 나타내고 있다.
다음에, 희생 산화막(111)을, 희불산을 사용해서 웨트 에칭에 의해서 제거하고, 실리콘 표면 S1, S2를 재차 노출시킨다. 도 5는 희생 산화막(111)을 박리해서 실리콘 표면 S1, S2가 노출된 상태를 나타내고 있다. 이산화규소막(105)은 플라즈마 산화 처리되고 치밀화되어 개질층(105a)이 형성되어 있으므로, 에칭 내성이 증가하고 있다. 그 때문에, 희생 산화막(111)을 박리한 후에도 이산화규소막(105)의 감소가 억제되어 있다. 또, 웨트 에칭에 의해서, 개질층(105a)의 막두께는 약간 감소한다. 이와 같이 본 발명에 따른 방법에서는 프로세스 중의 일부의 산화 공정에서 O(1D2) 래디컬이 지배적인 플라즈마를 이용하여 플라즈마 산화 처리를 실행하는 것에 의해서, 이산화규소막(105)의 표면이 개질되어 치밀하게 되고, 웨트 에칭시의 막 감소를 억제할 수 있다.
다음에, 게이트 산화막을 형성하기 위해, 영역(201, 203)에 있어서, 노출된 실리콘 표면 S1, S2에 대해, 재차 O(1D2) 래디컬이 지배적인 플라즈마를 이용하여 플라즈마 산화 처리를 실행한다. 도 6은 플라즈마 산화 처리에 의해서 두꺼운 게이트 산화막(113)이 형성된 상태를 나타내고 있다. 여기서는, 예를 들면, 2∼6㎚의 두께로 게이트 산화막(113)이 형성되고, 이산화규소막(105)의 표면의 개질층(105a)이 추가로 생긴다. 이 공정에서도, 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 플라즈마 산화 처리를 실행하는 것에 의해, 저온에서의 처리가 가능하고, 또한 이산화규소막(105)이 또한 개질되므로, 더욱 바람직하다.
다음에, 영역(201)의 게이트 산화막(113)을 남긴 채, 영역(203)의 게이트 산화막(113)을 박리한다. 여기서는 영역(201)의 게이트 산화막(113) 상에 도시하지 않은 마스크를 형성한 후, 영역(203)의 게이트 산화막(113)을 웨트 에칭하여 제거한다. 도 7은 웨트 에칭 후(상기 마스크도 박리한 후)의 상태를 나타내고 있고, 영역(203)은 게이트 산화막(113)이 제거되어 실리콘 표면 S2가 노출되어 있다. 또한, 영역(203)에서는 이산화규소막(105)의 개질층(105a)도 약간 에칭되어 감소한다. 그 결과, 도 7에서 모식적으로 나타내는 바와 같이, 영역(201)측의 이산화규소막(105)과 영역(203)측의 이산화규소막(105)에서는 후자(영역(203)측) 쪽의 막두께가 감소하고, 이산화규소막(105)의 표면높이가 내려가 있지만, 플라즈마 산화 처리와 함께 형성된 치밀한 개질층(105a)이 존재하기 때문에, 감소 폭이 억제되어 있고, 움푹패임은 발생하지 않는다.
다음에, 재차 O(1D2) 래디컬이 지배적인 플라즈마를 이용하여 노출된 실리콘 표면 S2에 대해 플라즈마 산화 처리를 실행한다. 도 8은 플라즈마 산화 처리 후의 상태를 나타내고 있다. 이 플라즈마 산화 처리에 의해서, 영역(203)의 실리콘 표면 S2가 산화되고, 예를 들면, 1∼4㎚의 두께로 박막의 게이트 산화막(115)이 형성된다. 본 실시형태에서는 소자 절연막(개질층(105a)을 포함하는 이산화규소막(105))의 감소가 억제되어 있는 것에 의해, 영역(203)에 있어서 게이트 산화막(115)과 인접하는 이산화규소막(105)과의 사이에 단차나 움푹패임은 생기고 있지 않다. 플라즈마 산화 처리에 의해서 영역(201)에서는 이산화규소막(105)의 표면의 개질층(105a)이 추가로 생긴다.
여기서, 본 발명에 따른 방법의 우위성을 나타낼 목적으로, 비교 방법으로서, 희생 산화막(111)의 형성과, 영역(201)의 게이트 산화막의 형성을 열산화법으로 실행한 경우에 대해 설명한다. 도 9∼도 13은 도 1∼도 8과 마찬가지의 프로세스에서, O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 플라즈마 산화 처리 대신에, 열산화 처리를 실행한 경우를 나타내고 있다. 또, 도 1∼8과 마찬가지의 구성에 대해서는 동일한 부호를 붙이고 설명을 생략한다.
도 9는 도 4에 대응하는 것으로서, 희생 산화막(111)을 형성한 후의 상태를 나타내고 있다. 여기서는 열산화법에 의해서 희생 산화막(111)을 형성하고 있기 때문에, 이산화규소막(105)도 열 처리되게 되지만, 이산화규소막(105)의 표면은 치밀화되어 있지 않다(개질층이 형성되어 있지 않다). 이것은 열산화 처리에서는 분자간 결합 또는 원자간 결합을 절단할 수 있을 만큼의 충분한 에너지가 공급되어 있지 않기 때문으로 고려된다. 그리고, 도 9의 상태로부터, 희생 산화막(111)을 희불산을 이용하여 웨트 에칭에 의해서 박리한다. 도 10은 도 5에 대응하는 것이며, 희생 산화막(111)을 박리한 후의 상태를 나타내고 있다. 도 10과 도 5의 비교에서는 도 10에서는 도 5보다도 이산화규소막(105)의 막두께가 크게 감소하고 있다. 이것은 열 산화막보다도 에칭 내성이 낮은 SOD/SOG막이나 CVD막인 이산화규소막(105)이 웨트 에칭에 의해서 크게 깎아내어졌기 때문이다.
도 11은 도 6에 대응하는 것이며, 두꺼운 게이트 산화막(113)을 열산화법으로 형성한 후의 상태를 나타내고 있다. 이 공정에서도, 비교 방법에서는 열산화법에 의해서 게이트 산화막(113)을 형성하고 있기 때문에, 이산화규소막(105)의 표면은 치밀화되어 있지 않다. 그리고, 도 11의 상태로부터, 두꺼운 게이트 산화막(113)을 부분적으로(영역(203)측만) 웨트 에칭에 의해서 박리한다. 즉, 영역(201)측에 도시하지 않은 마스크를 형성하고, 영역(203)측만을 희불산으로 에칭한다. 도 12는 도 7에 대응하는 것이며, 게이트 산화막(113)을 부분적으로(영역(203)측만) 박리한 후의 상태를 나타내고 있다. 도 12와 도 7의 비교에서는 도 12에서는 도 7보다도 영역(203)측의 이산화규소막(105)이 표면으로부터 크게 감소하고, 실리콘 표면 S2보다도 낮은 움푹패임부 D가 생기고 있다. 이 움푹패임부 D는 열 산화막보다도 에칭 내성이 낮은 이산화규소막(105)이, 웨트 에칭을 반복할 때마다 깎아내어진 결과 생긴 것이다. 이러한 움푹패임부 D는 후공정을 어렵게 하고, 인접하는 소자간을 절연하는 기능을 저하시키기 때문에, 디바이스의 신뢰성과 양품률을 저하시키는 원인으로 된다.
또한, 도 13은 도 8에 대응하는 것이며, 박막의 게이트 산화막(115)을 열산화법으로 형성한 후의 상태를 나타내고 있다. 도 13과 도 8의 비교로부터, 도 13에서는 도 8보다도, 영역(203)측에서 이산화규소막(105)의 표면이 크게 감소하고, 실리콘 표면보다도 낮게 되어 있으며, 게이트 산화막(115)으로 피복되어 있음에도 불구하고, 실리콘의 코너부(C)의 형상이, 그대로 게이트 산화막(115)과 이산화규소막(105)의 표면 단차 형상으로서 표출되어 있다. 이러한 형상은 열 산화막보다도 에칭 내성이 낮은 이산화규소막(105)이, 웨트 에칭을 반복할 때마다 깎아내어진 결과 생긴 것이다. 이러한 실리콘의 코너부(C)의 형상은 리크 전류 발생의 기점이 되기 쉽고, 디바이스의 신뢰성과 양품률을 저하시키는 원인으로 된다.
비교 방법에 있어서, 움푹패임부 D의 형성은 이산화규소막(105) 상에 보호 마스크를 형성하거나, 이산화규소막(105)을 개질 처리해서 웨트 에칭 레이트를 내리는 공정을 별도로 마련하는 것에 의해서 억제할 수 있지만, 쓸데없이 공정수가 증가해 버린다. 본 발명에 따른 방법에서는 실리콘을 산화하는 공정에서, O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 플라즈마 산화 처리를 실행하고, 실리콘 표면 S1, S2의 산화와 이산화규소막(105)의 SiO2 표면의 개질(치밀화)을 함께 실행할 수 있으므로, 별도로 개질 공정을 마련하지 않고, 움푹패임부 D의 형성을 억제 가능하며, 프로세스 효율이 우수하다. 또한, 필요에 따라 피처리체에 바이어스 전압을 인가하면서 플라즈마 산화 처리를 실행하는 것에 의해, 이산화규소막(105)의 깊은 곳까지 개질시켜, 더욱 치밀한 막으로 할 수 있다. 이것은 래디컬이, 막중에 확산해서 분자간 또는 원자간의 결합 에너지보다 큰 에너지를 공급하는 것에 의해서, 분자간 또는 원자간의 결합을 절단할 수 있기 때문인 것으로 고려된다.
이와 같이, 희생 산화막이나 게이트 산화막을 형성하기 위한 산화 처리를 O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 실행하는 것에 의해서, 저온에서의 처리가 가능하고, 또한 소자 절연막의 표면을 개질해서 치밀화할 수 있다. 그 때문에, 부가적인 개질 공정을 마련하지 않고, 웨트 에칭에 의한 소자 절연막 표면의 감소를 억제할 수 있다. 특히, 웨트 에칭 공정이 반복되는 프로세스에 이러한 O(1D2) 래디컬이 지배적인 플라즈마에 의한 플라즈마 산화 처리를 적용하는 것에 의해서, 소자 절연막의 감소를 효과적으로 억제할 수 있다. 이 때문에, 소자 절연막의 감소에 기인하는 반도체 장치의 신뢰성의 저하를 방지할 수 있고, 프로세스 효율을 저하시키는 일 없이 반도체 장치를 제조할 수 있다.
또한, O(1D2) 래디컬이 지배적인 플라즈마에 의해 플라즈마 산화 처리를 실행하는 것에 의해서, 게이트 산화막의 표면 및 실리콘과 게이트 산화막의 계면의 평탄성을 높일 수 있기 때문에, 모빌리티 특성이나 신뢰성을 향상시키고, 플리커 노이즈(1/f 노이즈)를 저감할 수 있다. 또한, O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 본 발명의 프로세스는 600℃ 이하의 저온에서의 처리가 가능하기 때문에, 불순물의 확산 등의 문제가 생기기 어렵고, 디바이스 설계 및 채널 엔지니어링이 용이하다고 하는 효과도 얻는다.
도 1∼도 8에서는 막두께가 다른 2종류의 게이트 산화막(113) 및 게이트 산화막(115)을 순차 형성하는 프로세스를 예시했지만, 막두께가 다른 3종류 이상의 게이트 절연막을 형성하는 프로세스에도 마찬가지로 본 발명에 따른 방법이 적용 가능하며, 마찬가지의 작용 효과가 얻어진다. 어느 경우에도, 마지막에 형성하는 게이트 산화막은 O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 플라즈마 산화 처리가 아닌, 열산화 처리 등의 다른 방법에 의해서 형성하는 것도 가능하지만, O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 플라즈마 산화 처리에 의해서 실행하는 것이 바람직하고, 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 플라즈마 산화 처리를 실행하는 것이 더욱 바람직하다.
또한, 본 발명에 따른 방법은 소자 절연막으로서의 이산화규소막(105)을 형성한 후에 희생 산화막(111)을 형성하고, 또한, 이 희생 산화막(111)을 웨트 에칭으로 박리하는 공정을 1회 이상 갖는 프로세스이면, 널리 적용 가능하다. 또한, 반도체 장치의 제조공정에 있어서, 희생 산화막(111)의 형성에 O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 플라즈마 산화 처리하는 것에 의해서 이산화규소막(105)의 감소를 억제하는 효과가 얻어진다(도 4 및 도 5 참조). 희생 산화막(111)의 형성 공정에서 O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 것에 의해, 소자 절연막으로서의 이산화규소막(105)의 표면에 개질층(105a)이 형성되므로, 웨트 에칭 내성이 향상한다. 따라서, 후의 산화 공정, 예를 들면, 게이트 산화막(113) 등의 형성은, 예를 들면, 열산화법으로 실행해도 좋다. 플라즈마 산화 처리하는 경우에는 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 실행하는 것이 더욱 바람직하다.
또한, 본 발명에 따른 방법은 소자 절연막으로서의 이산화규소막(105)을 형성한 후에 게이트 산화막(113)을 형성하고, 또한, 게이트 산화막(113)의 적어도 일부분을 웨트 에칭으로 박리하는 공정을 1회 이상 갖는 프로세스이면, 널리 적용 가능하다. 또한, 반도체 장치의 제조공정에 있어서, 게이트 산화막(113)의 형성에 O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 플라즈마 산화 처리하는 것에 의해서 이산화규소막(105)의 감소를 억제하는 효과가 얻어진다(도 6 및 도 7 참조). 특히, 본 발명에 따른 방법은 막두께가 다른 복수의 게이트 산화막을 반도체 기판 상에 형성할 목적으로, 실리콘 표면 S1, S2의 부분적 또는 전체적인 산화(게이트 산화 공정)와, 게이트 산화막의 적어도 일부분을 웨트 에칭으로 박리하는 공정을 2회 이상 갖는 프로세스에 있어서 큰 효과가 얻어진다(도 6∼도 8 참조). 또, 이 경우, 희생 산화막(111)의 형성은, 예를 들면, 열산화법으로 실행해도 좋다. 또한, 플라즈마 산화 처리는 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 실행하는 것이 더욱 바람직하다.
또한, 본 발명에 따른 방법은 소자 절연막으로서의 이산화규소막(105)을 형성한 후에, 희생 산화막(111)을 형성하고, 또한, 이 희생 산화막(111)을 웨트 에칭으로 박리하는 공정과, 게이트 산화막(113)을 형성하고 또한 게이트 산화막(113)의 적어도 일부분을 웨트 에칭으로 박리하는 공정의 조합을 갖는 프로세스에 널리 적용 가능하다. 이 경우, 희생 산화막(111)의 형성과 게이트 산화막(113)의 형성에 각각 O(1D2) 래디컬이 지배적인 플라즈마를 이용해서 플라즈마 산화 처리를 하는 것에 의해서, 소자 절연막의 감소를 억제하는 효과가 얻어진다(도 4∼도 7 참조). 이 경우에도, 막두께가 다른 복수의 게이트 산화막(예를 들면, 게이트 산화막(113, 115) 등)을 반도체 기판 상에 형성하기 위해, 실리콘 표면의 부분적 또는 전체적인 산화(예를 들면, 희생 산화 공정, 게이트 산화 공정)와, 게이트 산화막(예를 들면, 게이트 산화막(113))의 적어도 일부분을 웨트 에칭으로 박리하는 공정을 2회 이상 갖는 프로세스에 있어서 특히 큰 효과가 얻어진다(도 4∼도 8 참조). 또한, 플라즈마 산화 처리는 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 실행하는 것이 더욱 바람직하다.
이상과 같이 해서, 소자 절연막의 감소를 억제하면서 게이트 산화막을 형성할 수 있다. 이와 같이 해서 얻어지는 게이트 산화막은 트랜지스터의 게이트 산화막으로서 이용할 수 있다. 즉, 본 발명에 관한 반도체 장치의 제조 방법은 트랜지스터의 제조 과정에서, 게이트 절연막을 형성하는 경우에 바람직하게 적용할 수 있다. 상기 설명에서는 본 발명에 따른 방법의 특징적인 공정만을 나타내고 있으며, 그 이외의 공정의 설명을 생략하고 있다. 트랜지스터의 제조에 있어서의 다른 공정, 예를 들면, 트렌치 형성, 소자 절연막의 매립, CMP에 의한 평탄화, 웰 형성, 이온 주입, 게이트 전극의 형성, 보호막의 형성, 배선 형성 및, 이들에 부수하는 포토리소그래피, 에칭, 어닐, 세정 등의 각 공정에 대해서는 본 발명의 효과를 손상하지 않는 한, 어떤 방법으로도 채용하는 것이 가능하다.
이상과 같이, 산화 규소막의 형성과 웨트 에칭에 의한 박리를 1회 이상 실행하는 프로세스에 있어서, 박리 대상이 아닌 소자 절연막이 깎아지고, 감소하는 것을 방지하기 위해, 플라즈마 산화 처리와 소자 절연막의 개질을 함께 실행할 수 있는 본 발명에 따른 방법을 적용하는 것은 움푹패임 방지책으로서 유효하다.
다음에, 본 발명에 따른 방법에 사용 가능한 O(1D2) 래디컬이 지배적인 플라즈마를 생성할 수 있는 플라즈마 처리 장치에 대해 설명한다.
도 14a 및 도 14b는 플라즈마 처리 장치(100A 및 100B)의 개략 구성을 모식적으로 나타내는 단면도이다. 또한, 도 15는 도 14a, 14b의 플라즈마 처리 장치(100A, 100B)에 사용 가능한 평면 안테나를 나타내는 평면도이다. 여기서, 도 14a에 나타내는 플라즈마 처리 장치(100A)와 도 14b에 나타내는 플라즈마 처리 장치(100B)의 차는 피처리체에 바이어스 전압을 인가하는 바이어스 인가 수단을 구비하고 있는지의 여부이다. 따라서, 우선, 플라즈마 처리 장치(100A 및 100B)에 공통되는 구성에 대해 설명하고, 다음에, 양자의 차이점인 플라즈마 처리 장치(100B)의 바이어스 인가 수단에 대해 설명한다.
(플라즈마 처리 장치(100A, 100B)에 공통되는 구성)
플라즈마 처리 장치(100A, 100B)는 복수의 슬롯형상의 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 래디얼 라인 슬롯 안테나)에 있어서 처리용기 내에 마이크로파를 도입하는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다. 플라즈마 처리 장치(100A, 100B)에서는 1×1010∼5×1012/㎤의 플라즈마 밀도이고 또한 0.7∼2eV의 저전자 온도를 갖는 플라즈마에 의한 처리가 가능하다. 플라즈마 처리 장치(100A, 100B)는 각종 반도체 장치의 제조 과정에 있어서, 실리콘을 산화해서 산화 규소막(SiO2막)을 형성하는 플라즈마 산화 처리 장치로서 바람직하게 이용할 수 있다.
플라즈마 처리 장치(100A, 100B)는 주요한 구성으로서, 처리용기(1)와, 처리용기(1) 내에 가스를 공급하는 가스 공급 장치(18)와, 이 가스 공급 장치(18)에 접속하는 가스 도입부(15)와, 처리용기(1)내를 감압 배기하기 위한, 진공 펌프(24)를 구비한 배기 장치와, 처리용기(1)에 플라즈마를 생성시키는 플라즈마 생성 수단으로서의 마이크로파 도입 장치(27)와, 이들 플라즈마 처리 장치(100A, 100B)의 각 구성부를 제어하는 제어부(50)를 구비하고 있다. 또, 가스 공급 장치(18)를 플라즈마 처리 장치(100A, 100B)의 구성 부분에는 포함시키지 않고, 외부의 가스 공급 장치를 가스 도입부(15)에 접속해서 사용하는 구성으로 해도 좋다.
처리용기(1)는 접지된 대략 원통형상의 용기에 의해 형성되어 있다. 또, 처리용기(1)는 각통형상의 용기에 의해 형성해도 좋다. 처리용기(1)는 알루미늄 등의 금속 또는 그 합금으로 이루어지는 저벽(1a)과 측벽(1b)을 갖고 있다.
처리용기(1)의 내부에는 피처리체인 반도체 웨이퍼(이하, "웨이퍼"라 함)(W)를 수평으로 지지하기 위한 탑재대(2)가 마련되어 있다. 탑재대(2)는 열전도성이 높은 재질, 예를 들면, AlN 등의 세라믹스에 의해 구성되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통형상의 지지 부재(3)에 의해 지지되어 있다. 지지 부재(3)는, 예를 들면, AlN 등의 세라믹스에 의해 구성되어 있다.
또한, 탑재대(2)에는 그 바깥가장자리부를 커버하고, 웨이퍼(W)를 가이드하기 위한 커버링(4)이 마련되어 있다. 이 커버링(4)은, 예를 들면, 석영, AlN, Al2O3, SiN 등의 재질로 구성된 환상부재이다.
또한, 탑재대(2)에는 온도 조절 기구로서의 저항 가열형의 히터(5)가 매립되어 있다. 이 히터(5)는 히터 전원(5a)으로부터 전력이 공급되는 것에 의해 탑재대(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼(W)를 균일하게 가열한다.
또한, 탑재대(2)에는 열전쌍(TC)(6)이 배비되어 있다. 이 열전쌍(6)에 의해서 탑재대(2)의 온도 계측을 실행하는 것에 의해, 웨이퍼(W)의 가열 온도를, 예를 들면, 실온에서 900℃까지의 범위에서 제어 가능하게 되어 있다.
또한, 탑재대(2)에는 웨이퍼(W)를 지지해서 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 마련되어 있다. 각 웨이퍼 지지 핀은 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
처리용기(1)의 내주에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는 처리용기(1)내를 균일 배기하기 위해, 다수의 배기 구멍(8a)을 갖는 석영제의 배플 플레이트(8)가 환상으로 마련되어 있다. 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
처리용기(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 저벽(1a)에는 이 개구부(10)와 연통하고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)에는 배기관(12)이 접속되어 있고, 이 배기관(12)을 거쳐서 진공 펌프(24)에 접속되어 있다.
처리용기(1)의 상부에는 중앙이 원형으로 개구된 플레이트(13)가 접합되어 있다. 개구의 내주는 내측(처리용기내 공간)을 향해 돌출되고, 환상의 지지부(13a)를 형성하고 있다. 플레이트(13)는 처리용기(1)의 상부에 배치되어 개폐하는 덮개로서의 기능을 갖고 있다. 이 플레이트(13)와 처리용기(1)의 사이는 시일 부재(14)를 거쳐서 기밀하게 시일되어 있다.
처리용기(1)의 측벽(1b)에는 환상을 이루는 가스 도입부(15)가 마련되어 있다. 이 가스 도입부(15)는 가스 라인(20d)을 거쳐서 산소함유 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 장치(18)에 접속되어 있다. 또, 가스 도입부(15)는 복수의 가스 라인(배관)에 접속되어 있어도 좋다. 또한, 가스 도입부(15)는 노즐형상 또는 샤워형상으로 마련해도 좋다.
또한, 처리용기(1)의 측벽(1b)에는 플라즈마 처리 장치(100A, 100B)와, 이것에 인접하는 반송실(도시하지 않음)의 사이에서 웨이퍼(W)의 반입 반출을 실행하기 위한 반입출구(16)와, 이 반입출구(16)를 개폐하는 게이트밸브 G1이 마련되어 있다.
가스 공급 장치(18)는 가스 공급원(예를 들면, 불활성 가스 공급원(19a), 산소함유 가스 공급원(19b), 수소 가스 공급원(19c))과, 배관(예를 들면, 가스 라인(20a, 20b, 20c, 20d))과, 유량 제어 장치(예를 들면, 매스플 로 컨트롤러(21a, 21b, 21c))와, 밸브(예를 들면, 개폐 밸브(22a, 22b, 22c))를 갖고 있다. 또, 가스 공급 장치(18)는 상기 이외의 도시하지 않은 가스 공급원으로서, 예를 들면, 처리용기(1)내 분위기를 치환할 때에 이용하는 퍼지 가스 공급원 등을 갖고 있어도 좋다.
불활성 가스로서는, 예를 들면, 희가스를 이용할 수 있다. 희가스로서는, 예를 들면, Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 이들 중에서도, 경제성이 우수한 점에서 Ar 가스를 이용하는 것이 특히 바람직하다. 또한, 산소함유 가스로서는, 예를 들면, 산소 가스(O2), 수증기(H2O), 오존(O3) 등을 이용할 수 있다.
가스 공급 장치(18)의 불활성 가스 공급원(19a), 산소함유 가스 공급원(19b) 및 수소 가스 공급원(19c)으로부터 공급된 불활성 가스, 산소함유 가스 및 수소 가스(첨가하는 경우)는 각각 가스 라인(20a, 20b, 20c)을 거쳐서 가스 라인(20d)에 합류하고, 이 가스 라인(20d)을 거쳐서 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 처리용기(1) 내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20a, 20b, 20c)에는 매스플로 컨트롤러(21a, 21b, 21c) 및 그 전후의 1조의 개폐 밸브(22a, 22b, 22c)가 마련되어 있다. 이러한 가스 공급 장치(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등의 제어를 할 수 있도록 되어 있다.
배기 장치는 진공 펌프(24)를 구비하고 있다. 진공 펌프(24)로서는, 예를 들면, 터보 분자 펌프 등의 고속진공 펌프 등을 이용할 수 있다. 상기 와 같이, 진공 펌프(24)는 배기관(12)을 거쳐서 처리용기(1)의 배기실(11)에 접속되어 있다. 처리용기(1)내의 가스는 배기실(11)의 공간(11a) 내에 균일하게 흐르고, 또한 공간(11a)으로부터 진공 펌프(24)를 작동시키는 것에 의해, 배기관(12)을 거쳐서 외부로 배기된다. 이에 따라, 처리용기(1)내를 소정의 진공도, 예를 들면, 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
다음에, 마이크로파 도입 장치(27)의 구성에 대해 설명한다. 마이크로파 도입 장치(27)는 주요한 구성으로서, 투과판(28), 평면 안테나(31), 지파재(33), 커버 부재(34), 도파관(37), 매칭 회로(38) 및 마이크로파 발생 장치(39)를 구비하고 있다. 마이크로파 도입 장치(27)는 처리용기(1) 내에 전자파(마이크로파)를 도입해서 플라즈마를 생성시키는 플라즈마 생성 수단이다.
마이크로파를 투과시키는 투과판(28)은 플레이트(13)에 있어서 내주측으로 돌출된 지지부(13a) 상에 지지되어 있다. 투과판(28)은 유전체, 예를 들면, 석영이나 Al2O3, AlN 등의 세라믹스로 구성되어 있다. 이 투과판(28)과 지지부(13a)의 사이는 시일 부재(29)를 거쳐서 기밀하게 시일되어 있다. 따라서, 처리용기(1)내는 기밀하게 유지된다.
평면 안테나(31)는 투과판(28)의 위쪽에 있어서, 탑재대(2)와 대향하도록 마련되어 있다. 평면 안테나(31)는 원판형상을 이루고 있다. 또, 평면 안테나(31)의 형상은 원판형 상에 한정되지 않고, 예를 들면, 사각판형상이라도 좋다. 이 평면 안테나(31)는 플레이트(13)의 상단에 걸어 고정되어 있다.
평면 안테나(31)는, 예를 들면, 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 구성되어 있다. 평면 안테나(31)는 마이크로파를 방사하는 다수의 슬롯형상의 마이크로파 방사 구멍(32)을 갖고 있다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나(31)를 관통해서 형성되어 있다.
각각의 마이크로파 방사 구멍(32)은, 예를 들면, 도 15에 나타내는 바와 같이, 가늘고 긴 장방형상(슬롯형상)을 이루고 있다. 그리고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)이 "T"자형상으로 배치되어 있다. 또한, 이와 같이 소정의 형상(예를 들면, "T자" 형상)에 조합해서 배치된 마이크로파 방사 구멍(32)은 또한 전체적으로 동심원형상으로 배치되어 있다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정된다. 예를 들면, 마이크로파 방사 구멍(32)의 간격은 λg/4∼λg로 되도록 배치된다. 도 15에 있어서는 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또, 마이크로파 방사 구멍(32)의 형상은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않으며, 동심원형상 이외에 예를 들면, 나선형상, 방사상 등으로 배치할 수도 있다.
평면 안테나(31)의 상면에는 진공보다도 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 갖고 있다. 지파재(33)의 재질로서는, 예를 들면, 석영, 폴리 데트라플루오로에틸렌 수지, 폴리이미드 수지 등을 이용할 수 있다.
또, 평면 안테나(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나(31)의 사이는 각각 접촉시켜도 이간시켜도 좋지만, 접촉시키는 것이 바람직하다.
처리용기(1)의 상부에는 이들 평면 안테나(31) 및 지파재(33)를 덮도록 커버 부재(34)가 마련되어 있다. 커버 부재(34)는, 예를 들면, 알루미늄이나 스테인리스강 등의 금속재료에 의해서 형성되어 있다. 이 커버 부재(34)와 평면 안테나(31)는 편평 도파로를 형성한다. 플레이트(13)의 상단과 커버 부재(34)는 시일 부재(35)에 의해 시일되어 있다. 또한, 커버 부재(34)의 내부에는 냉각수 유로(34a)가 형성되어 있다. 이 냉각수 유로(34a)에 냉각수를 통류시키는 것에 의해, 커버 부재(34), 지파재(33), 평면 안테나(31) 및 투과판(28)을 냉각할 수 있도록 되어 있다. 또, 평면 안테나(31) 및 커버 부재(34)는 접지되어 있다.
커버 부재(34)의 상부벽(천장부)의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 도파관(37)의 타단측에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다.
도파관(37)은 상기 커버 부재(34)의 개구부(36)로부터 위쪽으로 연장하는 단면 원형형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 모드 변환기(40)는 직사각형 도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다.
동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있다. 이 내부 도체(41)는 그 하단부에 있어서 평면 안테나(31)의 중심에 접속 고정되어 있다. 이러한 구조에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 거쳐서 커버 부재(34)와 평면 안테나(31)로 형성되는 편평 도파로에 방사상으로 효율적으로 균일하게 전파된다.
이상과 같은 구성의 마이크로파 도입 장치(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 거쳐서 평면 안테나(31)에 전파되고, 평면 안테나(31)의 마이크로파 방사 구멍(슬롯)(32), 또한 투과판(28)을 거쳐서 처리용기(1) 내에 도입되도록 되어 있다. 또, 마이크로파의 주파수로서는, 예를 들면, 2.45㎓가 바람직하게 이용되고, 그 밖에 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
플라즈마 처리 장치(100A, 100B)의 각 구성부는 제어부(50)에 접속되어 제어되는 구성으로 되어 있다. 제어부(50)는 컴퓨터를 갖고 있으며, 예를 들면, 도 16에 나타낸 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 유저 인터페이스(52) 및 기억부(53)를 구비하고 있다. 프로세스 컨트롤러(51)는 플라즈마 처리 장치(100A, 100B)에 있어서의 각 구성부, 예를 들면, 온도, 압력, 가스 유량, 마이크로파 출력 등의 프로세스 조건에 관한 히터 전원(5a), 가스 공급 장치(18), 진공 펌프(24), 마이크로파 발생 장치(39) 등을 통괄해서 제어하는 제어 수단이다.
유저 인터페이스(52)는 공정 관리자가 플라즈마 처리 장치(100A, 100B)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100A, 100B)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖고 있다. 또한, 기억부(53)에는 플라즈마 처리 장치(100A, 100B)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 보존되어 있다.
그리고, 필요에 따라, 유저 인터페이스(52)로부터의 지시 등으로 임의의 레시피를 기억부(53)로부터 호출해서 프로세스 컨트롤러(51)에 실행시킴으로써, 프로세스 컨트롤러(51)의 제어 하에서 플라즈마 처리 장치(100A, 100B)의 처리용기(1) 내에서 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면, CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루레이 디스크 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
(바이어스 인가 수단)
다음에, 플라즈마 처리 장치(100B)의 특징적인 구성인 탑재대(2)에 바이어스를 인가하는 바이어스 인가 수단에 대해 설명한다. 플라즈마 처리 장치(100B)의 탑재대(2)의 표면측에는 전극(42)이 매설되어 있다. 이 전극(42)에는 급전선(42a)에 의해서, 매칭 박스(M.B.)(43)를 거쳐서 바이어스 인가용의 고주파 전원(44)이 접속되어 있다. 즉, 전극(42)에 고주파 전력을 공급하는 것에 의해서, 기판인 웨이퍼(W)에 바이어스를 인가할 수 있는 구성으로 되어 있다. 전극(42), 급전선(42a), 매칭 박스(M.B.)(43) 및 고주파 전원(44)은 플라즈마 처리 장치(100B)에 있어서 바이어스 인가 수단을 구성하고 있다. 전극(42)의 재질로서는, 예를 들면, 몰리브덴, 텅스텐 등의 도전성 재료를 이용할 수 있다. 전극(42)은, 예를 들면, 그물코형상, 격자형상, 소용돌이형상 등의 형상으로 형성되어 있다.
이와 같이 구성된 플라즈마 처리 장치(100A, 100B)에서는 600℃ 이하의 저온에서 하지층 등에의 데미지 프리인 플라즈마 처리를 실행할 수 있다. 또한, 플라즈마 처리 장치(100A, 100B)는 플라즈마의 균일성이 우수하기 때문에, 예를 들면,300㎜직경 이상의 대형의 웨이퍼(W)에 대해서도 웨이퍼(W)의 면 내에서 처리의 균일성을 실현할 수 있다.
다음에, 플라즈마 처리 장치(100A, 100B)에 있어서 실행되는 플라즈마 산화 처리의 수순을 설명한다. 우선, 게이트밸브 G1을 열림으로 해서 반입출구(16)로부터 웨이퍼(W)를 처리용기(1) 내에 반입하고, 탑재대(2) 상에 탑재한다. 그리고, 가스 공급 장치(18)의 불활성 가스 공급원(19a) 및 산소함유 가스 공급원(19b)으로부터, 예를 들면,Ar 가스 및 O2 가스를 소정의 유량으로 가스 도입부(15)를 거쳐서 처리용기(1) 내에 도입하고, 소정의 처리압력으로 유지한다. 이 때, O(1D2) 래디컬의 밀도가 1×1012[㎝-3] 이상의 플라즈마를 형성하고, 처리 가스중의 O2 가스의 비율(부피 비율)은, 예를 들면, 1%이하가 바람직하고, 0.2% 내지 1%의 범위내가 더욱 바람직하다. 가스 유량은, 예를 들면, Ar 가스가 100∼10000mL/min(sccm), O2 가스: 1∼100mL/min(sccm)의 범위로부터, 전체 가스 유량에 관한 산소의 비율이 상기 값으로 되도록 선택할 수 있다.
또한, 불활성 가스 공급원(19a) 및 산소함유 가스 공급원(19b)으로부터의 Ar 가스 및 O2 가스에 부가해서, 수소 가스 공급원(19c)으로부터 H2 가스를 소정 비율로 도입할 수도 있다. 이 경우, H2 가스의 비율은, 예를 들면, 처리 가스 전체의 양에 대해 부피 비율에서 1%이하로 되도록 하는 것이 바람직하고, 0.01∼1%가 더욱 바람직하다.
또한, 처리압력의 상한은 O(1D2) 래디컬의 밀도가 1×1012[㎝-3] 이상의 플라즈마를 형성하고 333Pa이하로 하는 것이 바람직하고, 267Pa이하가 더욱 바람직하며, 133.3Pa이하가 바람직하다. 처리압력의 하한은 1.33Pa로 하는 것이 바람직하다.
또한, 처리온도(탑재대(2)의 온도)는 실온∼600℃로부터 선택 가능하고, 예를 들면, 300∼500℃의 범위내가 바람직하다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수, 예를 들면, 2.45㎓의 마이크로파를, 매칭 회로(38)를 거쳐서 도파관(37)에 보낸다. 도파관(37)에 보내진 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순차 통과하고, 내부 도체(41)를 거쳐서 평면 안테나(31)에 공급된다. 즉, 마이크로파는 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a)을 거쳐서 커버 부재(34)와 평면 안테나(31)에 의해 구성되는 편평 도파로를 전파해 간다. 그리고, 마이크로파는 평면 안테나(31)에 관통 형성된 슬롯형상의 마이크로파 방사 구멍(32)으로부터 투과판(28)을 거쳐서 처리용기(1) 내에 있어서의 웨이퍼(W)의 위쪽 공간으로 방사된다. 이 때의 마이크로파의 출력 밀도는 투과판(28)의 면적1㎠당 0.6W이상, 예를 들면, 0.7∼3W로 하는 것이 바람직하고, 0.7∼2.4W가 더욱 바람직하다. 마이크로파 출력은, 예를 들면, 200㎜직경 이상의 웨이퍼(W)를 처리하는 경우에는 1000W이상 4000W이하의 범위내로부터 선택할 수 있다.
평면 안테나(31)로부터 투과판(28)을 경유해서 처리용기(1)에 방사된 마이크로파에 의해, 처리용기(1) 내에서 전자계가 형성되고, Ar 가스 및 O2 가스 및 H2 가스를 첨가하는 경우에는 H2 가스가 플라즈마화된다. 이와 같이 여기된 플라즈마는 대략 1×1010∼5×1012/㎤의 고밀도이고 또한 웨이퍼(W) 근방에서는 대략 1.2eV 이하의 저전자 온도를 갖는다. 그리고, 플라즈마 중의 활성종, 주로 O(1D2) 래디컬의 작용에 의해 웨이퍼(W)의 실리콘 표면에 플라즈마 산화 처리가 실행된다. 구체적으로는 희생 산화막의 형성을 예로 들면, 도 3 및 도 4에 나타낸 바와 같이, O(1D2) 래디컬의 작용에 의해 실리콘 표면 S1, S2가 저온에서 산화되어 희생 산화막(111)이 형성되고, 소자 절연막인 이산화규소막(105)의 표면이 O(1D2) 래디컬의 작용에 의해 깊게 개질되고, SiO2가 고밀도화되어 개질층(105a)이 형성된다. 또한, 게이트 산화막의 형성을 예로 들면, 도 5∼도 8에 나타낸 바와 같이, O(1D2) 래디컬의 작용에 의해 실리콘 표면 S1, S2가 저온에서 산화되어 게이트 산화막(113, 115)이 형성되고, 소자 절연막인 이산화규소막(105)의 표면이 O(1D2) 래디컬의 작용에 의해 더욱 막 깊게 개질이 진행하고, 개질층(105a)이 새로 생긴다.
(고주파 바이어스 전압)
또한, 플라즈마 처리 장치(100B)를 이용하는 경우에는 플라즈마 산화 처리를 실행하고 있는 동안, 탑재대(2)의 전극(42)에 고주파 전원(44)으로부터 소정의 주파수 및 파워의 고주파 전력을 공급할 수 있다. 이 고주파 전원(44)으로부터 공급되는 고주파 전력에 의해서 웨이퍼(W)에 바이어스 전압이 인가되고, 플라즈마의 낮은 전자 온도(0.7∼2eV)를 유지하면서, 플라즈마 산화 처리가 촉진된다. 즉, 바이어스 전압을 인가하는 것에 의해, O(1D2) 래디컬에 의한 개질을 실행하면서, 플라즈마 중의 산소 이온을 웨이퍼(W)에 인입하는 것이 가능하기 때문에, 실리콘의 산화 레이트를 증대시키고, 저온에서도 막 깊게 개질할 수 있다.
고주파 전원(44)으로부터 공급하는 고주파 전력의 주파수는, 예를 들면, 400㎑이상 60㎒이하의 범위내가 바람직하고, 400㎑이상 13.5㎒이하의 범위내가 더욱 바람직하다. 고주파 전력은 웨이퍼(W)의 면적당 파워 밀도로서, 예를 들면, 0.14W/㎠이상 1.4W/㎠이하의 범위 내에서 공급하는 것이 바람직하고, 0.42W/㎠이상 1.4W/㎠이하의 범위 내에서 공급하는 것이 더욱 바람직하다. 파워 밀도가 0.07W/㎠미만에서는 이온의 인입력이 약하고, 고산화 레이트 및 고도스(dose)량이 얻어지지 않는다. 한편, 파워 밀도가 1.4W/㎠초과에서는 소자 절연막인 이산화규소막(105)에 손상이 생겨 버려, 막질을 악화시켜 버린다. 또한, 고주파 전력은 100W이상이 바람직하고, 예를 들면,100W이상 900W이하의 범위 내가 더욱 바람직하며, 300W이상 900W이하의 범위 내가 바람직하다. 이러한 고주파 전력의 범위로부터, 상기 파워 밀도가 되도록 설정하면 좋다.
이와 같이, 탑재대(2)의 전극(42)에 공급된 고주파 전력은 플라즈마의 낮은 전자온도를 유지하면서, 플라즈마 중의 이온종을 웨이퍼(W)에 인입하는 작용을 갖고 있다. 따라서, 탑재대(2)의 전극(42)에 고주파 전력을 공급해서 웨이퍼(W)에 바이어스 전압을 인가하는 것에 의해, O(1D2) 래디컬에 의한 개질과 함께 산소 이온이 인입되어 플라즈마 산화 레이트와 산소 도스량이 커지기 때문에, 저온에서도 막을 깊게 개질시킬 수 있다.
(작용)
플라즈마 처리 장치(100A, 100B)를 이용하여 산소를 포함하는 처리 가스의 플라즈마를 생성하는 경우, 처리 압력에 따라 플라즈마 중의 활성종이 변화한다. 즉, 플라즈마 처리에 있어서 설정 가능한 압력범위 중에서, 비교적 높은 압력 조건(예를 들면, 333Pa초과 1333Pa이하 )에서는 플라즈마 중의 활성종으로서 O2+이온이나 O(1D2) 래디컬은 감소하고, 대신에 O(3P2) 래디컬이 주체로 된다. 한편, 비교적 낮은 압력 조건(333Pa 이하)에서는 플라즈마중의 활성종으로서 O2+이온이나 O(1D2) 래디컬이 지배적으로 된다. 이 조건에서 생성하는 O(1D2) 래디컬은 SiO2막 중에 포함되는 N이나 H 등의 불순물을 산소원자로 치환하는 작용을 갖고 있다. 따라서, O(1D2) 래디컬이 지배적인 플라즈마에 의한 산화에서는 도 17에 나타내는 바와 같이, O(1D2) 래디컬이 막 중에 포함되는 불순물(Imp)을 산소원자로 치환하는 것에 의해, SiO2막의 막질이 치밀화되는 것으로 생각된다. 또한, 이러한 SiO2막의 개질 효과는 피처리체인 실리콘 기판(101)에 바이어스 전압을 인가하면서 실행하는 것에 의해서, 산소 이온이 인입되기 때문에, 한층 증대한다. 본 발명에 따른 방법에서는 실리콘을 산화하는 공정에서, O(1D2) 래디컬이 생성하는 조건을 선택해서 플라즈마를 생성하고, 실리콘 표면과 함께 SiO2막을 처리하는 것에 의해서, 막 중의 불순물이 제거되어 규칙적인 Si-O 결합이 형성된, 결함이 적은 치밀한 SiO2막으로 개질할 수 있다. 그리고, 이와 같이 개질된 SiO2막은 SOD막이나 SOG막, 플라즈마 CVD막에 비해 높은 웨트 에칭 내성을 갖는 것에 의해, 후의 반도체 프로세스로 웨트 에칭이 반복되어도 감소를 억제할 수 있다.
다음에, 본 발명의 기초로 된 실험 결과에 대해 설명한다.
실험1:
폴리 실라잔을 원료로 해서 SOD법에 의해 도포하여 성막하고, 수증기 산화(WVG)해서 형성한 이산화규소막(막두께 450㎚)에 대해, 도 14a에 나타낸 것과 같은 플라즈마 처리 장치(100A)를 이용하여, 이하의 조건에서 플라즈마 처리를 실행하였다. 처리 후의 이산화규소막에 대해, 희불산 처리(50%HF : H2O=1 : 200)를 실행하고, 웨트 에칭 레이트를 조사하였다. 또한, 비교를 위해, 플라즈마 처리를 실행하지 않은 이산화규소막 및 열 산화막에 대해서도 동일한 조건에서의 웨트 에칭 레이트를 조사하였다. 그 결과를 도 18a 및 도 18b에 나타내었다. 또, 도 18b는 도 18a의 일부의 조건을 추출하여 나타낸 것이다.
[플라즈마 처리 조건 1]
부피 유량비 [(O2/Ar+O2+H2)×100]; 0.5∼3%
부피 유량비 [(H2/Ar+O2+H2)×100]; 0.05∼0.3%
처리압력; 66.6∼266Pa(0.5∼2Torr)
마이크로파 파워 밀도; 1∼3W/㎠(투과판의 면적1㎠당)
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
(더욱 한정한 조건)
부피 유량비 [(O2/Ar+O2+H2)×100]; 0.8∼1.5%
부피 유량비 [(H2/Ar+O2+H2)×100]; 0.08∼0.15%
처리 압력; 106.4∼199.5Pa(0.8∼1.5Torr)
마이크로파 파워 밀도; 1.2∼2.4W/㎠(투과판의 면적1㎠당))
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
[플라즈마 처리 조건 2]
부피 유량비[(O2/Ar+O2)×100]; 0.5∼3%
처리 압력; 66.6∼266Pa(0.5∼2Torr)
마이크로파 파워 밀도; 1∼3W/㎠(투과판의 면적1㎠당)
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
(더욱 한정한 조건)
부피 유량비 [(O2/Ar+O2)×100]; 0.8∼1.5%
처리 압력; 106.4∼199.5Pa(0.8∼1.5Torr)
마이크로파 파워 밀도; 1.2∼2.4W/㎠(투과판의 면적1㎠당)
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
[플라즈마 처리 조건 3]
부피유량비 [(O2/Ar+O2+H2) ×100]; 15∼30%
부피 유량비 [(H2/Ar+O2+H2)×100]; 0.05∼0.3%
처리 압력; 239.4Pa이상(1.8Torr)
마이크로파 파워 밀도; 1∼3W/㎠(투과판의 면적 1㎠당)
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
(더욱 한정한 조건)
부피 유량비 [(O2/Ar+O2+H2)×100]; 20∼23%
부피 유량비 [(H2/Ar+O2+H2)×100]; 0.05∼0.3%
처리 압력; 266∼931Pa(2∼7Torr)
마이크로파 파워 밀도; 1.2∼2.4W/㎠(투과판의 면적 1㎠당)
탑재대(2)의 온도; 400∼500℃
처리 시간; 360초
[열산화막 형성 조건]
분위기; H2/O2=450/900mL/min(sccm)
온도; 950℃
압력; 15000Pa
도 18a 및 도 18b로부터 O(1D2) 래디컬이 지배적으로 되는 플라즈마 처리 조건 1, 2에서 플라즈마 처리를 실행하는 것에 의해, 플라즈마 처리를 실행하지 않은 경우나, O(3P2) 래디컬이 지배적으로 되는 플라즈마 처리 조건 3에서 플라즈마 처리를 실행한 경우에 비해 웨트 에칭 레이트가 대폭 저하하였다. 따라서, SOD 산화막을 O(1D2) 래디컬이 지배적으로 되는 플라즈마로 처리하는 것에 의해서, 에칭 내성을 향상시킬 수 있는 것이 확인되었다.
실험2:
도 14a에 나타낸 것과 마찬가지의 플라즈마 처리 장치(100A)를 이용하고, 상기 조건 1∼3에서 실리콘(100)면 및 (111)면을 플라즈마 산화 처리하였다. 형성된 SiO2막의 표면과, Si/SiO2 계면의 RMS(평균 제곱평방근) 거칠기를 측정하였다. SiO2막의 표면의 거칠기를 도 19, Si/SiO2 계면의 거칠기를 도 20에 나타내었다. 도 19 및 도 20으로부터, O(1D2) 래디컬이 지배적으로 되는 플라즈마를 생성할 수 있는 조건 1, 2에서 형성한 SiO2막은 열 산화막에 비해 표면 및 Si/SiO2 계면의 RMS 거칠기가 낮고, 더욱 평탄화되어 있는 것을 알 수 있다. 따라서, 조건 1, 2에서 형성한 SiO2막을 트랜지스터의 게이트 산화막으로서 사용하는 것에 의해, 반도체 장치의 모빌리티 특성과 신뢰성을 개선시키고, 플리커 노이즈(1/f 노이즈)도 저감할 수 있는 것이 충분히 예측되었다.
실험 3:
실리콘 표면에 5㎚의 두께로 스크린 산화막을 형성한 후, 11B+이온을 5eV의 에너지로 1×1013개/㎠ 주입하였다. 그 후, 1000℃에서 10초간 어닐을 실행하고, 스크린 산화막을 웨트 에칭으로 제거해서 실리콘 표면을 노출시키고, 초기 샘플로 하였다. 이 초기 샘플에, 도 14a에 나타낸 것과 마찬가지의 플라즈마 처리 장치(100A)를 이용하고, 상기 조건 2에서 플라즈마 산화 처리를 실행하여 3㎚의 이산화규소막을 형성한 후, 이것을 박리하고, SIMS(2차 이온 질량 분석계)로 실리콘 중의 붕소의 농도 분포를 조사하였다. 비교를 위해, 플라즈마 산화 처리 대신에 초기 샘플을 950℃의 O2/H2 분위기에서 열산화 처리한 후에 마찬가지로 붕소의 농도 분포를 조사하였다. 그 결과를 도 21에 나타내었다.
플라즈마 처리 장치(100A)를 이용하고, 초기 샘플에 상기 조건 2에서 플라즈마 산화 처리를 실행한 경우, 실리콘 중의 붕소의 농도 분포의 프로파일은 초기 샘플과 대략 동일하였다. 한편, 초기 샘플을 950℃의 O2/H2 분위기에서 열산화 처리한 경우에는 붕소의 확산이 생겨 실리콘중의 농도 프로파일이 변화하고 있었다. 이것으로부터, 플라즈마 처리 장치(100A)를 이용하여 비교적 저온(400℃∼500℃)의 조건 2의 플라즈마 산화 처리를 반도체 장치의 제조공정에서 실행하는 것에 의해, 디바이스 설계 및 채널 엔지니어링의 하기 쉬움의 관점에서 고온에서의 열산화를 실행하는 경우보다도 우위성이 큰 것이 확인되었다.
실험 4:
본 실험에서는 도 14b에 나타낸 것과 같은 플라즈마 처리 장치(100B)를 이용하고, 웨이퍼(W)를 탑재하는 탑재대(2)에 고주파 전력을 인가하면서 플라즈마 산화 처리를 실행하고, 바이어스 인가의 효과를 검증하였다. 폴리 실라잔을 원료로 해서 SOD법에 의해 성막하고, 수증기 산화해서 형성한 이산화규소막(막두께 450㎚)에 대해, 이하의 조건에서 플라즈마 처리를 실행하였다. 처리 후의 이산화규소막에 대해, 희불산 처리(50%HF : H2O=1 : 200)를 실행하고, 웨트 에칭 레이트를 조사하였다. 또한, 비교를 위해, 플라즈마 처리를 실행하지 않은 이산화규소막 및 열 산화막에 대해서도 동일한 조건에서의 웨트 에칭 레이트를 조사하였다. 그 결과를 도 22에 나타내었다.
[플라즈마 처리 조건 4]
부피유량비 [(O2/Ar+O2+H2)×100]; 23%
부피유량비 [(H2/Ar+O2+H2)×100]; 1.9%
처리 압력; 666.7Pa(5Torr)
마이크로파 파워 밀도; 2.4W/㎠(투과판의 면적 1㎠당)
탑재대(2)의 온도; 500℃
고주파 전력의 주파수: 13.56㎒
고주파 전력의 파워: 600W(파워 밀도 0.85W/웨이퍼 1㎠당),
처리 시간; 360초
[플라즈마 처리 조건 5]
부피 유량비 [(O2/Ar+O2+H2)×100]; 2.4%
부피 유량비 [(H2/Ar+O2+H2)×100]; 0.6%
처리 압력; 40Pa(300mTorr)
마이크로파 파워 밀도; 0.7W/㎠(투과판의 면적 1㎠당)
탑재대(2)의 온도; 500℃
고주파 전력의 주파수: 13.56㎒
고주파 전력의 파워: 600W(파워 밀도 0.85W/웨이퍼 1㎠당),
처리 시간; 360초
[열산화막 형성 조건]
분위기; H2/O2=450/900mL/min(sccm)
온도; 950℃
압력; 15000Pa
도 22로부터, 웨이퍼(W)에 바이어스 전압을 인가해서 플라즈마 산화 처리를 실행한 조건 4 및 조건 5에서는 플라즈마 처리를 실행하지 않은 경우에 비해 웨트 에칭 레이트가 저하하였다. 또한, 웨이퍼(W)에 바이어스 전압을 인가한 조건 4와 조건 5의 비교에서는 O(1D2) 래디컬이 지배적으로 되는 플라즈마 처리 조건 5에서 플라즈마 처리를 실행하는 것에 의해, O(3P2) 래디컬이 지배적으로 되는 플라즈마 처리 조건 4에서 플라즈마 처리를 실행한 경우에 비해, 웨트 에칭 레이트가 대폭 저하하였다. 따라서, 웨이퍼(W)에 바이어스 전압을 인가하면서, SOD 산화막을 O(1D2) 래디컬이 지배적으로 되는 플라즈마로 처리하는 것에 의해, 산소 이온의 인입에 의해, 저온에서도 치밀하고 또한 막이 깊게 개질되고, 에칭 내성을 대폭 향상시킬 수 있는 것이 확인되었다.
이상과 같이, 플라즈마 산화 처리를 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행하는 것에 의해서, SiO2막의 표면을 개질해서 치밀화할 수 있다. 그리고, 이 효과는 피처리체인 웨이퍼(W)에 바이어스 전압을 인가하면서 플라즈마 산화 처리를 실행하는 것에 의해서, 산소 이온의 인입에 의해 더욱 증대한다. 그 때문에, 부가적인 개질 공정을 마련하는 일 없이, 웨트 에칭에 의한 소자 절연막 표면의 감소를 억제할 수 있다. 따라서, 예를 들면,트랜지스터 형성 등의 반도체 프로세스에 있어서, 소자 절연막의 감소에 기인하는 반도체 장치의 신뢰성의 저하를 방지할 수 있고, 프로세스 효율도 우수하다.
또한, O(1D2) 래디컬이 지배적인 플라즈마에 의해 플라즈마 산화 처리를 실행하는 것에 의해, O(1D2) 래디컬이, 게이트 산화막과 실리콘의 계면의 실리콘을 산화하는 것에 의해, 게이트 산화막의 표면 및 실리콘과 게이트 산화막의 계면의 평탄성을 높일 수 있기 때문에, 모빌리티 특성이나 신뢰성을 향상시켜, 플리커 노이즈(1/f 노이즈)를 저감할 수 있다. 또한, O(1D2) 래디컬이 지배적인 플라즈마를 이용하는 프로세스는 600℃ 이하의 저온에서의 처리가 가능하기 때문에, 불순물의 확산 등의 문제가 생기기 어렵고, 디바이스 설계 및 채널 엔지니어링에 있어서 편리성이 우수하다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니고 각종 변형이 가능하다. 예를 들면, 상기 실시형태에서는 플라즈마 산화 처리에 RLSA방식의 마이크로파 플라즈마 처리 장치를 이용했지만, 본 발명은 O(1D2) 래디컬이 지배적인 플라즈마를 생성시키는 모든 플라즈마 처리 장치에 적용 가능하다. 따라서, 예를 들면, ICP 플라즈마 방식, ECR 플라즈마 방식, 표면 반사파 플라즈마 방식, 마그네트론 플라즈마 방식 등의 다른 방식의 플라즈마 처리 장치를 이용할 수도 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 트랜지스터의 제조 과정에 한정되지 않고, 산화 규소막의 형성과 웨트 에칭에 의한 박리를 반복해서 실행하는 프로세스에 널리 적용 가능하다.

Claims (19)

  1. 실리콘 기판과, 상기 실리콘 기판에 소정 간격으로 형성된 트렌치와, 상기 트렌치 내에 매립된 소자절연용 산화막과, 상기 소자절연용 산화막의 사이에 노출된 실리콘 표면을 갖는 피처리체를 준비하는 것과,
    상기 실리콘 표면을 플라즈마 산화 처리해서 희생 산화막을 형성하는 것과,
    상기 희생 산화막을 웨트 에칭에 의해 박리해서 실리콘 표면을 재차 노출시키는 것과,
    노출된 상기 실리콘 표면을 산화 처리해서 이산화규소막을 형성하는 것
    을 포함하고,
    상기 플라즈마 산화 처리는 플라즈마 처리 장치의 처리용기 내에서 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행되고,
    상기 플라즈마 산화 처리는 상기 실리콘 표면을 산화하고 상기 소자절연용 산화막을 개질하는
    반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화 처리는 플라즈마 처리 장치의 처리용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마의 O(1D2) 래디컬의 밀도가 1×1012[㎝-3] 이상인 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 처리용기 내의 압력이 1.33∼333Pa의 범위 내인 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 처리 가스 중의 산소의 비율이 0.2∼1%의 범위 내인 반도체 장치의 제조 방법.
  6. 제 3 항에 있어서,
    상기 처리 가스는 수소를 1% 이하의 비율로 포함하는 반도체 장치의 제조 방법.
  7. 제 3 항에 있어서,
    상기 플라즈마는 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마인 반도체 장치의 제조 방법.
  8. 제 3 항에 있어서,
    상기 플라즈마 산화 처리가 수행되는 동안, 상기 피처리체를 탑재하는 탑재대에 고주파 전력을 공급하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 실리콘 기판과, 상기 실리콘 기판에 소정 간격으로 형성된 트렌치와, 상기 트렌치 내에 매립된 소자절연용 산화막과, 상기 소자절연용 산화막의 사이에 노출된 실리콘 표면을 갖는 피처리체를 준비하는 것과,
    상기 실리콘 표면을 산화 처리해서 희생 산화막을 형성하는 것과,
    상기 희생 산화막을 웨트 에칭에 의해 박리해서 실리콘 표면을 재차 노출시키는 것과,
    노출된 상기 실리콘 표면을 플라즈마 산화 처리해서 이산화규소막을 형성하는 것과,
    상기 이산화규소막의 적어도 일부분을 웨트 에칭에 의해 제거하는 것과,
    상기 이산화규소막이 제거되어 노출된 부분의 실리콘 표면을 산화 처리해서 상기 이산화규소막보다도 두께가 얇은 이산화규소막을 형성하는 것
    을 포함하고,
    상기 플라즈마 산화 처리는 플라즈마 처리 장치의 처리용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행되고,
    상기 노출된 실리콘 표면의 플라즈마 산화 처리는 상기 실리콘 표면을 산화하고 상기 소자절연용 산화막을 개질하는
    반도체 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 노출된 실리콘 표면을 플라즈마 산화 처리해서 이산화규소막을 형성하는 것, 및 상기 이산화규소막의 적어도 일부분을 웨트 에칭에 의해 제거하는 것은 반복 실행되는 반도체 장치의 제조 방법.
  12. 제 10항에 있어서,
    상기 소자절연용 산화막의 사이에 노출된 실리콘 표면의 산화 처리, 및 상기 이산화규소막이 제거되어 노출된 부분의 실리콘 표면의 산화 처리 중 어느 한쪽의 산화 처리 혹은 양쪽의 산화 처리는 플라즈마 처리 장치의 처리용기 내에서, 산소를 포함하는 처리 가스를 이용하여 생성시킨 O(1D2) 래디컬이 지배적인 플라즈마에 의해 실행하는 반도체 장치의 제조 방법.
  13. 제 10항에 있어서,
    상기 플라즈마의 O(1D2) 래디컬의 밀도가 1×1012[㎝-3] 이상인 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 처리용기내의 압력이 1.33∼333Pa의 범위 내인 반도체 장치의 제조 방법.
  15. 제 13항에 있어서,
    상기 처리 가스 중의 산소의 비율이 0.2∼1%의 범위 내인 반도체 장치의 제조 방법.
  16. 제 13항에 있어서,
    상기 처리 가스는 수소를 1% 이하의 비율로 포함하는 반도체 장치의 제조 방법.
  17. 제 13항에 있어서,
    상기 플라즈마는 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마인 반도체 장치의 제조 방법.

  18. 제 13항에 있어서,
    상기 플라즈마 산화 처리가 수행되는 동안, 상기 피처리체를 탑재하는 탑재대에 고주파 전력을 공급하는 반도체 장치의 제조 방법.
  19. 삭제
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