KR101366552B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101366552B1
KR101366552B1 KR1020120104395A KR20120104395A KR101366552B1 KR 101366552 B1 KR101366552 B1 KR 101366552B1 KR 1020120104395 A KR1020120104395 A KR 1020120104395A KR 20120104395 A KR20120104395 A KR 20120104395A KR 101366552 B1 KR101366552 B1 KR 101366552B1
Authority
KR
South Korea
Prior art keywords
layer
electrode pattern
interlayer insulating
upper electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020120104395A
Other languages
English (en)
Inventor
정충경
주성욱
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020120104395A priority Critical patent/KR101366552B1/ko
Priority to US13/826,674 priority patent/US8765511B2/en
Application granted granted Critical
Publication of KR101366552B1 publication Critical patent/KR101366552B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H1/00—Contacts
    • H01H1/0036—Switches making use of microelectromechanical systems [MEMS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H1/00—Contacts
    • H01H1/12—Contacts characterised by the manner in which co-operating contacts engage
    • H01H1/14—Contacts characterised by the manner in which co-operating contacts engage by abutting
    • H01H1/16—Contacts characterised by the manner in which co-operating contacts engage by abutting by rolling; by wrapping; Roller or ball contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H35/00—Switches operated by change of a physical condition
    • H01H35/02—Switches operated by change of position, inclination or orientation of the switch itself in relation to gravitational field
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

실시 예는 기판 상에 하부 전극 패턴을 형성하는 단계, 상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계, 상기 상부 전극 패턴의 측면에 패시베이션층를 형성하는 단계, 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층을 식각하여 상기 패시베이션층를 노출하는 캐비티를 형성하는 단계, 및 상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
실시 예는 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 및 그 제조 방법에 관한 것이다.
마이크로 전자기계 시스템(Micro Electro Mechanical System; MEMs)용 소자는 마이크론 스케일로 크기가 작고, 전자와 기계적인 동작과 같은 특정 기능을 수행하는 소자를 말한다. 또한 MEMs 소자는 제조 공정 면에서 반도체 공정을 기반으로 한 일부 특수 공정, 및 저가격 일괄 생산을 특징으로 한다.
MEMs 소자는 센서, 예컨대 압력 센서, 관성 센서, GPS와 게임기의 위치 센서, 디지털 카메라, 캠코더 등의 이미지 센서 등에 널리 사용될 수 있으며, 또한 RF 스위치, 마이크로 공진기, 가변 커패시터, 및 가변 인덕터 등에도 사용될 수 있다. 특히 스위치용 MEMs 소자는 스위칭 소자의 신뢰성을 확보 및 안정적인 수율 확보가 요구된다.
실시 예는 콘택 볼이 위치하는 공간을 확보하기 위한 습식 식각시 사용되는 에천트에 둔감한 상부 전극 패턴을 형성할 수 있고, 상부 전극 패턴의 자유도를 향상시킬 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율 감소를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 하부 전극 패턴을 형성하는 단계; 상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계; 상기 상부 전극 패턴의 측면에 패시베이션층를 형성하는 단계; 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계; 상기 제2 층간 절연층을 식각하여 상기 패시베이션층를 노출하는 캐비티를 형성하는 단계; 및 상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함한다.
상기 상부 전극 패턴의 측면의 적어도 일 부분을 산화시켜 상기 패시베이션층을 형성할 수 있다.
상기 상부 전극 패턴을 형성하는 단계는 상기 제1 층간 절연층 상에 서로 이격되는 복수의 상부 전극들을 형성할 수 있다.
하부 장벽층, 주전극층, 및 상부 장벽층이 적층된 구조를 갖도록 상기 상부 전극들을 형성하며, 상기 캐비티는 상기 노출되는 패시베이션층과 인접하는 하부 장벽층 및 상부 장벽층을 노출할 수 있다.
상기 주전극층의 측면을 산화시켜 상기 패시베이션층를 형성할 수 있다.
상기 하부 장벽층의 가장 자리 영역과 상기 상부 장벽층의 가장 자리 영역 사이에 위치하는 주전극층 부분을 산화시켜, 상기 패시베이션층을 형성할 수 있다.
상기 패시베이션층의 두께는 5Å ~ 100Å일 수 있다.
상기 주전극층은 Al, Cu, Au, 또는 Al-Cu 합금이고, 상기 하부 장벽층과 상기 상부 장벽층은 TiN, Ti, 또는 TiN/Ti 합금이고, 상기 패시베이션층은 Al2O3, Cu2O, AuOX(x는 양의 실수) 또는 산화된 Al-Cu 합금 중 적어도 하나를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 하부 전극 패턴 및 상기 제1 층간 절연층 사이에 정지막을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 제1 층간 절연층 및 상기 정지막을 통과하여 상기 하부 전극 패턴과 접촉하는 콘택을 형성하는 단계를 더 포함하며, 상기 상부 전극 패턴은 상기 콘택과 접촉하도록 형성될 수 있다.
상기 제1 층간 절연층 및 상기 제2 층간 절연층은 SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있다.
상기 캐비티는 상기 하부 장벽층의 측면과 이와 인접하는 하부면의 일부 및 상기 상부 장벽층의 측면과 이와 인접하는 상부면의 일부를 노출할 수 있다.
상기 캐비티를 형성하는 단계는 상기 정지막을 노출할 수 있고, 상기 콘택 볼을 형성하는 단계는 상기 정지막 상에 상기 콘택 볼을 형성할 수 있다.
실시 예에 따른 반도체 소자는 기판; 상기 기판 상에 형성되는 하부 전극 패턴; 상기 하부 전극 패턴 상에 형성되는 정지막; 상기 정지막 상에 형성되는 제1 층간 절연층; 상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴; 상기 상부 전극 패턴의 측면의 일 부분에 형성되는 패시베이션층; 상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층; 상기 패시베이션층을 노출하고, 상기 제1 층간 절연층 및 상기 제2 층간 절연층 내에 형성되는 캐비티(cavity); 및 상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함한다.
상기 상부 전극 패턴은 서로 이격되는 복수의 상부 전극들을 포함하며, 상기 상부 전극들 각각은 하부 장벽층, 주전극층, 및 상부 장벽층이 적층된 구조를 가질 수 있다.
상기 패시베이션층은 상기 주전극층의 측면 상에 형성되고, 상기 하부 전극층 및 상기 상부 전극층을 노출할 수 있다.
상기 패시베이션층은 상기 하부 장벽층의 가장 자리 영역과 상기 상부 장벽층의 가장 자리 영역 사이에 위치할 수 있다.
상기 반도체 소자는 상기 제1 층간 절연층 및 상기 정지막을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴을 연결하는 콘택을 더 포함할 수 있다.
실시 예는 콘택 볼이 위치하는 공간을 확보하기 위한 습식 식각시 사용되는 에천트에 둔감한 상부 전극 패턴을 형성할 수 있고, 상부 전극 패턴의 자유도를 향상시킬 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율 감소를 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 9는 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 2 내지 도 8은 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다. 예컨대, 실시 예는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 제조 방법에 관한 것일 수 있다.
도 2를 참조하면, 기판(110) 상에 절연층(120)을 형성한다. 기판(110)은 모노크리스탈 또는 폴리크리스탈 실리콘 기판이거나, 반도체 기판일 수 있다. 기판(110)에는 활성 영역(active region)과 소자 분리 영역(device isolation region)을 구분하기 위한 소자 분리막(미도시)이 형성될 수 있다. 그리고 기판(110)에는 p형 불순물 또는 n형 불순물이 도핑될 수 있다.
절연층(120)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함할 수 있으며, 단일 또는 다층으로 형성될 수 있다. 예컨대, 절연층(120)은 CVD(Chemical Vapor Deposition)을 이용하여 기판 상에 증착될 수 있으며, SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 절연층(120) 상에 하부 전극 패턴(130)을 형성한다. 하부 전극 패턴(130)은 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)이 적층된 구조일 수 있다. 제1 장벽층(132)과 제2 장벽층(136)은 제1 주전극층(134)의 금속 이온이 다른 층(예컨대, 절연층(120))으로 확산되는 것을 방지하는 역할을 할 수 있다.
제1 및 제2 장벽층(132, 136)은 금속 이온의 확산을 차단하는 장벽 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제1 주전극층(134)은 전도성이 좋은 물질, 예컨대, Al, Au, Cu, 또는 Al-Cu 합금으로 이루어질 수 있다.
하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 복수의 하부 전극들(예컨대, 130-1,130-2)을 포함할 수 있다. 예컨대, 하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 제1 하부 전극 (130-1), 및 제2 하부 전극(130-2)을 포함할 수 있다. 도 2에는 2개의 하부 전극들(130-1,130-2)만을 도시하였으나, 하부 전극들(130)의 수는 이에 한정되는 것은 아니며, 3개 이상일 수 있다.
예컨대, 절연층(120) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)을 순차적으로 증착하고, 포토리쏘그라피(photolithography) 공정 및 식각 공정을 통하여 증착된 층들(132,134,136)을 패터닝하여 복수의 하부 전극들(예컨대, 130-1, 130-2)을 형성할 수 있다.
도 2에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 하부 전극(130-1) 및 제2 하부 전극(130-2) 각각의 제1 주전극층(134)의 측면(139)은 제1 및 제2 장벽층들(132,136)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 절연층(120)의 일부, 예컨대, 절연층(120)의 상부면의 일부가 노출 또는 개방될 수 있다.
도 3을 참조하면, 하부 전극 패턴(130)을 덮도록 절연층(120) 상에 정지막(140)을 형성한다. 예컨대, 제1 및 제2 장벽층들(132,136)의 상부 표면과 노출되는 측면(139), 및 도 2에서 절연층(120)의 노출된 일부 표면 상에 정지막(140)을 형성할 수 있다.
정지막(140)은 도 7 및 도 8에 도시된 콘택 볼(contact ball)이 위치하는 공간(230-1, 230-2)을 마련하기 위한 식각 공정시 식각 정지막(etch stop layer) 역할을 할 수 있다. 정지막(140)은 후술하는 층간 절연층(150)과의 식각 선택비가 높은 물질, 예컨대, 실리콘 질화막(SiN)이 사용될 수 있다.
도 4를 참조하면, 정지막(140) 상에 제1 층간 절연층(150)을 형성한다. 예컨대, CVD(Chemical Vapor Deposition)를 이용하여 정지막(140) 상에 제1 층간 절연층(150)을 형성할 수 있으며, 제1 층간 절연층(150)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함하거나, 또는 SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 제1 층간 절연층(150) 및 정지막(140)을 통과하여 하부 전극 패턴(130)과 접촉하는 복수의 콘택들(contacts, 160)을 형성한다. 예컨대, 제1 층간 절연층(150)과 정지막(140)의 일 영역을 관통하여 제1 하부 전극(130-1)과 접촉하는 제1 콘택(160-1), 및 제1 층간 절연층(150)과 정지막(140)의 다른 일 영역을 관통하여 제2 하부 전극(130-2)과 접촉하는 제2 콘택(160-2)을 형성할 수 있다. 도 4에는 2개의 콘택들만을 도시하였지만, 콘택의 수는 이에 한정되는 것은 아니며 3개 이상일 수 있다. 또한 복수의 하부 전극들(예컨대, 130-1,130-2) 각각과 접촉하는 적어도 하나의 콘택을 형성할 수 있다.
이때 콘택(160)은 다음과 같이 형성할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 층간 절연층(150) 상에 포토레지스트 패턴(미도시)을 형성한다. 그리고 형성된 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 제1 층간 절연층(150) 및 정지막(140)을 식각하여 비아 홀(via hole, 미도시)를 형성한다. 그리고 형성된 비아 홀 내부에 도전성 물질(예컨대, 텅스텐)을 채우고, 채워진 도전성 물질을 평탄화하여 콘택(160)을 형성할 수 있다.
도 5를 참조하면, 제1 층간 절연층(150) 상에 상부 전극 패턴(170)을 형성한다. 상부 전극 패턴(170)은 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)이 적층된 구조일 수 있다. 제3 장벽층(172)과 제4 장벽층(176)은 제2 주전극층(174)의 금속 이온이 다른 층(예컨대, 제1 및 제2 층간 절연층들(150, 210))으로 확산하는 것을 방지하는 역할을 한다.
제3 및 제4 장벽층(172,176)은 장벽 금속 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제2 주전극층(174)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 Al-Cu 합금으로 이루어질 수 있다.
상부 전극 패턴(170)은 전기적으로 서로 분리되도록 이격되는 복수의 상부 전극들(예컨대, 170-1,170-2)을 포함할 수 있다. 예컨대, 상부 전극 패턴(170)은 제1 상부 전극 (170-1) 및 제2 상부 전극(170-2)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 상부 전극(170)의 수는 2개 이상일 수 있다.
예컨대, 제1 층간 절연층(150) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)을 순차적으로 증착하고, 포토리쏘그라피 공정 및 식각 공정을 통하여 증착된 층들(172,174,176)을 패터닝하여 서로 이격하여 복수의 상부 전극들(예컨대, 170-1, 170-2을 형성할 수 있다.
포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면이 노출될 수 있다. 예컨대, 복수의 상부 전극들(예컨대, 170-1,170-2) 각각을 구성하는 제2 주전극층(174)의 측면(149-1,149-2)은 제3 및 제4 장벽층들(172,176)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 층간 절연층(150)의 일부, 예컨대, 제1 층간 절연층(150)의 상부면의 일부가 노출 또는 개방될 수 있다.
상부 전극 패턴(170)은 콘택(160)을 통하여 하부 전극 패턴(130)과 전기적으로 연결될 수 있다. 예컨대, 제1 상부 전극(170-1)은 제1 콘택(160-1)과 전기적으로 연결되고, 제2 상부 전극(170-2)은 제2 콘택(160-2)과 전기적으로 연결될 수 있다.
복수의 상부 전극들 중 적어도 하나는 콘택(160) 상에 위치하고, 콘택(160)과 접촉할 수 있다. 예컨대, 제1 상부 전극(170-1)의 일부는 제1 콘택(160-1) 상에 위치하고, 제1 콘택(160-1)과 접촉할 수 있다. 제2 상부 전극(170-2)의 일부는 제2 콘택(160-2) 상에 위치하고, 제2 콘택(160-2)과 접촉할 수 있다.
도 6을 참조하면, 산화 공정을 이용하여 상부 전극 패턴(170)의 측면의 적어도 일부를 산화시켜, 상부 전극 패턴(170)의 측면을 덮는 패시베이션층(passivation layer, 190)을 형성한다.
상부 전극들(예컨대, 170-1, 170-2) 각각의 제2 주전극층(174)의 노출되는 측면(예컨대, 149-1, 149-2)을 산화시켜, 제2 주전극층(174)의 일 영역을 산화물로 변환시킬 수 있다. 산화물로 변환된 제2 주전극층(174)의 일부분은 도 8에서 설명하는 제2차 식각 공정에서 제2 주전극층(174)을 보호하는 패시베이션층(190)일 수 있다. 이때 형성되는 패시베이션층(190)의 두께는 5Å ~ 100Å일 수 있다.
예컨대, 제3 장벽층(172)의 가장 자리 영역과 제4 장벽층(176)의 가장 자리 영역 사이에 위치하는 제2 주전극층(174) 부분을 산화시켜, 패시베이션층(190)을 형성할 수 있다.
패시베이션층(190)의 두께는 보호층의 역할을 하기 위해서는 최소 5Å 이상이어야 한다. 또한 제3 장벽층(172) 및 제4 장벽층(174)이 산화되는 것을 방지하고, 상부 전극의 저항 변화 등을 고려하여 패시베이션층(190)의 두께는 100Å이하이어야 한다.
예컨대, H2O2 및 H2O를 포함하는 가스를 이용하는 산화 공정에 의하여 제2 주전극층(174)의 측면을 산화시킬 수 있다. 이때 형성되는 산화물(190)은 Al2O3, Cu2O, AuOX(x는 양의 실수) 또는 산화된 Al-Cu 합금 중 적어도 하나를 포함할 수 있다.
제2 주전극층(174)을 이루는 물질의 종류에 따라 산화물의 조성이 결정될 수 있다. 또한 제2 주전극층(174)이 복수의 층들을 포함하고, 복수의 층들 각각이 서로 다른 물질로 이루어질 경우에는 패시베이션층(190)은 서로 다른 물질로 이루어지는 복수의 층들을 포함할 수 있다.
제3 장벽층(172)과 제4 장벽층(176)은 후술하는 콘택 볼(240)과 전기적인 접촉이 가능해야 되기 때문에, 제3 장벽층(172)과 제4 장벽층(176) 표면에는 산화 공정에 의하여 패시베이션층(190)이 형성되지 않도록 한다.
제3 장벽층(172)과 제4 장벽층(176)은 제2 주전극층(174)보다 산화 반응이 용이하지 않기 때문에, 제2 주전극층(174)의 측면에 산화가 일어나더라도 제3 장벽층(172) 및 제4 장벽층(176) 표면은 산화되지 않을 수 있다. 따라서 패시베이션층(190)은 제2 주전극층(174)의 측면으로부터 일정한 두께만큼 형성될 수 있으며, 제3 장벽층(172)과 제4 장벽층(176)의 표면에는 형성되지 않을 수 있다.
도 7을 참조하면, 패시베이션층(190)이 형성된 상부 전극 패턴(170)을 덮도록 제1 층간 절연층(150) 상에 제2 층간 절연층(210)을 형성한다. 제2 층간 절연층(210)은 상술한 제1 층간 절연층(150)과 동일한 방법 및 물질로 형성될 수 있다.
다음으로 포토리쏘그라피 공정을 이용하여 제2 층간 절연층(210) 상에 포토레지스트 패턴(220)을 형성한다. 포토레지스트 패턴(220)은 복수의 상부 전극들(예컨대, 170-1,170-2) 사이에 위치하는 제2 층간 절연층(210)의 상부 표면의 적어도 일부를 노출할 수 있다.
다음으로 포토레지스트 패턴(220)을 식각 마스크로 이용하여 노출되는 제2 층간 절연층(210), 및 제1 층간 절연층(150)을 식각하는 제1차 식각 공정을 수행하여, 정지막(140)을 노출하는 홀(hole, 230-1)을 형성한다.
제1차 식각 공정은 건식 식각(dry etching) 공정일 수 있다. 정지막(140)은 제1차 식각 공정의 식각 정지막 역할을 할 수 있으며, 홀(230-1)은 정지막(140)의 일부를 노출할 수 있으나, 패시베이션층(190)은 노출하지 않을 수 있다.
도 8을 참조하면, 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제1차 식각된 제2 층간 절연층(210) 및 제1 층간 절연층(150)을 제2차 식각하여 패시베이션층(190)을 노출시키는 캐비티(cavity, 230-2)을 형성한다. 이때 형성되는 캐버티(230-2)의 직경(R1)은 후술하는 콘택 볼의 직경(R2)보다 클 수 있다.
후술하는 콘택 볼(contact ball)이 위치하는 캐비티(230-2)와 인접하고, 캐비티(230-2)와 마주보는 상부 전극(예컨대, 170-1,170-2)의 어느 한 측면 상에 위치하는 패시베이션층(190-1,190-2)만이 노출될 수 있다. 또한 제2 식각 공정에 의하여 노출되는 패시베이션층(190-1, 190-2)에 인접하는 제3 장벽층(172)과 제4 장벽층(176) 각각의 측면 또는/및 상면 일부도 제2 식각 공정에 의하여 노출될 수 있다.
제2차 식각 공정은 예컨대, HF 계열의 케미컬(chemical)을 DIW(DeIonized Water)와 혼합한 에천트(etchant)를 이용하는 습식 식각 공정일 수 있다. 제2차 식각 공정시 에천트는 홀(230-1)로 흘러들어가 제2 층간 절연층(210) 및 제1 층간 절연층(150)을 식각할 수 있다.
제2차 식각 공정은 아래와 같이 2단계로 이루어질 수 있다.
제1 단계는 HF와 H2O의 비율이 1~1000:1인 DHF(Diluted HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있으며, 제2 단계는 NH4F와 HF의 비율이 3~100:1인 BHF(Buffered HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있다.
패시베이션층(190-1, 190-2)은 제2차 식각으로부터 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)을 보호하는 역할을 할 수 있다. 패시베이션층(190)은 층간 절연층(180, 150)과의 식각 선택비가 높기 때문에 제2차 식각 공정시 거의 식각되지 않기 때문에 제2차 식각으로부터 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)을 보호할 수 있다. 따라서 제2 식각 공정이 완료된 후에도 패시베이션층(190-1, 190-2)은 상부 전극 패턴(170)의 측면에 잔류할 수 있다. 잔류하는 패시베이션층(190)의 두께는 4Å ~ 99Å일 수 있다.
캐비티(230-2)는 정지막(140)을 노출하며, 정지막(140)은 제2차 식각으로부터 하부 전극 패턴(130)이 손상되는 것을 방지하는 식각 정지막 역할을 할 수 있다.
제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 제2 주전극층(174)을 이루는 물질, 예컨대, Cu, Al, Au 또는 Cu-Al 합금은 상술한 제2차 식각의 에천트에 의하여 손상(damage)을 받기 쉽다.
만약 실시 예에 따른 패시베이션층(190)이 존재하지 않는다면 제2 식각 공정에 의하여 제2 층간 절연층(210) 및 제1 층간 절연층(150)은 식각되어 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 측면 및 상면이 노출될 수 있고, 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 노출된 제2 주전극층(174)의 측면은 습식 식각의 에천트에 의하여 쉽게 손상을 받을 수 있다. 이로 인하여 반도체 소자의 스위칭에 오동작이 발생할 수 있어 반도체 소자의 신뢰성 및 수율이 감소할 수 있다.
그러나 실시 예는 습식 식각의 에천트에 의하여 부식되기 쉬운 제1 및 제2 상부 전극들(170-1, 170-2)의 제2 주전극층(174)의 측면을 감싸도록 패시베이션층(190)을 형성함으로써, 제2차 식각의 에천트에 의하여 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)의 제2 주전극층(174)이 식각되어 손상되는 것을 차단할 수 있다.
따라서 실시 예는 콘택 볼(contact ball)이 위치하는 공간(230-2)을 확보하기 위한 습식 식각시 사용되는 에천트(etchant)에 둔감한 상부 전극 패턴(170)을 형성할 수 있고, 이로 인하여 상부 전극 패턴(170)의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 감소하는 것을 방지할 수 있다.
도 9를 참조하면, 캐비티(230-2) 내의 정지막(140) 상에 콘택 볼(240)을 형성한다. 예컨대, 콘택 볼(240)은 다음과 같이 형성될 수 있다.
먼저 포토레지스트 패턴(220) 및 캐비티(230-2) 내의 정지막(140) 상에 콘택 볼(240)을 형성하기 위한 도전 물질층(미도시), 예컨대, 금속층을 형성한다.
다음으로 리프트 오프(lift-off) 공정을 수행하여 포토레지스트 패턴(220) 및 그 위에 위치하는 도전 물질층을 함께 제거한다. 리프트 오프 공정에 의하여 캐비티(230-2) 내의 정지막(140) 상에 위치하는 도전 물질층은 제거되지 않으며, 캐비티(230-2) 내의 정지막(140) 상에는 도전 물질층의 일부가 잔류할 수 있다.
다음으로 캐비티(230-2) 내에 잔류하는 도전 물질층의 일부에 대하여 어닐링(annealing) 공정을 수행하여 캐비티(230-2) 내의 정지막(140) 상에 콘택 볼(240)을 형성할 수 있다. 캐비티(230-2)는 에어 보이드(air void)를 형성할 수 있으며, 콘택볼(240)은 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 중 어느 하나의 장벽층(172, 176)과 접촉함에 따라 반도체 소자는 스위칭 동작을 수행할 수 있다.
도 1은 실시 예에 따른 반도체 소자(100)를 나타내는 단면도이다. 도 1에 도시된 반도체 소자(100)는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치일 수 있다. 도 2 내지 도 9와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 1을 참조하면, 반도체 소자(100)는 기판(110) 상에 형성되는 절연층(120)과, 절연층(120) 상에 형성되는 하부 전극 패턴(130)과, 하부 전극 패턴(130) 상에 형성되는 정지막(140)과, 정지막(140) 상에 형성되는 제1 층간 절연층(150)과, 제1 층간 절연층(150)을 통과하여 하부 전극 패턴(130)과 연결되는 콘택(160)과, 콘택과 연결되고 제1 층간 절연층(150) 상에 형성되는 상부 전극 패턴(170)과, 상부 전극 패턴(170) 상에 형성되는 제2 층간 절연층(210)과, 상부 전극 패턴(170)의 측면 및 정지막(140)을 노출하도록 제2 층간 절연층(210)과 제1 층간 절연층(150) 내에 형성되는 캐비티(230-2)와, 캐비티(230-2)에 의하여 노출되는 상부 전극 패턴(170)의 측면의 일부 상에 형성되는 패시베이션층(190)과, 캐비티(230-2) 내의 정지막(140) 상에 위치하는 콘택 볼(240)을 포함할 수 있다.
하부 전극 패턴(130) 및 상부 전극 패턴(170)의 구조, 및 구성 물질 등은 도 2 내지 도 9에서 설명한 바와 동일할 수 있다.
패시베이션층(190)은 상부 전극 패턴(170)의 제2 주전극층(174)을 이루는 물질의 산화물일 수 있다. 예컨대, 패시베이션층(190)은 Al2O3, Cu2O, AuOX(x는 양의 실수) 또는 산화된 Al-Cu 합금 중 적어도 하나를 포함할 수 있다.
패시베이션층(190)은 상부 전극 패턴(170)의 제2 주전극층(174)의 측면 상에 형성될 수 있으나, 상부 전극 패턴(170)의 제3 장벽층(172) 및 제4 장벽층(176)의 표면 상에는 형성되지 않을 수 있다. 따라서 상부 전극 패턴(170)의 제3 장벽층(172) 및 제4 장벽층(176)은 패시베이션층(190)으로부터 노출될 수 있다.
패시베이션층(190)은 제3 장벽층(172)의 가장 자리 영역과 제4 장벽층(176)의 가장 자리 영역 사이에 위치할 수 있다. 즉 패시베이션층(190)은 수직 방향으로 제3 장벽층(172) 및 제4 장벽층(176)과 오버랩(overlap)될 수 있다. 수직 방향은 제3 장벽층(172)에서 제4 장벽층(174)으로 향하는 방향일 수 있다. 패시베이션층(190)은 주전극층(174)의 측면과 접촉할 수 있다.
캐비티(230-2)는 제1 상부 전극(170-1)의 제2 주전극층(174) 상에 위치하는 제1 패시베이션층(190-1)의 제1 측면 및 제2 상부 전극(170-2)의 제2 주전극층(174) 상에 위치하는 제2 패시베이션층(190-2)의 제2 측면을 노출할 수 있다. 제1 측면과 제2 측면은 서로 마주 볼 수 있다.
또한 캐비티(230-2)는 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 제3 장벽층(172) 및 제4 장벽층(174)의 일 측면을 노출할 수 있다. 또한 캐비티(230-2)는 제3 장벽층(174)의 노출되는 일 측면과 인접하는 하부면의 일부 및 제4 장벽층(174)의 노출되는 일 측면과 인접하는 상부면의 일부를 노출할 수 있다.
콘택 볼(240)은 캐비티(230-2)에 의하여 노출되는 제3 장벽층(172) 및 제4 장벽층(174) 부분과 접촉가능하다. 콘택 볼(240)이 제1 상부 전극(170-1)의 장벽층(172, 174)의 노출되는 부분과 제2 상부 전극(170-2)의 장벽층(172, 174)의 노출되는 부분 중 어느 것에 접촉하는지에 따라 반도체 소자의 스위칭 동작이 결정될 수 있다.
예컨대, 상부 전극 패턴(170)은 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)과 전기적으로 분리되고, 장벽층들과 그 사이에 위치하는 주전극층을 포함하는 제3 상부 전극(미도시) 및 제3 상부 전극(미도시)의 주전극층의 측면을 덮는 제3 패시베이션층를 더 포함할 수 있다. 제3 상부 전극(미도시)의 장벽층은 캐비티(230-2)에 의하여 노출될 수 있다.
콘택 볼(240)이 제1 상부 전극(170-1)의 장벽층(172, 176)의 노출되는 부분 및 제3 상부 전극(미도시)의 장벽층의 노출되는 부분과 동시에 접촉할 경우 제1 상부 전극(170-1)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제1 스위칭이 일어날 수 있다. 또한 콘택 볼(240)이 제2 상부 전극(170-2)의 장벽층(172, 174)의 노출되는 부분 및 제3 상부 전극(미도시)의 장벽층의 노출되는 부분에 동시에 접촉할 경우 제2 상부 전극(170-2)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제2 스위칭이 일어날 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 절연층
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 172, 176: 장벽층들
134, 174: 주전극층 140: 정지막
150: 제1 층간 절연층 160-1, 160-2: 콘택
170: 상부 전극 패턴 190: 패시베이션층
190-1: 제1 패시베이션층 190-2: 제2 패시베이션층
210: 제2 층간 절연층 230-1: 홀
230-2: 캐비티 240: 콘택 볼.

Claims (14)

  1. 기판 상에 하부 전극 패턴을 형성하는 단계;
    상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계;
    상기 상부 전극 패턴의 측면에 패시베이션층를 형성하는 단계;
    상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층을 식각하여 상기 패시베이션층를 노출하는 캐비티를 형성하는 단계; 및
    상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 패시베이션층을 형성하는 단계는,
    상기 상부 전극 패턴의 측면의 적어도 일 부분을 산화시켜 상기 패시베이션층을 형성하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 상부 전극 패턴을 형성하는 단계는,
    상기 제1 층간 절연층 상에 서로 이격되는 복수의 상부 전극들을 형성하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    하부 장벽층, 주전극층, 및 상부 장벽층이 적층된 구조를 갖도록 상기 상부 전극들을 형성하며,
    상기 캐비티는 상기 노출되는 패시베이션층과 인접하는 하부 장벽층 및 상부 장벽층을 노출하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 패시베이션층를 형성하는 단계는,
    상기 주전극층의 측면을 산화시켜 상기 패시베이션층를 형성하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 하부 장벽층의 가장 자리 영역과 상기 상부 장벽층의 가장 자리 영역 사이에 위치하는 주전극층 부분을 산화시켜, 상기 패시베이션층을 형성하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 하부 전극 패턴 및 상기 제1 층간 절연층 사이에 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 층간 절연층 및 상기 정지막을 통과하여 상기 하부 전극 패턴과 접촉하는 콘택을 형성하는 단계를 더 포함하며,
    상기 상부 전극 패턴은 상기 콘택과 접촉하도록 형성되는 반도체 소자의 제조 방법.
  9. 제4항에 있어서,
    상기 캐비티는 상기 하부 장벽층의 측면과 이와 인접하는 하부면의 일부 및 상기 상부 장벽층의 측면과 이와 인접하는 상부면의 일부를 노출하는 반도체 소자의 제조 방법.
  10. 기판;
    상기 기판 상에 형성되는 하부 전극 패턴;
    상기 하부 전극 패턴 상에 형성되는 정지막;
    상기 정지막 상에 형성되는 제1 층간 절연층;
    상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴;
    상기 상부 전극 패턴의 측면의 일 부분에 형성되는 패시베이션층;
    상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층;
    상기 패시베이션층을 노출하고, 상기 제1 층간 절연층 및 상기 제2 층간 절연층 내에 형성되는 캐비티(cavity); 및
    상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함하는 반도체 소자.
  11. 제10항에 있어서, 상기 상부 전극 패턴은,
    서로 이격되는 복수의 상부 전극들을 포함하며, 상기 상부 전극들 각각은 하부 장벽층, 주전극층, 및 상부 장벽층이 적층된 구조를 갖는 반도체 소자.
  12. 제11항에 있어서, 상기 패시베이션층은,
    상기 주전극층의 측면 상에 형성되고, 상기 하부 전극층 및 상기 상부 전극층을 노출하는 반도체 소자.
  13. 제11항에 있어서, 상기 패시베이션층은,
    상기 하부 장벽층의 가장 자리 영역과 상기 상부 장벽층의 가장 자리 영역 사이에 위치하는 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 층간 절연층 및 상기 정지막을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴을 연결하는 콘택을 더 포함하는 반도체 소자.
KR1020120104395A 2012-09-20 2012-09-20 반도체 소자 및 그 제조 방법 Expired - Fee Related KR101366552B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120104395A KR101366552B1 (ko) 2012-09-20 2012-09-20 반도체 소자 및 그 제조 방법
US13/826,674 US8765511B2 (en) 2012-09-20 2013-03-14 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120104395A KR101366552B1 (ko) 2012-09-20 2012-09-20 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR101366552B1 true KR101366552B1 (ko) 2014-02-26

Family

ID=50271790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120104395A Expired - Fee Related KR101366552B1 (ko) 2012-09-20 2012-09-20 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8765511B2 (ko)
KR (1) KR101366552B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833508B1 (ko) 2006-12-07 2008-05-29 한국전자통신연구원 멤즈 패키지 및 그 방법
US7381916B2 (en) 2006-04-28 2008-06-03 Comax Electronics (Hul Zhou) Co., Ltd. Rolling-ball switch
KR20090094072A (ko) * 2006-12-12 2009-09-03 포르슝스첸트룸 칼스루에 게엠베하 다중 볼 스위치 장치의 볼 스위치
JP2009238715A (ja) 2008-03-27 2009-10-15 G Device:Kk 傾斜・振動センサ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
US5410113A (en) * 1993-10-04 1995-04-25 Motorola, Inc. Motion sensing apparatus
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
JPH1048250A (ja) * 1996-08-05 1998-02-20 Akebono Brake Ind Co Ltd 加速度センサーおよび加速度センサーの製造方法
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6137062A (en) * 1998-05-11 2000-10-24 Motorola, Inc. Ball grid array with recessed solder balls
JP4467721B2 (ja) * 2000-06-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 コンタクタ及びコンタクタを使用した試験方法
DE10060091B4 (de) * 2000-12-02 2004-02-05 Eads Deutschland Gmbh Mikromechanischer Inertialsensor
US6943339B2 (en) * 2002-08-01 2005-09-13 Vishay Infrared Components, Inc. Tilt sensor and method of making same
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7088258B2 (en) * 2004-03-08 2006-08-08 Nuvo Holdings, Llc Tilt sensor apparatus and method therefor
TWI358542B (en) * 2004-03-12 2012-02-21 Gunma Prefecture Sensing element with switching function
US7845234B2 (en) * 2005-08-17 2010-12-07 G-Device Corporation Compact tilt and vibration sensor and method for manufacturing the same
JP4291858B2 (ja) * 2007-03-27 2009-07-08 Ｏｋｉセミコンダクタ株式会社 傾斜位置センサ、傾斜位置センサの製造方法
US8416094B2 (en) * 2010-08-26 2013-04-09 Dei Headquarters, Inc. Circuit board integrated motion sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381916B2 (en) 2006-04-28 2008-06-03 Comax Electronics (Hul Zhou) Co., Ltd. Rolling-ball switch
KR100833508B1 (ko) 2006-12-07 2008-05-29 한국전자통신연구원 멤즈 패키지 및 그 방법
KR20090094072A (ko) * 2006-12-12 2009-09-03 포르슝스첸트룸 칼스루에 게엠베하 다중 볼 스위치 장치의 볼 스위치
JP2009238715A (ja) 2008-03-27 2009-10-15 G Device:Kk 傾斜・振動センサ

Also Published As

Publication number Publication date
US8765511B2 (en) 2014-07-01
US20140077370A1 (en) 2014-03-20

Similar Documents

Publication Publication Date Title
US7993950B2 (en) System and method of encapsulation
KR101939175B1 (ko) Ｍｅｍｓ 장치의 고정 방법
KR100314133B1 (ko) 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
KR101366554B1 (ko) 반도체 소자 및 그 제조 방법
US20140054752A1 (en) Semiconductor memory device and fabrication method thereof
KR20100091007A (ko) 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법
JP4338490B2 (ja) 光半導体集積回路装置の製造方法
KR101352435B1 (ko) 반도체 소자 및 그 제조 방법
KR101366552B1 (ko) 반도체 소자 및 그 제조 방법
TW201726544A (zh) 奈米機電裝置結構
JP4544140B2 (ja) Ｍｅｍｓ素子
KR101366553B1 (ko) 반도체 소자 및 그 제조 방법
KR101352434B1 (ko) 반도체 소자 및 그 제조 방법
KR101391290B1 (ko) 반도체 소자 및 그 제조 방법
JP4501715B2 (ja) Ｍｅｍｓ素子およびｍｅｍｓ素子の製造方法
JP2006114896A (ja) 半導体装置の製造方法、湿式エッチングに対する耐性を有するエッチング阻止層の形成方法、及び半導体装置
TWI636504B (zh) 半導體元件與隔離結構及其製作方法
JP7040858B2 (ja) 半導体装置及び半導体装置の製造方法
KR102167618B1 (ko) 배선 형성 방법
JP2006224219A (ja) Ｍｅｍｓ素子の製造方法
JP2008093812A (ja) Ｍｅｍｓ・半導体複合回路及びｍｅｍｓ素子
JP2008307686A (ja) Ｍｅｍｓ・半導体複合回路及びｍｅｍｓ素子
JP5516472B2 (ja) 半導体装置の製造方法
JP2007111832A (ja) Ｍｅｍｓ素子の製造方法およびｍｅｍｓ素子
KR20090096801A (ko) 반도체 소자의 콘택홀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20170105

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

L13-X000 Limitation or reissue of ip right requested

St.27 status event code: A-2-3-L10-L13-lim-X000

U15-X000 Partial renewal or maintenance fee paid modifying the ip right scope

St.27 status event code: A-4-4-U10-U15-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20180108

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20200219

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20200219

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000