KR101391290B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시 예는 기판 상에 하부 전극 패턴을 형성하는 단계, 상기 하부 전극 패턴 상에 식각 정지막을 형성하는 단계, 상기 식각 정지막 상에 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계, 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 차단층을 형성하는 단계, 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 상기 식각 차단층의 측면을 노출하는 캐비티를 형성하는 단계, 및 상기 캐비티 내에 콘택 볼을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
실시 예는 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 및 그 제조 방법에 관한 것이다.
마이크로 전자기계 시스템(Micro Electro Mechanical System; MEMs)용 소자는 마이크론 스케일로 크기가 작고, 전자와 기계적인 동작과 같은 특정 기능을 수행하는 소자를 말한다. 또한 MEMs 소자는 제조 공정 면에서 반도체 공정을 기반으로 한 일부 특수 공정, 및 저가격 일괄 생산을 특징으로 한다.
MEMs 소자는 센서, 예컨대 압력 센서, 관성 센서, GPS와 게임기의 위치 센서, 디지털 카메라, 캠코더 등의 이미지 센서 등에 널리 사용될 수 있으며, 또한 RF 스위치, 마이크로 공진기, 가변 커패시터, 및 가변 인덕터 등에도 사용될 수 있다. 특히 스위치용 MEMs 소자는 스위칭 소자의 신뢰성을 확보 및 안정적인 수율 확보가 요구된다.
실시 예는 상부 전극 패턴의 자유도를 향상시키고, 스위칭 동작의 신뢰성을 보장하고, 수율 저하 및 신호 왜곡을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 하부 전극 패턴을 형성하는 단계; 상기 하부 전극 패턴 상에 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계; 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계; 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 차단층을 형성하는 단계; 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 상기 식각 차단층의 측면을 노출하는 캐비티를 형성하는 단계; 및 상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함한다.
상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 수직 방향으로 오버랩되도록 형성될 수 있다.
상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 접하도록 형성될 수 있다.
상기 식각 차단층은 상기 상부 전극 패턴의 일 측면과 접촉하도록 형성될 수 있다. 상기 식각 차단층은 상기 상부 전극 패턴과 이격하도록 형성될 수 있다.
상기 반도체 소자의 제조 방법은 상기 제2 층간 절연층을 통과하여 상기 상부 전극 패턴과 연결되도록 상기 제2 층간 절연층 내에 콘택을 형성하는 단계; 및 상기 콘택과 상기 식각 차단층을 연결하는 연결 배선을 상기 제2 층간 절연층 상에 형성하는 단계를 더 포함할 수 있다.
실시 예에 따른 반도체 소자는 기판 상에 형성되는 하부 전극 패턴; 상기 하부 전극 패턴 및 상기 기판 상에 형성되는 식각 정지막; 상기 식각 정지막 상에 형성되는 제1 층간 절연층; 상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴; 상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층; 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 형성되는 식각 차단층; 상기 식각 차단층의 측면을 노출하도록 상기 제2 층간 절연층과 상기 제1 층간 절연층 내에 형성되는 캐비티; 및 상기 캐비티 내에 형성되는 콘택 볼을 포함한다.
상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 수직 방향으로 오버랩될 수 있다. 상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 접할 수 있다. 상기 식각 차단층은 상기 상부 전극 패턴의 일 측면과 접촉할 수 있다.
상기 식각 차단층은 상기 상부 전극 패턴과 이격하고, 상기 식각 차단층과 상기 상부 전극 패턴 사이에는 상기 제2 층간 절연층의 일부가 개재될 수 있다.
상기 반도체 소자는 상기 제2 층간 절연층을 통과하여 상기 상부 전극 패턴과 연결되는 콘택; 및 상기 콘택과 상기 식각 차단층을 연결하고, 상기 제2 층간 절연층 상에 형성되는 연결 배선을 더 포함할 수 있다.
실시 예는 상부 전극 패턴의 자유도를 향상시키고, 스위칭 동작의 신뢰성을 보장하고, 수율 저하 및 신호 왜곡을 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 2a 내지 도 2e은 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 3은 서로 오버랩되는 하부 전극 패턴과 식각 차단층 사이에서 발생할 수 있는 커패시터를 나타낸다.
도 4는 다른 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 5a 내지 도 5e는 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 2a 내지 도 2e는 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다. 예컨대, 실시 예는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 제조 방법에 관한 것일 수 있다.
도 2a를 참조하면, 기판(110) 상에 절연층(115)을 형성한다. 기판(110)은 모노크리스탈 또는 폴리크리스탈 실리콘 기판이거나, 반도체 기판일 수 있다. 기판(110)에는 활성 영역(active region)과 소자 분리 영역(device isolation region)을 구분하기 위한 소자 분리막(미도시)이 형성될 수 있다. 그리고 기판(110)에는 p형 불순물 또는 n형 불순물이 도핑될 수 있다.
절연층(115)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함할 수 있으며, 단일 또는 다층으로 형성될 수 있다. 예컨대, 절연층(115)은 CVD(Chemical Vapor Deposition)을 이용하여 기판(110) 상에 증착될 수 있으며, SiO2, SixNy(x,y는 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 절연층(115) 상에 하부 전극 패턴(130)을 형성한다. 하부 전극 패턴(130)은 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)이 적층된 구조일 수 있다. 제1 장벽층(132)과 제2 장벽층(136)은 제1 주전극층(134)의 금속 이온이 다른 층(예컨대, 절연층(115))으로 확산되는 것을 방지하는 역할을 할 수 있다.
제1 및 제2 장벽층(132, 136)은 금속 이온의 확산을 차단하는 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제1 주전극층(134)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 이들 중 적어도 하나를 포함하는 합금(예컨대, Al-Cu 합금)으로 이루어질 수 있다.
하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 복수의 하부 전극들을 포함할 수 있다. 도 2a에는 1개의 하부 전극만을 도시하였으나, 하부 전극의 수는 이에 한정되는 것은 아니며, 2개 이상일 수 있다.
예컨대, 절연층(115) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)을 순차적으로 증착하고, 포토리쏘그라피(photolithography) 공정 및 식각 공정을 통하여 증착된 층들(132,134,136)을 패터닝하여 하부 전극 패턴(130)을 형성할 수 있다.
그리고 하부 전극 패턴(130)을 덮도록 절연층(115) 상에 식각 정지막(120)을 형성한다. 예컨대, 제1 및 제2 장벽층들(132,136)의 측면과 제2 장벽층(136)의 상부면, 및 절연층(115)의 표면 상에 식각 정지막(120)을 형성할 수 있다.
식각 정지막(120)은 도 2d에 도시된 콘택 볼(contact ball)이 위치하는 공간(230)을 마련하기 위한 식각 공정시 식각을 정지시키는 역할을 할 수 있다. 식각 정지막(120)은 후술하는 층간 절연층(135, 180)과의 식각 선택비가 높은 물질, 예컨대, 실리콘 질화막(SiN)이 사용될 수 있다.
다음으로 식각 정지막(120) 상에 제1 층간 절연층(135)을 형성한다. 예컨대, CVD(Chemical Vapor Deposition)를 이용하여 식각 정지막(120) 상에 제1 층간 절연층(135)을 형성할 수 있으며, 제1 층간 절연층(135)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함하거나, 또는 SiO2, SixNy(x,y는 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b에는 도시되지 않았지만, 제1 층간 절연층(135) 및 식각 정지막(120)을 통과하여 하부 전극 패턴(130)과 접촉하는 콘택(contact, 미도시)을 형성할 수 있다.
예컨대, 제1 층간 절연층(135)과 식각 정지막(120)의 일 영역을 관통하여 일단이 하부 전극 패턴(130)의 상부면과 접촉하고, 나머지 다른 일단은 제1 층간 절연층(135)으로부터 노출되는 콘택을 형성할 수 있다.
도 2b를 참조하면, 제1 층간 절연층(135) 상에 상부 전극 패턴(140)을 형성한다. 상부 전극 패턴(140)은 제3 장벽층(142), 제2 주전극층(144), 및 제4 장벽층(146)이 적층된 구조일 수 있다. 제3 장벽층(142)과 제4 장벽층(146)은 제2 주전극층(144)의 금속 이온이 다른 층(예컨대, 제1 및 제2 층간 절연층들(135, 180)으로 확산하는 것을 방지하는 역할을 한다.
제3 및 제4 장벽층(142,146)은 장벽 금속 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제2 주전극층(144)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 이들 중 적어도 하나를 포함하는 합금(예컨대, Al-Cu 합금)으로 이루어질 수 있다.
상부 전극 패턴(140)은 전기적으로 서로 분리되도록 이격되는 복수의 상부 전극들(예컨대, 140-1, 140-2)을 포함할 수 있다. 예컨대, 상부 전극 패턴(140)은 제1 상부 전극 (140-1) 및 제2 상부 전극(140-2)을 포함할 수 있다.
예컨대, 제1 층간 절연층(135) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제3 장벽층(142), 제2 주전극층(144), 및 제4 장벽층(146)을 순차적으로 증착하고, 포토리쏘그라피 공정 및 식각 공정을 통하여 증착된 층들(142,144,146)을 패터닝하여 서로 이격하는 복수의 상부 전극들(예컨대, 140-1, 140-2)을 형성할 수 있다. 복수의 상부 전극들(예컨대, 140-1, 140-2) 중 적어도 하나는 노출되는 콘택의 다른 일단과 접촉할 수 있다.
포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 복수의 상부 전극들(예컨대, 140-1,140-2) 각각의 측면이 노출될 수 있다. 예컨대, 복수의 상부 전극들(예컨대, 140-1,140-2) 각각의 제2 주전극층(144)의 측면(149-1,149-2)은 제3 및 제4 장벽층들(142,146)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 층간 절연층(135)의 일부, 예컨대, 제1 층간 절연층(135)의 상부면의 일부가 노출 또는 개방될 수 있다.
다음으로 상부 전극 패턴(140)을 덮도록 제1 층간 절연층(135) 상에 제2 층간 절연층(180)을 형성한다. 제2 층간 절연층(180)은 상술한 제1 층간 절연층(135)과 동일한 방법 및 물질로 형성될 수 있다.
다음으로 복수의 상부 전극들(예컨대, 140-1,140-2) 각각의 일 측면(예컨대, 149-1, 149-2)을 노출하는 복수의 트랜치들(trenches, 예컨대, 172,174)을 형성한다. 또한 각각의 트랜치는 상부 전극(예컨대, 140-1, 또는 140-2)의 노출되는 일 측면(예컨대, 149-1, 149-2)과 인접하는 상부 전극(예컨대, 140-1 또는 140-2)의 상부면의 일부를 노출할 수 있다.
구체적으로 제1 트랜치(172)는 제1 상부 전극(140-1)의 제2 주전극층(144)의 일 측면을 노출할 수 있고, 제2 트랜치(174)는 제2 상부 전극(140-2)의 제2 주전극층(144)의 일 측면을 노출할 수 있다. 또한 제1 트랜치(172)는 노출되는 제1 상부 전극(140-1)의 제2 주전극층(144)의 측면과 인접하는 제1 상부 전극(140-1)의 제4 장벽층(146)의 상부면 일부를 노출할 수 있다. 제2 트랜치(174)는 노출되는 제2 상부 전극(140-2)의 제2 주전극층(144)의 측면과 인접하는 제2 상부 전극(140-2)의 제4 장벽층(146)의 상부면 일부를 노출할 수 있다.
제1 상부 전극(140-1)의 일 측면(149-1)을 노출하는 제1 트랜치(172), 및 제2 상부 전극(140-2)의 일 측면(149-2)을 노출하는 제2 트랜치(174)를 제2 층간 절연층(180) 및 제1 층간 절연층(135) 내에 형성할 수 있다. 이때 형성되는 트랜치(172,174)의 수는 형성되는 상부 전극들의 수와 동일하거나 클 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 포토리쏘그라피 공정을 통하여 제2 층간 절연층(180) 상에 트랜치(172,174) 형성을 위한 포토레지스트 패턴(160)을 형성한다.
그리고 포토레지스트 패턴(160)을 식각 마스크로 이용하여 제2 층간 절연층(180) 및 제1 층간 절연층(135)을 식각하는 공정(이하 "트랜치 형성을 위한 식각 공정"이라 한다)을 수행하여, 제1 상부 전극(140-1)의 일 측면(149-1)을 노출하는 제1 트랜치(172) 및 제2 상부 전극(140-2)의 일 측면(149-2)을 노출하는 제2 트랜치(174)를 형성할 수 있다. 예컨대, 노출되는 제1 상부 전극(140-1)의 일 측면(149-1)과 제2 상부 전극(140-2)의 일 측면(149-2)은 서로 마주볼 수 있다.
트랜치(172, 174)는 식각 정지막(120)을 노출할 수 있다. 식각 정지막(120)이 노출된 후에 트랜치 형성을 위한 식각 공정은 중단될 수 있다. 이때 식각 정지막(120)은 트랜치 형성을 위한 식각 공정의 식각 정지막 역할을 할 수 있다.
트랜치(172, 174)는 하부 전극 패턴(130) 상에 위치하는 식각 정지막(120)의 제1 영역(A)과 이격하여 형성될 수 있다. 트랜치(172, 174)는 제1 영역(A)과 인접하여 위치하되, 제1 영역(A)과는 이격하는 영역들(예컨대, B1, B2)을 노출할 수 있다.
구체적으로 제1 트랜치(172)는 하부 전극 패턴(130) 상에 위치하는 식각 정지막(120)의 제1 영역(A)의 일 측에 위치하는 식각 정지막(120)의 제2 영역(B1)을 노출할 수 있고, 제2 트랜치(174)는 제1 영역(A)의 다른 일 측에 위치하는 식각 정지막(120)의 제3 영역(B2)을 노출할 수 있다. 제2 영역(B1) 및 제3 영역(B2) 각각은 하부 전극 패턴(130)과 상부 전극 패턴(140) 사이에 위치하는 식각 정지막(120)의 일 영역일 수 있다.
트랜치(172, 174)는 하부 전극 패턴(130)과 수직 방향으로 정렬되지 않거나, 또는 오버랩되지 않는다. 여기서 수직 방향은 제1 층간 절연층(135)으로부터 제2 층간 절연층(180) 방향일 수 있다.
다른 실시 예에서는 트랜치 형성을 위한 식각 공정에서 노출되는 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)의 제4 장벽층(146)과 주전극층(144)의 일부가 식각되어 제거될 수 있다.
도 2c를 참조하면, 잔류하는 포토레지스트 패턴(160)을 제거하고, 트랜치(172,174) 내부에 도전성 물질을 채워 식각 차단층(210)을 형성한다. 애싱(ashing) 또는 스트리핑(stripping) 공정을 이용하여 포토레지스트 패턴(160)을 제거할 수 있다.
복수의 트랜치들(172, 174) 각각의 내부에 식각 차단층(210)을 형성할 수 있다. 식각 차단층(210)은 복수의 상부 전극들(예컨대, 140-1, 140-2) 각각의 일 측면(149-1,149-2) 상에 위치할 수 있으며, 일 측면(149-1, 149-2)과 접촉할 수 있다.
식각 차단층(210)은 측면(149-1, 및 149-2)과 인접하는 상부 전극(140-1 및 140-2)의 상부면의 일부를 상에 위치할 수 있다. 즉 식각 차단층(210)은 일 측면(149-1 및 149-2)과 이와 인접하는 상부 전극(140-1 및 140-2)의 상부면의 일부를 덮을 수 있다.
복수의 상부 전극들(예컨대, 140-1, 140-2) 각각의 측면(149-1,149-2) 상에 위치하는 식각 차단층들(예컨대, 210-1,210-2)은 서로 이격할 수 있다. 그러나 실시 예는 이에 한정되는 것은 아니며, 상부 전극 패턴(140)의 형태에 따라 식각 차단층의 구조가 결정될 수 있으며, 다른 실시 예에서는 서로 다른 상부 전극들의 측면 상에 위치하는 복수의 식각 차단층들 중 적어도 하나는 서로 연결될 수 있다.
식각 차단층(210)은 상부 전극(140-1 및 140-2)과 수직 방향으로 오버랩(overlap)되는 제1 부분(A1)과 상부 전극(140-1 및 140-2)과 수직 방향으로 오버랩되지 않는 제2 부분(A2)을 포함할 수 있으며, 제1 부분(A1)과 제2 부분(A2)은 서로 접촉하고, 일체형일 수 있다.
예컨대, 제1 트랜치(172) 내에 제1 상부 전극(140-1)의 일 측면(149-1)을 덮는 제1 식각 차단층(210-1)을 형성할 수 있고, 제2 트랜치(174) 내에 제2 상부 전극(140-2)의 일 측면(149-2)을 덮는 제2 식각 차단층(210-2)을 형성할 수 있다.
식각 차단층(210)의 하면은 식각 정지막(120)의 일 영역(예컨대, B1, B2)과 접할 수 있다. 식각 차단층(210)은 하부 전극 패턴(130) 상에 위치하는 식각 정지막(120)의 제1 영역(A)과 이격하여 형성될 수 있으며, 식각 정지막(120)의 제2 영역(B1) 및 제3 영역(B2)과 접할 수 있다.
예컨대, 제1 식각 차단층(210-1) 및 제2 식각 차단층(210-2)은 제1 영역(A)과 이격하여 형성될 수 있으며, 제1 식각 차단층(210-1)의 제2 부분(A2)은 제2 영역(B1)과 접할 수 있고, 제2 식각 차단층(210-2)의 제2 부분(A2)은 제3 영역(B2)과 접할 수 있다.
즉 제1 식각 차단층(210-1) 및 제2 식각 차단층(210-2)은 제1 영역(A)과 비오버랩(non-overlap)될 수 있고, 제1 식각 차단층(210-1)의 제2 부분(A2)은 제2 영역(B1)과 수직 방향으로 오버랩될 수 있고, 제2 식각 차단층(210-2)의 제2 부분(A2)은 제3 영역(B2)과 수직 방향으로 오버랩될 수 있다.
식각 차단층(210)은 제1 및 제2 층간 절연층들(135,180)과 대비하여 식각 선택비가 높은 도전성 물질, 예컨대, 텅스텐으로 이루어질 수 있다.
식각 차단층(210)의 금속 이온이 층간 절연층(135,180)으로 확산되는 것을 방지하기 위하여 식각 차단층(210)과 트랜치(172,174) 사이에는 장벽층(212,214)이 형성될 수 있다.
예컨대, 식각 차단층(210)과 장벽층(212,214)은 다음과 같이 형성될 수 있다. CVD를 이용하여 트랜치(172,174)를 채우도록 제2 층간 절연층(180) 상에 장벽 금속 물질 및 식각 차단 물질을 순차적으로 증착할 수 있다. 이때 증착되는 장벽 금속 물질의 두께는 50Å ~ 200Å일 수 있다.
장벽 금속 물질은 상술한 제1 내지 제4 장벽층들(132,136,172,176)과 동일한 물질일 수 있고, 식각 차단 물질은 텅스텐일 수 있으나, 이에 한정되는 것은 아니며, 제1 및 제2 층간 절연층들(150,180)과 대비하여 식각 선택비가 높은 도전성 물질이 사용될 수 있다.
그리고 제2 층간 절연층(180)의 상부 표면이 노출되도록 제2 층간 절연층(180) 상에 형성된 식각 차단 물질 및 장벽 금속 물질을 평탄화하여 트랜치(172,174) 내에 식각 차단층(210)과 장벽층(212,214)을 형성할 수 있다.
도 2d를 참조하면, 포토리쏘그라피 공정을 이용하여 제2 층간 절연층(180) 상에 포토레지스트 패턴(190)을 형성한다. 포토레지스트 패턴(190)은 복수의 상부 전극들(예컨대, 140-1,140-2)의 식각 차단층(예컨대, 210-1,210-2) 사이에 위치하는 제2 층간 절연층(180)의 상부 표면의 적어도 일부를 노출할 수 있다. 예컨대, 제1 식각 차단층(210-1)과 제2 식각 차단층(210-2) 사이에 위치하는 제2 층간 절연층(180)의 상부 표면의 적어도 일부를 노출할 수 있다.
다음으로 포토레지스트 패턴(190)을 식각 마스크로 이용하여 식각 차단층들(예컨대, 210-1,210-2) 사이에 위치하는 제2 층간 절연층(180), 및 제1 층간 절연층(135)을 식각하여 캐비티(cavity, 230)를 형성한다.
예컨대, 캐비티를 형성하는 식각 공정은 아래와 같이 제1차 식각 공정 및 제2차 식각 공정을 포함할 수 있다.
제1차 식각 공정은 포토레지스트 패턴(190)을 식각 마스크로 이용하여 제2 층간 절연층(180), 및 제1 층간 절연층(135)을 건식 식각하여 식각 정지막(120)을 노출하는 홀(hole, 미도시)을 형성할 수 있다.
식각 정지막(120)은 제1차 식각 공정의 식각을 정지시키는 역할을 할 수 있으며, 홀(미도시)은 식각 정지막(120)의 일부를 노출할 수 있다.
제2차 식각 공정은 포토레지스트 패턴(190)을 식각 마스크로 이용하여 제1차 식각된 제2 층간 절연층(180) 및 제1 층간 절연층(135)을 습식 식각하여 식각 차단층(210-1,210-2)을 노출하는 캐비티(230)를 형성할 수 있다. 이때 캐비티(230)는 식각 차단층들(210-1,210-2) 각각의 일 측면을 노출할 수 있으며, 식각 차단층들(210-1,210-2) 각각의 노출되는 측면은 서로 마주볼 수 있다.
예컨대, 제2차 식각 공정은 HF 계열의 케미컬(chemical)을 DIW(DeIonized Water)와 혼합한 에천트(etchant)를 이용하는 습식 식각일 수 있다. 제2차 식각 공정시 에천트는 제1차 식각 공정에 의해 형성된 홀로 흘러들어가 제2 층간 절연층(180) 및 제1 층간 절연층(135)을 식각할 수 있다.
제2차 식각 공정은 아래와 같이 2단계로 이루어질 수 있다.
제1 단계는 HF와 H2O의 비율이 1~1000:1인 DHF(Diluted HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있으며, 제2 단계는 NH4F와 HF의 비율이 3~100:1인 BHF(Buffered HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있다.
식각 차단층(210)은 제2차 식각으로부터 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)을 보호하는 역할을 할 수 있다. 식각 차단층(210-1,210-2)은 층간 절연층(180, 135)과 식각 선택비가 높아서 제2차 식각 공정시 식각되지 않기 때문에 제2차 식각으로부터 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)을 보호할 수 있다.
캐비티(230)는 하부 전극 패턴(130) 상에 위치하는 식각 정지막(120)의 제1 영역(A)을 노출할 수 있으며, 식각 정지막(120)은 제2차 식각으로부터 하부 전극 패턴(130)이 손상되는 것을 방지하는 역할을 할 수 있다. 또한 캐비티(230)는 제1 영역(A)과 제2 영역(B1) 사이 및 제1 영역(A)과 제3 영역(B2) 사이에 위치하는 식각 정지막(120) 부분을 노출할 수 있다.
제1 상부 전극(140-1) 및 제2 상부 전극(140-2) 각각의 제2 주전극층(144)을 이루는 물질, 예컨대, Cu, Al, Au 또는 Cu-Al 합금은 상술한 제2차 식각의 에천트에 의하여 손상(damage)을 받기 쉽다. 즉 제2 식각 공정의 에천트는 강한 산성을 띠는데, 제2 주전극층(144)을 이루는 물질은 강산에 쉽게 부식될 수 있기 때문이다.
만약 실시 예에 따른 식각 차단층(210)이 존재하지 않는다면 제2 식각 공정에 의하여 제2 층간 절연층(180) 및 제1 층간 절연층(135)은 습식 식각되어 제1 상부 전극(140-1) 및 제2 상부 전극(140-2) 각각의 측면 및 상면이 노출될 수 있고, 제1 상부 전극(140-1) 및 제2 상부 전극(140-2) 각각의 노출된 주전극층(144)의 측면은 습식 식각의 에천트에 의하여 쉽게 손상을 받을 수 있다. 이로 인하여 반도체 소자의 스위칭에 오동작이 발생할 수 있어 반도체 소자의 신뢰성 및 수율이 저하될 수 있다.
그러나 실시 예는 제1 및 제2 층간 절연층(135,180)과 식각 선택비가 높은 물질로 이루어진 식각 차단층(210-1,210-2)을 제2차 식각 공정에 의하여 노출될 수 있는 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)의 측면을 감싸도록 형성함으로써, 제2차 식각의 에천트에 의하여 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)의 제2 주전극층(144)이 식각되어 손상되는 것을 차단할 수 있다. 또는 식각 차단층(210-1,210-2)으로 사용되는 텅스텐은 제2 주전극층(144)을 이루는 물질에 비하여 강산에 의하여 부식되는 정도가 낮기 때문이다.
따라서 실시 예는 콘택 볼(contact ball)이 위치하는 공간(230)을 확보하기 위한 습식 식각 에천트에 둔감한 상부 전극 패턴(140)을 형성할 수 있고, 이로 인하여 상부 전극 패턴(140)의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 저하되는 것을 방지할 수 있다.
또한 실시 예는 식각 차단층(210)이 하부 전극 패턴(130)과 수직 방향으로 오버랩되지 않는 구조이기 때문에, 신호 왜곡의 원인이 되는 불필요한 커패시터(capacitor)가 발생하지 않는다.
도 3은 서로 오버랩되는 하부 전극 패턴과 식각 차단층 사이에서 발생할 수 있는 커패시터(350)를 나타낸다. 도 3을 참조하면, 만약 하부 전극 패턴(130)과 식각 차단층(310-1, 310-2)이 수직 방향으로 오버랩되는 경우에는 식각 차단층(310), 식각 정지막(120), 및 하부 전극 패턴(130)으로 이루어지는 MIM(Metal Insulator Metal) 커패시터가 형성될 수 있다.
특히 식각 차단층(310)의 일단이 식각 정지막(120) 내로 들어온 경우에는, 식각 차단층(310)과 하부 전극 패턴(130) 사이에 위치하는 식각 정지막의 두께가 얇기 때문에 MIM 커패시터(350)의 용량은 매우 클 수 있다. 이러한 MIM 커패시터(350)는 반도체 소자의 스위칭 오동작을 유발하거나, 신호 왜곡을 유발할 수 있다.
그러나 실시 예는 도 2e에 도시된 바와 같이, 식각 차단층(210)이 하부 전극 패턴(130)과 수직 방향으로 오버랩되지 않는 구조이기 때문에 MIM 커패시터가 형성될 수 없으며, 이로 인하여 신호 왜곡 및 스위칭 오동작을 방지할 수 있다.
도 2e를 참조하면, 캐비티(230) 내의 식각 정지막(120) 상에 콘택 볼(240)을 형성한다. 이때 형성되는 콘택 볼(240)의 지름은 캐비티(230)에 의하여 노출되는 장벽층들 사이의 거리, 장벽층들(212, 214)이 없을 경우에는 식각 차단층들(212,214) 사이의 거리보다 작을 수 있다.
예컨대, 콘택 볼(240)은 다음과 같이 형성될 수 있다.
먼저 포토레지스트 패턴(190) 및 캐비티(230) 내의 식각 정지막(120) 상에 콘택 볼(240)을 형성하기 위한 도전 물질층(미도시), 예컨대, 금속층을 형성한다.
다음으로 리프트 오프(lift-off) 공정을 수행하여 포토레지스트 패턴(190) 및 그 위에 위치하는 도전 물질층을 함께 제거한다. 이때 리프트 오프 공정에 의하여 캐비티(230) 내의 식각 정지막(120) 상에 위치하는 도전 물질층은 제거되지 않으며, 캐비티(230) 내의 식각 정지막(120) 상에는 도전 물질층의 일부가 잔류할 수 있다.
그리고 캐비티(230) 내에 잔류하는 도전 물질층의 일부에 대하여 어닐링(annealing) 공정을 수행하여 캐비티(230) 내의 식각 정지막(120) 상에 콘택 볼(240)을 형성할 수 있다. 캐비티(230)는 에어 보이드(air void)를 형성할 수 있으며, 콘택볼(240)은 제1 식각 차단층(210-1) 및 제2 식각 차단층(210-2) 중 어느 하나와 접촉함에 따라 반도체 소자는 스위칭 동작을 수행할 수 있다.
도 1은 실시 예에 따른 반도체 소자(100)를 나타내는 단면도이다. 도 1에 도시된 반도체 소자(100)는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치일 수 있다. 도 2a 내지 도 2e와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 1을 참조하면, 반도체 소자(100)는 기판(110) 상에 형성되는 절연층(115)과, 절연층(115) 상에 형성되는 하부 전극 패턴(130)과, 하부 전극 패턴(130) 상에 형성되는 식각 정지막(120)과, 식각 정지막(120) 상에 형성되는 제1 층간 절연층(135)과, 제1 층간 절연층(135) 상에 형성되는 상부 전극 패턴(140)과, 상부 전극 패턴(140) 상에 형성되는 제2 층간 절연층(180)과, 상부 전극 패턴(140)의 측면 및 하부 전극 패턴(140) 위에 위치하는 식각 정지막(120)의 제1 영역(A)을 노출하도록 제2 층간 절연층(180)과 제1 층간 절연층(135) 내에 형성되는 캐비티(230)와, 캐비티(230) 내의 식각 정지막(120) 상에 위치하는 콘택 볼(240)과, 캐비티(230)에 의하여 노출되는 상부 전극 패턴(140)의 측면 상에 형성되는 식각 차단층(210)을 포함할 수 있다.
제1 식각 차단층(210-1) 및 제2 식각 차단층(210-2)은 제1 영역(A)과 수직 방향으로 비오버랩(non-overlap)될 수 있고, 제1 식각 차단층(210-1)의 제2 부분(A2)은 제2 영역(B1)과 수직 방향으로 오버랩될 수 있고, 제2 식각 차단층(210-2)의 제2 부분(A2)은 제3 영역(B2)과 수직 방향으로 오버랩될 수 있다.
콘택 볼(240)은 제1 식각 차단층(210-1)과 제2 식각 차단층(210-2) 중 어느 하나에 접촉할 수 있다. 소자의 스위칭 동작은 콘택 볼(240)이 제1 식각 차단층(210-1)과 제2 식각 차단층(210-2) 중 어느 것에 접촉하는지에 따라 결정될 수 있다.
예컨대, 상부 전극 패턴(140)은 제1 상부 전극(140-1) 및 제2 상부 전극(140-2)과 전기적으로 분리되는 제3 상부 전극(미도시)을 더 포함할 수 있으며, 제3 상부 전극(미도시)의 측면을 덮는 제3 식각 차단층을 더 포함할 수 있다.
콘택 볼(240)이 제1 식각 차단층(210-1)과 제3 식각 차단층(미도시)에 동시에 접촉할 경우 제1 상부 전극(140-1)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제1 스위칭이 일어날 수 있다. 또한 콘택 볼(240)이 제2 식각 차단층(210-2)과 제3 식각 차단층(미도시)에 동시에 접촉할 경우 제2 상부 전극(140-2)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제2 스위칭이 일어날 수 있다.
도 5a 내지 도 5e는 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다. 도 2a 내지 도 2e와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 5a를 참조하면, 도 2a 및 도 2b에서 설명한 바와 같이, 기판(110) 상에 절연층(115), 하부 전극 패턴(130), 식각 정지막(120), 제1 층간 절연층(135), 상부 전극 패턴(140), 및 제2 층간 절연층(180)을 형성한다.
도 5b를 참조하면, 제2 층간 절연층(180) 상에 트랜치(172-1, 174-1) 형성을 위한 포토레지스트 패턴(160-1)을 형성한다. 트랜치(172-1, 174-1)는 하부 전극 패턴(130)과 상부 전극 패턴(140) 사이에 위치하는 제1 층간 절연층(135) 및 제2 층간 절연층(180)을 부분을 통과하며, 식각 정지막(120)을 노출할 수 있다.
트랜치(172-1, 174-1)는 상부 전극 패턴(140)의 일 측면을 노출하지 않으며, 상부 전극 패턴(140)과 이격하여 형성될 수 있다. 즉 트랜치(172-1, 172-4)와 상부 전극 패턴(140) 사이에는 제2 층간 절연층(180)의 일부가 개재될 수 있다.
도 5c를 참조하면, 제2 층간 절연층(180)을 통과하여 상부 전극 패턴(140)과 접촉하는 콘택(182, 184)을 제2 층간 절연층(180) 내에 형성한다. 예컨대, 제1 콘택(182)의 일단은 제2 층간 절연층(180)을 관통하여 제1 상부 전극(140-1)의 상부면과 연결될 수 있고, 제2 콘택(184)의 일단은 제2 층간 절연층(180)을 관통하여 제2 상부 전극(140-2)의 상부면과 연결될 수 있다. 이때 콘택(182, 184)의 나머지 다른 일단은 제2 층간 절연층(180)의 상부면으로 노출될 수 있다.
다음으로 트랜치(172-1, 174-1) 내에 도전 물질을 채워 식각 차단층(220)을 형성한다. 식각 차단층(220)을 이루는 물질 및 형성 방법은 도 2c에서 상술한 바와 같다. 또한 식각 차단층(220)과 콘택(182, 184)는 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉 식각 차단층(220))을 위한 트랜치(172-1, 172-4) 및 콘택(182, 184)을 위한 비아 홀(via hole, 미도시)이 동시에 형성될 수 있고, 트랜치(172-1, 174-1) 및 비아 홀에 도전 물질을 동시에 채운 후에, 평탄화 공정을 수행할 수 있다.
다음으로 식각 차단층(220)과 콘택(182, 184)을 연결하는 연결 배선(224, 226)을 제2 층간 절연층(180) 상에도 형성한다. 연결 배선(224, 226)은 식각 차단층(220)과 일체형일 수 있다. 즉 연결 배선(224, 226)은 식각 차단층(220)과 동일한 공정에서 형성될 수 있다. 예컨대, 도전 물질이 트랜치(172-1, 174-1) 및 비아 홀에 채우도록 제2 층간 절연층(180) 상에 형성한 후에 포토리쏘그라피 및 식각 공정을 통하여 제2 층간 절연층(180) 상에 형성된 도전 물질을 패터닝함으로써 연결 배선(224, 226)과 식각 차단층(220)을 동시에 형성할 수 있다.
트랜치(172-1, 174-1) 내에 위치하는 식각 차단층(220)은 상부 전극 패턴(140)과 수직 방향으로 오버랩되지 않는다. 또한 트랜치(172-1, 174-1) 내에 위치하는 식각 차단층(220)과 상부 전극 패턴(140) 사이에는 제2 층간 절연층(180)의 일부가 개재될 수 있다.
또한 트랜치(172-1, 174-1) 내에 위치하는 식각 차단층(220)과 하부 전극 패턴(130)은 수직 방향으로 오버랩되지 않으며, 양자 사이에는 제1 층간 절연층(135)의 일부가 개재될 수 있다.
식각 차단층(220)은 하부 전극 패턴(130) 상에 위치하는 식각 정지막(120)의 제1 영역(A)과 이격하여 형성될 수 있으며, 식각 정지막(120)의 제2 영역(B1) 및 제3 영역(B2)과 접할 수 있다.
식각 차단층(220)은 제1 영역(A)과 수직 방향으로 비오버랩(non-overlap)될 수 있고, 제2 영역(B1) 및 제3 영역(B2)과 수직 방향으로 오버랩될 수 있다.
도 5d를 참조하면, 제2 층간 절연층(180) 상에 포토레지스트 패턴(190-1)을 형성한다. 포토레지스트 패턴(190-1)은 제1 식각 차단층과 제2 식각 차단층 사이에 위치하는 제2 층간 절연층(180) 상부면의 일부를 노출할 수 있다.
도 5e를 참조하면, 포토레지스트 패턴(190-1)을 이용하여 제2 층간 절연층 및 제1 층간 절연층(135) 내에 식각 정지막(120)을 노출하는 캐비티(230)를 형성한다. 그리고 캐비티(230) 내에 노출되는 식각 정지막(120) 상에 콘택 볼(240)을 형성한다. 캐비티(230) 및 콘택 볼(240) 형성 방법은 상술한 바와 동일할 수 있다.
실시 예는 식각 차단층(220)이 하부 전극 패턴(130)과 수직 방향으로 오버랩되지 않는 구조이기 때문에, 신호 왜곡의 원인이 되는 불필요한 커패시터(capacitor)가 발생하지 않는다.
도 4는 다른 실시 예에 따른 반도체 소자(200)를 나타내는 단면도이다. 도 4는 도 1에 도시된 반도체 소자의 변형 예일 수 있다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 1에 도시된 실시 예(100)와 비교할 때, 반도체 소자(200)의 식각 차단층(220)은 상부 전극 패턴(140)의 일 측면을 덮지 않으며, 오히려 상부 전극 패턴(140)과 이격하여 형성된다.
상부 전극 패턴(140)과 식각 차단층(220)을 전기적으로 연결하기 위하여 반도체 소자(200)는 제2 층간 절연층(180)을 통과하여 상부 전극 패턴(140)과 연결되는 콘택(182, 184). 및 콘택(182, 184)과 식각 차단층(220)을 연결하도록 제2 층간 절연층(180) 상에 위치하는 연결 배선(224, 226)을 더 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 115: 절연층
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 142, 146: 장벽층들
134, 144: 주전극층 120: 식각 정지막
135: 제1 층간 절연층 182, 184: 콘택
140: 상부 전극 패턴 140-1: 제1 상부 전극
140-2: 제2 상부 전극 180: 제2 층간 절연층
210: 식각 차단층 224: 연결 배선
230: 캐비티 240: 콘택 볼.

Claims (12)

  1. 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 하부 전극 패턴을 형성하는 단계;
    상기 하부 전극 패턴을 덮도록 상기 절연층 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계;
    상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층 및 상기 제1 층간 절연층을 관통하여 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 차단층을 형성하는 단계;
    상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 상기 식각 차단층의 측면을 노출하는 캐비티를 형성하는 단계; 및
    상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 수직 방향으로 오버랩되도록 형성되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 식각 차단층은 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 접하도록 형성되는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 식각 차단층은 상기 상부 전극 패턴의 일 측면과 접촉하도록 형성되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 식각 차단층은 상기 상부 전극 패턴과 이격하도록 형성되는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 층간 절연층을 통과하여 상기 상부 전극 패턴과 연결되도록 상기 제2 층간 절연층 내에 콘택을 형성하는 단계; 및
    상기 콘택과 상기 식각 차단층을 연결하는 연결 배선을 상기 제2 층간 절연층 상에 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 기판 상에 형성되는 절연층;
    상기 절연층 상에 형성되는 하부 전극 패턴;
    상기 하부 전극 패턴을 덮도록 상기 절연층 상에 형성되는 식각 정지막;
    상기 식각 정지막 상에 형성되는 제1 층간 절연층;
    상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴;
    상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층;
    상기 제2 층간 절연층 및 상기 제1 층간 절연층을 관통하여 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 형성되는 식각 차단층;
    상기 식각 차단층의 측면을 노출하도록 상기 제2 층간 절연층과 상기 제1 층간 절연층 내에 형성되는 캐비티(cavity); 및
    상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 식각 차단층은,
    상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 수직 방향으로 오버랩되는 반도체 소자.
  9. 제7항에 있어서, 상기 식각 차단층은,
    상기 하부 전극 패턴과 상기 상부 전극 패턴 사이에 위치하는 식각 정지막의 일 영역과 접하는 반도체 소자.
  10. 제7항에 있어서, 상기 식각 차단층은,
    상기 상부 전극 패턴의 일 측면과 접촉하는 반도체 소자.
  11. 제7항에 있어서, 상기 식각 차단층은,
    상기 상부 전극 패턴과 이격하고, 상기 식각 차단층과 상기 상부 전극 패턴 사이에는 상기 제2 층간 절연층의 일부가 개재되는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 층간 절연층을 통과하여 상기 상부 전극 패턴과 연결되는 콘택; 및
    상기 콘택과 상기 식각 차단층을 연결하고, 상기 제2 층간 절연층 상에 형성되는 연결 배선을 더 포함하는 반도체 소자.
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