KR101352435B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
실시 예는 기판 상에 하부 전극 패턴을 형성하는 단계, 상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계, 상기 상부 전극 패턴의 측면 상에 식각 차단 스페이서를 형성하는 단계, 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층을 식각하여 상기 식각 차단 스페이서를 노출하는 캐비티를 형성하는 단계, 및 상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함한다.
Description
실시 예는 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 및 그 제조 방법에 관한 것이다.
마이크로 전자기계 시스템(Micro Electro Mechanical System; MEMs)용 소자는 마이크론 스케일로 크기가 작고, 전자와 기계적인 동작과 같은 특정 기능을 수행하는 소자를 말한다. 또한 MEMs 소자는 제조 공정 면에서 반도체 공정을 기반으로 한 일부 특수 공정, 및 저가격 일괄 생산을 특징으로 한다.
MEMs 소자는 센서, 예컨대 압력 센서, 관성 센서, GPS와 게임기의 위치 센서, 디지털 카메라, 캠코더 등의 이미지 센서 등에 널리 사용될 수 있으며, 또한 RF 스위치, 마이크로 공진기, 가변 커패시터, 및 가변 인덕터 등에도 사용될 수 있다. 특히 스위치용 MEMs 소자는 스위칭 소자의 신뢰성을 확보 및 안정적인 수율 확보가 요구된다.
실시 예는 콘택 볼이 위치하는 공간을 확보하기 위한 습식 식각에 사용되는 에천트에 둔감한 상부 전극 패턴을 형성할 수 있고, 상부 전극 패턴의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 감소하는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 하부 전극 패턴을 형성하는 단계; 상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계; 상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계; 상기 상부 전극 패턴의 측면 상에 식각 차단 스페이서를 형성하는 단계; 상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계; 상기 제2 층간 절연층을 식각하여 상기 식각 차단 스페이서를 노출하는 캐비티를 형성하는 단계; 및 상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함한다.
상기 반도체 소자의 제조 방법은 상기 하부 전극 패턴 및 상기 제1 층간 절연층 사이에 식각 정지막을 형성하는 단계를 더 포함할 수 있다.
상기 하부 전극 패턴을 형성하는 단계는 상기 기판 상에 서로 이격되는 복수의 하부 전극들을 형성할 수 있다.
상기 상부 전극 패턴을 형성하는 단계는 상기 제1 층간 절연층 상에 서로 이격되는 복수의 상부 전극들을 형성할 수 있다.
상기 식각 차단 스페이서를 형성하는 단계는 상기 복수의 상부 전극들 각각의 측면을 덮도록 상기 식각 차단 스페이서를 형성할 수 있다.
상기 식각 차단 스페이서를 형성하는 단계는 상기 복수의 상부 전극들 각각의 상부면과 측면, 및 상기 제1 층간 절연층의 상부면 상에 도전 물질층을 형성하는 단계; 및 상기 도전 물질층을 에치 백(etch back)하여 상기 식각 차단 스페이서를 형성하는 단계를 포함할 수 있다.
상기 식각 차단 스페이서를 형성하는 단계는 상기 복수의 상부 전극들 각각의 상부면과 측면, 및 상기 제1 층간 절연층의 상부면 상에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 도전 물질층을 형성하는 단계; 및 상기 도전 물질층 및 상기 절연 물질층을 에치 백하여 상기 식각 차단 스페이서를 형성하는 단계를 포함할 수 있다.
상기 캐비티를 형성하는 단계는 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 제1차 식각하여 상기 식각 정지막을 노출하는 홀을 형성하는 단계; 및 상기 제1차 식각된 제2 층간 절연층 및 제1 층간 절연층을 제2차 식각하여 상기 식각 차단 스페이서를 노출하는 상기 캐비티를 형성하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 제1 층간 절연층 및 상기 식각 정지막을 통과하여 상기 하부 전극 패턴과 접촉하는 콘택을 형성하는 단계를 더 포함하며, 상기 상부 전극 패턴은 상기 콘택과 접촉하도록 형성될 수 있다.
상기 상부 전극 패턴은 Al, Cu, Au, 또는 이들 중 적어도 하나를 포함하는 합금(예컨대, Al-Cu 합금)으로 이루어지며, 상기 식각 정지막은 실리콘 질화막이고, 상기 제1 층간 절연층 및 상기 제2 층간 절연층은 SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있다.
상기 도전 물질층은 TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함할 수 있다.
상기 절연 물질층은 SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함하고, 상기 도전 물질층은 TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는 기판; 상기 기판 상에 형성되는 하부 전극 패턴; 상기 하부 전극 패턴 상에 형성되는 식각 정지막; 상기 식각 정지막 상에 형성되는 제1 층간 절연층; 상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴; 상기 상부 전극 패턴의 측면 상에 형성되는 식각 차단 스페이서; 상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층; 상기 식각 차단 스페이서를 노출하도록 상기 제2 층간 절연층 내에 형성되는 캐비티(cavity); 및 상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함한다.
상기 반도체 소자는 상기 제1 층간 절연층 및 상기 식각 정지막을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴을 연결하는 콘택을 더 포함할 수 있다.
상기 캐비티는 상기 제2 층간 절연층과 상기 제1 층간 절연층 내에 형성되고, 상기 식각 정지막을 노출할 수 있다.
상기 상부 전극 패턴은 서로 이격되는 복수의 상부 전극들을 포함하며, 상기 식각 차단 스페이서는 상기 복수의 상부 전극들 각각의 측면 상에 형성될 수 있다.
상기 식각 차단 스페이서는 TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하는 제1 스페이서를 포함할 수 있다. 상기 식각 차단 스페이서는 상기 복수의 상부 전극들 각각의 측면과 상기 제1 스페이서 사이에 형성되고, SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함하는 제2 스페이서를 더 포함할 수 있다.
실시 예는 콘택 볼이 위치하는 공간을 확보하기 위한 습식 식각에 사용되는 에천트에 의하여 상부 전극 패턴이 손실되는 것을 방지할 수 있고, 상부 전극 패턴의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 감소하는 것을 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 9는 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 10a 및 도 10b는 도 5에 도시된 식각 차단층의 실시 예들을 나타낸다.
도 11a 및 도 11b는 도 6에 도시된 식각 차단 스페이서의 실시 예들을 나타낸다.
도 2 내지 도 9는 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 10a 및 도 10b는 도 5에 도시된 식각 차단층의 실시 예들을 나타낸다.
도 11a 및 도 11b는 도 6에 도시된 식각 차단 스페이서의 실시 예들을 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 2 내지 도 9는 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다. 예컨대, 실시 예는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 제조 방법에 관한 것일 수 있다.
도 2를 참조하면, 기판(110) 상에 절연층(120)을 형성한다. 기판(110)은 모노크리스탈 또는 폴리크리스탈 실리콘 기판이거나, 반도체 기판일 수 있다. 기판(110)에는 활성 영역(active region)과 소자 분리 영역(device isolation region)을 구분하기 위한 소자 분리막(미도시)이 형성될 수 있다. 그리고 기판(110)에는 p형 불순물 또는 n형 불순물이 도핑될 수 있다.
절연층(120)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함할 수 있으며, 단일 또는 다층으로 형성될 수 있다. 예컨대, 절연층(120)은 CVD(Chemical Vapor Deposition)을 이용하여 기판 상에 증착될 수 있으며, SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 절연층(120) 상에 하부 전극 패턴(130)을 형성한다. 하부 전극 패턴(130)은 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)이 적층된 구조일 수 있다. 제1 장벽층(132)과 제2 장벽층(136)은 제1 주전극층(134)의 금속 이온이 다른 층(예컨대, 절연층(120))으로 확산되는 것을 방지하는 역할을 할 수 있다.
제1 및 제2 장벽층(132, 136)은 금속 이온의 확산을 차단하는 장벽 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제1 주전극층(134)은 전도성이 좋은 물질, 예컨대, Al, Au, Cu, 또는 이들 중 적어도 하나를 포함하는 합금(예컨대, Al-Cu 합금)으로 이루어질 수 있다.
하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 복수의 하부 전극들(예컨대, 130-1,130-2)을 포함할 수 있다. 예컨대, 하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 제1 하부 전극 (130-1), 및 제2 하부 전극(130-2)을 포함할 수 있다. 도 2에는 2개의 하부 전극들(130-1,130-2)만을 도시하였으나, 하부 전극들(130)의 수는 이에 한정되는 것은 아니며, 3개 이상일 수 있다.
예컨대, 절연층(120) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)을 순차적으로 증착하고, 포토리쏘그라피(photolithography) 공정 및 식각 공정을 통하여 증착된 층들(132,134,136)을 패터닝하여 복수의 하부 전극들(예컨대, 130-1, 130-2)을 형성할 수 있다.
도 2에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 하부 전극(130-1) 및 제2 하부 전극(130-2) 각각의 제1 주전극층(134)의 측면(139)은 제1 및 제2 장벽층들(132,136)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 절연층(120)의 일부, 예컨대, 절연층(120)의 상부면의 일부가 노출 또는 개방될 수 있다.
도 3을 참조하면, 하부 전극 패턴(130)을 덮도록 절연층(120) 상에 식각 정지막(140)을 형성한다. 예컨대, 제1 및 제2 장벽층들(132,136)의 노출되는 측면(139), 제2 장벽층(136)의 상부면, 및 도 2에서 절연층(120)의 노출된 일부 표면 상에 식각 정지막(140)을 형성할 수 있다.
식각 정지막(140)은 도 7에 도시된 콘택 볼(contact ball)이 위치하는 공간(230-2)을 마련하기 위한 식각 공정시 식각을 정지시키는 역할을 할 수 있다. 식각 정지막(140)은 후술하는 층간 절연층(150)과의 식각 선택비가 높은 물질, 예컨대, 실리콘 질화막(SiN)이 사용될 수 있다.
도 4를 참조하면, 식각 정지막(140) 상에 제1 층간 절연층(150)을 형성한다. 예컨대, CVD(Chemical Vapor Deposition)를 이용하여 식각 정지막(140) 상에 제1 층간 절연층(150)을 형성할 수 있으며, 제1 층간 절연층(150)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함하거나, 또는 SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 제1 층간 절연층(150) 및 식각 정지막(140)을 통과하여 하부 전극 패턴(130)과 접촉하는 복수의 콘택들(contacts, 160)을 형성한다. 예컨대, 제1 층간 절연층(150)과 식각 정지막(140)의 일 영역을 관통하여 제1 하부 전극(130-1)과 접촉하는 제1 콘택(160-1), 및 제1 층간 절연층(150)과 식각 정지막(140)의 다른 일 영역을 관통하여 제2 하부 전극(130-2)과 접촉하는 제2 콘택(160-2)을 형성할 수 있다. 도 4에는 2개의 콘택들만을 도시하였지만, 콘택의 수는 이에 한정되는 것은 아니며 3개 이상일 수 있다. 또한 복수의 하부 전극들(예컨대, 130-1,130-2) 각각과 접촉하는 적어도 하나의 콘택을 형성할 수 있다.
이때 콘택(160)은 다음과 같이 형성할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 층간 절연층(150) 상에 포토레지스트 패턴(미도시)을 형성한다. 그리고 형성된 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 제1 층간 절연층(150) 및 식각 정지막(140)을 식각하여 비아 홀(via hole, 미도시)를 형성한다. 그리고 형성된 비아 홀 내부에 도전성 물질(예컨대, 텅스텐)을 채우고, 채워진 도전성 물질을 평탄화하여 콘택(160)을 형성할 수 있다.
도 5를 참조하면, 제1 층간 절연층(150) 상에 상부 전극 패턴(170)을 형성한다. 상부 전극 패턴(170)은 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)이 적층된 구조일 수 있다. 제3 장벽층(172)과 제4 장벽층(176)은 제2 주전극층(174)의 금속 이온이 다른 층(예컨대, 제1 및 제2 층간 절연층들(150, 210))으로 확산하는 것을 방지하는 역할을 한다.
제3 및 제4 장벽층(172,176)은 장벽 금속 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제2 주전극층(174)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 이들 중 적어도 하나를 포함하는 합금(예컨대, Al-Cu 합금)으로 이루어질 수 있다.
상부 전극 패턴(170)은 전기적으로 서로 분리되도록 이격되는 복수의 상부 전극들(예컨대, 170-1,170-2)을 포함할 수 있다. 예컨대, 상부 전극 패턴(170)은 제1 상부 전극 (170-1) 및 제2 상부 전극(170-2)을 포함할 수 있다.
예컨대, 제1 층간 절연층(150) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)을 순차적으로 증착하고, 포토리쏘그라피 공정 및 식각 공정을 통하여 증착된 층들(172,174,176)을 패터닝하여 서로 이격하여 복수의 상부 전극들(예컨대, 170-1, 170-2을 형성할 수 있다.
포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면이 노출될 수 있다. 예컨대, 복수의 상부 전극들(예컨대, 170-1,170-2) 각각을 구성하는 제2 주전극층(174)의 측면(149-1,149-2)은 제3 및 제4 장벽층들(172,176)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 층간 절연층(150)의 일부, 예컨대, 제1 층간 절연층(150)의 상부면의 일부가 노출 또는 개방될 수 있다.
상부 전극 패턴(170)은 콘택(160)을 통하여 하부 전극 패턴(130)과 전기적으로 연결될 수 있다. 예컨대, 제1 상부 전극(170-1)은 제1 콘택(160-1)과 전기적으로 연결되고, 제2 상부 전극(170-2)은 제2 콘택(160-2)과 전기적으로 연결될 수 있다.
복수의 상부 전극들 중 적어도 하나는 콘택(160) 상에 위치하고, 콘택(160)과 접촉할 수 있다. 예컨대, 제1 상부 전극(170-1)의 일부는 제1 콘택(160-1) 상에 위치하고, 제1 콘택(160-1)과 접촉할 수 있다. 제2 상부 전극(170-2)의 일부는 제2 콘택(160-2) 상에 위치하고, 제2 콘택(160-2)과 접촉할 수 있다.
다음으로 상부 전극 패턴(170)을 덮도록 제1 층간 절연층(150) 상에 식각 차단층(180)을 형성한다. 예컨대, 노출되는 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 상부면과 측면, 및 노출되는 제1 층간 절연층(150)의 상부면 상에 식각 차단층(180)을 형성할 수 있다.
식각 차단층(180)은 제1 층간 절연층(150) 및 후술하는 제2 층간 절연층(210)과 식각 선택비가 높은 물질일 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
도 10a 및 도 10b는 도 5에 도시된 식각 차단층(180)의 실시 예들을 나타낸다. 도 10a를 참조하면, 식각 차단층(180)은 도전 물질, 예컨대, TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하며, 단층 또는 다층으로 구성되는 제1 차단층(182)일 수 있다.
또 10b를 참조하면, 식각 차단층(180)은 순차로 적층되는 제2 차단층(184) 및 제1 차단층(182)을 포함할 수 있다.
제2 차단층(184)은 절연 물질, 예컨대, SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 제1 차단층(182)은 상술한 바와 동일할 수 있다.
제2 차단층(184)을 노출되는 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 상부면과 측면, 및 노출되는 제1 층간 절연층(150)의 상부면 상에 형성하고, 제1 차단층(182)을 제2 차단층(184) 상에 형성할 수 있다.
도 6을 참조하면, 식각 차단층(180)을 식각하여 상부 전극 패턴(170)의 측면 상에 식각 차단 스페이서(spacer, 190)를 형성한다. 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면 상에 식각 차단 스페이서(190)를 형성할 수 있다.
예컨대, 에치 백(etch back) 공정을 통하여 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 상부면, 및 제1 층간 절연층(150)의 상부면 상에 위치하는 식각 차단층(180) 부분을 제거하여, 식각 차단 스페이서(190)를 형성할 수 있다. 식각 차단 스페이서(190)는 적어도 복수의 상부 전극들(예컨대, 170-1, 170-2) 각각의 제2 주전극층(174)의 측면을 덮을 수 있다.
식각 차단 스페이서(190)는 상술한 식각 차단층(180)의 구성에 따라 그 구조가 결정될 수 있다.
도 11a 및 도 11b는 도 6에 도시된 식각 차단 스페이서(190)의 실시 예들을 나타낸다.
도 11a를 참조하면, 식각 차단 스페이서(190)는 도전 물질, 예컨대, TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하며, 단층 또는 다층으로 이루어지는 제1 스페이서(182-1)를 포함할 수 있다.
도 11b를 참조하면, 식각 차단 스페이서(190)는 제1 스페이서(182-1) 및 제2 스페이서(184-1)를 포함할 수 있다. 제1 스페이서(182-1)는 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면 상에 위치할 수 있다. 제2 스페이서(184-1)는 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면과 제1 스페이서(182-1) 사이에 위치할 수 있다.
제2 스페이서(184-1)는 제2 차단층(184)에 대응하며, 절연 물질, 예컨대, SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
제1 스페이서(182-1)는 제1 차단층(182)에 대응하며, 도전 물질, 예컨대, TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하며, 단층 또는 다층으로 이루어질 수 있다.
제1 스페이서(182-1)의 상단은 상부 전극(예컨대, 170-1, 170-2)의 상단과 전기적으로 접촉할 수 있다. 예컨대, 제1 스페이서(182-1)의 상단은 상부 전극(예컨대, 170-1, 170-2)의 제4 장벽층(176)과 접촉할 수 있다. 이는 후술하는 제2 스페이서(184-1)가 절연 물질이기 때문에, 제1 스페이서(182-1)와 상부 전극(예컨대, 170-1, 170-2)이 전기적으로 접촉해야 하기 때문이다.
도 7을 참조하면, 식각 차단 스페이서(190) 및 상부 전극 패턴(170)을 덮도록 제1 층간 절연층(150) 상에 제2 층간 절연층(210)을 형성한다. 제2 층간 절연층(210)은 상술한 제1 층간 절연층(150)과 동일한 방법 및 물질로 형성될 수 있다.
다음으로 포토리쏘그라피 공정을 이용하여 제2 층간 절연층(210) 상에 포토레지스트 패턴(220)을 형성한다. 포토레지스트 패턴(220)은 복수의 상부 전극들(예컨대, 170-1,170-2) 사이에 위치하는 제2 층간 절연층(210)의 상부 표면의 적어도 일부를 노출할 수 있다.
다음으로 포토레지스트 패턴(220)을 식각 마스크로 이용하여 노출되는 제2 층간 절연층(210), 및 제1 층간 절연층(150)을 식각하는 제1차 식각 공정을 수행하여, 식각 정지막(140)을 노출하는 홀(hole, 230-1)을 형성한다.
제1차 식각 공정은 건식 식각(dry etching) 공정일 수 있다. 식각 정지막(140)은 제1차 식각 공정의 식각 정지 역할을 할 수 있으며, 홀(230-1)은 식각 정지막(140)의 일부를 노출할 수 있으나, 식각 차단 스페이서(190)는 노출하지 않을 수 있다.
도 8을 참조하면, 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제1차 식각된 제2 층간 절연층(210) 및 제1 층간 절연층(150)을 제2차 식각하여 식각 차단 스페이서(190)를 노출시키는 캐비티(cavity, 230-2)을 형성한다. 형성되는 캐버티(230-2)의 최상부의 직경(R1)이 캐비티(230-2)의 중심부의 직경(R2)보다 작을 수 있다.
후술하는 콘택 볼(contact ball)이 위치하는 캐비티(230-2)와 인접하고, 캐비티(230-2)와 마주보는 상부 전극(예컨대, 170-1,170-2)의 어느 한 측면 상에 위치하는 식각 차단 스페이서(190)만이 노출될 수 있다.
또한 캐비티(230-2)는 노출되는 식각 차단 스페이서(190)와 인접하는 제3 장벽층(172)의 하부면의 일부 및 제4 장벽층(176)의 상부면의 일부를 노출할 수도 있다.
제2차 식각 공정은 예컨대, HF 계열의 케미컬(chemical)을 DIW(DeIonized Water)와 혼합한 에천트(etchant)를 이용하는 습식 식각 공정일 수 있다. 제2차 식각 공정시 에천트는 홀(230-1)로 흘러들어가 제2 층간 절연층(210) 및 제1 층간 절연층(150)을 식각할 수 있다.
제2차 식각 공정은 아래와 같이 2단계로 이루어질 수 있다.
제1 단계는 HF와 H2O의 비율이 1~1000:1인 DHF(Diluted HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있으며, 제2 단계는 NH4F와 HF의 비율이 3~100:1인 BHF(Buffered HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있다.
식각 차단 스페이서(190)는 제2차 식각으로부터 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)을 보호하는 역할을 할 수 있다. 식각 차단 스페이서(190)는 제1 및 제2 층간 절연층들(150,210)과 식각 선택비가 높기 때문에 제2차 식각 공정시 식각이 거의 일어나지 않기 때문이다.
캐비티(230-2)는 식각 정지막(140)을 노출하며, 식각 정지막(140)은 제2차 식각으로부터 하부 전극 패턴(130)이 손상되는 것을 방지하는 역할을 할 수 있다.
제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 주전극층(174)을 이루는 물질, 예컨대, Cu, Al, Au 또는 Cu-Al 합금은 상술한 제2차 식각의 에천트에 의하여 손상(damage)을 받기 쉽다.
만약 실시 예에 따른 식각 차단 스페이서(190)가 존재하지 않는다면 제2 식각 공정에 의하여 제2 층간 절연층(210) 및 제1 층간 절연층(150)은 식각되어 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 측면 및 상면이 노출될 수 있고, 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 노출된 주전극층(174)의 측면은 습식 식각의 에천트에 의하여 쉽게 손상을 받을 수 있다. 이로 인하여 반도체 소자의 스위칭에 오동작이 발생할 수 있어 반도체 소자의 신뢰성 및 수율이 감소할 수 있다.
그러나 실시 예는 제1 및 제2 층간 절연층(150,210)과 식각 선택비가 높은 물질로 이루어진 식각 차단 스페이서(190)를 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)의 측면을 감싸도록 형성함으로써, 제2차 식각의 에천트에 의하여 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)의 주전극층(174)이 식각되어 손상되는 것을 차단할 수 있다.
따라서 실시 예는 콘택 볼(contact ball)이 위치하는 공간(230-2)을 확보하기 위한 습식 식각시 사용되는 에천트(etchant)에 둔감한 상부 전극 패턴(170)을 형성할 수 있고, 이로 인하여 상부 전극 패턴(170)의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 감소하는 것을 방지할 수 있다.
도 9를 참조하면, 캐비티(230-2) 내의 식각 정지막(140) 상에 콘택 볼(240)을 형성한다. 예컨대, 콘택 볼(240)은 다음과 같이 형성될 수 있다.
먼저 포토레지스트 패턴(220) 및 캐비티(230-2) 내의 식각 정지막(140) 상에 콘택 볼(240)을 형성하기 위한 도전 물질층(미도시), 예컨대, 금속층을 형성한다.
다음으로 리프트 오프(lift-off) 공정을 수행하여 포토레지스트 패턴(220) 및 그 위에 위치하는 도전 물질층을 함께 제거한다. 리프트 오프 공정에 의하여 캐비티(230-2) 내의 식각 정지막(140) 상에 위치하는 도전 물질층은 제거되지 않으며, 캐비티(230-2) 내의 식각 정지막(140) 상에는 도전 물질층의 일부가 잔류할 수 있다.
다음으로 캐비티(230-2) 내에 잔류하는 도전 물질층의 일부에 대하여 어닐링(annealing) 공정을 수행하여 캐비티(230-2) 내의 식각 정지막(140) 상에 콘택 볼(240)을 형성할 수 있다. 캐비티(230-2)는 에어 보이드(air void)를 형성할 수 있으며, 콘택볼(240)은 제1 식각 차단층(210-1) 및 제2 식각 차단층(210-2) 중 어느 하나와 접촉함에 따라 반도체 소자는 스위칭 동작을 수행할 수 있다.
도 1은 실시 예에 따른 반도체 소자(100)를 나타내는 단면도이다. 도 1에 도시된 반도체 소자(100)는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치일 수 있다. 도 2 내지 도 9와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 1을 참조하면, 반도체 소자(100)는 기판(110) 상에 형성되는 절연층(120)과, 절연층(120) 상에 형성되는 하부 전극 패턴(130)과, 하부 전극 패턴(130) 상에 형성되는 식각 정지막(140)과, 식각 정지막(140) 상에 형성되는 제1 층간 절연층(150)과, 제1 층간 절연층(150)을 통과하여 하부 전극 패턴(130)과 연결되는 콘택(160)과, 콘택과 연결되고 제1 층간 절연층(150) 상에 형성되는 상부 전극 패턴(170)과, 상부 전극 패턴(170) 상에 형성되는 제2 층간 절연층(210)과, 상부 전극 패턴(170)의 측면 및 식각 정지막(140)을 노출하도록 제2 층간 절연층(210)과 제1 층간 절연층(150) 내에 형성되는 캐비티(230-2)와, 캐비티(230-2) 내의 식각 정지막(140) 상에 위치하는 콘택 볼(240)과, 캐비티(230-2)에 의하여 노출되는 상부 전극 패턴(170)의 측면 상에 형성되는 식각 차단 스페이서(190)를 포함할 수 있다.
콘택 볼(240)은 상부 전극들 중 어느 하나의 측면 상에 형성되고, 캐비티(230-2)에 의하여 노출되는 식각 차단 스페이서(190-1 또는 190-2)에 접촉이 가능할 수 있다. 소자의 스위칭 동작은 콘택 볼(240)이 제1 식각 차단 스페이서(190-1)와 제2 식각 차단 스페이서(190-2) 중 어느 것에 접촉하는지에 따라 결정될 수 있다.
예컨대, 상부 전극 패턴(170)은 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)과 전기적으로 분리되는 제3 상부 전극(미도시)을 더 포함할 수 있으며, 제3 상부 전극(미도시)의 측면을 덮는 제3 식각 차단 스페이서를 더 포함할 수 있다.
콘택 볼(240)이 제1 식각 차단 스페이서(190-1)과 제3 식각 차단 스페이서(미도시)에 동시에 접촉할 경우 제1 상부 전극(170-1)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제1 스위칭이 일어날 수 있다. 또한 콘택 볼(240)이 제2 식각 차단 스페이서(190-2)와 제3 식각 스페이서(미도시)에 동시에 접촉할 경우 제2 상부 전극(170-2)과 제3 상부 전극(미도시)이 전기적으로 연결되는 제2 스위칭이 일어날 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 절연층
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 172, 176: 장벽층들
134, 174: 주전극층 140: 식각 정지막
150: 제1 층간 절연층 160-1, 160-2: 콘택
170: 상부 전극 패턴 170-1: 제1 상부 전극
170-2: 제2 상부 전극 180: 식각 차단층
182: 제1 차단층 184: 제2 차단층
182-1: 제1 스페이서 184-2: 제2 스페이서
190: 식각 차단 스페이서 190-1: 제1 식각 차단 스페이서
190-2: 제2 차단 스페이서 210: 제2 층간 절연층
230-1: 홀 230-2: 캐비티
240: 콘택 볼.
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 172, 176: 장벽층들
134, 174: 주전극층 140: 식각 정지막
150: 제1 층간 절연층 160-1, 160-2: 콘택
170: 상부 전극 패턴 170-1: 제1 상부 전극
170-2: 제2 상부 전극 180: 식각 차단층
182: 제1 차단층 184: 제2 차단층
182-1: 제1 스페이서 184-2: 제2 스페이서
190: 식각 차단 스페이서 190-1: 제1 식각 차단 스페이서
190-2: 제2 차단 스페이서 210: 제2 층간 절연층
230-1: 홀 230-2: 캐비티
240: 콘택 볼.
Claims (18)
- 기판 상에 하부 전극 패턴을 형성하는 단계;
상기 하부 전극 패턴 상에 제1 층간 절연층을 형성하는 단계;
상기 제1 층간 절연층 상에 상부 전극 패턴을 형성하는 단계;
상기 상부 전극 패턴의 측면 상에 식각 차단 스페이서를 형성하는 단계;
상기 상부 전극 패턴 상에 제2 층간 절연층을 형성하는 단계;
상기 제2 층간 절연층을 식각하여 상기 식각 차단 스페이서를 노출하는 캐비티를 형성하는 단계; 및
상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 하부 전극 패턴 및 상기 제1 층간 절연층 사이에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 하부 전극 패턴을 형성하는 단계는,
상기 기판 상에 서로 이격되는 복수의 하부 전극들을 형성하는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 상부 전극 패턴을 형성하는 단계는,
상기 제1 층간 절연층 상에 서로 이격되는 복수의 상부 전극들을 형성하는 반도체 소자의 제조 방법. - 제4항에 있어서, 상기 식각 차단 스페이서를 형성하는 단계는,
상기 복수의 상부 전극들 각각의 측면을 덮도록 상기 식각 차단 스페이서를 형성하는 반도체 소자의 제조 방법. - 제5항에 있어서, 상기 식각 차단 스페이서를 형성하는 단계는,
상기 복수의 상부 전극들 각각의 상부면과 측면, 및 상기 제1 층간 절연층의 상부면 상에 도전 물질층을 형성하는 단계; 및
상기 도전 물질층을 에치 백(etch back)하여 상기 식각 차단 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제5항에 있어서, 상기 식각 차단 스페이서를 형성하는 단계는,
상기 복수의 상부 전극들 각각의 상부면과 측면, 및 상기 제1 층간 절연층의 상부면 상에 절연 물질층을 형성하는 단계;
상기 절연 물질층 상에 도전 물질층을 형성하는 단계; 및
상기 도전 물질층 및 상기 절연 물질층을 에치 백하여 상기 식각 차단 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 캐비티를 형성하는 단계는,
상기 제2 층간 절연층 및 상기 제1 층간 절연층을 제1차 식각하여 상기 식각 정지막을 노출하는 홀을 형성하는 단계; 및
상기 제1차 식각된 제2 층간 절연층 및 제1 층간 절연층을 제2차 식각하여 상기 식각 차단 스페이서를 노출하는 상기 캐비티를 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 제1 층간 절연층 및 상기 식각 정지막을 통과하여 상기 하부 전극 패턴과 접촉하는 콘택을 형성하는 단계를 더 포함하며,
상기 상부 전극 패턴은 상기 콘택과 접촉하도록 형성되는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 상부 전극 패턴은 Al, Cu, Au, 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어지며,
상기 식각 정지막은 실리콘 질화막이고,
상기 제1 층간 절연층 및 상기 제2 층간 절연층은 SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함하는 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 도전 물질층은 TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하는 반도체 소자의 제조 방법 - 제7항에 있어서,
상기 절연 물질층은 SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함하고, 상기 도전 물질층은 TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하는 반도체 소자의 제조 방법. - 기판;
상기 기판 상에 형성되는 하부 전극 패턴;
상기 하부 전극 패턴 상에 형성되는 식각 정지막;
상기 식각 정지막 상에 형성되는 제1 층간 절연층;
상기 제1 층간 절연층 상에 형성되는 상부 전극 패턴;
상기 상부 전극 패턴의 측면 상에 형성되는 식각 차단 스페이서;
상기 상부 전극 패턴 상에 형성되는 제2 층간 절연층;
상기 식각 차단 스페이서를 노출하도록 상기 제2 층간 절연층 내에 형성되는 캐비티(cavity); 및
상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함하는 반도체 소자. - 제13항에 있어서,
상기 제1 층간 절연층 및 상기 식각 정지막을 통과하여 상기 하부 전극 패턴과 상기 상부 전극 패턴을 연결하는 콘택을 더 포함하는 반도체 소자. - 제13항에 있어서,
상기 캐비티는 상기 제2 층간 절연층과 상기 제1 층간 절연층 내에 형성되고, 상기 식각 정지막을 노출하는 반도체 소자. - 제13항에 있어서,
상기 상부 전극 패턴은 서로 이격되는 복수의 상부 전극들을 포함하며,
상기 식각 차단 스페이서는 상기 복수의 상부 전극들 각각의 측면 상에 형성되는 반도체 소자. - 제16항에 있어서, 상기 식각 차단 스페이서는,
TiN, Ti, W, Au, Ag, 및 Doped Si 중 적어도 하나를 포함하는 제1 스페이서를 포함하는 반도체 소자. - 제17항에 있어서, 상기 식각 차단 스페이서는,
상기 복수의 상부 전극들 각각의 측면과 상기 제1 스페이서 사이에 형성되고, SiO2, SiN, Si, HfO2, Al2O3, SiON 중 적어도 하나를 포함하는 제2 스페이서를 더 포함하는 반도체 소자.
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